JP4309086B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置 Download PDFInfo
- Publication number
- JP4309086B2 JP4309086B2 JP2001387338A JP2001387338A JP4309086B2 JP 4309086 B2 JP4309086 B2 JP 4309086B2 JP 2001387338 A JP2001387338 A JP 2001387338A JP 2001387338 A JP2001387338 A JP 2001387338A JP 4309086 B2 JP4309086 B2 JP 4309086B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- spare
- test
- bit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
Description
【０００１】
【発明の属する技術分野】
この発明は、メモリとロジックとが同一半導体基板上に集積化されるシステムＬＳＩと称される半導体集積回路装置に関し、特に、メモリを外部から直接アクセスしてテストするためのテストインターフェイス回路の構成に関する。
【０００２】
【従来の技術】
近年、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）とロジックデバイスまたはマイクロプロセッサとを同一半導体基板上に集積化するＤＲＡＭ内蔵システムＬＳＩが普及してきている。このＤＲＡＭ内蔵システムＬＳＩは、個別のＤＲＡＭとロジックデバイスまたはマイクロプロセッサをプリント基板上に半田付などにより実装する従来のシステムと比べて以下の利点を有している。
【０００３】
（１） ピン端子の制約がないため、ＤＲＡＭとロジックデバイスの間のデータバス幅を大きくすることができ、データ転送速度を向上させることができ、応じてシステム性能が向上する、
（２） ＤＲＡＭとロジックデバイスの間に形成されるデータバスは、チップ上配線であり、プリント基板上の配線と比べて容量が小さく、データ転送時の動作電流を小さくすることができ、また高速でデータを転送することができる、および
（３） 単一パッケージでシステムが構成されるため、外部のデータバス配線および制御信号配線が不要となり、プリント基板上での占有面積を小さくすることができ、システムを小型化することができる。
【０００４】
図８は、従来のＤＲＡＭ内蔵システムＬＳＩの構成の一例を概略的に示す図である。図８において、ＤＲＡＭ内蔵システムＬＳＩ５００は、所定の演算処理を行なうロジック５０２と、少なくともロジック５０２の必要なデータを格納するためのＤＲＡＭマクロ５０４と、ロジック５０２をパッド群５１８を介して外部装置に接続するロジック外部バス５０８を含む。
【０００５】
ロジック５０２は、所定の演算処理を行なう専用のロジックデバイスであってもよく、またマイクロプロセッサであってもよく、ＤＲＡＭマクロ５０４に格納されるデータを用いて処理を行なう回路であればよい。
【０００６】
ＤＲＡＭマクロ５０４は、データを記憶するＤＲＡＭコア５１０と、このＤＲＡＭコア５１０に対し外部から直接アクセスしてテストを行なうためのテストインターフェイス回路（ＴＩＣ）５１２と、ロジック５０２の内部ロジックバス５０６とテストインターフェイス回路５１２からの内部テストバス５１６の一方を選択して、ＤＲＡＭコア５１０に接続する内部メモリバス５１５に接続する選択回路５１７を含む。テストインターフェイス回路５１２は、外部テストバス５１４を介してパッド群５１８に結合される。
【０００７】
バス５０６、５０８、５１４、５１５および５１６は、それぞれ制御信号、アドレス信号およびデータを伝達する信号線を含む。内部ロジックバス５０６、内部メモリバス５１５および内部テストバス５１６は、ピン端子の制約条件がないため、そのバス幅を十分広くすることができる。ＤＲＡＭコア５１０からの読出データは選択回路５１７を介することなく直接テストインターフェイス回路５１２およびロジック５０２に転送されるが、図８においては図面を簡略化するために、この内部読出データの転送経路は示していない。
【０００８】
図９は、ＤＲＡＭコア５１０が転送する信号を一覧にして示す図である。図９において、ＤＲＡＭコア５１０に対しては、クロック信号ＣＬＫ、ＤＲＡＭコア５１０における内部クロック信号の有効／無効を設定するクロックイネーブル信号ＣＫＥ、内部での行選択動作を活性化するロウ活性化信号／ＡＣＴ、選択行を非選択状態へ駆動するためのロウ非活性化信号／ＰＲＥ、ＤＲＡＭコア５１０におけるメモリセルデータのリフレッシュを指示するオートリフレッシュ指示信号／ＲＥＦＡ、データの読出を指示するリード動作指示信号／ＲＥ、データの書込動作を指示するライト動作指示信号／ＷＲが、動作制御信号として与えられる。
【０００９】
このＤＲＡＭコア５１０に対しては、さらに、メモリセルのアドレス指定のために、１３ビットのロウアドレス信号ＲＡ＜１２：０＞、４ビットのコラムアドレス信号ＣＡ＜３：０＞、スペアメモリセル行を指定するためのスペアロウ空間アドレッシング用アドレス信号ＲＡｓｐおよびスペア列を指定するためのスペアコラム空間アドレッシング用アドレス信号ＣＡｓｐが与えられる。スペアロウ空間アドレッシング用アドレス信号ＲＡｓｐおよびスペアコラム空間アドレッシング用アドレス信号ＣＡｓｐは、不良アドレスのヒューズプログラム前に行われる試験時において、このＤＲＡＭコア５１０のスペアメモリセルへアクセスし、スペアメモリセルの良／不良を判定するために使用される。
【００１０】
これらのスペア空間アドレッシング用アドレス信号ＲＡｓｐおよびＣＡｓｐは、Ｈレベルのときにスペアメモリセル空間を指定し、Ｌレベルのときに、ノーマルメモリセル空間を指定する。
【００１１】
このＤＲＡＭコア５１０に対しては、１２８ビットの書込データＤ＜１２７：０＞が与えれら、またこのＤＲＡＭコア５１０からは、１２８ビットの読出データＱ＜１２７：０＞が出力される。
【００１２】
この図９に示すように、ＤＲＡＭコア５１０は、個別素子の汎用ＤＲＡＭに比べて、多くの入出力信号を有している。テストインタフェース回路５１２は、このテスト動作時においても、ＤＲＡＭコア５１０に対し、図９に示すような信号／データの転送を行なう。したがって、テストインターフェイス回路５１２が、外部テストバス５１４によりパッド群５１８を介して、この図９に示す信号／データを外部テスタとの間で転送した場合、外部テスタのピン数よりも、これらの信号／データ線の数が多くなり、テストを行なうことができなくなる。また、たとえテストを行なうことができる場合においても、１つの被試験装置からの信号／データ線の数が多いため、同時に測定することのできるデバイスの数が低減され、テストコストが増大する。
【００１３】
テストインターフェイス回路５１２は、テスト時に必要とされるピン数を低減し、またＤＲＡＭコア５１０へ外部から直接アクセスして、容易に、このＤＲＡＭコア５１０のテストを容易に行なうために設けられる。
【００１４】
図１０は、図８に示すテストインターフェイス回路５１２に対する外部信号を一覧にして示す図である。この図１０に示す信号は、図８に示す外部テストバス５１４を介して外部テスト装置とテストインターフェイス回路５１２との間で転送される。
【００１５】
図１０において、テストインターフェイス回路５１２に対し、テストクロック信号ＴＣＬＫとテストクロックイネーブル信号ＴＣＫＥが与えられる。これらのテストクロック信号ＴＣＬＫおよびテストクロックイネーブル信号ＴＣＫＥは、通常動作モード時のクロック信号ＣＬＫとクロックイネーブル信号ＣＫＥに代えて用いられる。
【００１６】
このテストインターフェイス回路５１２に対し、さらに、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、およびライト動作指示信号／ＷＥが与えられる。これらの制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、および／ＷＥのテストクロック信号の例えば立上りエッジにおける論理レベルの組合せにより、ＤＲＡＭコアの動作モードが指定される。
【００１７】
テストインターフェイス回路５１２は、これらの外部制御信号をデコードし、図９に示すようなロウ活性化信号／ＡＣＴ、ロウ非活性化信号／ＰＲＥ、オートリフレッシュ指示信号／ＲＦＥＡ、リード動作指示信号／ＲＥおよびライト動作指示信号／ＷＲを、そのデコード結果に従って選択的に活性化する。
【００１８】
アドレス信号として、このテストインターフェイス回路５１２に対し、１３ビットのアドレス信号ＡＤ＜１２：０＞とスペア空間アドレッシング用アドレス信号ＡＤｓｐが与えられる。ロウアドレスとコラムアドレスは、同じパッド（端子）を介して時分割的に与えられ、またはスペア空間アドレッシング用アドレス信号ＡＤｓｐも、スペアロウおよびスペアコラムに対し時分割的に与えられる。
【００１９】
また、データとしては、８ビットのテスト書込データＴＤ＜７：０＞と８ビットのテスト読出データＴＱ＜７：０＞と１ビットのマルチビットテスト結果出力信号ＴＱｍｂｔが外部テスタとテストインターフェイス回路５１２の間で転送される。テストインターフェイス回路５１２は、テストデータ書込時には、この８ビットのテストデータＴＤ＜７：０＞を１２８ビットのデータにビット幅拡張して、選択回路５１７を介してＤＲＡＭコア５１０へ与える。
【００２０】
テストデータ読出時においては、テストインターフェイス回路５１２は、ＤＲＡＭコア５１０から読出された１２８ビットのデータを、８ビット単位で順次出力する。
【００２１】
マルチビットテスト結果出力信号ＴＱｍｂｔは、１２８ビットのテスト読出データについてのマルチビットテスト結果を示す信号である。
【００２２】
図１１は、テストインターフェイス回路５１２に与えられる外部制御信号（ＴＩＣ制御信号）とＤＲＡＭコア５１０に与えられる（ＤＲＡＭ制御信号）の関係を真理値表の形態で示す図である。
【００２３】
図１１において、ＤＲＡＭマクロ５０４の非選択状態（ＤＳＥＬ）は、チップセレクト信号／ＣＳがＨレベルのときに設定される。この状態においては、残りの制御信号／ＲＡＳ、／ＣＡＳおよび／ＷＥの論理レベルにかかわらず、ＤＲＡＭコア５１０は、非選択状態を維持する。
【００２４】
チップセレクト信号／ＣＳがＬレベルに設定されると、ＤＲＡＭコア５１０に対する動作モードが指定される。
【００２５】
動作モードが指定されないＮＯＰの場合、制御信号／ＲＡＳ、／ＣＡＳおよび／ＷＥがすべてＨレベルに設定される。この場合、ＤＲＡＭコア５１０に与えられる制御信号はすべてＨレベルを維持し、ＤＲＡＭコア５１０に対する新たな動作モードは指定されない。通常、ＤＲＡＭコア５１０は、このＮＯＰコマンド印加時においてはスタンドバイ状態を維持する。
【００２６】
チップセレクト信号／ＣＳとロウアドレスストローブ信号／ＲＡＳをともにＬレベルに設定し、コラムアドレスストローブ信号／ＣＡＳとライト動作指示信号／ＷＥをともにＨレベルに設定すると、アレイ活性化を示すＡＣＴが指定される。この状態においては、ＤＲＡＭコアに対し、ロウ活性化信号／ＡＣＴがＬレベルの活性状態に設定される。残りのＤＲＡＭ制御信号は、Ｈレベルの非活性状態を維持する。ここで、テストインターフェイス回路５１２に対するＴＩＣ制御信号の論理レベルの判定は、テストクロック信号ＴＣＬＫの立上がりエッジまたは立下がりエッジにおいて行なわれる。
【００２７】
チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳおよびライト動作指示信号／ＷＥをＬレベルに設定し、コラムアドレスストローブ信号／ＣＡＳをＨレベルに維持すると、プリチャージ動作を示すＰＲＥが指定される。この状態においては、ＤＲＡＭ制御信号として、ロウ非活性化信号／ＰＲＥがＬレベルに設定され、ＤＲＡＭコア５１０がプリチャージ状態に復帰する。
【００２８】
チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳをＬレベルに設定し、ライト動作指示信号／ＷＥをＨレベルに設定した場合には、リフレッシュ動作を示すＲＥＦＡが指定される。この場合には、ＤＲＡＭ制御信号のうち、オートリフレッシュ指示信号／ＲＥＦＡがＬレベルに設定され、ＤＲＡＭコア５１０において、リフレッシュが実行される。
【００２９】
チップセレクト信号／ＣＳとコラムアドレスストローブ信号／ＣＡＳをともにＬレベルに設定し、ロウアドレスストローブ信号／ＲＡＳとライト動作指示信号／ＷＥをともにＨレベルに設定すると、データ読出を示すＲＥが指定される。この場合には、ＤＲＡＭ制御信号のうち、リード動作指示信号／ＲＥがＬレベルの活性状態に設定され、残りの制御信号はＨレベルに維持される。
【００３０】
チップセレクト信号／ＣＳ、コラムアドレスストローブ信号／ＣＡＳおよびライト動作指示信号／ＷＥをＬレベルに設定し、ロウアドレスストローブ信号／ＲＡＳをＨレベルに設定した場合には、データ書込を示すＷＥが指定される。この状態においては、ＤＲＡＭ制御信号において、ライト動作指示信号／ＷＲがＬレベルに設定される。
【００３１】
テストインターフェイス回路５１２においては、この図１１に示す真理値表に従って、ＴＩＣ制御信号をＤＲＡＭ制御信号に変換する。テストインターフェイス回路５１２において、アドレスのマルチプレクス、データビット幅の変換および制御信号の変換を行なうことにより、外部テスタが、ＤＲＡＭコア５１０へアクセスしてテスト動作を行なうときに使用されるピン端子数を大幅に低減することができる。また、テストインターフェイス回路５１２に与えられる制御信号として、通常のクロック同期型のＤＲＡＭに用いられる制御信号と同じであり、標準クロック同期型ＤＲＡＭに対するテスタを用いて、このＤＲＡＭコア５１０のテストを行なうことができる。
【００３２】
図１２は、図８に示すＤＲＡＭコア５１０およびテストインターフェイス回路（ＴＩＣ）５１２の構成を概略的に示す図である。この図１２においては、ＤＲＡＭコア５１０とのテストインターフェイス回路５１２の間に配置される選択回路５１７は、図面を簡略化するために示していない。
【００３３】
図１２において、ＤＲＡＭコア５１０は、それぞれが行列状に配列される複数のメモリセルを有するＤＲＡＭアレイ５５０ｅおよび５５０ｗと、アドレス信号に従ってこれらのＤＲＡＭアレイ５５０ｅおよび５５０ｗからメモリセルを選択するデコーダ５５２を含む。
【００３４】
図１２においては、ＤＲＡＭアレイ５５０ｅおよび５５０ｗは、一例として、それぞれ、８Ｍビットの記憶容量を有する。これらのＤＲＡＭアレイ５５０ｅおよび５５０ｗにおいては、不良メモリセルを救済するためのスペアロウおよびスペアコラムが配置される。デコーダ５５２は、これらのＤＲＡＭアレイ５５０ｅおよび５５０ｗにおいてメモリセル行を選択するためのロウデコーダと、メモリセル列を選択するためのコラムデコーダ両者を含む。
【００３５】
ＤＲＡＭコア５１０は、さらに、ＤＲＡＭアレイ５５０ｅとデータの入出力を行なうためのＤＲＡＭデータパス５５６ｅと、ＤＲＡＭアレイ５５０ｗとデータの入出力を行なうＤＲＡＭデータパス５５６ｗと、ＤＲＡＭコア５１０の内部動作を制御するＤＲＡＭ制御回路５５８を含む。
【００３６】
ＤＲＡＭデータパス５５６ｅおよび５５６ｗの各々は、内部書込データを対応のＤＲＡＭアレイ５５０ｅおよび５５０ｗへ転送するためのライトドライバと、対応のＤＲＡＭアレイ５５０ｅおよび５５０ｗから読出されたメモリセルデータを増幅するためのプリアンプを含む。ＤＲＡＭデータパス５５６ｅは、６４ビット幅のライトデータバス５５１ｅを介して書込データＷＤ＜１２７：６４＞を転送し、またＤＲＡＭアレイから内部リードデータバス５５３ｅを介して転送される６４ビットの内部読出データＲＤ＜１２７：６４＞を受ける。
【００３７】
後にその構成については、詳細に説明するが、ＤＲＡＭアレイ５５０ｅにおいては、スペア列もノーマル列と同時に選択されるため、このＤＲＡＭデータパス５５０ｅは、不良列救済時においては、スペアライトデータ線５５７ｅを介してスペア書込データＳＷＤ＜１＞を転送し、またスペアリードデータ線５５９ｅを介して、スペアメモリセルからの読出データＳＲＤ＜１＞を受ける。
【００３８】
ＤＲＡＭデータパス５５６ｗも同様、６４ビット幅の内部ライトデータバス５５１ｗを介して内部書込データＷＤ＜６３：０＞をＤＲＡＭアレイ５５０ｗへ転送し、またＤＲＡＭアレイ５５０ｗから、６４ビット幅の内部読出データＲＤ＜６３：０＞を内部リードデータバス５５３ｗを介して受ける。また、このＤＲＡＭデータパス５５０ｗは、さらに、不良列救済時において、スペア列から読出された読出データＳＲＤ＜１＞をスペアリードデータ線５５９ｗを介して受け、またスペアライトデータ線５５７ｗを介して、スペア列への書込データＳＷＤ＜０＞を転送する。
【００３９】
ＤＲＡＭデータパス５５６ｅは、通常動作モードにおいて、不良列救済時においては、スペアライトデータ線５５７ｅを、内部ライトデータバス５５１ｅの対応の内部ライトデータ線と置換し、またスペアリードデータ線５５９ｅを、内部リードデータバス５５３ｅの対応の内部リードデータ線と置換える。同様、ＤＲＡＭデータパス５５６ｗも、通常動作モード時において、不良列救済時においては、スペアリードデータ線５５９ｗを、内部リードデータバス５５３ｗの対応の内部リードデータ線と置換し、またスペアライトデータ線５５７ｗを、内部ライトデータバス５５１ｗの対応の内部ライトデータ線と置換する。
【００４０】
一方、不良列救済のための不良アドレスのプログラムを行う前の救済判定のためのテストモード時においてはノーマルメモリセルおよびスペアメモリセルが試験され、スペアメモリセルが正常であるかの試験が行われる。この救済判定のメモリ試験時においては、これらのＤＲＡＭデータパス５５６ｅおよび５５６ｗは、スペアリードデータ線５５９ｅおよび５５９ｗとスペアライトデータ線５５７ｅおよび５５７ｗは、ノーマルデータ線との置換を行なうことなく、テストインターフェイス回路とデータの転送を行う。
【００４１】
テストインターフェイス回路５１２は、ＤＲＡＭデータパス５５６ｅおよび５５６ｗそれぞれに対応して設けられるＴＩＣデータパス５６０ｅおよび５６０ｗと、外部テスタとの間で、テストデータＴＤ＜７：０＞およびＴＱ＜７：０＞およびマルチビットテスト結果指示信号ＴＱｍｂｔを転送するＴＩＣ制御回路５６２を含む。
【００４２】
ＴＩＣ制御回路５６２は、また、外部のテスタから、図１０に示すようなアドレス信号および動作モードを指定する制御信号を受けるが、これらは図面を簡略化するため示していない。
【００４３】
ＴＩＣデータパス５６０ｅおよび５６０ｗは、テストデータ書込時においては、８ビットのテストデータＴＤ＜７：０＞を、それぞれ、６４ビットのテストデータに拡張して、対応のデータバス５６１ｅおよび５６１ｗを介してＤＲＡＭデータパス５５６ｅおよび５５６ｗへ転送する。
【００４４】
また、データ読出時においては、これらのＴＩＣデータパス５６０ｅおよび５６０ｗは、ＤＲＡＭデータパス５５６ｅおよび５５６ｗから、データバス５６３ｅおよび５６３ｗを介して６４ビットの読出データを受ける。
【００４５】
すなわち、ＴＩＣデータパス５６０ｅは、ＤＲＡＭデータパス５５６ｅから、６４ビットのデータＱ＜１２７：６４＞をデータバス５６３ｅを介して受け、また、ＤＲＡＭデータパス５５６ｅを介して伝送されるスペア内部リードデータ線５５９ｅからのスペアリードデータＳＲＤ＜１＞をスペアリードデータ線５６９ｅを介してスペアデータＳＱ＜１＞として受ける。また、このＴＩＣデータパス５６０ｅは、６４ビットの書込みデータＤ＜１２７：６４＞を内部書込データバス５６１ｅを介してＤＲＡＭデータパス５５６ｅへ転送し、また、スペアライトデータ線５５７ｅへ、スペアライトデータ線５６７Ｃを介してスペアデータＳＤ＜１＞を転送する。
【００４６】
ＴＩＣデータパス５６０ｗは、同様、リードデータバス５６３ｗを介して、ＤＲＡＭデータパス５５６ｗからの内部読出データＱ＜６３：０＞を受け、また、スペアデータ線５６９ｗを介してスペアリードデータＳＱ＜０＞を受け、また、書込みデータバス５６１ｗを介して６４ビットのデータＤ＜６３：０＞をＤＲＡＭデータパス５５６ｗに転送し、また、スペアライトデータ線５６７ｗを介してＤＲＡＭデータパス５５６ｗに、スペアライトデータＳＤ＜０＞を転送する。
【００４７】
ＴＩＣ制御回路５６２は、ＴＩＣデータパス５６０ｅおよび５６０ｗに与えられた合計１２８ビットのデータを８ビットデータ単位で順次、テストデータＴＱ＜７：０＞として出力する。またＴＩＣ制御回路５６２は、同時に読み出された１２８ビットのデータのマルチビットテスト結果を示す信号ＴＱｍｂｔをマルチビット信号線５７３を介して転送する。このマルチビットテスト結果指示信号ＴＱｍｂｔが不一致を示しているときには、外部のテスタにおいて、テスト読出データＴＱ＜７：０＞と期待値データとに従って、不良メモリセルを特定する。
【００４８】
図１３は、ＤＲＡＭアレイ５５０ｅおよび５５０ｗの要部の構成を概略的に示す図である。これらのＤＲＡＭアレイ５５０ｅおよび５５０ｗは、同一構成を有するため、図１３において、１つのＤＲＡＭアレイ５５０を代表的に示す。
【００４９】
図１３において、ＤＲＡＭアレイ５５０は、行列状に配列されるノーマルメモリセルＮＭＣと、不良ノーマルメモリセルを救済するためのスペアメモリセルＳＭＣを含む。このスペアメモリセルＳＭＣも行列状に配列され、ノーマルメモリセルＮＭＣおよびスペアメモリセルＳＭＣは、行方向に整列して配置される。ただし、図１３においては１個のノーマルメモリセルＮＭＣと、１個のスペアメモリセルＳＭＣを代表的に示す。
【００５０】
行方向に整列するノーマルメモリセルＮＭＣおよびスペアメモリセルＳＭＣに対しワード線ＷＬが配置される。このワード線ＷＬには、図示しないロウデコーダからのワード線選択信号が伝達される。ノーマルメモリセルＮＭＣの各列に対応してノーマルビット線ＮＢＬおよび／ＮＢＬの対が配置される。また同様、スペアメモリセルＳＭＣの列に対応して、スペアビット線ＳＢＬおよび／ＳＢＬの対が配置される。図１３においては、ビット線ＮＢＬおよびＳＢＬのみを示す。
【００５１】
列方向に延在して、所定数のビット線対ごとに、内部読出データ線ＲＤＬ０−ＲＤＬ６３および内部書込データ線ＷＤＬ０−ＷＤＬ６３が配置される。スペアメモリセルＳＭＣに対して、スペアリードデータ線ＳＲＤＬおよび内部スペアライトデータ線ＳＷＤＬが列方向に延在して配置される。
【００５２】
メモリセル列を選択するために、データ書込時の書込列選択信号を伝達するライトコラム選択線ＷＣＳＬとデータ読出時の列選択信号を伝達するリードコラム選択線ＲＣＳＬが行方向に延在して配置される。ライトコラム選択線ＷＣＳＬにより、ノーマルビット線ＮＢＬに配置される書込列選択ゲートＷＳＧが導通し、ノーマルビット線ＮＢＬが、対応の内部ライトデータ線ＷＤＬに接続される。また、データ読出時には、リードコラム選択線ＲＣＳＬ上の信号に従ってノーマルビット線ＮＢＬがリードコラム選択ゲートＲＳＧを介して内部リードデータ線ＲＤＬに結合される。図１３において、内部読出データ線ＲＤＬ０および内部書込データ線ＷＤＬ０に対して設けられるリードコラム選択ゲートＲＳＧおよびライトコラム選択ゲートＷＳＧを代表的に示す。
【００５３】
通常、リードコラム選択ゲートＲＳＧは、差動増幅ゲートの構成を有し、選択時において、対応のビット線がゲートに接続されるＭＯＳトランジスタ（絶縁ゲート型電界効果型トランジスタ）により、対応のビット線（対）の信号が内部読出データ線（対）に読出される。
【００５４】
スペアビット線ＳＢＬに対しても、ライトコラム選択線ＷＣＳＬ上の選択信号に従ってスペアビット線ＳＢＬをスペアライトデータ線ＳＷＤＬに接続するスペアライトコラム選択ゲートＳＷＳＧと、リードコラム選択線ＲＣＳＬ上の列選択信号に従ってスペアビット線ＳＢＬを内部スペアリードデータ線ＳＲＤＬに接続するリードコラム選択ゲートＳＲＳＧが設けられる。
【００５５】
行方向に延在して、コラム選択線ＷＣＳＬおよびＲＣＳＬが配置されているため、ノーマルメモリセルおよびスペアメモリセルが常に同時に選択されて内部リードデータ線ＲＤＬ０−ＲＤＬ６３およびスペアリードデータ線ＳＲＤＬまたは内部ライトデータ線ＷＤＬ０−ＷＤＬ６３およびスペアライトデータ線ＳＷＤＬに、メモリセルデータが伝達される。
【００５６】
図１４は、１つのライトデータ線およびリードデータ線に対するセンスアンプの配置を概略的に示す図である。図１４において、内部リードデータ線ＲＤＬと内部ライトデータ線ＷＤＬに対し、１６個のセンスアンプを含むセンスアンプ群ＳＡＧが配置される。センスアンプ群ＳＡＧに含まれる１６個のセンスアンプの１つのセンスアンプが、４ビットのコラムアドレスＣＡ＜３：０＞により選択される。したがって、スペアメモリセルＳＭＣも、１つのスペアデータ線に対して、同様、１６列設けられる。センスアンプは、ビット線対それぞれに対応して配置されており、活性化時対応のビット線のメモリセルデータの検知、増幅およびラッチを行なう。
【００５７】
通常、このＤＲＡＭアレイ５５０は、１６個の行ブロックに分割され、各行ブロックにおいて、５１２本のワード線が配置される。１３ビットのロウアドレスＲＡ＜１２：０＞により、１つの行ブロックにおいて１つのワード線が選択される。不良メモリセル行を救済するために、スペアロウも配置される。このスペアロウの配置としては、各行ブロックに、スペアワード線が配置されてもよく、また特定の行ブロックにおいて集中的に、スペアワード線が配置されてもよい。
【００５８】
図１５は、不良列救済の対応を概略的に示す図である。図１５において、１つのＤＲＡＭアレイが、複数の行ブロックに分割される。図１５においては、２つの行ブロックＲＢｉおよびＲＢｊを示す。ＤＲＡＭアレイにおいては、行ブロックに共通に、列方向に延在して、内部リードデータ線ＲＤＬ０−ＲＤＬ６３と、内部ライトデータ線ＷＤＬ０−ＷＤＬ６３と、スペアリードデータ線ＳＲＤＬと、スペアライトデータ線ＳＷＤＬとが配設される。
【００５９】
行ブロックＲＢｉにおいて、内部リードデータ線ＲＤＬａおよび内部ライトデタ線ＷＤＬａに関連するメモリセルが不良の場合、この内部リードデータ線ＲＤＬａおよび内部ライトデータ線ＷＤＬａが、スペアリードデータ線ＳＲＤＬおよびＲＷＤＬに置換される。一方、行ブロックＲＢｊにおいて、内部リードデータ線ＲＤＬｂおよび内部ライトデータ線ＷＤＬｂに関連するメモリセルが不良メモリセルの場合には、内部リードデータ線ＲＤＬｂおよび内部ライトデータ線ＷＤＬｂは、スペアリードデータ線ＳＲＤＬおよびスペアライトデータ線ＳＷＤＬと置換される。
【００６０】
したがって、行ブロックが特定されると、置換される内部リードデータ線または内部ライトデータ線が一意的に定められる。内部データ線単位で不良列の救済を行なうことにより、ライトコラム選択線およびリードコラム選択線の列選択線が、行方向に延在し、スペアメモリセルおよびノーマルメモリセルが同時に選択される場合においても、正確に冗長置換を行って不良メモリセルの救済を行なうことができる。
【００６１】
図１６は、図１２に示すＤＲＡＭデータパス５５６ｅおよび５５６ｗの構成を概略的に示す図である。ＤＲＡＭリードデータパス５５６ｅおよび５５６ｗは、同一構成を有するため、図１６においては、これらの代表として、ＤＲＡＭデータパス５５６を示す。
【００６２】
図１６において、ＤＲＡＭリードデータパス５５６は、内部リードデータ線ＲＤＬ０−ＲＤＬ６３それぞに対して設けられるプリアンプＰＡ０−ＰＡ６３と、内部ライトデータ線ＷＤＬ０−ＷＤＬ６３それぞれに対応して配置されるライトドライバＷＶ０−ＷＶ６３と、スペアリードデータ線ＳＲＤＬに対応して配置されるスペアプリアンプＳＰＡと、スペアライトデータ線ＳＷＤＬに対応して配置されるスペアライトドライバＳＷＶとを含む。
【００６３】
これらのプリアンプＰＡ０−ＰＡ６３およびＳＰＡは、図示しない制御回路（ＴＩＣ制御回路）により、同時に活性化される。ライトドライバＷＶ０−ＷＶ６３およびＳＷＶも、図示しない制御回路（ＴＩＣ制御回路）により、データ書込時並列に、活性化される。冗長置換が行なわれない場合、スペアライトドライバＳＷＶが、非活性状態に維持されてもよい。
【００６４】
ＤＲＡＭデータパス５５６は、さらに、スペアコラムチェックテストモード指示信号ＳＰＣＣと行ブロックアドレスＲＢとに従って、冗長置換の選択信号を生成する冗長制御回路ＣＲＣと、プリアンプＰＡ０−ＰＡ６３それぞれに対応して設けられ、冗長制御回路ＣＲＣからの選択信号ＲＳＥＬ０−ＲＳＥＬ６３に従って、対応のプリアンプＰＡ０−ＰＡ６３の出力データとスペアプリアンプＳＰＡの出力データの一方を選択するマルチプレクサ（ＭＵＸ）ＭＸ０−ＭＸ６３と、図示しないクロック信号に従って、マルチプレクサＭＸ０−ＭＸ６３それぞれの出力データをラッチし転送するリードデータラッチＲＬＨ０−ＲＬＨ６３と、リードデータラッチＲＬＨ０−ＲＬＨ６３それぞれの出力データをバッファ処理して読出データＱ０−Ｑ６３を生成する出力バッファＯＢＦ０−ＯＢＦ６３を含む。
【００６５】
このスペアコラムチェックテストモード指示信号ＳＰＣＣは、不良メモリセルのアドレスのプログラム前において行われる救済判定用メモリ試験時において活性化される。
【００６６】
冗長制御回路ＣＲＣは、スペアコラムチェックテストモード指示信号ＳＰＣＣの非活性化時、行ブロックアドレスＲＢに従って、各行ブロックに対してプログラムされた不良リードデータ線を、スペアリードデータ線と置換するように、リード選択信号ＲＳＥＬ０−ＲＳＥＬ６３を生成する。
【００６７】
スペアコラムチェックテストモード指示信号ＳＰＣＣの活性化時、冗長制御回路ＣＲＣは、選択信号ＲＳＥＬ０−ＲＳＥＬ６３をすべて非活性状態にし、マルチプレクサＭＸ０−ＭＸ６３に、それぞれ対応のプリアンプＰＡ０−ＰＡ６３の出力データを選択させる。
【００６８】
ＤＲＡＭデータパス５５６は、さらに、テストモード指示信号ＴＥの活性化時、スペアプリアンプＳＰＡの出力データを図示しないクロック信号に従ってラッチし転送するスペアリードデータラッチＳＲＬＨと、スペアリードデータラッチＳＲＬＨの出力データをバッファ処理してスペアリードデータＳＱを生成するスペア出力バッファＳＯＢＦを含む。スペアリードデータラッチＳＲＬＨは、スペアコラムチェックテストモード指示信号ＳＰＣＣの非活性化時、スペア出力バッファＳＯＢＦを出力ハイインピーダンス状態に設定するようにその出力状態が設定されてもよい。また、これに代えて、スペア出力バッファＳＯＢＦが、このスペアコラムチェックテストモード指示信号ＳＰＣＣの非活性化時、出力ハイインピーダンス状態に設定されてもよい。
【００６９】
ＤＲＡＭデータパス５５６は、さらに、書込データＤ０−Ｄ６３それぞれに対応して設けられる入力バッファＩＢＦ０−ＩＢＦ６３と、入力バッファＩＢＦ０−ＩＢＦ６３それぞれに対応して設けられ、対応の入力バッファＩＢＦ０−ＩＢＦ６３の出力データを図示しないクロック信号に従ってラッチし、対応のライトドライバＷＶ０−ＷＶ６３へ転送するライトデータラッチＷＬＨ０−ＷＬＨ６３と、冗長制御回路ＣＲＣからの選択信号ＷＳＥＬ０−ＷＳＥＬ６３に従って、入力バッファＩＢＦ０−ＩＢＦ６３の出力データの１つを選択するマルチプレクサＭＸ７０と、スペア書込データＳＤをバッファ処理するスペア入力バッファＳＩＢＦと、スペアコラムチェックテストモード指示信号ＳＰＣＣに従って、マルチプレクサＭＸ７０の出力データとスペア入力バッファＳＩＢＦの出力データの一方を選択するマルチプレクサＭＸ７１と、マルチプレクサＭＸ７１の出力データを図示しないクロック信号に従ってラッチし、スペアライトドライバＳＷＶへ転送するスペアライトデータラッチＳＷＬＨを含む。
【００７０】
マルチプレクサＭＸ７１は、スペアコラムチェックテストモード指示信号ＳＰＣＣの非活性化時、マルチプレクサＭＸ７０の出力データを選択して、スペアライトデータラッチＳＷＬＨへ転送する。スペアコラムチェックテストモード指示信号ＳＰＣＣが活性状態となると、マルチプレクサＭＸ７１は、スペア入力バッファＳＩＢＦの出力データを選択してスペアライトデータラッチＳＷＬＨへ転送する。このスペア入力バッファＳＩＢＦは、また、スペアコラムチェックテストモード指示信号ＳＰＣＣの非活性化時、出力ハイインピーダンス状態に設定されてもよい。
【００７１】
ＤＲＡＭデータパス５５６において、通常動作モード時においては、冗長制御回路ＣＲＣの制御の下に、不良列を救済する冗長置換（データ線置換）が行なわれる。すなわち、データ読出時においては、冗長制御回路ＣＲＣの出力する選択信号ＲＳＥＬ０−ＲＳＥＬ６３に従って、マルチプレクサＭＸ０−ＭＸ６３により、不良リードデータ線に対応するプリアンプの出力データを、スペアプリアンプＳＰＡの出力データで置換える。一方、データ書込時においては、この不良ライトデータ線に対して転送される書込データが、マルチプレクサＭＸ７０およびＭＸ７１により、スペアライトデータラッチＳＷＬＨに転送され、スペアライトドライバＳＷＶにより、スペアライトデータ線ＳＷＤＬ上に転送される。この場合、不良列に対してもデータの書込が行なわれるものの、データ読出時においては、不良メモリセルに対する不良リードデータ線が、スペアリードデータ線で置換されるため、何ら問題は生じない。
【００７２】
また、冗長置換が行なわれない場合において、マルチプレクサＭＸ７０によるデータ選択が行なわれない場合において、スペアライトドライバＳＷＶにより、無効データが、スペアメモリセルに書込む場合においても、この行ブロックへのアクセス時においては、冗長置換は行なわれないため、スペアメモリセルに対し無効データが書込まれても、何ら問題は生じない。
【００７３】
不良アドレスのプログラム前の救済判定用のテスト動作モード時においては、冗長制御回路ＣＲＣが、選択信号ＲＳＥＬ０−ＲＳＥＬ６３をすべて非活性状態に設定し、マルチプレクサＭＸ０−ＭＸ６３が、それぞれ対応のプリアンプＰＡ０−ＰＡ６３の出力データを選択させる。また、この救済判定用のテスト動作モード時においては、スペアリードデータラッチＳＲＬＨが活性化され、スペアプリアンプＳＰＡの出力データが転送されて、スペア出力バッファＳＯＢＦにより、スペアリードデータＳＱが生成される。
【００７４】
同様、この救済判定用のテスト動作モード時においては、マルチプレクサＭＸ７１により、スペア入力バッファＳＩＢＦの入力データＳＤが選択されて、スペアライトデータラッチＳＷＬＨを介してスペアライトドライバＳＷＶへ転送される。したがって、救済判定用のテスト動作モード時においては、ＤＲＡＭコア外部から直接、スペアリードデータ線およびスペアライトデータ線へアクセスすることができる。
【００７５】
図１７は、図１２に示すＴＩＣデータパス５６０ｅおよび５６０ｗのデータ書込に関連する部分の構成を概略的に示す図である。図１７においては、ＴＩＣ制御回路５６２の書込データを生成する部分の構成を併せて示す。ＴＩＣ制御回路５６２は、テストクロック信号ＴＣＬＫに従って８ビットのテストデータＴＤ＜７：０＞を転送するサイクルシフト回路６００を含む。このサイクルシフト回路６００は、与えられたテストデータＴＤ＜７：０＞をテストクロック信号ＴＣＬＫの所定サイクル期間遅延して出力する。
【００７６】
ＴＩＣ制御回路５６２へは、また１３ビットのアドレス信号ＡＤ＜１２：０＞およびスペアアドレス空間アドレッシング用アドレス信号ＡＤｓｐも与えられる。
【００７７】
このサイクルシフト回路６００から、テストクロック信号ＴＣＬＫに同期した８ビットのデータＤｆ＜７：０＞が生成される。
【００７８】
ＴＩＣデータパス５６０ｅは、データＤｆ＜７：０＞をそれぞれコピーして８ビットのデータを生成するドライブ回路ＤＲＥ０−ＤＲＥ７と、データＤｆ＜７＞をコピーしてスペアデータＳＤ＜１＞を生成するドライバＳＤＲｅを含む。ドライブ回路ＤＲＥ０−ＤＲＥ７は、それぞれ８ビットのドライバを含み、それぞれ、８ビットデータＤ＜６４：７１＞、Ｄ＜７２：７９＞、、、および＜１２０：１２７＞を生成する。したがって、これらの８ビットデータＤ＜６４：７１＞、Ｄ＜７２：７９＞、、、およびＤ＜１２０：１２７＞の各々は、データＤｆ＜７：０＞と同じデータパターンを有する。
【００７９】
ＴＩＣデータパス５６０ｗは、同様、データＤｆ＜７：０＞をそれぞれコピーして８ビットデータを生成するドライブ回路ＤＲＷ０−ＤＲＷ７と、データＤｆ＜７＞をコピーしてスペアデータＳＤ＜０＞を生成するドライバＳＤＲｗを含む。ドライブ回路ＤＲＷ０−ＤＲＷ７から、それぞれ、８ビットデータＤ＜７：０＞、Ｄ＜１５：８＞、、、およびＤ＜６３：５６＞が生成される。このデータパス５６０ｗから生成される８ビットデータは、すべて同一パターンを有している。
【００８０】
ここで、テストデータＴＤ＜７：０＞のデータパターンは、以下の条件を満たすようにして、１２８ビットデータに拡張される。
【００８１】
Ｄ＜８・ｎ＋ｍ＞＝ＴＤ＜ｍ＞、
ただし、ｎは、０から１５の整数であり、また、ｍは、０から７の整数を示す。
【００８２】
ＴＩＣデータパス５６０ｅおよび５６０ｗにおいて、データＤｆ＜７：０＞をコピーすることにより、８ビットデータから、１２８ビットデータを生成して、ＤＲＡＭコアへ伝達することができ、またＤＲＡＭコアへ、スペアライトデータＳＤ＜０＞およびＳＤ＜１＞を転送することができる。
【００８３】
図１８は、図１２に示すＴＩＣデータパス５６０ｅおよび５６０ｗのデータ読出部の構成を概略的に示す図である。ＴＩＣデータパス５６０ｅおよび５６０ｗの構成は同じであるため、図１８においては、ＴＩＣデータパス５６０ｗの構成を具体的に示し、ＴＩＣデータパス５６０ｅの構成は、単にブロックで示す。
【００８４】
ＴＩＣデータパス５６０ｗは、８ビットデータＱ＜７：０＞乃至Ｑ＜６３：５６＞それぞれに対応して配置される単位処理回路ＵＰＷ０−ＵＰＷ７と、スペア読出データＳＱ＜０＞に対して設けられるトライステートバッファ６００ｗを含む。
【００８５】
これらの単位処理回路ＵＰＷ０−ＵＰＷ７は同一構成を有し、それぞれ、活性化時、対応の８ビットデータＱをバッファ処理して内部データＴＱｆ＜７：０＞を生成するトライステートバッファ回路６１０と、対応の内部読出データＱと期待値データＣＭＰＤ＜７：０＞を比較し、その比較結果をさらに１ビットデータに縮退して出力する比較回路６１２を含む。
【００８６】
トライステートバッファ回路６１０は、ＴＩＣ制御回路５６２からアドレス信号に従って生成される選択信号ＱＳＥＬ＜１５：０＞の対応の選択信号ＱＳＥＬに従って活性化される。トライステートバッファ６００ｗは、ＴＩＣ制御回路からの選択信号ＳＱＳＥＬ＜０＞に従って選択的に活性化される。
【００８７】
ＴＩＣデータパス５６０ｅは、スペアデータＳＱ＜１＞に対して設けられるトライステートバッファ回路６００ｅと、８ビットデータＱ＜６４：７１＞乃至Ｑ＜１２０：１２７＞それぞれに対して設けられる単位処理回路ＵＰＥ０−ＵＰＥ７を含む。これらの単位処理回路ＵＰＥ０−ＵＰＥ７も、また選択信号ＱＳＥＬ＜１５：０＞の対応の選択信号に従って選択的に活性化される。
【００８８】
これらの単位処理回路ＵＰＥ０−ＵＰＥ７は、それぞれ、活性化時対応の８ビットデータをバッファ処理して内部読出データＴＱｆ＜７：０＞を生成するトライステートバッファ回路と、期待値データＣＭＰＤ＜７：０＞と対応のデータビットの一致不一致を示すマルチビットテストを行なう比較回路６１２を含む。
【００８９】
比較回路６１２は、８ビットの期待値データＣＭＰＤ＜７：０＞と対応の８ビットデータＤ＜８・ｎ＋７：８・ｍ＞とのビットごとの比較を行ない、かつさらに、それらのビットごと比較の８ビット信号を１ビットの信号Ｑｂｔｆ＜ｎ＞に縮退する。比較回路６１２からの１６ビットの比較結果を示す信号Ｑｍｂｔｆ＜１５：０＞がさらに、ＴＩＣ制御回路５６２において縮退され、１ビットのマルチビット結果指示信号ＴＱｍｂｔが生成されて、外部のテスタに転送される。この縮退時においては、単に、１６ビットの信号Ｑｍｂｔｆ＜１５：０＞の各ビットの論理レベルが正常状態を示しているかの判定が行われる（ＡＮＤ処理が行われる）。
【００９０】
図１９は、図１８に示すＴＩＣ制御回路５６２の、選択信号を発生する部分の構成を概略的に示す図である。図１９において、ＴＩＣ制御回路５６２は、テストクロック信号ＴＣＬＫに同期してアドレス信号ＡＤ＜１２：０＞およびＡＤｓｐを転送して、内部信号ｉｎｔＡＤ＜１２：０＞およびｉｎｔＡＤｓｐを生成するフリップフロップ６２０と、フリップフロップ６２０からの内部アドレス信号ｉｎｔＡＤ＜１２：０＞およびｉｎｔＡＤｓｐをさらにテストクロック信号ＴＣＬＫに同期して転送して、ロウアドレス信号ＲＡ＜１２：０＞およびスペアロウアドレッシング用アドレス信号ＲＡｓｐを生成するフリップフロップ６２１と、フリップフロップ６２０からの４ビットのアドレス信号ｉｎｔＡＤ＜３：０＞をテストクロック信号ＴＣＬＫに同期して転送してコラムアドレス信号ＣＡ＜３：０＞を生成するフリップフロップ６２２と、フリップフロップ６２０からの４ビットの内部アドレス信号ｉｎｔＡＤ＜９：６＞およびｉｎｔＡＤｓｐをテストクロック信号ＴＣＬＫに同期して転送する３段の縦続接続されるフリップフロップ６２３−６２５と、フリップフロップ６２５の出力信号をデコードして、選択信号ＱＳＥＬ＜１５：０＞およびＳＱＳＥＬ＜１：０＞を生成するデコーダ６２６を含む。
【００９１】
デコーダ６２６の前段に、３段のフリップフロップ６２３−６２５が用いられているのは、ビットデータ読出時におけるレイテンシに相当する時間、このデコーダ６２６の出力信号を遅延するためである。このレイテンシは、テストインターフェイス回路５１２からＤＲＡＭコア５１０へ、データ読出を指示するリード動作指示信号を与えてから、このＤＲＡＭコア５１０からテストデータが読出されてテストインターフェイス回路に転送されるまでに要する時間を示す。ここでは、レイテンシが２が想定されている。
【００９２】
フリップフロップ６２０−６２５は、それぞれテストクロック信号ＴＣＬＫの立上りに同期して信号を出力する。
【００９３】
図２０は、図１２から図１９に示すＤＲＡＭマクロのテストデータの読出時の動作を示すタイミング図である。以下、図２０を参照して、このＤＲＡＭマクロのテストデータの読出について説明する。
【００９４】
テストインターフェイス回路（ＴＩＣ）は、外部からの制御信号を、テストクロック信号ＴＣＬＫの１クロックサイクル遅延して、ＤＲＡＭコアに転送する。ＤＲＡＭコアにおいては、従って、テストインターフェイス回路にテスタから制御信号等が与えられてから２クロックサイクル後のテストクロック信号ＴＣＬＫの立上りにおいて、制御信号およびアドレス信号を取込み、内部動作を実行する。ここで、図２０においてはＤＲＡＭコアに与えられるクロック信号ＣＬＫとテストクロック信号ＴＣＬＫとは同一波形の信号としている。
【００９５】
時刻Ｔ１において、テストインターフェイス回路へ、ロウ活性化指示ＡＣＴを示す制御信号が与えられ、同時に、１３ビットのロウアドレス信号ＲＡ（ｋ）が与えられる。テストインターフェイス回路ＴＩＣ（５１２）は、この外部から与えられる制御信号をデコードし、そのデコード結果に従ってＤＲＡＭコアに対するロウ活性化指示信号ＡＣＴを、クロック信号ＴＣＬＫの立上がりに同期して転送する。このとき、また、図１９に示すように、ロウアドレス信号ＲＡ（ｋ）がテストクロック信号ＴＣＬＫの立上がりに同期して転送される。
【００９６】
ＤＲＡＭコア５１０においては、時刻Ｔ３においてクロック信号ＣＬＫの立上がりに同期して、このロウ活性化指示信号ＡＣＴをロウアドレス信号ＲＡ（ｋ）とともに取込み、内部で行選択動作を実行する。
【００９７】
続いて、時刻Ｔ２において、テストインターフェイス回路（ＴＩＣ）５１２に対し、データ書込を示す書込動作指示信号がコラムアドレス信号ＣＡ（ｍ）およびテストデータＴＤ（ｍ）とともに与えられ、テストクロック信号ＴＣＬＫの立上がりに同期してこれらの制御信号およびコラムアドレス信号およびテストデータが取込まれ、内部で制御信号のデコード動作が行なわれて、ＤＲＡＭコア５１０に対する書込動作指示信号ＷＲＩＴＥ、コラムアドレス信号ＣＡ（ｍ）およびテストデータＤ（ｍ）が、時刻Ｔ３のクロック信号ＴＣＬＫの立上がりに同期してＤＲＡＭコア５１０へ転送される。
【００９８】
ＤＲＡＭコア５１０においては、時刻Ｔ４のクロック信号ＣＬＫの立上がりに同期して、書込動作指示信号ＷＲＩＴＥ、コラムアドレス信号ＣＡ（ｍ）およびデータＤ（ｍ）が取込まれて列選択動作が実行され、コラムアドレスＣＡ（ｍ）により指定された列へ１２８ビットのデータＤ（ｍ）が書込まれる。
【００９９】
時刻Ｔ３において、テストインターフェイス回路（ＴＩＣ）５１２に対しデータ読出を示すコマンド（ＲＥＡＤ）が、コラムアドレス信号ＣＡ（ｎ）とテストデータＴＤ（ｎ）とともに与えられる。このデータ読出時のテストデータＴＤ（ｎ）は、テストインターフェイス回路のデータパスにおいて比較を行なうための期待値データＣＬＰＤ＜７：０＞として用いられる。
【０１００】
この時刻Ｔ３においてテストインターフェイス回路（ＴＩＣ）５１２へ与えられるテストデータＴＤ（ｎ）は、ＴＩＣデータパスにおいてはライト動作が実行されないため、ＤＲＡＭコアに対しては転送されない。特に、図２０に示すタイミングにおいては、比較データは、外部から与えられたデータを、データ読出時のコラムレイテンシを考慮して内部で所定サイクル期間シフトされて生成されて、内部の比較回路へ与えられる。したがって、この場合においては、比較データ入力時においては、ライトコマンドにより書込まれる書込データは、比較データ用の外部データの入力時においては既に、内部で転送されてＤＲＡＭコアへ転送されるため、テストインターフェイス回路（ＴＩＣ）に対してリードコマンドとともに書込みデータを与えても何ら問題は生じない。
【０１０１】
ただし、内部での比較データ生成の遅延段数の制約により、比較データの入力が、リードコマンド印加よりも早いサイクルにおいて行うことが要求される場合には、この比較用のデータ入力に対してライト動作は行えないという制約などが生じる。
【０１０２】
時刻Ｔ３においてテストインターフェイス回路（ＴＩＣ）５１２へ与えられたコマンド（ＲＥＡＤ）が、テストインターフェイス回路においてデコードされ、リード動作指示信号ＲＥＡＤが生成され、時刻Ｔ４のテストクロック信号ＴＣＬＫの立上がりエッジに同期して、ＤＲＡＭコア５１０へリード動作指示信号ＲＥＡＤとコラムアドレス信号ＣＡ（ｎ）が与えられる。ここで、コマンドは、複数の制御信号の組合せにより与えられる動作モード指示を示すものとして用いる。
【０１０３】
ＤＲＡＭコア５１０においては、時刻Ｔ５におけるクロック信号ＣＬＫの立上がりエッジに同期して、このリード動作指示信号ＲＥＡＤとコラムアドレス信号ＣＡ（ｎ）に従って列選択動作が行なわれ、内部でテストデータの読出が行なわれる。
【０１０４】
時刻Ｔ４において、テストインターフェイス回路（ＴＩＣ）５１２に対しプリチャージ動作を示す制御信号（ＰＲＥ）が与えられ、テストインターフェイス回路においてデコードされ、ＤＲＡＭコアに対し、ロウ非活性化指示信号ＰＲＥが転送され、時刻Ｔ６においてＤＲＡＭコア５１０において内部のプリチャージ動作が実行される。
【０１０５】
一方、ＤＲＡＭコア５１０においては、コラムレイテンシが２サイクルであり、時刻Ｔ５において与えられたリード動作指示信号ＲＥＡＤに従って内部で読出されたデータが、時刻Ｔ６から始まるクロックサイクルにおいて読出され、時刻Ｔ７において読出データＱ（ｎ）がテストインターフェイス回路（ＴＩＣ）５１２へ与えられる。
【０１０６】
テストインターフェイス回路５１２においては、この時刻Ｔ６から始まるクロックサイクルにおいてＤＲＡＭコア５１０から転送された１２８ビットのデータＱ（ｎ）から、図１９に示すデコーダ６２６からの選択信号に従って８ビットデータを生成し、また比較回路において、時刻Ｔ３において取込んだデータＴＤ（ｎ）と読出したデータとの比較を行ない、この比較結果を示す信号を、時刻Ｔ７までに生成する。この時刻Ｔ７から始まるクロックサイクルにおいて、テストインターフェイス回路（ＴＩＣ）５１２が、８ビットテストデータＴＱ（ｎ）を、マルチビットテスト結果指示信号Ｑｍｂｔ（ｎ）とともに出力する。
【０１０７】
図１９に示すデコーダ６２６およびフリップフロップ６２０−６２５は、テストクロック信号ＴＣＬＫに同期して常時動作している。したがって、図１９に示すアドレス信号ｉｎｔＡＤ＜９：６＞およびＡＤｓｐを各クロックサイクルにおいて順次与えることにより、デコーダ６２６の出力する選択信号ＳＱＳＥＬ＜１５：０＞およびＳＱＳＥＬ＜１：０＞に従って８ビットデータが順次選択されてテストインターフェイス回路から読出される。
【０１０８】
外部のテスタにおいては、８ビットテストデータＴＱ（ｎ）に対し、マルチビットテスタ結果指示信号Ｑｍｂｔ（ｎ）が、不一致を示すときに、このテストデータＴＤ（ｎ）とテスト読出データＴＱ（ｎ）と各ビットごとに比較し、不良メモリセルの位置を特定する。マルチビットテスト結果指示信号Ｑｍｂｔ（ｎ）が一致を示している場合には、この８ビットテストデータＴＱ（ｎ）の各ビットはすべて正常であると判定される。これにより、外部テスタにおいて、各８ビットのテストデータごとに、不良メモリセル位置の特定をすべての８ビットデータについて行なう必要がなく、テスト時間が短縮される。
【０１０９】
【発明が解決しようとする課題】
図２１は、テストインターフェイス回路内のスペアリードデータビットに関連する部分の構成を概略的に示す図である。ＴＩＣデータパス５６０ｅおよび５６０ｗそれぞれにおいて、スペアリードデータＳＱ＜１＞およびＳＱ＜０＞に対しては、同一の構成が設けられるため、図２１においては、１つのＴＩＣリードデータパス５６０におけるスペアリードデータＳＱを、これらのＴＩＣデータパス５６０ｅおよび５６０ｗの構成の代表として示す。
【０１１０】
図２１において、スペアリードデータビット処理部は、対応のＤＲＡＭデータパスからのスペアデータビットＳＱを受けるトライステートバッファ６００と、それぞれ、電源電圧ＶＣＣを受けるトライステートバッファＦＤＲ６−ＦＤＲ０を含む。これらのトライステートバッファ６００およびＦＤＲ６−ＦＤＲ０は、スペア選択信号ＳＱＳＥＬの活性化時活性化されて、それぞれ、内部データＴＱｆ＜７＞−ＴＱｆ＜０＞を生成する。
【０１１１】
したがって、救済判定用のメモリ試験において、スペアデータビットをテストインターフェイス回路を介して外部へ読出す場合には、７ビットのＨレベルに固定されたデータＴＱ＜６：０＞がスペアデータビットＴＱ＜７＞とともに出力される。スペアデータビットについては、１ビットデータであるため、マルチビットテストは行なわれない。
【０１１２】
このような、スペアデータビットを他の固定データとともに読出して外部のテスタへ与える場合、以下に説明するように、スペアコラムアドレス空間とノーマルコラムアドレス空間を、連続的にアクセスして、テストを行なうことができないという問題が生じる。
【０１１３】
図２２は、外部テスタのフェールビットメモリのマッピングを概略的に示す図である。このフェイルビットメモリはテスタに設けられ、ＤＲＡＭコアのメモリセルの良／不良（パス／フェイル）情報を各ビット（メモリセル）ごとに格納する。不良アドレスプログラムのためのヒューズカットのために不良メモリセルの識別および不良メモリセルの救済可否の判定が行われる。この判定時において、フェールビットメモリの記憶データに基づいて不良行／列の判定および不良行／不良列の救済可否の判定が行なわれる。
【０１１４】
図２２において、フェールビットメモリ６５０において行方向に、アドレスＲＡ＜１２：０＞とスペアロウアドレス空間アドレシング用アドレス信号ＲＡｓｐにより、行指定が行なわれ、列方向においては、アドレスＡＤ＜９：６＞、テストデータＴＱ＜７：０＞、スペアアドレス空間アドレッシング用アドレス信号ＡＤｓｐおよびコラムアドレスＣＡ＜３：０＞により、アドレス指定が行なわれる。この図２２において、１例として、フェールビットメモリ６５０において列方向において、コラムアドレスＣＡ＜３：０＞により、１３６ビットのデータ群ＴＵＧが指定される。
【０１１５】
この図２２に示すように、スペアコラムアドレス空間を、ノーマルコラムアドレス空間と連続して指定した場合、この単位データ群ＴＵＧ内において、図２３に示すように、８ビットのノーマルメモリセルデータ群ＮＱＧと８ビットのスペアスペアメモリセルデータ群ＳＱＧが連続して配置される。このデータビットがデータ端子に従ってマッピングされ、これらの８ビットのデータが分散して格納されても良い。
【０１１６】
このノーマルメモリセルデータ群ＮＱＧの領域においては、８ビットのメモリセルそれぞれにおいて、良／不良（パス／フェール）を示すデータが格納される。一方、スペアメモリセルデータ群ＳＱＧにおいては、図２４に示すように、７ビットのＨ固定データ領域に対応するメモリセルには、不良（フェイル）を示すフェイルビットＦが格納される。一方、スペアデータビットＳＱを格納するスペアメモリセルの領域には、期待値データとの一致／不一致に従って、良／不良ビットＰ／Ｆが格納される。
【０１１７】
これは、さまざまなテストデータパターンを用いてテストを行なう場合、期待値データＣＭＰＤＱが、Ｈ固定データと異なるさまざまなパターンを有するため、これらの７ビットのメモリセルのスペアコラムアドレス領域には、不良ビットＦが格納される。救済の可否の判定時においては、不良ビットの分布に従って救済の可否の判定が行われる。したがって、このような不良ビットがスペアコラムアドレス空間に格納された場合、このスペアコラムアドレス領域においては、この領域はすべて不良と判定され、正確に救済判定を行なうことができなくなる。特に、このフェイルビットメモリに対してテスト端子に応じてパスフェイルビット情報が分散して配置される場合、不良ビットＦが各端子に応じて分散してノーマルメモリセルに対するデータと混在して配置されるため、さらに不良メモリセルを特定することができなくなる。
【０１１８】
このような、スペアコラムアドレス領域に、不良ビットＦが格納されるのを防止するためには、テスタ内において以下の処置を取る必要がある。すなわち、テスタにおいて、期待値とテストインターフェイス回路から転送されたデータの一致を判定する比較回路を、スペアデータビットの転送時においてテスト端子から切り離し、不良ビット情報がフェイルメモリに格納されないようにすることが必要となる。このような比較回路に対するテスト端子の接続の切換は、さまざまなテストパターンを発生してテストを行っている間にリアルタイムで実行することはできない。この場合、１つの可能性として、テスタ内に以下に述べるような構成を配置することが考えられる。
【０１１９】
図２５は、この外部テスタの可能な形態の一例を示す図である。図２５において、外部テスタは、期待値データＴＤを格納するレジスタ６６０と、レジスタ６６０からの期待値データとテストインターフェイス回路から与えられる８ビットのテストリードデータＴＱ＜７：０＞とを比較する比較回路６６２と、比較回路６６２の下位７ビットの出力信号と電源電圧ＶＣＣレベルの一方を、スペア空間アドレシング用アドレス信号ＲＢｓｐに従って選択するセレクタ６６４とを含む。このセレクタ６６４により選択された８ビットデータが、フェールビットメモリ６５０に書込まれる。
【０１２０】
この図２５に示す配置の場合、スペアアドレスが指定されて、そのスペアアドレスのデータが読出された場合には、比較回路６６２の出力信号の論理レベルに係らず、セレクタ６６４において、下位７ビットのデータＴＱ＜６：０＞が、良状態（パス）を示す電源電圧ＶＣＣレベルに設定され、スペアデータビットに対応するデータＴＱ＜７＞に対する比較結果が、このセレクタ６６４の出力ビットとともにフェールビットメモリ６５０に書込まれる。したがってこの場合、８ビット単位でフェールビットメモリ６５０にデータを書込んだ場合、スペアデータに対する比較結果に従ったパス／フェール状態が設定され残りは、すべてパス状態に設定され、スペアメモリセルの不良ビットの検出を行なうことができる。また、フェイルビットメモリにおいて不必要な不良ビットが分散して格納されないため、フェイルビットメモリ６５０の格納する不良ビットの分布に従って、正確な救済可否の判定を行うことができる。
【０１２１】
しかしながら、この図２５に示す配置の場合、スペア空間アドレシング用のアドレス信号ＡＤｓｐに従ってセレクタ６６４の接続経路を切換えて、比較回路６６２の出力信号を切換えている。このように比較回路６６２の出力信号の伝達経路を、スペア空間アドレシング用のアドレス信号ＡＤｓｐを用いて切換えた場合、比較回路６６２の出力信号がフェールビットメモリ６５０に伝達されるまでに時間を要し、高速クロックに同期して動作するテストインターフェイス回路のテストデータに対する結果を、リアルタイムで書込むことができなくなる。
【０１２２】
また、この場合、スペア空間アドレシング用のアドレス信号ＡＤｓｐを、テスタ内部で生成するため、テストインターフェイス回路から転送されるスペアメモリセルデータにタイミングを合わせて、このスペア空間アドレシング用のアドレス信号ＡＤｓｐの状態を変化させる必要があり、これらの信号のタイミングマージンを考慮する必要があり、さらに、高速動作を行なうことができなくなり、リアルタイムで、スペアメモリセルに対する良／不良状態を示すデータを格納することができない。
【０１２３】
また、救済判定用のメモリ試験のためだけに用いられるセレクタをテスタ内に配置するためにテスタを改変する必要があり、そのための手間が煩瑣となる。
【０１２４】
また、マルチビットテスト時においては、マルチビットテスト結果指示信号ＴＱｍｂｔに従って、フェイルビットメモリに書込むデータが変更される。すなわち、マルチビットテスト時においては、マルチビットテスト結果指示信号ＴＱｍｂｔが不良を示すときには、メモリセルデータとの比較を比較回路で行い、その比較結果を示すデータをフェイルビットメモリに格納する必要がある。従って、このマルチビットテストのためにさらにフェイルビットメモリに対する書込データを変更する回路が必要であり、比較回路からフェイルビットメモリまでのデータ転送経路に２段の選択回路が等価的に配置されることになり、高速で試験結果をフェイルビットメモリへ書込むことができなくなる。
【０１２５】
したがって、通常、このヒューズカット前のノーマルメモリセルおよびスペアメモリセルの良／不良を判定する救済判定テスト時においては、図２６に示すように、ノーマルコラム空間とスペアコラム空間とを別々にテストすることが行なわれる。別々にテストすることにより、図２５に示すセレクタ６６４を省略することができる。ノーマルコラム空間について、テストを行ない、次いで、比較回路のテスト端子との接続を切換えて、固定データに対して不良ビットがフェイルビットメモリに格納されないようにして、スペアコラム空間についてテストを行なう。
【０１２６】
このようなテスト時においては、ノーマルコラムアドレス空間についてテストを行なった後、一旦ＤＲＡＭコアを再び初期状態に設定し、スペアコラムアドレス空間のためのテスト条件を設定する必要があり、メモリセル行がノーマルメモリセルおよびスペアメモリセルにより共有される構成において、テスト時間が長くなるという問題が生じる（行選択動作がノーマルコラムアドレス空間とスペアコラムアドレス空間とで、合計２回行なわれることになる）。
【０１２７】
また、このようなＤＲＡＭコアのメモリセルの試験において、メモリセルのデータリーク試験を行なうデータパターンの場合、一度すべてのノーマルおよびスペアメモリセルにデータを書込み、たとえば６４ｍｓ（ミリ秒）の間ポーズ状態（ＤＲＡＭコアのプリチャージ状態）に維持した後、このメモリセルの記憶データが、リーク電流により消去されていないかを試験することが行なわれる。このようなデータリーク試験を行なうテストパターンにおいては、スペアメモリセル空間がたとえば１６列と小さい場合においても、このスペアメモリセルに、データリーク用のテストパターンを書込み、ノーマルアドレス空間と同じ時間だけ待つ必要がある。ＤＲＡＭの救済判定のためのメモリ試験においては、データリークの他に、ビット線間干渉、メモリセル間のキャパシタ間リークなどさまざまなテストパターンがある。したがって、このノーマルコラムアドレス空間とスペアコラムアドレス空間を別々にして試験を行なった場合、このポーズ時間のためにテスト時間が長くなり、応じて製品コストが増大するという問題が生じる。
【０１２８】
それゆえ、この発明の目的は、ＤＲＡＭコアのノーマルコラム空間およびスペアコラム空間を、連続的にテストすることのできる半導体集積回路装置を提供することである。
【０１２９】
この発明の他の目的は、スペアコラム空間およびノーマルコラム空間でテストデータ入出力ピンの有効ピン数が異なる場合においても、スペアメモリセルおよびノーマルメモリセルを連続的に試験することのできるテストインターフェイス回路を備える半導体集積回路を提供することである。
【０１３０】
【課題を解決するための手段】
この発明に係る半導体集積回路装置は、複数ビット幅のテストデータ出力ノードと、このテストデータ出力ノードよりもビット幅の広い内部データを転送するための内部データバスと、この内部データバスの内部データの所定数のビットとテストデータ出力ノードと同じビット幅のテスト期待値データとをビット単位で比較し、該比較結果を示すデータを並列にテストデータ出力ノードに出力するテスト回路とを含む。内部データバスには、メモリのデータが転送される。このメモリは、データを記憶するメモリセルが配置される通常メモリ領域と、この通常メモリ領域の不良メモリを救済するためのスペアセルが配置されるスペアメモリ領域とを含む。内部データバスには、スペアメモリ領域から通常メモリ領域から読出されるメモリセルのデータのビット幅よりも小さいビット幅のスペアセルデータが読出される。
【０１３１】
好ましくは、テスト回路は、テストアドレス信号に従って内部データバスの所定数のビットを選択するための選択回路と、この選択回路により選択されたビットとテスト期待値データとをビット単位で比較し、該比較結果を示すデータ信号を並列にテストデータ出力ノードに伝達する比較回路とを含む。
【０１３２】
好ましくは、テスト回路は、さらに、テストモード指示信号に従って比較回路の出力信号と所定数のビットの一方を選択してテストデータ出力ノードに伝達する切換回路を含む。
【０１３３】
好ましくは、テスト回路は、所定数のビットそれぞれに対応して配置され、それぞれが対応の内部データビットとテスト期待値データの対応のビットとを比較する複数の比較器と、これら複数の比較器の所定のビットを除く比較器に対して配置され、アドレス領域指定信号に従って対応の比較器の出力信号と予め定められた固定値の一方を選択する複数の選択器とを含む。
【０１３４】
これに代えて、好ましくは、テスト回路は、データ入力ノードに与えられるテストデータをクロック信号に同期して転送して内部書込データを生成する第１の転送回路と、この第１の転送回路の出力信号を所定期間クロック信号に同期して転送してテスト期待値データを生成する第２の転送回路とをさらに含む。
【０１３５】
これに代えて、好ましくは、テスト回路は、さらに、データ入力ノードに与えられるテストデータをクロック信号に同期して転送して内部書込データを生成する転送回路をさらに含む。この転送回路は、テストデータ入力ノードに与えられたテストデータに従って期待値データを生成する。
【０１３６】
また、これに代えて、好ましくは、テスト回路は、内部データバスの所定数のビット幅のサブデータバスそれぞれに対応して配置され、各々が所定数のビット幅のテスト期待値データの各ビットと対応のサブデータバスの内部データビットとをそれぞれ比較する複数の比較器を含む複数の比較回路と、これら複数の比較回路に対応して配置され、特定動作モードを指定する特定動作モード指示信号とアドレス信号とに従って対応の比較回路の出力信号と対応のサブデータバスの内部データの一方を選択してテストデータ出力ノードに対して転送する選択転送回路を含む。
【０１３７】
好ましくは、このテスト回路は、さらに、各比較回路に対応して配置され対応の複数の比較器それぞれの出力信号を１ビットの信号に縮退して出力する複数の縮退回路を含む。
【０１３８】
これに代えて、好ましくは、さらに、内部データバスに結合され、内部データを出力するメモリが設けられる。このメモリは不良メモリセルを救済するためのスペア列と、選択されたスペア列のデータを転送するスペアデータ線とを含む。内部データバスはこのスペアデータ線に出力されたデータを転送するスペアデータバスを含む。
【０１３９】
この構成において、テスト回路は、スペアデータバスのデータからスペア選択信号にしたがってスペアデータを生成する回路と、スペアデータを除く所定数のビットを固定値により生成する回路と、スペアデータを生成する回路からのスペアデータと期待値とを比較する比較器と、固定値のビットそれぞれに対応して配置され、スペア空間アドレッシング指示信号に従って固定値データビットを出力する切換回路と、比較器の出力信号と切換回路の出力信号とを並列に受けてテストデータ出力ノードに転送する転送回路とを含む。
【０１４０】
これに代えて、好ましくは、内部データバスに結合されるメモリがさらに設けられる。このメモリは、不良セルを救済するためのスペア列を含む。テスト時においては、通常メモリセルを指定するアドレス信号に従って選択スペア列のスペアデータが内部データバスに転送される。この構成において、テスト回路は、スペアデータと期待値データとを比較する比較回路と、テストモード指示信号に従ってこの比較回路の出力信号とスペアデータの一方を選択的に転送する選択器と、固定値データを生成する回路と、スペア選択信号に従って選択回路の出力信号と固定値データとをともに選択して並列にテストデータ出力ノードに転送する回路とを含む。
【０１４１】
テストインターフェイス回路内において、テストデータと期待値データとを比較し、該比較結果を示すデータビットを並列に出力する。これにより、外部のテスタ内部においてテストデータとテスト期待値とを比較する必要がなくなり、テスタの比較回路の接続経路をノーマルコラム空間とスペアコラム空間とで切換える必要がなくなり、スペアメモリセルとノーマルメモリセルとを連続して試験することができる。
【０１４２】
また、この場合、スペアメモリセルについては残りのビットに対して一致結果を示すデータを固定値として出力するように構成することにより、スペアメモリセルに対しても所定数ビット単位でテスタへデータを転送して、フェールビットメモリにデータを連続的に書込んでも、固定値に対しては正常状態を示すパスビットが格納されるため、正確に、メモリセルの良／不良を判定することができる。
【０１４３】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従うＴＩＣ制御回路５６２の要部の構成を概略的に示す図である。図１において、ＴＩＣ制御回路５６２は、テストクロック信号ＴＣＬＫに同期してテストデータ入力端子（ノード）から与えられる８ビットのテストデータＴＤ＜７：０＞を転送する４段のフリップフロップ１ａ−１ｄと、テストクロック信号ＴＣＬＫに同期してスペア空間アドレシング用アドレス信号ＡＤｓｐを転送する４段の縦続接続されるフリップフロップ２ａ−２ｄと、図示しないＴＩＣデータパスからの８ビットテストリードデータＴＱｆ＜７：０＞の各ビットそれぞれを受ける単位処理回路ＵＰＫ０−ＵＰＫ７と、テストモード指示信号ＴＭＱＣＭＰに従ってこれらの単位処理回路ＵＰＫ０−ＵＰＫ７からの８ビットデータＱｃｍｐｆ＜７：０＞と８ビットのテストリードデータＴＱｆ＜７：０＞の一方を選択する選択回路６と、テストクロック信号ＴＣＬＫに同期してこの選択回路６からの８ビットの出力信号を転送して、テストデータ出力ノードを介してテストリードデータＴＱ＜７：０＞を出力するフリップフロップ７を含む。
【０１４４】
テストモード指示信号ＴＭＱＣＭＰはテストインターフェイス回路内に配置される図示しないテストモード設定回路により設定される。スペアアドレス空間アドレシング用のアドレス信号ＡＤｓｐは、Ｈレベルのときにスペアメモリセルで構成されるスペアアドレス空間を示し、Ｌレベルのときにノーマルメモリセルで構成されるノーマルアドレス空間を指定する。
【０１４５】
フリップフロップ１ｂから、８ビットのテストデータＤｆ＜７：０＞が出力され、図１７に示すＴＩＣデータパス５６０ｅおよび５６０ｗへ与えられる。フリップフロップ１ｄから、テスト期待値データＣＭＰＤ＜７：０＞が出力され、単位処理回路ＵＰＫ０−ＵＰＫＥ７へ与えられる。
【０１４６】
フリップフロップ１ａ−１ｄおよび２ａ−２ｄはテストクロック信号ＴＣＬＫの立上りに同期して信号を出力する。従って、これらのフリップフロップ１ａ−１ｄにより４クロックサイクルの遅延がテストデータＴＤ＜７：０＞に対して与えられる。同様、フリップフロップ２ａ−２ｄにより４クロックサイクルの遅延がスペア空間アドレッシング用アドレス信号ＡＤｓｐに対して与えられる。
【０１４７】
ここで、フリップフロップ１ａ−１ｄおよび２ａ−２ｄは、それぞれ、テストクロック信号ＴＣＬＫの立下りに応答して入力に与えられた信号を取り込み、テストクロック信号ＴＣＬＫの立ち上がりに応答して取込んだ信号を出力しており、テストデータＴＤ＜７：０＞およびスペア空間アドレッシング用アドレス信号ＡＤｓｐは、与えられてから３クロックサイクル経過後のクロックサイクルにおいて出力され、４クロックサイクルめのテストクロック信号ＴＣＬＫの立ち上がり時において確定状態となっている。
【０１４８】
フリップフロップ２ａから、図１９に示す内部信号ｉｎｔＡＤｓｐが生成され、フリップフロップ２ｂから、ロウスペアアドレス空間アドレシング用アドレス信号ＲＡｓｐが出力される。このロウスペアアドレシング用アドレス信号ＲＡｓｐがＤＲＡＭコアへ与えられ、ＤＲＡＭコアにおいてスペアロウが選択される。このスペアロウ選択態様は、スペアロウの配置に応じて適当に定められる。例えば、スペアロウが各行ブロックに配置されている場合には、行ブロックアドレスに従ってスペアロウが指定される（行ブロックに１本のスペアロウが配置される場合）。
【０１４９】
単位処理回路ＵＰＫ０−ＵＰＫ６は、同一の構成を有し、出力データビットＴＱｆ＜０：６＞の各ビットそれぞれを処理する。これらの単位処理回路ＵＰＫ０−ＵＰＫ６の各々は、対応のデータビットＴＱｆ＜ｉ＞とテスト期待値データＣＭＰＤ＜０：６＞の対応のビットＣＭＰＤ＜ｉ＞とを受けるＥＸＮＯＲ回路３と、フリップフロップ２ｄの出力信号に従って、電源電圧ＶＣＣとＥＸＮＯＲ回路３の出力信号の一方を選択して、ビットＱｃｍｐｆ＜ｉ＞を生成する選択回路４を含む。
【０１５０】
ＥＸＮＯＲ回路３は、比較回路として機能し、対応のデータビットＴＱＦ＜ｉ＞およびＣＭＰＤ＜ｉ＞の論理レベルが一致しているときに、Ｈレベルの信号を出力する。したがって、これらのＥＸＮＯＲ回路３は、従来のテスタ内に設けられる比較回路（図２５に示す比較回路６６２）の機能を実現する。
【０１５１】
単位処理回路ＵＰＫ７は、テストリードデータビットＴＱｆ＜７＞とテスト期待値データビットＣＭＰＤ＜７＞とを受けるＥＸＮＯＲ回路５を含む。この単位処理回路ＵＰＫ７は、スペアメモリセル選択時において、テスト期待値ビットＣＭＰＤ＜７＞との比較結果に従って、スペアメモリセルの良／不良を示す信号を出力する。
【０１５２】
この図１に示すＴＩＣ制御回路５６２の構成に対して、ＴＩＣデータパスは、図１７および図１８に示す構成と同様の構成を有する。ヒューズプログラム後のテスト時においては、マルチビットテスト等の機能テストが行われる。
【０１５３】
図２は、図１に示すＴＩＣ制御回路５６２のデータ読出時の動作を示すタイミング図である。以下、図２を参照して、図１に示すＴＩＣ制御回路５６２の動作について説明する。
【０１５４】
時刻Ｔ１１の立上がりエッジで、データ読出を示す制御信号ＲＥ（ＲＥＡＤ）が、アドレス信号Ｃ０およびＳ０とともに与えられる。このＴＩＣ制御回路５６２へ与えられた制御信号ＲＥは、図２０のタイミング図に示すように、２クロックサイクル経過後、ＤＲＡＭコア５１０へ転送される。ＤＲＡＭコア５１０のコラムレイテンシが、２の場合を考える。この場合、データ読出を指示する制御信号ＲＥがテスト制御回路５６２へ与えられてから、４クロックサイクル経過後に、ＤＲＡＭコア５１０からの読出データがテストインターフェイス回路ＴＩＣへ伝達される。
【０１５５】
フリップフロップ１ａ−１ｄおよび２ａ−２ｄは、それぞれ、この４クロックサイクルの遅延を与えるために用いられる。時刻Ｔ１１においてデータＤａが与えられ、以降連続的に、コラムアドレスＡＤ＜３：０＞により選択される１２８ビットおよびスペアビットの合計１３０ビット（固定値データを含むと１３６ビット）のデータをすべて８ビット単位のデータとして読出すまで、連続的に、データＤａ０、Ｄａ１、…が期待値データとして与えられる。
【０１５６】
フリップフロップ１ｂからは、２クロックサイクル遅れて、データＤｆ＜７：０＞が出力される。フリップフロップ１ａ−１ｄおよび２ａ−２ｄは、前述のように、テストクロック信号ＴＣＬＫの立下がりに同期して与えられた信号を取込み、立上がりエッジに同期して取込んだ信号を出力する。
【０１５７】
このＤＲＡＭマクロからの読出データは、読出動作指示信号がＴＩＣ制御回路５６２へ与えられてから、３クロックサイクル経過後の、時刻Ｔ１４から始まるクロックサイクルにおいてテストインターフェイス回路へ転送され、時刻Ｔ１５から始まるクロックサイクルの前に、このテストインターフェイス回路のデータパスにおいて、ＤＲＡＭマクロから読出されたデータが、８ビットデータに変更される。
【０１５８】
時刻Ｔ１５において、期待値データＤａと、データパスから読出されたデータＱ０との比較結果を示すデータＭ０が出力される。これらのデータＱ０およびＭ０の一方が選択回路６により選択されて、次いで、フリップフロップ７により取込まれ、テストクロック信号ＴＣＬＫの立上がりエッジに同期して時刻Ｔ１５から順次出力される。図２においては、選択回路６によりテストデータＴＱｆが選択された場合の出力データを１例として示す。
【０１５９】
時刻Ｔ１１において、アドレスＡＤ＜９：６＞が順次、アドレスＳ０からＳ７にまで、各クロックサイクルごとに更新される。これにより、データパスにおいて、図１８に示す選択信号ＱＳＥＬ＜１５：０＞に従ってバッファ回路６１０が順次活性化されて８ビットデータが順次選択されて出力される。このとき、比較器回路６１２からのマルチビットテスト結果指示信号も同時に出力され、ＴＩＣ制御回路内においてさらに１ビットの信号ＴＱｍｂｔに縮退される。しかしながら、本実施の形態においては、メモリセルの各ビットの良／不良を示す信号が単位処理回路ＵＰＫ０−ＵＰＫ７において生成されて出力されるため、このマルチビットテスト結果を示す信号は使用されない。
【０１６０】
時刻Ｔ１９から始まるクロックサイクルにおいて、スペア空間アドレシング用アドレス信号ＡＤｓｐをＨレベルに立上げる。このスペアコラム空間アドレシング用アドレス信号ＡＤｓｐをＨレベルに立上げるときには、スペアコラムが選択される。この時刻Ｔ１９から始まるクロックサイクルにおいて与えられるＨレベルのアドレス信号ＡＤｓｐは、４クロックサイクル遅延されるため、時刻Ｔ２３から始まるクロックサイクルにおいてクロック信号ＴＣＬＫの立上がりエッジに同期して２クロックサイクル期間Ｈレベルとなる。このときには、スペアメモリセルデータＳＱ＜０＞がデータビットＴＱｆ＜７＞として与えられており、ＥＸＮＯＲ回路５により、期待値ＣＭＰＤ＜７＞と比較される。
【０１６１】
一方、図１に示す単位処理回路ＵＰＫ０−ＵＰＫ６は、このフリップフロップ２ｄからの信号がＨレベルとなるため、電源電圧ＶＣＣを選択する。この電源電圧ＶＣＣは、論理レベルとしては、Ｈレベルに対応し、一致状態を示す。
【０１６２】
したがって、この時刻Ｔ２２から始まるクロックサイクルにおいては、スペアメモリセルデータを含む８ビットデータＳＱ０は、スペアメモリセルデータに対する一致／不一致の状態と、残りの７ビットについては、一致状態を示すデータがデータＱｃｍｐｆ＜７：０＞として選択されて、データＳＭ０が生成される。
【０１６３】
次のクロックサイクルにおいても、再び、このアドレス信号ＡＤｓｐをＨレベルとし、アドレスＡＤ＜９：６＞を１更新する。これにより、列のＤＲＡＭアレイデータパスから読出されたデータに対する選択動作が順次実行される。
【０１６４】
スペア空間アドレッシング用アドレス信号ＡＤｓｐがＬレベルのときには、図１において単位処理回路ＵＰＫ０−ＵＰＫ６はすべて、対応のＥＸＮＯＲ回路３の出力信号を選択している。したがって、このノーマルコラム空間のメモリセルデータについては、データＱｃｍｐｆ＜７：０＞は、各ビットについてメモリセルの良／不良を示すデータとなる。
【０１６５】
単に、スペア空間アドレッシング用アドレス信号ＡＤｓｐを、スペアメモリセルに合わせ更新するだけで、実際のメモリセルについて、正確に、良／不良を判定した結果を示すデータをクロック信号に同期して転送することができる。したがって、出力データＴＱ＜７：０＞として、データＴＱ０、…が順次転送される場合、データＴＱ８およびＴＱ９は、スペアメモリセルに対するデータであっても、外部のテスタにおいては比較を行う必要がないため、連続的にフェイルビットメモリにこれらの転送データを書込むことができる。
【０１６６】
これにより、アドレスに応じて、テスタにおいて比較回路の接続経路を切換えるまたは比較回路とテストピン端子の接続を切換える必要がなく、フェールビットメモリに、データＴＱ０、…を順次書込むことだけで良く、連続的にノーマルコラム空間およびスペアコラム空間をアクセスして、試験を行なうことができる。
【０１６７】
不良アドレスプログラムのためのヒューズカットを行う前に行われる救済判定のためのメモリ試験においては、メモリセルデータの各ビットごとに、良／不良を示すデータが生成される。したがって、特にマルチビットテスト結果を用いる必要がない。このマルチビットテスト結果は、例えば、ヒューズプログラム後において正確にメモリセルが救済されたか等の判定を行なうモードにおいて使用される。
【０１６８】
なお、この図１に示す構成においては、フリップフロップが４段設けられており、４クロックサイクルの遅延を与えている。しかしながら、この４クロックサイクルの遅延は、単に、ＤＲＡＭマクロのコラムレイテンシに応じて定められているだけであり、この遅延回路の段数は、ＤＲＡＭマクロから読出されるデータが、ＴＩＣデータパスにおいて到達するまでの時間を考慮して適当な段数に定められればよい。
【０１６９】
また、図２に示すタイミングチャートにおいて、スペアメモリセルが連続して選択されている。しかしながら、このスペアメモリセルの選択は、図１８に示すデータパスの構成において、まずスペア選択信号ＳＱＳＥＬ＜０＞が活性化され、次いで、選択信号ＱＳＥＬ＜０＞−ＱＳＥＬ＜７＞が順次選択され、続いてまた再び、選択信号ＳＱＳＥＬ＜１＞が選択された後に、再び選択信号ＱＳＥＬ＜８＞−ＱＳＥＬ＜１５＞が順次選択されるシーケンスが用いられてもよい。
【０１７０】
このメモリセルの選択順序は、フェールビットメモリのアドレスマッピングに応じて適当に定められればよい。
【０１７１】
また、期待値データＣＭＰＤ＜７：０＞と、ＴＩＣデータパスからのデータＴＱｆ＜７：０＞が確定状態になるタイミングは異なっていてもよい。テストクロック信号ＴＣＬＫに従ってフリップフロップ７が、この単位処理回路ＵＰＫ０−ＵＰＫ７の出力信号を取込むときに、これらの単位処理回路の出力信号が確定状態にあればよい。
【０１７２】
フリップフロップ７は、テストクロック信号ＴＣＬＫがＬレベルのときに、与えられた信号を取込み、テストクロック信号ＴＣＬＫがＨレベルとなると、取込んだ信号／データを出力する。
【０１７３】
また、選択回路４としてフリップフロップ２ｄの出力信号と対応のＥＸＯＲ回路３の出力信号を受けるＯＲ回路が用いられても良い。
【０１７４】
以上のように、この発明の実施の形態１に従えば、テストインターフェイス回路内において、８ビットテストデータの各ビットと期待値データの対応のビットの一致／不一致判定を行ない、該判定結果をデータ出力ノードを介して外部のテスタに出力するように構成している。したがって、テスタにおいて、各ビットごとの比較を行なう必要がなく、ノーマルコラム空間とスペアコラム空間の区別を付ける必要がなく、比較回路を利用することなく、このテストインターフェイス回路から転送されたデータを、フェールビットメモリに書込むことにより、連続的にノーマルコラム空間およびスペアコラム空間を試験することができる。
【０１７５】
また、スペアコラム空間においては、スペアメモリセル以外のビットに対しては一致状態を示す信号を選択して、スペアメモリセルデータの一致／不一致を示すデータとともに８ビットデータを構成して転送しており、正確に、スペアメモリセルデータについて、良／不良判定を行なうことができる。
【０１７６】
なお、フェールビットメモリのマッピングは、先の図２２に示すフェールビットメモリのマッピングに限定されない。各データ端子ごとに、コラムアドレスＣＡ＜３：０＞に従って、メモリセルのパス／フェールを示すビットが格納されてもよい。
【０１７７】
［実施の形態２］
図３は、この発明の実施の形態２に従うＴＩＣ制御回路５６２の要部の構成を概略的に示す図である。この図３に示すＴＩＣ制御回路５６２においては、単位処理回路ＵＰＫ０−ＵＰＫ７の８ビットの出力信号Ｑｃｍｐｆ＜７：０＞がフリップフロップ７へ与えられる。図１に示す選択回路６は用いられない。この図３に示す他の構成は、図１に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１７８】
選択回路６を省略することにより、ＴＩＣ制御回路５６２のレイアウト面積を低減することができる。
【０１７９】
この図３に示す構成において、常に、８ビットデータＴＱｆ＜７：０＞の各ビットの良／不良を示すデータを、フリップフロップ７を介してデータＴＱ＜７：０＞としてテスタへ転送することができる。不良セル救済のためのレーザトリミング工程後においては、スペアデータ線のデータは直接ＤＲＡＭコアからは出力されない。内部で、スペアデータ線が、不良メモリセルに対応して配置されたデータ線と置換されて、スペアメモリセルのデータが転送される。したがって、スペアコラム空間アドレシング用アドレス信号ＡＤｓｐは常時Ｌレベルに設定され、単位処理回路ＵＰＫ０−ＵＰＫ６の選択回路４は、それぞれ対応のＥＸＮＯＲ回路３の出力信号を選択する。
【０１８０】
したがって、この場合、データ読出時に期待値データＣＭＰＤ＜７：０＞として、Ｈレベルデータを出力することにより、ＥＸＮＯＲ回路３および５は、バッファ回路として動作するため、このＤＲＡＭコアから読み出されたデータＴＱｆ＜７：０＞と同一論理レベルの８ビットデータＱｃｍｐｆ＜７：０＞が出力される。したがって、各メモリセルのデータを用いて試験する場合においても、何ら問題は生じない。
【０１８１】
また、この場合においても、期待値データＣＭＰＤ＜７：０＞を書込データパターンに応じて設定することにより、ヒューズプログラム後においても、各ビットの良／不良を判定することができ、正確に、不良救済が行なわれたかを識別することができる。この場合、ＴＩＣデータパスからのマルチビットテスト結果指示信号が直接用いられてもよい。
【０１８２】
以上のように、この発明の実施の形態２に従えば、ＴＩＣデータパスにおいて生成された８ビットデータをビット単位で処理する単位処理回路の出力信号をフリップフロップを介してテスタへ転送するように構成している。したがって、この８ビットデータＴＱｆ＜７：０＞と単位処理回路の出力信号Ｑｃｍｐｆ＜７：０＞を選択するための選択回路が不要となり、ＴＩＣ制御回路のレイアウト面積を低減することができる。
【０１８３】
［実施の形態３］
図４は、この発明の実施の形態３に従うＴＩＣ制御回路５６２の要部の構成を概略的に示す図である。この図４に示すＴＩＣ制御回路５６２の構成においては、フリップフロップ１ｂから、書込データＤｆ＜７：０＞が出力され、さらに、このフリップフロップ１ｂから、期待値データＣＭＰＤ＜７：０＞が生成される。この図４に示すＴＩＣ制御回路の他の構成は、図１に示すＴＩＣ制御回路の構成と同じであり、同一部分には参照番号を付し、その詳細説明は省略する。
【０１８４】
この図４に示すＴＩＣ制御回路においては、２段のフリップフロップ１ａおよび１ｂにより期待値データＣＭＰＤ＜７：０＞が生成されて単位処理回路ＵＰＫ０−ＵＰＫ７へ与えられる。したがって、２段のフリップフロップ１ｃおよび１ｄを省略することができ、このＴＩＣ制御回路のレイアウト面積を低減することができる。
【０１８５】
ただし、この図４に示すＴＩＣ制御回路５６２の構成においては、データ読出指示を与えてから４クロックサイクル経過後にＤＲＡＭマクロからテストインターフェイス回路へ読出データが生成されるため、この期待値データＣＭＰＤ＜７：０＞を生成するためには、リード動作指示信号を与えてから２クロック経過後に、期待値データＴＤ＜７：０＞を与える。すなわち、図２に示すタイミング図において、時刻Ｔ１１のテストクロック信号ＴＣＬＫの立上りエッジでデータ読出指示信号ＲＥが取込まれる場合、時刻Ｔ１２から始まるクロックサイクルにおいて、期待値データを与える。
【０１８６】
［変更例］
図５は、この発明の実施の形態３の変更例に従うＴＩＣ制御回路５６２の構成を概略的に示す図である。この図５に示すＴＩＣ制御回路５６２においては、単位処理回路ＵＰＫ０−ＵＰＫ７の出力データＱｃｍｐｆ＜７：０＞が、直接フリップフロップ７へ与えられる。すなわち、この図５に示すＴＩＣ制御回路５６２の構成は、図４に示すＴＩＣ制御回路５６２において選択回路６を省略した構成と等価である。したがって、この場合、選択回路６および２段のフリップフロップ１ｃおよび１ｄを省略することができ、ＴＩＣ制御回路のレイアウト面積をさらに低減することができる。
【０１８７】
以上のように、この発明の実施の形態３に従えば、テスト書込データを生成するフリップフロップを用いてテストデータの比較基準となる期待値データを生成しており、回路レイアウト面積を低減することができる。
【０１８８】
［実施の形態４］
図６は、この発明の実施の形態４に従うテストインターフェイス回路（ＴＩＣ）内に配置されるＴＩＣデータパスの構成を概略的に示す図である。図６において、ＴＩＣデータパス５６０ｗは、スペアデータビットＳＱ＜０＞に対して設けられる単位処理回路ＳＵＰＷ０と、８ビットデータＱ＜７：０＞−Ｑ＜６３：５６＞それぞれに対して設けられる単位処理回路ＵＰＷ０−ＵＰＷ７を含む。
【０１８９】
単位処理回路ＳＵＰＷ０は、スペアデータビットＳＱ＜０＞と期待値データビットＣＭＰＤ＜７＞とを比較する比較器１４ｗと、テストモード指示信号ＴＭＱＣＭＰに従って比較器１４ｗの出力信号とスペアデータビットＳＱ＜０＞の一方を選択する選択器１６ｗと、選択信号ＳＱＳＥＬ＜０＞に従って、選択器１６ｗの出力信号をバッファ処理して転送するトライステートバッファ６００ｗを含む。この単位処理回路ＳＵＰＷ０においては、選択信号ＳＱＳＥＬ＜０＞が活性状態とされたときには、図２１に示す構成と同様、残りの７ビットのデータを固定値（Ｈレベル）に設定して、８ビットデータＴＱｆ＜７：０＞を生成する。この固定値を生成する回路は、図面を簡略化するため示していない。
【０１９０】
単位処理回路ＵＰＷ０−ＵＰＷ７は同一構成を有するため、これらの単位処理回路ＵＰＷ０−ＵＰＷ７の構成要素については同一参照番号を付す。単位処理回路ＵＰＷ０−ＵＰＷ７のそれぞれは、期待値データＣＭＰＤ＜７：０＞と対応の８ビットデータＱ＜８・ｎ＋７：８・ｎ＞とを比較する比較回路１０と、テストモード指示信号ＴＭＱＣＭＰに従って、比較回路１０の出力データと対応の８ビットデータＱ＜８・ｎ＋７：８・ｎ＞の一方を選択する選択回路１２と、選択信号ＱＳＥＬ＜ｎ＞に従って、選択回路１２の出力信号をバッファ処理して８ビットデータＰＱｆ＜７：０＞を生成するトライステートバッファ回路６１０を含む。
【０１９１】
比較回路１０は、また、この期待値データＣＭＰＤ＜７：０＞と対応のデータ＜８・ｎ＋１：８・ｎ＞の各ビットごとの比較結果を、１ビットデータに縮退する縮退回路を備える。この比較回路１０からの１ビット縮退データは、マルチビットテスト結果指示信号Ｑｍｂｔｆ＜ｎ＞として、出力される。
【０１９２】
ＴＩＣデータパス５６０ｅも同様、スペアデータビットＳＱ＜１＞に対して設けられる単位処理回路ＳＵＰＥ０と、８ビットデータＱ＜６４：７１＞ないしＱ＜１２０：１２７＞それぞれに対して設けられる単位処理回路ＵＰＥ０−ＵＰＥ７を含む。これらの単位処理回路ＵＰＥ０−ＵＰＥ７は、単位処理回路ＵＰＷ０−ＵＰＷ７と同一構成を有するため、図６においては、これらの単位処理回路ＵＰＥ０−ＵＰＷ７はブロックで示す。
【０１９３】
単位処理回路ＳＵＰＥ０は、スペアデータビットＳＱ＜１＞と期待値データビットＣＭＰＤ＜７＞を比較する比較器１４ｅと、テストモード指示信号ＴＭＱＣＭＰに従ってスペアデータビットＳＱ＜１＞と比較器１４ｅの出力信号を選択する選択器１６ｅと、選択信号ＳＱＳＥＬ＜１＞に従って選択器１６ｅの出力信号をバッファ処理して出力するトライステートバッファ６００ｅを含む。
【０１９４】
この単位処理回路ＳＵＰＥ０においても、選択信号ＳＱＳＥＬ＜１＞が選択状態のときに、Ｈレベルの固定値の７ビットデータを生成し、合計８ビットのテスト読出データＴＱｆ＜７：０＞を生成する回路が配置される。これらは、図２１に示す回路構成と同様である。
【０１９５】
ＴＩＣ制御回路５６２は、ＴＩＣデータパス５６０ｗおよび５６０ｅから転送される８ビットデータＴＱｆ＜７：０＞をテストクロック信号ＴＣＬＫに同期して転送して出力データＴＱ＜７：０＞を生成する。また、ＴＩＣ制御回路５６２は、マルチビットテスト結果指示信号Ｑｍｂｔｆ＜１５：０＞を１ビット縮退信号ＴＱｍｂｔに縮退して、テストクロック信号ＴＣＬＫに従って転送する。この１ビット縮退動作においては、マルチビットテスト結果指示信号Ｑｍｂｔｆ＜１５：０＞のＡＮＤをとって縮退を行う。このＴＩＣ制御回路５６２の構成は従来のＴＩＣ制御回路の構成と同じである。
【０１９６】
この図６に示すテストインターフェイス回路の構成においては、ＴＩＣデータパスにおいて、各単位処理回路ＵＰＷ０−ＵＰＷ７およびＵＰＥ０−ＵＰＥ７において、８ビットデータ単位で、各ビットの比較が行なわれ、８ビットリードデータおよび比較結果データの一方が、テストモード指示信号ＴＭＱＣＭＰに従って選択される。
【０１９７】
この図６に示すＴＩＣデータパス５６０ｗおよび５６０ｅにおいては、マルチビットテスト用比較回路１０が、８ビットデータの各ビット比較用の回路としても利用される。すなわち、比較回路１０の８ビットの出力信号は、メモリセルデータの各ビットと期待値データの各ビットの比較結果を示すデータであり、これらの比較回路１０および比較器１４ｗおよび１４ｅが、メモリセルの良／不良判定を行なっている。したがって、ＴＩＣ制御回路５６２内において、この８ビットデータの各ビットを期待値データビットと比較するための比較回路を配置する必要がなく、ＴＩＣ制御回路５６２のレイアウト面積を低減することができる。
【０１９８】
通常、データパス５６０ｅおよび５６０ｗにおいては、制御信号およびデータ入出力信号により、配線の数が非常に多い。したがって、これらのデータパス５６０ｅおよび５６０ｗにおいては、レイアウト面積は、配線により決定されており、トランジスタを配置するスペースは十分に存在する。例えば、８ビットの信号線に対し、８ビットの比較回路と８ビットのトライステートバッファ回路が配置されており、また１６ビットの選択信号ＱＳＥＬ＜１５：０＞および２ビットの選択信号ＳＱＳＥＬ＜１：０＞を伝達する信号線と１６ビットのマルチビットテスト結果指示信号Ｑｍｂｔｆ＜１５：０＞を転送する配線が配置されている。したがって、これらの単位処理回路ＵＰＷ０−ＵＰＷ７およびＵＰＥ０−ＵＰＥ７において、比較回路１０とトライステートバッファ６１０の間に、テスト動作モード指示信号ＴＭＱＣＭＰに従って動作する選択回路１２を配置しても、レイアウト面積の増分は生じない。
【０１９９】
また、スペアデータＳＱ＜１：０＞を処理する処理回路ＳＵＰＷ０およびＳＵＰＥ０においては、比較器１４ｗおよび１４ｅを新たに配置する必要がある。しかしながら、これらの比較器１４ｗおよび１４ｅは、例えばＥＸＮＯＲ回路で構成され、配線下の空き領域に配置することができ、何ら単位処理回路ＳＵＰＷ０およびＳＵＰＥ０のレイアウト面積を増加させることはない。
【０２００】
したがって、これらのＴＩＣデータパス５６０ｗおよび５６０ｅに配置される比較回路１０を利用して、８ビットデータの各ビットの比較を行ない、該比較結果を示す信号を出力する構成を用いることにより、ＴＩＣ制御回路５６２内において比較回路を配置する必要がなく、ＴＩＣ制御回路５６２のレイアウト面積増分を抑制でき、応じてテストインターフェイス回路の面積増加を抑制することができる。
【０２０１】
図７は、図６に示す比較回路１０の構成の一例を示す図である。図７において、比較回路１０は、データビットＱ＜８ｎ＋７＞と期待値データビットＣＭＰＤ＜７＞を受けるＥＸＮＯＲゲート２０ａと、メモリセルデータビットＱ＜８ｎ＋６＞と期待値データビットＣＭＰＤ＜６＞とを受けるＥＸＮＯＲゲート２０ｂと、メモリセルデータビットＱ＜８ｎ＋５＞と期待値データビットＣＭＰＤ＜５＞とを受けるＥＸＮＯＲゲート２０ｃと、メモリセルデータビットＱ＜８ｎ＋４＞と期待値データビットＣＭＰＤ＜４＞とを受けるＥＸＮＯＲゲート２０ｄと、メモリセルデータビットＱ＜８ｎ＋３＞と期待値データビットＣＭＰＤ＜３＞とを受けるＥＸＮＯＲゲート２０ｅと、メモリセルデータビットＱ＜８ｎ＋２＞と期待値データビットＣＭＰＤ＜２＞とを受けるＥＸＮＯＲゲート２０ｆと、メモリセルデータビットＱ＜８ｎ＋１＞と期待値データビットＣＭＰＤ＜１＞とを受けるＥＸＮＯＲゲート２０ｇと、メモリセルデータビットＱ＜８ｎ＞と期待値データビットＣＭＰＤ＜０＞とを受けるＥＸＮＯＲゲート２０ｈを含む。
【０２０２】
これらのＥＸＮＯＲゲート２０ａ−２０ｈの各々は、対応のデータビットの論理レベルが一致している場合に、Ｈレベルの信号を出力する一致検出回路として動作する。
【０２０３】
ＥＸＮＯＲゲート２０ａ−２０ｈの出力データビットＱｃｍｐｄｐ＜８ｎ＋７：８ｎ＞が、対応の選択回路１２へ与えられる。
【０２０４】
比較回路１０は、さらに、これらのＥＸＮＯＲゲート２０ａ−２０ｈの出力信号を受けてマルチビットテスト結果指示信号Ｑｍｂｔｆ＜ｎ＞を生成するＡＮＤゲート２２を含む。このＡＮＤゲート２２は、ＥＸＮＯＲゲート２０ａ−２０ｈの出力信号がすべてＨレベルのときに、マルチビットテスト結果指示信号Ｑｍｂｔｆ＜ｎ＞を、Ｈレベルに設定する。したがって、８ビットのメモリセルデータＱ＜８ｎ＋７：８ｎ＞のうち１ビットでも期待値データビットと異なる場合には、対応のＥＸＮＯＲゲートの出力信号がＬレベルとなるため、ＡＮＤゲート２２の出力信号はＬレベルとなる。ＡＮＤゲート２２により、８ビットの比較結果データが１ビットのマルチビットテスト結果指示信号Ｑｍｂｔｆ＜ｎ＞に縮退される。
【０２０５】
なお、図６に示す比較器１４ｗおよび１４ｅは、それぞれ、１つのＥＸＮＯＲゲートで構成される。
【０２０６】
なお、この図６に示すＴＩＣデータバス５６０ｅおよび５６０ｗにおいて、先の実施の形態２と同様、選択回路１２ならびに選択器１６ｗおよび１６ｅが削除されてもよい。すなわち、比較回路１０および１４ｗおよび１４ｅの出力信号が常時選択されて、ＴＩＣ制御回路５６２へ与えられてもよい。この場合、実施の形態２の場合と同様、期待値データＣＭＤＰ＜７：０＞の各ビットをＨレベルに設定することにより、読出されたメモリセルデータパターンを外部で識別することができる。この構成の場合においては、従来のＴＩＣデータパスと同様の構成を用い、比較回路１２の出力信号を各ビットごとに取出す配線が余分に配置することが要求されるだけであり、また、スペアビットＳＱ＜１：０＞に対して、比較器を新たに設けることが要求されるだけであり、レイアウトが簡略化される。
【０２０７】
以上のように、この発明の実施の形態４に従えば、ＴＩＣデータパスにおいて、８ビットデータの各ビットと期待値データビットの各ビット毎の比較結果を出力するように構成しており、ＴＩＣ制御回路内に、データビットの比較を行なうための比較回路を配置する必要がなく、テストインターフェイス回路のレイアウト面積を低減することができる。
【０２０８】
なお、実施の形態１から４において、テストデータ読出時に期待値データを格納するレジスタが配置されている場合には、テストデータ出力ノードとテストデータ入力ノードとが共通のデータノードであっても良い。
【０２０９】
また、実施の形態１から４において、ロジックのパッドに切換回路を介してテストインターフェイス回路の入出力パッドが接続され、テスト専用のパッドが配置されていなくても良い。
【０２１０】
また、ＤＲＡＭコアは、クロック信号の立上りエッジおよび立下りエッジに同期してデータを転送するＤＤＲ（ダブルデータレート）モードで動作しても良い。この場合、テストインターフェイス回路ＴＩＣ内において、データの転送速度の変換が行われ、テストクロック信号の立上りエッジに同期してテストデータが転送されても良く、また、テストインターフェイス回路ＴＩＣが、テストクロック信号に同期してＤＤＲモードでテストデータの転送を行っても良い。データ転送速度の変換時においては、８ビットデータの出力部を２つ配置して、テストクロック信号の立上りエッジおよび立下りエッジで転送されるデータを交互に取込、交互にこれらの２つのデータ出力部を、テストクロック信号の立上りエッジに同期してテストデータ出力ノードに結合する。
【０２１１】
また、メモリとしては、ＤＲＡＭに限定されず、スペアメモリセルデータ転送時とノーマルメモリセルデータ転送時とで、テストインターフェイス回路が転送する有効データビット数が異なるメモリであれば良い。
【０２１２】
また、スペアデータ線の数は、６４ビットデータ線に対して１つに限定されず、３２ビットのデータ線に対して１つのスペアデータ線が配置されても良く、また、他の数のスペアデータ線が配置されても良い。テスト時においてテスタに対するデータ転送単位において、ノーマルセルとスペアセルについて有効データビット数が異なる条件が満たされていれば、本発明は適用可能である。
【０２１３】
【発明の効果】
以上のように、この発明に従えば、ビット幅の広い内部データバスを所定数ビット単位で選択してテストデータ端子に出力する構成において、テストデータ読出時には、期待値データビットそれぞれと所定数ビットそれぞれの比較結果を示すデータビットをテストデータ出力端子に並列に出力するように構成しており、外部テスタにおいて比較を行う必要がなく、ノーマルメモリセルとスペアメモリセルを連続的に試験することができ、テスト時間を短縮することができる。
【０２１４】
また、スペアメモリセルに対して、８ビットのデータの残りのデータビットを、一致結果を示す状態に設定することにより、正確に、スペアメモリセルの良／不良を識別することができる。
【０２１５】
また、テストアドレス信号に従って所定数のビットを選択し、これらの選択された所定数のビットと期待値データビットとを比較することにより、このテストアドレス信号として、ノーマルコラム空間およびスペアコラム空間を連続的にアドレス指定して所定数のビットを選択することができ、ノーマルコラム空間およびスペアコラム空間を連続的に試験することができる。
【０２１６】
また、この構成において、各ビット単位で期待値データと比較することにより、所定数のビットそれぞれについて良／不良を識別することができ、スペアメモリセルについても、正確に良／不良を識別することができる。
【０２１７】
また、テストモード指示信号に従って、比較回路の出力信号と所定数のビットの一方を選択してテストデータ出力ノードに伝達することにより、ヒューズプログラム後において、テストデータパターン自体を外部で識別するテストに何ら悪影響を及ぼすことなく、ヒューズプログラム前の救済判定のためのメモリテストを、正確に実行することができる。
【０２１８】
また、このテスト回路において、所定数のビットそれぞれに対応して、配置され、それぞれが対応の内部データビットとテスト期待値データビットを比較する複数の比較器と、これら複数の比較器の所定のビット以外の比較器に対応してアドレス領域指定信号に従って対応の比較器の出力信号と予め定められた固定値の一方を選択する複数の選択器とを配置することにより、スペアメモリセルの比較時において、確実に、スペアメモリセル以外のスペアコラムアドレスについては、パス状態（良状態）に設定することができ、正確にスペアメモリセルについての良／不良を識別することができる。
【０２１９】
また、データ入力ノードに与えられるテストデータをクロック信号に同期して書込データを生成する第１の転送回路の出力信号をさらに所定期間クロック信号に同期して転送してテスト期待値データを生成することにより、メモリのコラムレイテンシを考慮して、追加回路数を最小限として正確なタイミングで、期待値データをテストインターフェイス回路内に転送して、判定動作を行なわせることができる。
【０２２０】
また、このテスト回路において、テスト書込データを生成する転送回路からのテストデータを期待値データとして利用することにより、追加回路点数が低減され、レイアウト面積を低減することができる。
【０２２１】
また、内部データバスの所定数のビット幅のサブデータバスそれぞれに対応して所定数のビット幅のテスト期待値データの各ビットと対応のサブデータバスの内部データビットとをそれぞれ比較する複数の比較器を含む複数の比較回路と、これら複数の比較回路それぞれに対応して配置され、特定の動作モードを指定する動作モード指示信号とテストアドレス信号とに従って対応の比較回路の出力信号と対応のサブデータバスの内部データの一方を選択してテストデータ出力ノードに対して転送する選択転送回路とを設けることにより、マルチビットテスト用の比較回路を用いて各データビット単位での比較を行なうことができ、ヒューズプログラム前のテスト救済判定用メモリ試験時において、各メモリセルの良／不良判定結果を示すデータを転送することができ、スペアメモリセルについても良／不良を正確に判定することができる。
【０２２２】
また、複数の比較回路それぞれの出力信号を１ビットの信号の縮退して出力する複数の縮退回路を設けることにより、マルチビットテスト用の比較回路を利用してビット毎比較を行なうことができ、ＴＩＣインタフェイス回路のレイアウト面積の増加を抑制することができる。
【０２２３】
また、スペアメモリセルデータが転送されるスペアデータバスと固定値とから、所定数のビットのデータを生成するスペアデータ群生成回路と、このスペアデータ群と期待値データとを比較する第１の比較器と、この動作モード指示信号に従って、固定値データビットを並列に出力する切換回路と、これら第１の比較器の出力信号と切換回路の出力信号を並列にテストデータ出力ノードに転送する回路とを設けることにより、スペアデータについても、正確に、ヒューズプログラム前の救済判定用メモリ試験をリードデータパスにおいて行なうことができ、レイアウト面積を低減することができる。
【０２２４】
また、スペアメモリセルデータと期待値データとを比較する比較回路と、動作モード指示信号に従って比較回路の出力信号とスペアメモリセルデータの一方を選択的に転送する選択回路と、固定値データを生成する回路と、アドレス信号に従ってこの選択回路の出力信号と固定値データとを選択して並列にテストデータ出力ノードへ転送する回路とを設けることにより、スペアメモリセルについても、メモリセルの良／不良を示すデータを残りのビットを一致状態（パス状態）に設定して所定数ビット単位で、テスタへ転送することができ、テスタにおいて正確にメモリセルの良／不良判定を、スペアメモリセルおよびノーマルメモリセルを連続試験を行なって判定することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従うＴＩＣ制御回路の要部の構成を概略的に示す図である。
【図２】 図１に示すＴＩＣ制御回路の動作を示すタイミングチャート図である。
【図３】 この発明の実施の形態２に従うＴＩＣ制御回路の要部の構成を概略的に示す図である。
【図４】 この発明の実施の形態３に従うＴＩＣ制御回路の要部の構成を概略的に示す図である。
【図５】 この発明の実施の形態３の変更例の構成を示す図である。
【図６】 この発明の実施の形態４に従うＴＩＣデータパスの構成を概略的に示す図である。
【図７】 図６に示す比較回路の構成の一例を示す図である。
【図８】 従来のＤＲＡＭ内蔵システムＬＳＩの構成を概略的に示す図である。
【図９】 図８に示すＤＲＡＭコアに対する転送信号を一覧にして示す図である。
【図１０】 図８に示すテストインターフェイス回路の転送信号を一覧にして示す図である。
【図１１】 図９および図１０に示す制御信号の対応関係を真理値表の形態で示す図である。
【図１２】 従来のＤＲＡＭマクロの構成を概略的に示す図である。
【図１３】 図１２に示すＤＲＡＭアレイのデータ線の配置を概略的に示す図である。
【図１４】 図１３に示すデータ線の配置におけるセンスアンプと１つのデータ線の対応関係を概略的に示す図である。
【図１５】 図１２に示すＤＲＡＭアレイの不良列の置換態様を概略的に示す図である。
【図１６】 図８に示すＤＲＡＭデータパスの構成を概略的に示す図である。
【図１７】 図１２に示すＴＩＣデータパスのデータ書込部の構成を概略的に示す図である。
【図１８】 図１２に示すＴＩＣデータパスのデータ読出に関連する部分の構成を概略的に示す図である。
【図１９】 図１２に示すＴＩＣ制御回路のアドレス信号および選択信号発生部の構成を概略的に示す図である。
【図２０】 図１２に示すＤＲＡＭマクロの動作を示すタイミング図である。
【図２１】 図１８に示すＴＩＣデータパスのスペアメモリセルに対応する部分の構成を概略的に示す図である。
【図２２】 テスタ内のフェールビットメモリのマッピングの一例を概略的に示す図である。
【図２３】 図２２に示す単位データビット群ＴＡＧの構成を概略的に示す図である。
【図２４】 図２３に示す８ビットデータ群のスペアメモリセルについての構成を概略的に示す図である。
【図２５】 テスタの可能な形態の一例を示す図である。
【図２６】 従来のメモリ試験の態様を概略的に示す図である。
【符号の説明】
１ａ−１ｄ，２ａ−２ｄ フリップフロップ、ＵＰＫ０−ＵＰＫ７ 単位処理回路、３，５ ＥＸＮＯＲ回路、４ 選択回路、６ 選択回路、７ フリップフロップ、ＵＰＷ０−ＵＰＷ７，ＵＰＥ０−ＵＰＥ７，ＳＵＰＷ０，ＳＵＰＥ０ 単位処理回路、１０ 比較回路、１２ 選択回路、１４ｗ，１４ｅ 比較器、１６ｗ，１６ｅ 選択器、２０ａ−２０ｈ ＥＸＮＯＲゲート、２２ ＡＮＤゲート、５６２ ＴＩＣ制御回路５６０ｅ，５６０ｗ ＴＩＣデータパス、６００ｅ，６００ｗ トライステートバッファ、６１０ トライステートバッファ回路。
【発明の属する技術分野】
この発明は、メモリとロジックとが同一半導体基板上に集積化されるシステムＬＳＩと称される半導体集積回路装置に関し、特に、メモリを外部から直接アクセスしてテストするためのテストインターフェイス回路の構成に関する。
【０００２】
【従来の技術】
近年、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）とロジックデバイスまたはマイクロプロセッサとを同一半導体基板上に集積化するＤＲＡＭ内蔵システムＬＳＩが普及してきている。このＤＲＡＭ内蔵システムＬＳＩは、個別のＤＲＡＭとロジックデバイスまたはマイクロプロセッサをプリント基板上に半田付などにより実装する従来のシステムと比べて以下の利点を有している。
【０００３】
（１） ピン端子の制約がないため、ＤＲＡＭとロジックデバイスの間のデータバス幅を大きくすることができ、データ転送速度を向上させることができ、応じてシステム性能が向上する、
（２） ＤＲＡＭとロジックデバイスの間に形成されるデータバスは、チップ上配線であり、プリント基板上の配線と比べて容量が小さく、データ転送時の動作電流を小さくすることができ、また高速でデータを転送することができる、および
（３） 単一パッケージでシステムが構成されるため、外部のデータバス配線および制御信号配線が不要となり、プリント基板上での占有面積を小さくすることができ、システムを小型化することができる。
【０００４】
図８は、従来のＤＲＡＭ内蔵システムＬＳＩの構成の一例を概略的に示す図である。図８において、ＤＲＡＭ内蔵システムＬＳＩ５００は、所定の演算処理を行なうロジック５０２と、少なくともロジック５０２の必要なデータを格納するためのＤＲＡＭマクロ５０４と、ロジック５０２をパッド群５１８を介して外部装置に接続するロジック外部バス５０８を含む。
【０００５】
ロジック５０２は、所定の演算処理を行なう専用のロジックデバイスであってもよく、またマイクロプロセッサであってもよく、ＤＲＡＭマクロ５０４に格納されるデータを用いて処理を行なう回路であればよい。
【０００６】
ＤＲＡＭマクロ５０４は、データを記憶するＤＲＡＭコア５１０と、このＤＲＡＭコア５１０に対し外部から直接アクセスしてテストを行なうためのテストインターフェイス回路（ＴＩＣ）５１２と、ロジック５０２の内部ロジックバス５０６とテストインターフェイス回路５１２からの内部テストバス５１６の一方を選択して、ＤＲＡＭコア５１０に接続する内部メモリバス５１５に接続する選択回路５１７を含む。テストインターフェイス回路５１２は、外部テストバス５１４を介してパッド群５１８に結合される。
【０００７】
バス５０６、５０８、５１４、５１５および５１６は、それぞれ制御信号、アドレス信号およびデータを伝達する信号線を含む。内部ロジックバス５０６、内部メモリバス５１５および内部テストバス５１６は、ピン端子の制約条件がないため、そのバス幅を十分広くすることができる。ＤＲＡＭコア５１０からの読出データは選択回路５１７を介することなく直接テストインターフェイス回路５１２およびロジック５０２に転送されるが、図８においては図面を簡略化するために、この内部読出データの転送経路は示していない。
【０００８】
図９は、ＤＲＡＭコア５１０が転送する信号を一覧にして示す図である。図９において、ＤＲＡＭコア５１０に対しては、クロック信号ＣＬＫ、ＤＲＡＭコア５１０における内部クロック信号の有効／無効を設定するクロックイネーブル信号ＣＫＥ、内部での行選択動作を活性化するロウ活性化信号／ＡＣＴ、選択行を非選択状態へ駆動するためのロウ非活性化信号／ＰＲＥ、ＤＲＡＭコア５１０におけるメモリセルデータのリフレッシュを指示するオートリフレッシュ指示信号／ＲＥＦＡ、データの読出を指示するリード動作指示信号／ＲＥ、データの書込動作を指示するライト動作指示信号／ＷＲが、動作制御信号として与えられる。
【０００９】
このＤＲＡＭコア５１０に対しては、さらに、メモリセルのアドレス指定のために、１３ビットのロウアドレス信号ＲＡ＜１２：０＞、４ビットのコラムアドレス信号ＣＡ＜３：０＞、スペアメモリセル行を指定するためのスペアロウ空間アドレッシング用アドレス信号ＲＡｓｐおよびスペア列を指定するためのスペアコラム空間アドレッシング用アドレス信号ＣＡｓｐが与えられる。スペアロウ空間アドレッシング用アドレス信号ＲＡｓｐおよびスペアコラム空間アドレッシング用アドレス信号ＣＡｓｐは、不良アドレスのヒューズプログラム前に行われる試験時において、このＤＲＡＭコア５１０のスペアメモリセルへアクセスし、スペアメモリセルの良／不良を判定するために使用される。
【００１０】
これらのスペア空間アドレッシング用アドレス信号ＲＡｓｐおよびＣＡｓｐは、Ｈレベルのときにスペアメモリセル空間を指定し、Ｌレベルのときに、ノーマルメモリセル空間を指定する。
【００１１】
このＤＲＡＭコア５１０に対しては、１２８ビットの書込データＤ＜１２７：０＞が与えれら、またこのＤＲＡＭコア５１０からは、１２８ビットの読出データＱ＜１２７：０＞が出力される。
【００１２】
この図９に示すように、ＤＲＡＭコア５１０は、個別素子の汎用ＤＲＡＭに比べて、多くの入出力信号を有している。テストインタフェース回路５１２は、このテスト動作時においても、ＤＲＡＭコア５１０に対し、図９に示すような信号／データの転送を行なう。したがって、テストインターフェイス回路５１２が、外部テストバス５１４によりパッド群５１８を介して、この図９に示す信号／データを外部テスタとの間で転送した場合、外部テスタのピン数よりも、これらの信号／データ線の数が多くなり、テストを行なうことができなくなる。また、たとえテストを行なうことができる場合においても、１つの被試験装置からの信号／データ線の数が多いため、同時に測定することのできるデバイスの数が低減され、テストコストが増大する。
【００１３】
テストインターフェイス回路５１２は、テスト時に必要とされるピン数を低減し、またＤＲＡＭコア５１０へ外部から直接アクセスして、容易に、このＤＲＡＭコア５１０のテストを容易に行なうために設けられる。
【００１４】
図１０は、図８に示すテストインターフェイス回路５１２に対する外部信号を一覧にして示す図である。この図１０に示す信号は、図８に示す外部テストバス５１４を介して外部テスト装置とテストインターフェイス回路５１２との間で転送される。
【００１５】
図１０において、テストインターフェイス回路５１２に対し、テストクロック信号ＴＣＬＫとテストクロックイネーブル信号ＴＣＫＥが与えられる。これらのテストクロック信号ＴＣＬＫおよびテストクロックイネーブル信号ＴＣＫＥは、通常動作モード時のクロック信号ＣＬＫとクロックイネーブル信号ＣＫＥに代えて用いられる。
【００１６】
このテストインターフェイス回路５１２に対し、さらに、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、およびライト動作指示信号／ＷＥが与えられる。これらの制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、および／ＷＥのテストクロック信号の例えば立上りエッジにおける論理レベルの組合せにより、ＤＲＡＭコアの動作モードが指定される。
【００１７】
テストインターフェイス回路５１２は、これらの外部制御信号をデコードし、図９に示すようなロウ活性化信号／ＡＣＴ、ロウ非活性化信号／ＰＲＥ、オートリフレッシュ指示信号／ＲＦＥＡ、リード動作指示信号／ＲＥおよびライト動作指示信号／ＷＲを、そのデコード結果に従って選択的に活性化する。
【００１８】
アドレス信号として、このテストインターフェイス回路５１２に対し、１３ビットのアドレス信号ＡＤ＜１２：０＞とスペア空間アドレッシング用アドレス信号ＡＤｓｐが与えられる。ロウアドレスとコラムアドレスは、同じパッド（端子）を介して時分割的に与えられ、またはスペア空間アドレッシング用アドレス信号ＡＤｓｐも、スペアロウおよびスペアコラムに対し時分割的に与えられる。
【００１９】
また、データとしては、８ビットのテスト書込データＴＤ＜７：０＞と８ビットのテスト読出データＴＱ＜７：０＞と１ビットのマルチビットテスト結果出力信号ＴＱｍｂｔが外部テスタとテストインターフェイス回路５１２の間で転送される。テストインターフェイス回路５１２は、テストデータ書込時には、この８ビットのテストデータＴＤ＜７：０＞を１２８ビットのデータにビット幅拡張して、選択回路５１７を介してＤＲＡＭコア５１０へ与える。
【００２０】
テストデータ読出時においては、テストインターフェイス回路５１２は、ＤＲＡＭコア５１０から読出された１２８ビットのデータを、８ビット単位で順次出力する。
【００２１】
マルチビットテスト結果出力信号ＴＱｍｂｔは、１２８ビットのテスト読出データについてのマルチビットテスト結果を示す信号である。
【００２２】
図１１は、テストインターフェイス回路５１２に与えられる外部制御信号（ＴＩＣ制御信号）とＤＲＡＭコア５１０に与えられる（ＤＲＡＭ制御信号）の関係を真理値表の形態で示す図である。
【００２３】
図１１において、ＤＲＡＭマクロ５０４の非選択状態（ＤＳＥＬ）は、チップセレクト信号／ＣＳがＨレベルのときに設定される。この状態においては、残りの制御信号／ＲＡＳ、／ＣＡＳおよび／ＷＥの論理レベルにかかわらず、ＤＲＡＭコア５１０は、非選択状態を維持する。
【００２４】
チップセレクト信号／ＣＳがＬレベルに設定されると、ＤＲＡＭコア５１０に対する動作モードが指定される。
【００２５】
動作モードが指定されないＮＯＰの場合、制御信号／ＲＡＳ、／ＣＡＳおよび／ＷＥがすべてＨレベルに設定される。この場合、ＤＲＡＭコア５１０に与えられる制御信号はすべてＨレベルを維持し、ＤＲＡＭコア５１０に対する新たな動作モードは指定されない。通常、ＤＲＡＭコア５１０は、このＮＯＰコマンド印加時においてはスタンドバイ状態を維持する。
【００２６】
チップセレクト信号／ＣＳとロウアドレスストローブ信号／ＲＡＳをともにＬレベルに設定し、コラムアドレスストローブ信号／ＣＡＳとライト動作指示信号／ＷＥをともにＨレベルに設定すると、アレイ活性化を示すＡＣＴが指定される。この状態においては、ＤＲＡＭコアに対し、ロウ活性化信号／ＡＣＴがＬレベルの活性状態に設定される。残りのＤＲＡＭ制御信号は、Ｈレベルの非活性状態を維持する。ここで、テストインターフェイス回路５１２に対するＴＩＣ制御信号の論理レベルの判定は、テストクロック信号ＴＣＬＫの立上がりエッジまたは立下がりエッジにおいて行なわれる。
【００２７】
チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳおよびライト動作指示信号／ＷＥをＬレベルに設定し、コラムアドレスストローブ信号／ＣＡＳをＨレベルに維持すると、プリチャージ動作を示すＰＲＥが指定される。この状態においては、ＤＲＡＭ制御信号として、ロウ非活性化信号／ＰＲＥがＬレベルに設定され、ＤＲＡＭコア５１０がプリチャージ状態に復帰する。
【００２８】
チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳをＬレベルに設定し、ライト動作指示信号／ＷＥをＨレベルに設定した場合には、リフレッシュ動作を示すＲＥＦＡが指定される。この場合には、ＤＲＡＭ制御信号のうち、オートリフレッシュ指示信号／ＲＥＦＡがＬレベルに設定され、ＤＲＡＭコア５１０において、リフレッシュが実行される。
【００２９】
チップセレクト信号／ＣＳとコラムアドレスストローブ信号／ＣＡＳをともにＬレベルに設定し、ロウアドレスストローブ信号／ＲＡＳとライト動作指示信号／ＷＥをともにＨレベルに設定すると、データ読出を示すＲＥが指定される。この場合には、ＤＲＡＭ制御信号のうち、リード動作指示信号／ＲＥがＬレベルの活性状態に設定され、残りの制御信号はＨレベルに維持される。
【００３０】
チップセレクト信号／ＣＳ、コラムアドレスストローブ信号／ＣＡＳおよびライト動作指示信号／ＷＥをＬレベルに設定し、ロウアドレスストローブ信号／ＲＡＳをＨレベルに設定した場合には、データ書込を示すＷＥが指定される。この状態においては、ＤＲＡＭ制御信号において、ライト動作指示信号／ＷＲがＬレベルに設定される。
【００３１】
テストインターフェイス回路５１２においては、この図１１に示す真理値表に従って、ＴＩＣ制御信号をＤＲＡＭ制御信号に変換する。テストインターフェイス回路５１２において、アドレスのマルチプレクス、データビット幅の変換および制御信号の変換を行なうことにより、外部テスタが、ＤＲＡＭコア５１０へアクセスしてテスト動作を行なうときに使用されるピン端子数を大幅に低減することができる。また、テストインターフェイス回路５１２に与えられる制御信号として、通常のクロック同期型のＤＲＡＭに用いられる制御信号と同じであり、標準クロック同期型ＤＲＡＭに対するテスタを用いて、このＤＲＡＭコア５１０のテストを行なうことができる。
【００３２】
図１２は、図８に示すＤＲＡＭコア５１０およびテストインターフェイス回路（ＴＩＣ）５１２の構成を概略的に示す図である。この図１２においては、ＤＲＡＭコア５１０とのテストインターフェイス回路５１２の間に配置される選択回路５１７は、図面を簡略化するために示していない。
【００３３】
図１２において、ＤＲＡＭコア５１０は、それぞれが行列状に配列される複数のメモリセルを有するＤＲＡＭアレイ５５０ｅおよび５５０ｗと、アドレス信号に従ってこれらのＤＲＡＭアレイ５５０ｅおよび５５０ｗからメモリセルを選択するデコーダ５５２を含む。
【００３４】
図１２においては、ＤＲＡＭアレイ５５０ｅおよび５５０ｗは、一例として、それぞれ、８Ｍビットの記憶容量を有する。これらのＤＲＡＭアレイ５５０ｅおよび５５０ｗにおいては、不良メモリセルを救済するためのスペアロウおよびスペアコラムが配置される。デコーダ５５２は、これらのＤＲＡＭアレイ５５０ｅおよび５５０ｗにおいてメモリセル行を選択するためのロウデコーダと、メモリセル列を選択するためのコラムデコーダ両者を含む。
【００３５】
ＤＲＡＭコア５１０は、さらに、ＤＲＡＭアレイ５５０ｅとデータの入出力を行なうためのＤＲＡＭデータパス５５６ｅと、ＤＲＡＭアレイ５５０ｗとデータの入出力を行なうＤＲＡＭデータパス５５６ｗと、ＤＲＡＭコア５１０の内部動作を制御するＤＲＡＭ制御回路５５８を含む。
【００３６】
ＤＲＡＭデータパス５５６ｅおよび５５６ｗの各々は、内部書込データを対応のＤＲＡＭアレイ５５０ｅおよび５５０ｗへ転送するためのライトドライバと、対応のＤＲＡＭアレイ５５０ｅおよび５５０ｗから読出されたメモリセルデータを増幅するためのプリアンプを含む。ＤＲＡＭデータパス５５６ｅは、６４ビット幅のライトデータバス５５１ｅを介して書込データＷＤ＜１２７：６４＞を転送し、またＤＲＡＭアレイから内部リードデータバス５５３ｅを介して転送される６４ビットの内部読出データＲＤ＜１２７：６４＞を受ける。
【００３７】
後にその構成については、詳細に説明するが、ＤＲＡＭアレイ５５０ｅにおいては、スペア列もノーマル列と同時に選択されるため、このＤＲＡＭデータパス５５０ｅは、不良列救済時においては、スペアライトデータ線５５７ｅを介してスペア書込データＳＷＤ＜１＞を転送し、またスペアリードデータ線５５９ｅを介して、スペアメモリセルからの読出データＳＲＤ＜１＞を受ける。
【００３８】
ＤＲＡＭデータパス５５６ｗも同様、６４ビット幅の内部ライトデータバス５５１ｗを介して内部書込データＷＤ＜６３：０＞をＤＲＡＭアレイ５５０ｗへ転送し、またＤＲＡＭアレイ５５０ｗから、６４ビット幅の内部読出データＲＤ＜６３：０＞を内部リードデータバス５５３ｗを介して受ける。また、このＤＲＡＭデータパス５５０ｗは、さらに、不良列救済時において、スペア列から読出された読出データＳＲＤ＜１＞をスペアリードデータ線５５９ｗを介して受け、またスペアライトデータ線５５７ｗを介して、スペア列への書込データＳＷＤ＜０＞を転送する。
【００３９】
ＤＲＡＭデータパス５５６ｅは、通常動作モードにおいて、不良列救済時においては、スペアライトデータ線５５７ｅを、内部ライトデータバス５５１ｅの対応の内部ライトデータ線と置換し、またスペアリードデータ線５５９ｅを、内部リードデータバス５５３ｅの対応の内部リードデータ線と置換える。同様、ＤＲＡＭデータパス５５６ｗも、通常動作モード時において、不良列救済時においては、スペアリードデータ線５５９ｗを、内部リードデータバス５５３ｗの対応の内部リードデータ線と置換し、またスペアライトデータ線５５７ｗを、内部ライトデータバス５５１ｗの対応の内部ライトデータ線と置換する。
【００４０】
一方、不良列救済のための不良アドレスのプログラムを行う前の救済判定のためのテストモード時においてはノーマルメモリセルおよびスペアメモリセルが試験され、スペアメモリセルが正常であるかの試験が行われる。この救済判定のメモリ試験時においては、これらのＤＲＡＭデータパス５５６ｅおよび５５６ｗは、スペアリードデータ線５５９ｅおよび５５９ｗとスペアライトデータ線５５７ｅおよび５５７ｗは、ノーマルデータ線との置換を行なうことなく、テストインターフェイス回路とデータの転送を行う。
【００４１】
テストインターフェイス回路５１２は、ＤＲＡＭデータパス５５６ｅおよび５５６ｗそれぞれに対応して設けられるＴＩＣデータパス５６０ｅおよび５６０ｗと、外部テスタとの間で、テストデータＴＤ＜７：０＞およびＴＱ＜７：０＞およびマルチビットテスト結果指示信号ＴＱｍｂｔを転送するＴＩＣ制御回路５６２を含む。
【００４２】
ＴＩＣ制御回路５６２は、また、外部のテスタから、図１０に示すようなアドレス信号および動作モードを指定する制御信号を受けるが、これらは図面を簡略化するため示していない。
【００４３】
ＴＩＣデータパス５６０ｅおよび５６０ｗは、テストデータ書込時においては、８ビットのテストデータＴＤ＜７：０＞を、それぞれ、６４ビットのテストデータに拡張して、対応のデータバス５６１ｅおよび５６１ｗを介してＤＲＡＭデータパス５５６ｅおよび５５６ｗへ転送する。
【００４４】
また、データ読出時においては、これらのＴＩＣデータパス５６０ｅおよび５６０ｗは、ＤＲＡＭデータパス５５６ｅおよび５５６ｗから、データバス５６３ｅおよび５６３ｗを介して６４ビットの読出データを受ける。
【００４５】
すなわち、ＴＩＣデータパス５６０ｅは、ＤＲＡＭデータパス５５６ｅから、６４ビットのデータＱ＜１２７：６４＞をデータバス５６３ｅを介して受け、また、ＤＲＡＭデータパス５５６ｅを介して伝送されるスペア内部リードデータ線５５９ｅからのスペアリードデータＳＲＤ＜１＞をスペアリードデータ線５６９ｅを介してスペアデータＳＱ＜１＞として受ける。また、このＴＩＣデータパス５６０ｅは、６４ビットの書込みデータＤ＜１２７：６４＞を内部書込データバス５６１ｅを介してＤＲＡＭデータパス５５６ｅへ転送し、また、スペアライトデータ線５５７ｅへ、スペアライトデータ線５６７Ｃを介してスペアデータＳＤ＜１＞を転送する。
【００４６】
ＴＩＣデータパス５６０ｗは、同様、リードデータバス５６３ｗを介して、ＤＲＡＭデータパス５５６ｗからの内部読出データＱ＜６３：０＞を受け、また、スペアデータ線５６９ｗを介してスペアリードデータＳＱ＜０＞を受け、また、書込みデータバス５６１ｗを介して６４ビットのデータＤ＜６３：０＞をＤＲＡＭデータパス５５６ｗに転送し、また、スペアライトデータ線５６７ｗを介してＤＲＡＭデータパス５５６ｗに、スペアライトデータＳＤ＜０＞を転送する。
【００４７】
ＴＩＣ制御回路５６２は、ＴＩＣデータパス５６０ｅおよび５６０ｗに与えられた合計１２８ビットのデータを８ビットデータ単位で順次、テストデータＴＱ＜７：０＞として出力する。またＴＩＣ制御回路５６２は、同時に読み出された１２８ビットのデータのマルチビットテスト結果を示す信号ＴＱｍｂｔをマルチビット信号線５７３を介して転送する。このマルチビットテスト結果指示信号ＴＱｍｂｔが不一致を示しているときには、外部のテスタにおいて、テスト読出データＴＱ＜７：０＞と期待値データとに従って、不良メモリセルを特定する。
【００４８】
図１３は、ＤＲＡＭアレイ５５０ｅおよび５５０ｗの要部の構成を概略的に示す図である。これらのＤＲＡＭアレイ５５０ｅおよび５５０ｗは、同一構成を有するため、図１３において、１つのＤＲＡＭアレイ５５０を代表的に示す。
【００４９】
図１３において、ＤＲＡＭアレイ５５０は、行列状に配列されるノーマルメモリセルＮＭＣと、不良ノーマルメモリセルを救済するためのスペアメモリセルＳＭＣを含む。このスペアメモリセルＳＭＣも行列状に配列され、ノーマルメモリセルＮＭＣおよびスペアメモリセルＳＭＣは、行方向に整列して配置される。ただし、図１３においては１個のノーマルメモリセルＮＭＣと、１個のスペアメモリセルＳＭＣを代表的に示す。
【００５０】
行方向に整列するノーマルメモリセルＮＭＣおよびスペアメモリセルＳＭＣに対しワード線ＷＬが配置される。このワード線ＷＬには、図示しないロウデコーダからのワード線選択信号が伝達される。ノーマルメモリセルＮＭＣの各列に対応してノーマルビット線ＮＢＬおよび／ＮＢＬの対が配置される。また同様、スペアメモリセルＳＭＣの列に対応して、スペアビット線ＳＢＬおよび／ＳＢＬの対が配置される。図１３においては、ビット線ＮＢＬおよびＳＢＬのみを示す。
【００５１】
列方向に延在して、所定数のビット線対ごとに、内部読出データ線ＲＤＬ０−ＲＤＬ６３および内部書込データ線ＷＤＬ０−ＷＤＬ６３が配置される。スペアメモリセルＳＭＣに対して、スペアリードデータ線ＳＲＤＬおよび内部スペアライトデータ線ＳＷＤＬが列方向に延在して配置される。
【００５２】
メモリセル列を選択するために、データ書込時の書込列選択信号を伝達するライトコラム選択線ＷＣＳＬとデータ読出時の列選択信号を伝達するリードコラム選択線ＲＣＳＬが行方向に延在して配置される。ライトコラム選択線ＷＣＳＬにより、ノーマルビット線ＮＢＬに配置される書込列選択ゲートＷＳＧが導通し、ノーマルビット線ＮＢＬが、対応の内部ライトデータ線ＷＤＬに接続される。また、データ読出時には、リードコラム選択線ＲＣＳＬ上の信号に従ってノーマルビット線ＮＢＬがリードコラム選択ゲートＲＳＧを介して内部リードデータ線ＲＤＬに結合される。図１３において、内部読出データ線ＲＤＬ０および内部書込データ線ＷＤＬ０に対して設けられるリードコラム選択ゲートＲＳＧおよびライトコラム選択ゲートＷＳＧを代表的に示す。
【００５３】
通常、リードコラム選択ゲートＲＳＧは、差動増幅ゲートの構成を有し、選択時において、対応のビット線がゲートに接続されるＭＯＳトランジスタ（絶縁ゲート型電界効果型トランジスタ）により、対応のビット線（対）の信号が内部読出データ線（対）に読出される。
【００５４】
スペアビット線ＳＢＬに対しても、ライトコラム選択線ＷＣＳＬ上の選択信号に従ってスペアビット線ＳＢＬをスペアライトデータ線ＳＷＤＬに接続するスペアライトコラム選択ゲートＳＷＳＧと、リードコラム選択線ＲＣＳＬ上の列選択信号に従ってスペアビット線ＳＢＬを内部スペアリードデータ線ＳＲＤＬに接続するリードコラム選択ゲートＳＲＳＧが設けられる。
【００５５】
行方向に延在して、コラム選択線ＷＣＳＬおよびＲＣＳＬが配置されているため、ノーマルメモリセルおよびスペアメモリセルが常に同時に選択されて内部リードデータ線ＲＤＬ０−ＲＤＬ６３およびスペアリードデータ線ＳＲＤＬまたは内部ライトデータ線ＷＤＬ０−ＷＤＬ６３およびスペアライトデータ線ＳＷＤＬに、メモリセルデータが伝達される。
【００５６】
図１４は、１つのライトデータ線およびリードデータ線に対するセンスアンプの配置を概略的に示す図である。図１４において、内部リードデータ線ＲＤＬと内部ライトデータ線ＷＤＬに対し、１６個のセンスアンプを含むセンスアンプ群ＳＡＧが配置される。センスアンプ群ＳＡＧに含まれる１６個のセンスアンプの１つのセンスアンプが、４ビットのコラムアドレスＣＡ＜３：０＞により選択される。したがって、スペアメモリセルＳＭＣも、１つのスペアデータ線に対して、同様、１６列設けられる。センスアンプは、ビット線対それぞれに対応して配置されており、活性化時対応のビット線のメモリセルデータの検知、増幅およびラッチを行なう。
【００５７】
通常、このＤＲＡＭアレイ５５０は、１６個の行ブロックに分割され、各行ブロックにおいて、５１２本のワード線が配置される。１３ビットのロウアドレスＲＡ＜１２：０＞により、１つの行ブロックにおいて１つのワード線が選択される。不良メモリセル行を救済するために、スペアロウも配置される。このスペアロウの配置としては、各行ブロックに、スペアワード線が配置されてもよく、また特定の行ブロックにおいて集中的に、スペアワード線が配置されてもよい。
【００５８】
図１５は、不良列救済の対応を概略的に示す図である。図１５において、１つのＤＲＡＭアレイが、複数の行ブロックに分割される。図１５においては、２つの行ブロックＲＢｉおよびＲＢｊを示す。ＤＲＡＭアレイにおいては、行ブロックに共通に、列方向に延在して、内部リードデータ線ＲＤＬ０−ＲＤＬ６３と、内部ライトデータ線ＷＤＬ０−ＷＤＬ６３と、スペアリードデータ線ＳＲＤＬと、スペアライトデータ線ＳＷＤＬとが配設される。
【００５９】
行ブロックＲＢｉにおいて、内部リードデータ線ＲＤＬａおよび内部ライトデタ線ＷＤＬａに関連するメモリセルが不良の場合、この内部リードデータ線ＲＤＬａおよび内部ライトデータ線ＷＤＬａが、スペアリードデータ線ＳＲＤＬおよびＲＷＤＬに置換される。一方、行ブロックＲＢｊにおいて、内部リードデータ線ＲＤＬｂおよび内部ライトデータ線ＷＤＬｂに関連するメモリセルが不良メモリセルの場合には、内部リードデータ線ＲＤＬｂおよび内部ライトデータ線ＷＤＬｂは、スペアリードデータ線ＳＲＤＬおよびスペアライトデータ線ＳＷＤＬと置換される。
【００６０】
したがって、行ブロックが特定されると、置換される内部リードデータ線または内部ライトデータ線が一意的に定められる。内部データ線単位で不良列の救済を行なうことにより、ライトコラム選択線およびリードコラム選択線の列選択線が、行方向に延在し、スペアメモリセルおよびノーマルメモリセルが同時に選択される場合においても、正確に冗長置換を行って不良メモリセルの救済を行なうことができる。
【００６１】
図１６は、図１２に示すＤＲＡＭデータパス５５６ｅおよび５５６ｗの構成を概略的に示す図である。ＤＲＡＭリードデータパス５５６ｅおよび５５６ｗは、同一構成を有するため、図１６においては、これらの代表として、ＤＲＡＭデータパス５５６を示す。
【００６２】
図１６において、ＤＲＡＭリードデータパス５５６は、内部リードデータ線ＲＤＬ０−ＲＤＬ６３それぞに対して設けられるプリアンプＰＡ０−ＰＡ６３と、内部ライトデータ線ＷＤＬ０−ＷＤＬ６３それぞれに対応して配置されるライトドライバＷＶ０−ＷＶ６３と、スペアリードデータ線ＳＲＤＬに対応して配置されるスペアプリアンプＳＰＡと、スペアライトデータ線ＳＷＤＬに対応して配置されるスペアライトドライバＳＷＶとを含む。
【００６３】
これらのプリアンプＰＡ０−ＰＡ６３およびＳＰＡは、図示しない制御回路（ＴＩＣ制御回路）により、同時に活性化される。ライトドライバＷＶ０−ＷＶ６３およびＳＷＶも、図示しない制御回路（ＴＩＣ制御回路）により、データ書込時並列に、活性化される。冗長置換が行なわれない場合、スペアライトドライバＳＷＶが、非活性状態に維持されてもよい。
【００６４】
ＤＲＡＭデータパス５５６は、さらに、スペアコラムチェックテストモード指示信号ＳＰＣＣと行ブロックアドレスＲＢとに従って、冗長置換の選択信号を生成する冗長制御回路ＣＲＣと、プリアンプＰＡ０−ＰＡ６３それぞれに対応して設けられ、冗長制御回路ＣＲＣからの選択信号ＲＳＥＬ０−ＲＳＥＬ６３に従って、対応のプリアンプＰＡ０−ＰＡ６３の出力データとスペアプリアンプＳＰＡの出力データの一方を選択するマルチプレクサ（ＭＵＸ）ＭＸ０−ＭＸ６３と、図示しないクロック信号に従って、マルチプレクサＭＸ０−ＭＸ６３それぞれの出力データをラッチし転送するリードデータラッチＲＬＨ０−ＲＬＨ６３と、リードデータラッチＲＬＨ０−ＲＬＨ６３それぞれの出力データをバッファ処理して読出データＱ０−Ｑ６３を生成する出力バッファＯＢＦ０−ＯＢＦ６３を含む。
【００６５】
このスペアコラムチェックテストモード指示信号ＳＰＣＣは、不良メモリセルのアドレスのプログラム前において行われる救済判定用メモリ試験時において活性化される。
【００６６】
冗長制御回路ＣＲＣは、スペアコラムチェックテストモード指示信号ＳＰＣＣの非活性化時、行ブロックアドレスＲＢに従って、各行ブロックに対してプログラムされた不良リードデータ線を、スペアリードデータ線と置換するように、リード選択信号ＲＳＥＬ０−ＲＳＥＬ６３を生成する。
【００６７】
スペアコラムチェックテストモード指示信号ＳＰＣＣの活性化時、冗長制御回路ＣＲＣは、選択信号ＲＳＥＬ０−ＲＳＥＬ６３をすべて非活性状態にし、マルチプレクサＭＸ０−ＭＸ６３に、それぞれ対応のプリアンプＰＡ０−ＰＡ６３の出力データを選択させる。
【００６８】
ＤＲＡＭデータパス５５６は、さらに、テストモード指示信号ＴＥの活性化時、スペアプリアンプＳＰＡの出力データを図示しないクロック信号に従ってラッチし転送するスペアリードデータラッチＳＲＬＨと、スペアリードデータラッチＳＲＬＨの出力データをバッファ処理してスペアリードデータＳＱを生成するスペア出力バッファＳＯＢＦを含む。スペアリードデータラッチＳＲＬＨは、スペアコラムチェックテストモード指示信号ＳＰＣＣの非活性化時、スペア出力バッファＳＯＢＦを出力ハイインピーダンス状態に設定するようにその出力状態が設定されてもよい。また、これに代えて、スペア出力バッファＳＯＢＦが、このスペアコラムチェックテストモード指示信号ＳＰＣＣの非活性化時、出力ハイインピーダンス状態に設定されてもよい。
【００６９】
ＤＲＡＭデータパス５５６は、さらに、書込データＤ０−Ｄ６３それぞれに対応して設けられる入力バッファＩＢＦ０−ＩＢＦ６３と、入力バッファＩＢＦ０−ＩＢＦ６３それぞれに対応して設けられ、対応の入力バッファＩＢＦ０−ＩＢＦ６３の出力データを図示しないクロック信号に従ってラッチし、対応のライトドライバＷＶ０−ＷＶ６３へ転送するライトデータラッチＷＬＨ０−ＷＬＨ６３と、冗長制御回路ＣＲＣからの選択信号ＷＳＥＬ０−ＷＳＥＬ６３に従って、入力バッファＩＢＦ０−ＩＢＦ６３の出力データの１つを選択するマルチプレクサＭＸ７０と、スペア書込データＳＤをバッファ処理するスペア入力バッファＳＩＢＦと、スペアコラムチェックテストモード指示信号ＳＰＣＣに従って、マルチプレクサＭＸ７０の出力データとスペア入力バッファＳＩＢＦの出力データの一方を選択するマルチプレクサＭＸ７１と、マルチプレクサＭＸ７１の出力データを図示しないクロック信号に従ってラッチし、スペアライトドライバＳＷＶへ転送するスペアライトデータラッチＳＷＬＨを含む。
【００７０】
マルチプレクサＭＸ７１は、スペアコラムチェックテストモード指示信号ＳＰＣＣの非活性化時、マルチプレクサＭＸ７０の出力データを選択して、スペアライトデータラッチＳＷＬＨへ転送する。スペアコラムチェックテストモード指示信号ＳＰＣＣが活性状態となると、マルチプレクサＭＸ７１は、スペア入力バッファＳＩＢＦの出力データを選択してスペアライトデータラッチＳＷＬＨへ転送する。このスペア入力バッファＳＩＢＦは、また、スペアコラムチェックテストモード指示信号ＳＰＣＣの非活性化時、出力ハイインピーダンス状態に設定されてもよい。
【００７１】
ＤＲＡＭデータパス５５６において、通常動作モード時においては、冗長制御回路ＣＲＣの制御の下に、不良列を救済する冗長置換（データ線置換）が行なわれる。すなわち、データ読出時においては、冗長制御回路ＣＲＣの出力する選択信号ＲＳＥＬ０−ＲＳＥＬ６３に従って、マルチプレクサＭＸ０−ＭＸ６３により、不良リードデータ線に対応するプリアンプの出力データを、スペアプリアンプＳＰＡの出力データで置換える。一方、データ書込時においては、この不良ライトデータ線に対して転送される書込データが、マルチプレクサＭＸ７０およびＭＸ７１により、スペアライトデータラッチＳＷＬＨに転送され、スペアライトドライバＳＷＶにより、スペアライトデータ線ＳＷＤＬ上に転送される。この場合、不良列に対してもデータの書込が行なわれるものの、データ読出時においては、不良メモリセルに対する不良リードデータ線が、スペアリードデータ線で置換されるため、何ら問題は生じない。
【００７２】
また、冗長置換が行なわれない場合において、マルチプレクサＭＸ７０によるデータ選択が行なわれない場合において、スペアライトドライバＳＷＶにより、無効データが、スペアメモリセルに書込む場合においても、この行ブロックへのアクセス時においては、冗長置換は行なわれないため、スペアメモリセルに対し無効データが書込まれても、何ら問題は生じない。
【００７３】
不良アドレスのプログラム前の救済判定用のテスト動作モード時においては、冗長制御回路ＣＲＣが、選択信号ＲＳＥＬ０−ＲＳＥＬ６３をすべて非活性状態に設定し、マルチプレクサＭＸ０−ＭＸ６３が、それぞれ対応のプリアンプＰＡ０−ＰＡ６３の出力データを選択させる。また、この救済判定用のテスト動作モード時においては、スペアリードデータラッチＳＲＬＨが活性化され、スペアプリアンプＳＰＡの出力データが転送されて、スペア出力バッファＳＯＢＦにより、スペアリードデータＳＱが生成される。
【００７４】
同様、この救済判定用のテスト動作モード時においては、マルチプレクサＭＸ７１により、スペア入力バッファＳＩＢＦの入力データＳＤが選択されて、スペアライトデータラッチＳＷＬＨを介してスペアライトドライバＳＷＶへ転送される。したがって、救済判定用のテスト動作モード時においては、ＤＲＡＭコア外部から直接、スペアリードデータ線およびスペアライトデータ線へアクセスすることができる。
【００７５】
図１７は、図１２に示すＴＩＣデータパス５６０ｅおよび５６０ｗのデータ書込に関連する部分の構成を概略的に示す図である。図１７においては、ＴＩＣ制御回路５６２の書込データを生成する部分の構成を併せて示す。ＴＩＣ制御回路５６２は、テストクロック信号ＴＣＬＫに従って８ビットのテストデータＴＤ＜７：０＞を転送するサイクルシフト回路６００を含む。このサイクルシフト回路６００は、与えられたテストデータＴＤ＜７：０＞をテストクロック信号ＴＣＬＫの所定サイクル期間遅延して出力する。
【００７６】
ＴＩＣ制御回路５６２へは、また１３ビットのアドレス信号ＡＤ＜１２：０＞およびスペアアドレス空間アドレッシング用アドレス信号ＡＤｓｐも与えられる。
【００７７】
このサイクルシフト回路６００から、テストクロック信号ＴＣＬＫに同期した８ビットのデータＤｆ＜７：０＞が生成される。
【００７８】
ＴＩＣデータパス５６０ｅは、データＤｆ＜７：０＞をそれぞれコピーして８ビットのデータを生成するドライブ回路ＤＲＥ０−ＤＲＥ７と、データＤｆ＜７＞をコピーしてスペアデータＳＤ＜１＞を生成するドライバＳＤＲｅを含む。ドライブ回路ＤＲＥ０−ＤＲＥ７は、それぞれ８ビットのドライバを含み、それぞれ、８ビットデータＤ＜６４：７１＞、Ｄ＜７２：７９＞、、、および＜１２０：１２７＞を生成する。したがって、これらの８ビットデータＤ＜６４：７１＞、Ｄ＜７２：７９＞、、、およびＤ＜１２０：１２７＞の各々は、データＤｆ＜７：０＞と同じデータパターンを有する。
【００７９】
ＴＩＣデータパス５６０ｗは、同様、データＤｆ＜７：０＞をそれぞれコピーして８ビットデータを生成するドライブ回路ＤＲＷ０−ＤＲＷ７と、データＤｆ＜７＞をコピーしてスペアデータＳＤ＜０＞を生成するドライバＳＤＲｗを含む。ドライブ回路ＤＲＷ０−ＤＲＷ７から、それぞれ、８ビットデータＤ＜７：０＞、Ｄ＜１５：８＞、、、およびＤ＜６３：５６＞が生成される。このデータパス５６０ｗから生成される８ビットデータは、すべて同一パターンを有している。
【００８０】
ここで、テストデータＴＤ＜７：０＞のデータパターンは、以下の条件を満たすようにして、１２８ビットデータに拡張される。
【００８１】
Ｄ＜８・ｎ＋ｍ＞＝ＴＤ＜ｍ＞、
ただし、ｎは、０から１５の整数であり、また、ｍは、０から７の整数を示す。
【００８２】
ＴＩＣデータパス５６０ｅおよび５６０ｗにおいて、データＤｆ＜７：０＞をコピーすることにより、８ビットデータから、１２８ビットデータを生成して、ＤＲＡＭコアへ伝達することができ、またＤＲＡＭコアへ、スペアライトデータＳＤ＜０＞およびＳＤ＜１＞を転送することができる。
【００８３】
図１８は、図１２に示すＴＩＣデータパス５６０ｅおよび５６０ｗのデータ読出部の構成を概略的に示す図である。ＴＩＣデータパス５６０ｅおよび５６０ｗの構成は同じであるため、図１８においては、ＴＩＣデータパス５６０ｗの構成を具体的に示し、ＴＩＣデータパス５６０ｅの構成は、単にブロックで示す。
【００８４】
ＴＩＣデータパス５６０ｗは、８ビットデータＱ＜７：０＞乃至Ｑ＜６３：５６＞それぞれに対応して配置される単位処理回路ＵＰＷ０−ＵＰＷ７と、スペア読出データＳＱ＜０＞に対して設けられるトライステートバッファ６００ｗを含む。
【００８５】
これらの単位処理回路ＵＰＷ０−ＵＰＷ７は同一構成を有し、それぞれ、活性化時、対応の８ビットデータＱをバッファ処理して内部データＴＱｆ＜７：０＞を生成するトライステートバッファ回路６１０と、対応の内部読出データＱと期待値データＣＭＰＤ＜７：０＞を比較し、その比較結果をさらに１ビットデータに縮退して出力する比較回路６１２を含む。
【００８６】
トライステートバッファ回路６１０は、ＴＩＣ制御回路５６２からアドレス信号に従って生成される選択信号ＱＳＥＬ＜１５：０＞の対応の選択信号ＱＳＥＬに従って活性化される。トライステートバッファ６００ｗは、ＴＩＣ制御回路からの選択信号ＳＱＳＥＬ＜０＞に従って選択的に活性化される。
【００８７】
ＴＩＣデータパス５６０ｅは、スペアデータＳＱ＜１＞に対して設けられるトライステートバッファ回路６００ｅと、８ビットデータＱ＜６４：７１＞乃至Ｑ＜１２０：１２７＞それぞれに対して設けられる単位処理回路ＵＰＥ０−ＵＰＥ７を含む。これらの単位処理回路ＵＰＥ０−ＵＰＥ７も、また選択信号ＱＳＥＬ＜１５：０＞の対応の選択信号に従って選択的に活性化される。
【００８８】
これらの単位処理回路ＵＰＥ０−ＵＰＥ７は、それぞれ、活性化時対応の８ビットデータをバッファ処理して内部読出データＴＱｆ＜７：０＞を生成するトライステートバッファ回路と、期待値データＣＭＰＤ＜７：０＞と対応のデータビットの一致不一致を示すマルチビットテストを行なう比較回路６１２を含む。
【００８９】
比較回路６１２は、８ビットの期待値データＣＭＰＤ＜７：０＞と対応の８ビットデータＤ＜８・ｎ＋７：８・ｍ＞とのビットごとの比較を行ない、かつさらに、それらのビットごと比較の８ビット信号を１ビットの信号Ｑｂｔｆ＜ｎ＞に縮退する。比較回路６１２からの１６ビットの比較結果を示す信号Ｑｍｂｔｆ＜１５：０＞がさらに、ＴＩＣ制御回路５６２において縮退され、１ビットのマルチビット結果指示信号ＴＱｍｂｔが生成されて、外部のテスタに転送される。この縮退時においては、単に、１６ビットの信号Ｑｍｂｔｆ＜１５：０＞の各ビットの論理レベルが正常状態を示しているかの判定が行われる（ＡＮＤ処理が行われる）。
【００９０】
図１９は、図１８に示すＴＩＣ制御回路５６２の、選択信号を発生する部分の構成を概略的に示す図である。図１９において、ＴＩＣ制御回路５６２は、テストクロック信号ＴＣＬＫに同期してアドレス信号ＡＤ＜１２：０＞およびＡＤｓｐを転送して、内部信号ｉｎｔＡＤ＜１２：０＞およびｉｎｔＡＤｓｐを生成するフリップフロップ６２０と、フリップフロップ６２０からの内部アドレス信号ｉｎｔＡＤ＜１２：０＞およびｉｎｔＡＤｓｐをさらにテストクロック信号ＴＣＬＫに同期して転送して、ロウアドレス信号ＲＡ＜１２：０＞およびスペアロウアドレッシング用アドレス信号ＲＡｓｐを生成するフリップフロップ６２１と、フリップフロップ６２０からの４ビットのアドレス信号ｉｎｔＡＤ＜３：０＞をテストクロック信号ＴＣＬＫに同期して転送してコラムアドレス信号ＣＡ＜３：０＞を生成するフリップフロップ６２２と、フリップフロップ６２０からの４ビットの内部アドレス信号ｉｎｔＡＤ＜９：６＞およびｉｎｔＡＤｓｐをテストクロック信号ＴＣＬＫに同期して転送する３段の縦続接続されるフリップフロップ６２３−６２５と、フリップフロップ６２５の出力信号をデコードして、選択信号ＱＳＥＬ＜１５：０＞およびＳＱＳＥＬ＜１：０＞を生成するデコーダ６２６を含む。
【００９１】
デコーダ６２６の前段に、３段のフリップフロップ６２３−６２５が用いられているのは、ビットデータ読出時におけるレイテンシに相当する時間、このデコーダ６２６の出力信号を遅延するためである。このレイテンシは、テストインターフェイス回路５１２からＤＲＡＭコア５１０へ、データ読出を指示するリード動作指示信号を与えてから、このＤＲＡＭコア５１０からテストデータが読出されてテストインターフェイス回路に転送されるまでに要する時間を示す。ここでは、レイテンシが２が想定されている。
【００９２】
フリップフロップ６２０−６２５は、それぞれテストクロック信号ＴＣＬＫの立上りに同期して信号を出力する。
【００９３】
図２０は、図１２から図１９に示すＤＲＡＭマクロのテストデータの読出時の動作を示すタイミング図である。以下、図２０を参照して、このＤＲＡＭマクロのテストデータの読出について説明する。
【００９４】
テストインターフェイス回路（ＴＩＣ）は、外部からの制御信号を、テストクロック信号ＴＣＬＫの１クロックサイクル遅延して、ＤＲＡＭコアに転送する。ＤＲＡＭコアにおいては、従って、テストインターフェイス回路にテスタから制御信号等が与えられてから２クロックサイクル後のテストクロック信号ＴＣＬＫの立上りにおいて、制御信号およびアドレス信号を取込み、内部動作を実行する。ここで、図２０においてはＤＲＡＭコアに与えられるクロック信号ＣＬＫとテストクロック信号ＴＣＬＫとは同一波形の信号としている。
【００９５】
時刻Ｔ１において、テストインターフェイス回路へ、ロウ活性化指示ＡＣＴを示す制御信号が与えられ、同時に、１３ビットのロウアドレス信号ＲＡ（ｋ）が与えられる。テストインターフェイス回路ＴＩＣ（５１２）は、この外部から与えられる制御信号をデコードし、そのデコード結果に従ってＤＲＡＭコアに対するロウ活性化指示信号ＡＣＴを、クロック信号ＴＣＬＫの立上がりに同期して転送する。このとき、また、図１９に示すように、ロウアドレス信号ＲＡ（ｋ）がテストクロック信号ＴＣＬＫの立上がりに同期して転送される。
【００９６】
ＤＲＡＭコア５１０においては、時刻Ｔ３においてクロック信号ＣＬＫの立上がりに同期して、このロウ活性化指示信号ＡＣＴをロウアドレス信号ＲＡ（ｋ）とともに取込み、内部で行選択動作を実行する。
【００９７】
続いて、時刻Ｔ２において、テストインターフェイス回路（ＴＩＣ）５１２に対し、データ書込を示す書込動作指示信号がコラムアドレス信号ＣＡ（ｍ）およびテストデータＴＤ（ｍ）とともに与えられ、テストクロック信号ＴＣＬＫの立上がりに同期してこれらの制御信号およびコラムアドレス信号およびテストデータが取込まれ、内部で制御信号のデコード動作が行なわれて、ＤＲＡＭコア５１０に対する書込動作指示信号ＷＲＩＴＥ、コラムアドレス信号ＣＡ（ｍ）およびテストデータＤ（ｍ）が、時刻Ｔ３のクロック信号ＴＣＬＫの立上がりに同期してＤＲＡＭコア５１０へ転送される。
【００９８】
ＤＲＡＭコア５１０においては、時刻Ｔ４のクロック信号ＣＬＫの立上がりに同期して、書込動作指示信号ＷＲＩＴＥ、コラムアドレス信号ＣＡ（ｍ）およびデータＤ（ｍ）が取込まれて列選択動作が実行され、コラムアドレスＣＡ（ｍ）により指定された列へ１２８ビットのデータＤ（ｍ）が書込まれる。
【００９９】
時刻Ｔ３において、テストインターフェイス回路（ＴＩＣ）５１２に対しデータ読出を示すコマンド（ＲＥＡＤ）が、コラムアドレス信号ＣＡ（ｎ）とテストデータＴＤ（ｎ）とともに与えられる。このデータ読出時のテストデータＴＤ（ｎ）は、テストインターフェイス回路のデータパスにおいて比較を行なうための期待値データＣＬＰＤ＜７：０＞として用いられる。
【０１００】
この時刻Ｔ３においてテストインターフェイス回路（ＴＩＣ）５１２へ与えられるテストデータＴＤ（ｎ）は、ＴＩＣデータパスにおいてはライト動作が実行されないため、ＤＲＡＭコアに対しては転送されない。特に、図２０に示すタイミングにおいては、比較データは、外部から与えられたデータを、データ読出時のコラムレイテンシを考慮して内部で所定サイクル期間シフトされて生成されて、内部の比較回路へ与えられる。したがって、この場合においては、比較データ入力時においては、ライトコマンドにより書込まれる書込データは、比較データ用の外部データの入力時においては既に、内部で転送されてＤＲＡＭコアへ転送されるため、テストインターフェイス回路（ＴＩＣ）に対してリードコマンドとともに書込みデータを与えても何ら問題は生じない。
【０１０１】
ただし、内部での比較データ生成の遅延段数の制約により、比較データの入力が、リードコマンド印加よりも早いサイクルにおいて行うことが要求される場合には、この比較用のデータ入力に対してライト動作は行えないという制約などが生じる。
【０１０２】
時刻Ｔ３においてテストインターフェイス回路（ＴＩＣ）５１２へ与えられたコマンド（ＲＥＡＤ）が、テストインターフェイス回路においてデコードされ、リード動作指示信号ＲＥＡＤが生成され、時刻Ｔ４のテストクロック信号ＴＣＬＫの立上がりエッジに同期して、ＤＲＡＭコア５１０へリード動作指示信号ＲＥＡＤとコラムアドレス信号ＣＡ（ｎ）が与えられる。ここで、コマンドは、複数の制御信号の組合せにより与えられる動作モード指示を示すものとして用いる。
【０１０３】
ＤＲＡＭコア５１０においては、時刻Ｔ５におけるクロック信号ＣＬＫの立上がりエッジに同期して、このリード動作指示信号ＲＥＡＤとコラムアドレス信号ＣＡ（ｎ）に従って列選択動作が行なわれ、内部でテストデータの読出が行なわれる。
【０１０４】
時刻Ｔ４において、テストインターフェイス回路（ＴＩＣ）５１２に対しプリチャージ動作を示す制御信号（ＰＲＥ）が与えられ、テストインターフェイス回路においてデコードされ、ＤＲＡＭコアに対し、ロウ非活性化指示信号ＰＲＥが転送され、時刻Ｔ６においてＤＲＡＭコア５１０において内部のプリチャージ動作が実行される。
【０１０５】
一方、ＤＲＡＭコア５１０においては、コラムレイテンシが２サイクルであり、時刻Ｔ５において与えられたリード動作指示信号ＲＥＡＤに従って内部で読出されたデータが、時刻Ｔ６から始まるクロックサイクルにおいて読出され、時刻Ｔ７において読出データＱ（ｎ）がテストインターフェイス回路（ＴＩＣ）５１２へ与えられる。
【０１０６】
テストインターフェイス回路５１２においては、この時刻Ｔ６から始まるクロックサイクルにおいてＤＲＡＭコア５１０から転送された１２８ビットのデータＱ（ｎ）から、図１９に示すデコーダ６２６からの選択信号に従って８ビットデータを生成し、また比較回路において、時刻Ｔ３において取込んだデータＴＤ（ｎ）と読出したデータとの比較を行ない、この比較結果を示す信号を、時刻Ｔ７までに生成する。この時刻Ｔ７から始まるクロックサイクルにおいて、テストインターフェイス回路（ＴＩＣ）５１２が、８ビットテストデータＴＱ（ｎ）を、マルチビットテスト結果指示信号Ｑｍｂｔ（ｎ）とともに出力する。
【０１０７】
図１９に示すデコーダ６２６およびフリップフロップ６２０−６２５は、テストクロック信号ＴＣＬＫに同期して常時動作している。したがって、図１９に示すアドレス信号ｉｎｔＡＤ＜９：６＞およびＡＤｓｐを各クロックサイクルにおいて順次与えることにより、デコーダ６２６の出力する選択信号ＳＱＳＥＬ＜１５：０＞およびＳＱＳＥＬ＜１：０＞に従って８ビットデータが順次選択されてテストインターフェイス回路から読出される。
【０１０８】
外部のテスタにおいては、８ビットテストデータＴＱ（ｎ）に対し、マルチビットテスタ結果指示信号Ｑｍｂｔ（ｎ）が、不一致を示すときに、このテストデータＴＤ（ｎ）とテスト読出データＴＱ（ｎ）と各ビットごとに比較し、不良メモリセルの位置を特定する。マルチビットテスト結果指示信号Ｑｍｂｔ（ｎ）が一致を示している場合には、この８ビットテストデータＴＱ（ｎ）の各ビットはすべて正常であると判定される。これにより、外部テスタにおいて、各８ビットのテストデータごとに、不良メモリセル位置の特定をすべての８ビットデータについて行なう必要がなく、テスト時間が短縮される。
【０１０９】
【発明が解決しようとする課題】
図２１は、テストインターフェイス回路内のスペアリードデータビットに関連する部分の構成を概略的に示す図である。ＴＩＣデータパス５６０ｅおよび５６０ｗそれぞれにおいて、スペアリードデータＳＱ＜１＞およびＳＱ＜０＞に対しては、同一の構成が設けられるため、図２１においては、１つのＴＩＣリードデータパス５６０におけるスペアリードデータＳＱを、これらのＴＩＣデータパス５６０ｅおよび５６０ｗの構成の代表として示す。
【０１１０】
図２１において、スペアリードデータビット処理部は、対応のＤＲＡＭデータパスからのスペアデータビットＳＱを受けるトライステートバッファ６００と、それぞれ、電源電圧ＶＣＣを受けるトライステートバッファＦＤＲ６−ＦＤＲ０を含む。これらのトライステートバッファ６００およびＦＤＲ６−ＦＤＲ０は、スペア選択信号ＳＱＳＥＬの活性化時活性化されて、それぞれ、内部データＴＱｆ＜７＞−ＴＱｆ＜０＞を生成する。
【０１１１】
したがって、救済判定用のメモリ試験において、スペアデータビットをテストインターフェイス回路を介して外部へ読出す場合には、７ビットのＨレベルに固定されたデータＴＱ＜６：０＞がスペアデータビットＴＱ＜７＞とともに出力される。スペアデータビットについては、１ビットデータであるため、マルチビットテストは行なわれない。
【０１１２】
このような、スペアデータビットを他の固定データとともに読出して外部のテスタへ与える場合、以下に説明するように、スペアコラムアドレス空間とノーマルコラムアドレス空間を、連続的にアクセスして、テストを行なうことができないという問題が生じる。
【０１１３】
図２２は、外部テスタのフェールビットメモリのマッピングを概略的に示す図である。このフェイルビットメモリはテスタに設けられ、ＤＲＡＭコアのメモリセルの良／不良（パス／フェイル）情報を各ビット（メモリセル）ごとに格納する。不良アドレスプログラムのためのヒューズカットのために不良メモリセルの識別および不良メモリセルの救済可否の判定が行われる。この判定時において、フェールビットメモリの記憶データに基づいて不良行／列の判定および不良行／不良列の救済可否の判定が行なわれる。
【０１１４】
図２２において、フェールビットメモリ６５０において行方向に、アドレスＲＡ＜１２：０＞とスペアロウアドレス空間アドレシング用アドレス信号ＲＡｓｐにより、行指定が行なわれ、列方向においては、アドレスＡＤ＜９：６＞、テストデータＴＱ＜７：０＞、スペアアドレス空間アドレッシング用アドレス信号ＡＤｓｐおよびコラムアドレスＣＡ＜３：０＞により、アドレス指定が行なわれる。この図２２において、１例として、フェールビットメモリ６５０において列方向において、コラムアドレスＣＡ＜３：０＞により、１３６ビットのデータ群ＴＵＧが指定される。
【０１１５】
この図２２に示すように、スペアコラムアドレス空間を、ノーマルコラムアドレス空間と連続して指定した場合、この単位データ群ＴＵＧ内において、図２３に示すように、８ビットのノーマルメモリセルデータ群ＮＱＧと８ビットのスペアスペアメモリセルデータ群ＳＱＧが連続して配置される。このデータビットがデータ端子に従ってマッピングされ、これらの８ビットのデータが分散して格納されても良い。
【０１１６】
このノーマルメモリセルデータ群ＮＱＧの領域においては、８ビットのメモリセルそれぞれにおいて、良／不良（パス／フェール）を示すデータが格納される。一方、スペアメモリセルデータ群ＳＱＧにおいては、図２４に示すように、７ビットのＨ固定データ領域に対応するメモリセルには、不良（フェイル）を示すフェイルビットＦが格納される。一方、スペアデータビットＳＱを格納するスペアメモリセルの領域には、期待値データとの一致／不一致に従って、良／不良ビットＰ／Ｆが格納される。
【０１１７】
これは、さまざまなテストデータパターンを用いてテストを行なう場合、期待値データＣＭＰＤＱが、Ｈ固定データと異なるさまざまなパターンを有するため、これらの７ビットのメモリセルのスペアコラムアドレス領域には、不良ビットＦが格納される。救済の可否の判定時においては、不良ビットの分布に従って救済の可否の判定が行われる。したがって、このような不良ビットがスペアコラムアドレス空間に格納された場合、このスペアコラムアドレス領域においては、この領域はすべて不良と判定され、正確に救済判定を行なうことができなくなる。特に、このフェイルビットメモリに対してテスト端子に応じてパスフェイルビット情報が分散して配置される場合、不良ビットＦが各端子に応じて分散してノーマルメモリセルに対するデータと混在して配置されるため、さらに不良メモリセルを特定することができなくなる。
【０１１８】
このような、スペアコラムアドレス領域に、不良ビットＦが格納されるのを防止するためには、テスタ内において以下の処置を取る必要がある。すなわち、テスタにおいて、期待値とテストインターフェイス回路から転送されたデータの一致を判定する比較回路を、スペアデータビットの転送時においてテスト端子から切り離し、不良ビット情報がフェイルメモリに格納されないようにすることが必要となる。このような比較回路に対するテスト端子の接続の切換は、さまざまなテストパターンを発生してテストを行っている間にリアルタイムで実行することはできない。この場合、１つの可能性として、テスタ内に以下に述べるような構成を配置することが考えられる。
【０１１９】
図２５は、この外部テスタの可能な形態の一例を示す図である。図２５において、外部テスタは、期待値データＴＤを格納するレジスタ６６０と、レジスタ６６０からの期待値データとテストインターフェイス回路から与えられる８ビットのテストリードデータＴＱ＜７：０＞とを比較する比較回路６６２と、比較回路６６２の下位７ビットの出力信号と電源電圧ＶＣＣレベルの一方を、スペア空間アドレシング用アドレス信号ＲＢｓｐに従って選択するセレクタ６６４とを含む。このセレクタ６６４により選択された８ビットデータが、フェールビットメモリ６５０に書込まれる。
【０１２０】
この図２５に示す配置の場合、スペアアドレスが指定されて、そのスペアアドレスのデータが読出された場合には、比較回路６６２の出力信号の論理レベルに係らず、セレクタ６６４において、下位７ビットのデータＴＱ＜６：０＞が、良状態（パス）を示す電源電圧ＶＣＣレベルに設定され、スペアデータビットに対応するデータＴＱ＜７＞に対する比較結果が、このセレクタ６６４の出力ビットとともにフェールビットメモリ６５０に書込まれる。したがってこの場合、８ビット単位でフェールビットメモリ６５０にデータを書込んだ場合、スペアデータに対する比較結果に従ったパス／フェール状態が設定され残りは、すべてパス状態に設定され、スペアメモリセルの不良ビットの検出を行なうことができる。また、フェイルビットメモリにおいて不必要な不良ビットが分散して格納されないため、フェイルビットメモリ６５０の格納する不良ビットの分布に従って、正確な救済可否の判定を行うことができる。
【０１２１】
しかしながら、この図２５に示す配置の場合、スペア空間アドレシング用のアドレス信号ＡＤｓｐに従ってセレクタ６６４の接続経路を切換えて、比較回路６６２の出力信号を切換えている。このように比較回路６６２の出力信号の伝達経路を、スペア空間アドレシング用のアドレス信号ＡＤｓｐを用いて切換えた場合、比較回路６６２の出力信号がフェールビットメモリ６５０に伝達されるまでに時間を要し、高速クロックに同期して動作するテストインターフェイス回路のテストデータに対する結果を、リアルタイムで書込むことができなくなる。
【０１２２】
また、この場合、スペア空間アドレシング用のアドレス信号ＡＤｓｐを、テスタ内部で生成するため、テストインターフェイス回路から転送されるスペアメモリセルデータにタイミングを合わせて、このスペア空間アドレシング用のアドレス信号ＡＤｓｐの状態を変化させる必要があり、これらの信号のタイミングマージンを考慮する必要があり、さらに、高速動作を行なうことができなくなり、リアルタイムで、スペアメモリセルに対する良／不良状態を示すデータを格納することができない。
【０１２３】
また、救済判定用のメモリ試験のためだけに用いられるセレクタをテスタ内に配置するためにテスタを改変する必要があり、そのための手間が煩瑣となる。
【０１２４】
また、マルチビットテスト時においては、マルチビットテスト結果指示信号ＴＱｍｂｔに従って、フェイルビットメモリに書込むデータが変更される。すなわち、マルチビットテスト時においては、マルチビットテスト結果指示信号ＴＱｍｂｔが不良を示すときには、メモリセルデータとの比較を比較回路で行い、その比較結果を示すデータをフェイルビットメモリに格納する必要がある。従って、このマルチビットテストのためにさらにフェイルビットメモリに対する書込データを変更する回路が必要であり、比較回路からフェイルビットメモリまでのデータ転送経路に２段の選択回路が等価的に配置されることになり、高速で試験結果をフェイルビットメモリへ書込むことができなくなる。
【０１２５】
したがって、通常、このヒューズカット前のノーマルメモリセルおよびスペアメモリセルの良／不良を判定する救済判定テスト時においては、図２６に示すように、ノーマルコラム空間とスペアコラム空間とを別々にテストすることが行なわれる。別々にテストすることにより、図２５に示すセレクタ６６４を省略することができる。ノーマルコラム空間について、テストを行ない、次いで、比較回路のテスト端子との接続を切換えて、固定データに対して不良ビットがフェイルビットメモリに格納されないようにして、スペアコラム空間についてテストを行なう。
【０１２６】
このようなテスト時においては、ノーマルコラムアドレス空間についてテストを行なった後、一旦ＤＲＡＭコアを再び初期状態に設定し、スペアコラムアドレス空間のためのテスト条件を設定する必要があり、メモリセル行がノーマルメモリセルおよびスペアメモリセルにより共有される構成において、テスト時間が長くなるという問題が生じる（行選択動作がノーマルコラムアドレス空間とスペアコラムアドレス空間とで、合計２回行なわれることになる）。
【０１２７】
また、このようなＤＲＡＭコアのメモリセルの試験において、メモリセルのデータリーク試験を行なうデータパターンの場合、一度すべてのノーマルおよびスペアメモリセルにデータを書込み、たとえば６４ｍｓ（ミリ秒）の間ポーズ状態（ＤＲＡＭコアのプリチャージ状態）に維持した後、このメモリセルの記憶データが、リーク電流により消去されていないかを試験することが行なわれる。このようなデータリーク試験を行なうテストパターンにおいては、スペアメモリセル空間がたとえば１６列と小さい場合においても、このスペアメモリセルに、データリーク用のテストパターンを書込み、ノーマルアドレス空間と同じ時間だけ待つ必要がある。ＤＲＡＭの救済判定のためのメモリ試験においては、データリークの他に、ビット線間干渉、メモリセル間のキャパシタ間リークなどさまざまなテストパターンがある。したがって、このノーマルコラムアドレス空間とスペアコラムアドレス空間を別々にして試験を行なった場合、このポーズ時間のためにテスト時間が長くなり、応じて製品コストが増大するという問題が生じる。
【０１２８】
それゆえ、この発明の目的は、ＤＲＡＭコアのノーマルコラム空間およびスペアコラム空間を、連続的にテストすることのできる半導体集積回路装置を提供することである。
【０１２９】
この発明の他の目的は、スペアコラム空間およびノーマルコラム空間でテストデータ入出力ピンの有効ピン数が異なる場合においても、スペアメモリセルおよびノーマルメモリセルを連続的に試験することのできるテストインターフェイス回路を備える半導体集積回路を提供することである。
【０１３０】
【課題を解決するための手段】
この発明に係る半導体集積回路装置は、複数ビット幅のテストデータ出力ノードと、このテストデータ出力ノードよりもビット幅の広い内部データを転送するための内部データバスと、この内部データバスの内部データの所定数のビットとテストデータ出力ノードと同じビット幅のテスト期待値データとをビット単位で比較し、該比較結果を示すデータを並列にテストデータ出力ノードに出力するテスト回路とを含む。内部データバスには、メモリのデータが転送される。このメモリは、データを記憶するメモリセルが配置される通常メモリ領域と、この通常メモリ領域の不良メモリを救済するためのスペアセルが配置されるスペアメモリ領域とを含む。内部データバスには、スペアメモリ領域から通常メモリ領域から読出されるメモリセルのデータのビット幅よりも小さいビット幅のスペアセルデータが読出される。
【０１３１】
好ましくは、テスト回路は、テストアドレス信号に従って内部データバスの所定数のビットを選択するための選択回路と、この選択回路により選択されたビットとテスト期待値データとをビット単位で比較し、該比較結果を示すデータ信号を並列にテストデータ出力ノードに伝達する比較回路とを含む。
【０１３２】
好ましくは、テスト回路は、さらに、テストモード指示信号に従って比較回路の出力信号と所定数のビットの一方を選択してテストデータ出力ノードに伝達する切換回路を含む。
【０１３３】
好ましくは、テスト回路は、所定数のビットそれぞれに対応して配置され、それぞれが対応の内部データビットとテスト期待値データの対応のビットとを比較する複数の比較器と、これら複数の比較器の所定のビットを除く比較器に対して配置され、アドレス領域指定信号に従って対応の比較器の出力信号と予め定められた固定値の一方を選択する複数の選択器とを含む。
【０１３４】
これに代えて、好ましくは、テスト回路は、データ入力ノードに与えられるテストデータをクロック信号に同期して転送して内部書込データを生成する第１の転送回路と、この第１の転送回路の出力信号を所定期間クロック信号に同期して転送してテスト期待値データを生成する第２の転送回路とをさらに含む。
【０１３５】
これに代えて、好ましくは、テスト回路は、さらに、データ入力ノードに与えられるテストデータをクロック信号に同期して転送して内部書込データを生成する転送回路をさらに含む。この転送回路は、テストデータ入力ノードに与えられたテストデータに従って期待値データを生成する。
【０１３６】
また、これに代えて、好ましくは、テスト回路は、内部データバスの所定数のビット幅のサブデータバスそれぞれに対応して配置され、各々が所定数のビット幅のテスト期待値データの各ビットと対応のサブデータバスの内部データビットとをそれぞれ比較する複数の比較器を含む複数の比較回路と、これら複数の比較回路に対応して配置され、特定動作モードを指定する特定動作モード指示信号とアドレス信号とに従って対応の比較回路の出力信号と対応のサブデータバスの内部データの一方を選択してテストデータ出力ノードに対して転送する選択転送回路を含む。
【０１３７】
好ましくは、このテスト回路は、さらに、各比較回路に対応して配置され対応の複数の比較器それぞれの出力信号を１ビットの信号に縮退して出力する複数の縮退回路を含む。
【０１３８】
これに代えて、好ましくは、さらに、内部データバスに結合され、内部データを出力するメモリが設けられる。このメモリは不良メモリセルを救済するためのスペア列と、選択されたスペア列のデータを転送するスペアデータ線とを含む。内部データバスはこのスペアデータ線に出力されたデータを転送するスペアデータバスを含む。
【０１３９】
この構成において、テスト回路は、スペアデータバスのデータからスペア選択信号にしたがってスペアデータを生成する回路と、スペアデータを除く所定数のビットを固定値により生成する回路と、スペアデータを生成する回路からのスペアデータと期待値とを比較する比較器と、固定値のビットそれぞれに対応して配置され、スペア空間アドレッシング指示信号に従って固定値データビットを出力する切換回路と、比較器の出力信号と切換回路の出力信号とを並列に受けてテストデータ出力ノードに転送する転送回路とを含む。
【０１４０】
これに代えて、好ましくは、内部データバスに結合されるメモリがさらに設けられる。このメモリは、不良セルを救済するためのスペア列を含む。テスト時においては、通常メモリセルを指定するアドレス信号に従って選択スペア列のスペアデータが内部データバスに転送される。この構成において、テスト回路は、スペアデータと期待値データとを比較する比較回路と、テストモード指示信号に従ってこの比較回路の出力信号とスペアデータの一方を選択的に転送する選択器と、固定値データを生成する回路と、スペア選択信号に従って選択回路の出力信号と固定値データとをともに選択して並列にテストデータ出力ノードに転送する回路とを含む。
【０１４１】
テストインターフェイス回路内において、テストデータと期待値データとを比較し、該比較結果を示すデータビットを並列に出力する。これにより、外部のテスタ内部においてテストデータとテスト期待値とを比較する必要がなくなり、テスタの比較回路の接続経路をノーマルコラム空間とスペアコラム空間とで切換える必要がなくなり、スペアメモリセルとノーマルメモリセルとを連続して試験することができる。
【０１４２】
また、この場合、スペアメモリセルについては残りのビットに対して一致結果を示すデータを固定値として出力するように構成することにより、スペアメモリセルに対しても所定数ビット単位でテスタへデータを転送して、フェールビットメモリにデータを連続的に書込んでも、固定値に対しては正常状態を示すパスビットが格納されるため、正確に、メモリセルの良／不良を判定することができる。
【０１４３】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従うＴＩＣ制御回路５６２の要部の構成を概略的に示す図である。図１において、ＴＩＣ制御回路５６２は、テストクロック信号ＴＣＬＫに同期してテストデータ入力端子（ノード）から与えられる８ビットのテストデータＴＤ＜７：０＞を転送する４段のフリップフロップ１ａ−１ｄと、テストクロック信号ＴＣＬＫに同期してスペア空間アドレシング用アドレス信号ＡＤｓｐを転送する４段の縦続接続されるフリップフロップ２ａ−２ｄと、図示しないＴＩＣデータパスからの８ビットテストリードデータＴＱｆ＜７：０＞の各ビットそれぞれを受ける単位処理回路ＵＰＫ０−ＵＰＫ７と、テストモード指示信号ＴＭＱＣＭＰに従ってこれらの単位処理回路ＵＰＫ０−ＵＰＫ７からの８ビットデータＱｃｍｐｆ＜７：０＞と８ビットのテストリードデータＴＱｆ＜７：０＞の一方を選択する選択回路６と、テストクロック信号ＴＣＬＫに同期してこの選択回路６からの８ビットの出力信号を転送して、テストデータ出力ノードを介してテストリードデータＴＱ＜７：０＞を出力するフリップフロップ７を含む。
【０１４４】
テストモード指示信号ＴＭＱＣＭＰはテストインターフェイス回路内に配置される図示しないテストモード設定回路により設定される。スペアアドレス空間アドレシング用のアドレス信号ＡＤｓｐは、Ｈレベルのときにスペアメモリセルで構成されるスペアアドレス空間を示し、Ｌレベルのときにノーマルメモリセルで構成されるノーマルアドレス空間を指定する。
【０１４５】
フリップフロップ１ｂから、８ビットのテストデータＤｆ＜７：０＞が出力され、図１７に示すＴＩＣデータパス５６０ｅおよび５６０ｗへ与えられる。フリップフロップ１ｄから、テスト期待値データＣＭＰＤ＜７：０＞が出力され、単位処理回路ＵＰＫ０−ＵＰＫＥ７へ与えられる。
【０１４６】
フリップフロップ１ａ−１ｄおよび２ａ−２ｄはテストクロック信号ＴＣＬＫの立上りに同期して信号を出力する。従って、これらのフリップフロップ１ａ−１ｄにより４クロックサイクルの遅延がテストデータＴＤ＜７：０＞に対して与えられる。同様、フリップフロップ２ａ−２ｄにより４クロックサイクルの遅延がスペア空間アドレッシング用アドレス信号ＡＤｓｐに対して与えられる。
【０１４７】
ここで、フリップフロップ１ａ−１ｄおよび２ａ−２ｄは、それぞれ、テストクロック信号ＴＣＬＫの立下りに応答して入力に与えられた信号を取り込み、テストクロック信号ＴＣＬＫの立ち上がりに応答して取込んだ信号を出力しており、テストデータＴＤ＜７：０＞およびスペア空間アドレッシング用アドレス信号ＡＤｓｐは、与えられてから３クロックサイクル経過後のクロックサイクルにおいて出力され、４クロックサイクルめのテストクロック信号ＴＣＬＫの立ち上がり時において確定状態となっている。
【０１４８】
フリップフロップ２ａから、図１９に示す内部信号ｉｎｔＡＤｓｐが生成され、フリップフロップ２ｂから、ロウスペアアドレス空間アドレシング用アドレス信号ＲＡｓｐが出力される。このロウスペアアドレシング用アドレス信号ＲＡｓｐがＤＲＡＭコアへ与えられ、ＤＲＡＭコアにおいてスペアロウが選択される。このスペアロウ選択態様は、スペアロウの配置に応じて適当に定められる。例えば、スペアロウが各行ブロックに配置されている場合には、行ブロックアドレスに従ってスペアロウが指定される（行ブロックに１本のスペアロウが配置される場合）。
【０１４９】
単位処理回路ＵＰＫ０−ＵＰＫ６は、同一の構成を有し、出力データビットＴＱｆ＜０：６＞の各ビットそれぞれを処理する。これらの単位処理回路ＵＰＫ０−ＵＰＫ６の各々は、対応のデータビットＴＱｆ＜ｉ＞とテスト期待値データＣＭＰＤ＜０：６＞の対応のビットＣＭＰＤ＜ｉ＞とを受けるＥＸＮＯＲ回路３と、フリップフロップ２ｄの出力信号に従って、電源電圧ＶＣＣとＥＸＮＯＲ回路３の出力信号の一方を選択して、ビットＱｃｍｐｆ＜ｉ＞を生成する選択回路４を含む。
【０１５０】
ＥＸＮＯＲ回路３は、比較回路として機能し、対応のデータビットＴＱＦ＜ｉ＞およびＣＭＰＤ＜ｉ＞の論理レベルが一致しているときに、Ｈレベルの信号を出力する。したがって、これらのＥＸＮＯＲ回路３は、従来のテスタ内に設けられる比較回路（図２５に示す比較回路６６２）の機能を実現する。
【０１５１】
単位処理回路ＵＰＫ７は、テストリードデータビットＴＱｆ＜７＞とテスト期待値データビットＣＭＰＤ＜７＞とを受けるＥＸＮＯＲ回路５を含む。この単位処理回路ＵＰＫ７は、スペアメモリセル選択時において、テスト期待値ビットＣＭＰＤ＜７＞との比較結果に従って、スペアメモリセルの良／不良を示す信号を出力する。
【０１５２】
この図１に示すＴＩＣ制御回路５６２の構成に対して、ＴＩＣデータパスは、図１７および図１８に示す構成と同様の構成を有する。ヒューズプログラム後のテスト時においては、マルチビットテスト等の機能テストが行われる。
【０１５３】
図２は、図１に示すＴＩＣ制御回路５６２のデータ読出時の動作を示すタイミング図である。以下、図２を参照して、図１に示すＴＩＣ制御回路５６２の動作について説明する。
【０１５４】
時刻Ｔ１１の立上がりエッジで、データ読出を示す制御信号ＲＥ（ＲＥＡＤ）が、アドレス信号Ｃ０およびＳ０とともに与えられる。このＴＩＣ制御回路５６２へ与えられた制御信号ＲＥは、図２０のタイミング図に示すように、２クロックサイクル経過後、ＤＲＡＭコア５１０へ転送される。ＤＲＡＭコア５１０のコラムレイテンシが、２の場合を考える。この場合、データ読出を指示する制御信号ＲＥがテスト制御回路５６２へ与えられてから、４クロックサイクル経過後に、ＤＲＡＭコア５１０からの読出データがテストインターフェイス回路ＴＩＣへ伝達される。
【０１５５】
フリップフロップ１ａ−１ｄおよび２ａ−２ｄは、それぞれ、この４クロックサイクルの遅延を与えるために用いられる。時刻Ｔ１１においてデータＤａが与えられ、以降連続的に、コラムアドレスＡＤ＜３：０＞により選択される１２８ビットおよびスペアビットの合計１３０ビット（固定値データを含むと１３６ビット）のデータをすべて８ビット単位のデータとして読出すまで、連続的に、データＤａ０、Ｄａ１、…が期待値データとして与えられる。
【０１５６】
フリップフロップ１ｂからは、２クロックサイクル遅れて、データＤｆ＜７：０＞が出力される。フリップフロップ１ａ−１ｄおよび２ａ−２ｄは、前述のように、テストクロック信号ＴＣＬＫの立下がりに同期して与えられた信号を取込み、立上がりエッジに同期して取込んだ信号を出力する。
【０１５７】
このＤＲＡＭマクロからの読出データは、読出動作指示信号がＴＩＣ制御回路５６２へ与えられてから、３クロックサイクル経過後の、時刻Ｔ１４から始まるクロックサイクルにおいてテストインターフェイス回路へ転送され、時刻Ｔ１５から始まるクロックサイクルの前に、このテストインターフェイス回路のデータパスにおいて、ＤＲＡＭマクロから読出されたデータが、８ビットデータに変更される。
【０１５８】
時刻Ｔ１５において、期待値データＤａと、データパスから読出されたデータＱ０との比較結果を示すデータＭ０が出力される。これらのデータＱ０およびＭ０の一方が選択回路６により選択されて、次いで、フリップフロップ７により取込まれ、テストクロック信号ＴＣＬＫの立上がりエッジに同期して時刻Ｔ１５から順次出力される。図２においては、選択回路６によりテストデータＴＱｆが選択された場合の出力データを１例として示す。
【０１５９】
時刻Ｔ１１において、アドレスＡＤ＜９：６＞が順次、アドレスＳ０からＳ７にまで、各クロックサイクルごとに更新される。これにより、データパスにおいて、図１８に示す選択信号ＱＳＥＬ＜１５：０＞に従ってバッファ回路６１０が順次活性化されて８ビットデータが順次選択されて出力される。このとき、比較器回路６１２からのマルチビットテスト結果指示信号も同時に出力され、ＴＩＣ制御回路内においてさらに１ビットの信号ＴＱｍｂｔに縮退される。しかしながら、本実施の形態においては、メモリセルの各ビットの良／不良を示す信号が単位処理回路ＵＰＫ０−ＵＰＫ７において生成されて出力されるため、このマルチビットテスト結果を示す信号は使用されない。
【０１６０】
時刻Ｔ１９から始まるクロックサイクルにおいて、スペア空間アドレシング用アドレス信号ＡＤｓｐをＨレベルに立上げる。このスペアコラム空間アドレシング用アドレス信号ＡＤｓｐをＨレベルに立上げるときには、スペアコラムが選択される。この時刻Ｔ１９から始まるクロックサイクルにおいて与えられるＨレベルのアドレス信号ＡＤｓｐは、４クロックサイクル遅延されるため、時刻Ｔ２３から始まるクロックサイクルにおいてクロック信号ＴＣＬＫの立上がりエッジに同期して２クロックサイクル期間Ｈレベルとなる。このときには、スペアメモリセルデータＳＱ＜０＞がデータビットＴＱｆ＜７＞として与えられており、ＥＸＮＯＲ回路５により、期待値ＣＭＰＤ＜７＞と比較される。
【０１６１】
一方、図１に示す単位処理回路ＵＰＫ０−ＵＰＫ６は、このフリップフロップ２ｄからの信号がＨレベルとなるため、電源電圧ＶＣＣを選択する。この電源電圧ＶＣＣは、論理レベルとしては、Ｈレベルに対応し、一致状態を示す。
【０１６２】
したがって、この時刻Ｔ２２から始まるクロックサイクルにおいては、スペアメモリセルデータを含む８ビットデータＳＱ０は、スペアメモリセルデータに対する一致／不一致の状態と、残りの７ビットについては、一致状態を示すデータがデータＱｃｍｐｆ＜７：０＞として選択されて、データＳＭ０が生成される。
【０１６３】
次のクロックサイクルにおいても、再び、このアドレス信号ＡＤｓｐをＨレベルとし、アドレスＡＤ＜９：６＞を１更新する。これにより、列のＤＲＡＭアレイデータパスから読出されたデータに対する選択動作が順次実行される。
【０１６４】
スペア空間アドレッシング用アドレス信号ＡＤｓｐがＬレベルのときには、図１において単位処理回路ＵＰＫ０−ＵＰＫ６はすべて、対応のＥＸＮＯＲ回路３の出力信号を選択している。したがって、このノーマルコラム空間のメモリセルデータについては、データＱｃｍｐｆ＜７：０＞は、各ビットについてメモリセルの良／不良を示すデータとなる。
【０１６５】
単に、スペア空間アドレッシング用アドレス信号ＡＤｓｐを、スペアメモリセルに合わせ更新するだけで、実際のメモリセルについて、正確に、良／不良を判定した結果を示すデータをクロック信号に同期して転送することができる。したがって、出力データＴＱ＜７：０＞として、データＴＱ０、…が順次転送される場合、データＴＱ８およびＴＱ９は、スペアメモリセルに対するデータであっても、外部のテスタにおいては比較を行う必要がないため、連続的にフェイルビットメモリにこれらの転送データを書込むことができる。
【０１６６】
これにより、アドレスに応じて、テスタにおいて比較回路の接続経路を切換えるまたは比較回路とテストピン端子の接続を切換える必要がなく、フェールビットメモリに、データＴＱ０、…を順次書込むことだけで良く、連続的にノーマルコラム空間およびスペアコラム空間をアクセスして、試験を行なうことができる。
【０１６７】
不良アドレスプログラムのためのヒューズカットを行う前に行われる救済判定のためのメモリ試験においては、メモリセルデータの各ビットごとに、良／不良を示すデータが生成される。したがって、特にマルチビットテスト結果を用いる必要がない。このマルチビットテスト結果は、例えば、ヒューズプログラム後において正確にメモリセルが救済されたか等の判定を行なうモードにおいて使用される。
【０１６８】
なお、この図１に示す構成においては、フリップフロップが４段設けられており、４クロックサイクルの遅延を与えている。しかしながら、この４クロックサイクルの遅延は、単に、ＤＲＡＭマクロのコラムレイテンシに応じて定められているだけであり、この遅延回路の段数は、ＤＲＡＭマクロから読出されるデータが、ＴＩＣデータパスにおいて到達するまでの時間を考慮して適当な段数に定められればよい。
【０１６９】
また、図２に示すタイミングチャートにおいて、スペアメモリセルが連続して選択されている。しかしながら、このスペアメモリセルの選択は、図１８に示すデータパスの構成において、まずスペア選択信号ＳＱＳＥＬ＜０＞が活性化され、次いで、選択信号ＱＳＥＬ＜０＞−ＱＳＥＬ＜７＞が順次選択され、続いてまた再び、選択信号ＳＱＳＥＬ＜１＞が選択された後に、再び選択信号ＱＳＥＬ＜８＞−ＱＳＥＬ＜１５＞が順次選択されるシーケンスが用いられてもよい。
【０１７０】
このメモリセルの選択順序は、フェールビットメモリのアドレスマッピングに応じて適当に定められればよい。
【０１７１】
また、期待値データＣＭＰＤ＜７：０＞と、ＴＩＣデータパスからのデータＴＱｆ＜７：０＞が確定状態になるタイミングは異なっていてもよい。テストクロック信号ＴＣＬＫに従ってフリップフロップ７が、この単位処理回路ＵＰＫ０−ＵＰＫ７の出力信号を取込むときに、これらの単位処理回路の出力信号が確定状態にあればよい。
【０１７２】
フリップフロップ７は、テストクロック信号ＴＣＬＫがＬレベルのときに、与えられた信号を取込み、テストクロック信号ＴＣＬＫがＨレベルとなると、取込んだ信号／データを出力する。
【０１７３】
また、選択回路４としてフリップフロップ２ｄの出力信号と対応のＥＸＯＲ回路３の出力信号を受けるＯＲ回路が用いられても良い。
【０１７４】
以上のように、この発明の実施の形態１に従えば、テストインターフェイス回路内において、８ビットテストデータの各ビットと期待値データの対応のビットの一致／不一致判定を行ない、該判定結果をデータ出力ノードを介して外部のテスタに出力するように構成している。したがって、テスタにおいて、各ビットごとの比較を行なう必要がなく、ノーマルコラム空間とスペアコラム空間の区別を付ける必要がなく、比較回路を利用することなく、このテストインターフェイス回路から転送されたデータを、フェールビットメモリに書込むことにより、連続的にノーマルコラム空間およびスペアコラム空間を試験することができる。
【０１７５】
また、スペアコラム空間においては、スペアメモリセル以外のビットに対しては一致状態を示す信号を選択して、スペアメモリセルデータの一致／不一致を示すデータとともに８ビットデータを構成して転送しており、正確に、スペアメモリセルデータについて、良／不良判定を行なうことができる。
【０１７６】
なお、フェールビットメモリのマッピングは、先の図２２に示すフェールビットメモリのマッピングに限定されない。各データ端子ごとに、コラムアドレスＣＡ＜３：０＞に従って、メモリセルのパス／フェールを示すビットが格納されてもよい。
【０１７７】
［実施の形態２］
図３は、この発明の実施の形態２に従うＴＩＣ制御回路５６２の要部の構成を概略的に示す図である。この図３に示すＴＩＣ制御回路５６２においては、単位処理回路ＵＰＫ０−ＵＰＫ７の８ビットの出力信号Ｑｃｍｐｆ＜７：０＞がフリップフロップ７へ与えられる。図１に示す選択回路６は用いられない。この図３に示す他の構成は、図１に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１７８】
選択回路６を省略することにより、ＴＩＣ制御回路５６２のレイアウト面積を低減することができる。
【０１７９】
この図３に示す構成において、常に、８ビットデータＴＱｆ＜７：０＞の各ビットの良／不良を示すデータを、フリップフロップ７を介してデータＴＱ＜７：０＞としてテスタへ転送することができる。不良セル救済のためのレーザトリミング工程後においては、スペアデータ線のデータは直接ＤＲＡＭコアからは出力されない。内部で、スペアデータ線が、不良メモリセルに対応して配置されたデータ線と置換されて、スペアメモリセルのデータが転送される。したがって、スペアコラム空間アドレシング用アドレス信号ＡＤｓｐは常時Ｌレベルに設定され、単位処理回路ＵＰＫ０−ＵＰＫ６の選択回路４は、それぞれ対応のＥＸＮＯＲ回路３の出力信号を選択する。
【０１８０】
したがって、この場合、データ読出時に期待値データＣＭＰＤ＜７：０＞として、Ｈレベルデータを出力することにより、ＥＸＮＯＲ回路３および５は、バッファ回路として動作するため、このＤＲＡＭコアから読み出されたデータＴＱｆ＜７：０＞と同一論理レベルの８ビットデータＱｃｍｐｆ＜７：０＞が出力される。したがって、各メモリセルのデータを用いて試験する場合においても、何ら問題は生じない。
【０１８１】
また、この場合においても、期待値データＣＭＰＤ＜７：０＞を書込データパターンに応じて設定することにより、ヒューズプログラム後においても、各ビットの良／不良を判定することができ、正確に、不良救済が行なわれたかを識別することができる。この場合、ＴＩＣデータパスからのマルチビットテスト結果指示信号が直接用いられてもよい。
【０１８２】
以上のように、この発明の実施の形態２に従えば、ＴＩＣデータパスにおいて生成された８ビットデータをビット単位で処理する単位処理回路の出力信号をフリップフロップを介してテスタへ転送するように構成している。したがって、この８ビットデータＴＱｆ＜７：０＞と単位処理回路の出力信号Ｑｃｍｐｆ＜７：０＞を選択するための選択回路が不要となり、ＴＩＣ制御回路のレイアウト面積を低減することができる。
【０１８３】
［実施の形態３］
図４は、この発明の実施の形態３に従うＴＩＣ制御回路５６２の要部の構成を概略的に示す図である。この図４に示すＴＩＣ制御回路５６２の構成においては、フリップフロップ１ｂから、書込データＤｆ＜７：０＞が出力され、さらに、このフリップフロップ１ｂから、期待値データＣＭＰＤ＜７：０＞が生成される。この図４に示すＴＩＣ制御回路の他の構成は、図１に示すＴＩＣ制御回路の構成と同じであり、同一部分には参照番号を付し、その詳細説明は省略する。
【０１８４】
この図４に示すＴＩＣ制御回路においては、２段のフリップフロップ１ａおよび１ｂにより期待値データＣＭＰＤ＜７：０＞が生成されて単位処理回路ＵＰＫ０−ＵＰＫ７へ与えられる。したがって、２段のフリップフロップ１ｃおよび１ｄを省略することができ、このＴＩＣ制御回路のレイアウト面積を低減することができる。
【０１８５】
ただし、この図４に示すＴＩＣ制御回路５６２の構成においては、データ読出指示を与えてから４クロックサイクル経過後にＤＲＡＭマクロからテストインターフェイス回路へ読出データが生成されるため、この期待値データＣＭＰＤ＜７：０＞を生成するためには、リード動作指示信号を与えてから２クロック経過後に、期待値データＴＤ＜７：０＞を与える。すなわち、図２に示すタイミング図において、時刻Ｔ１１のテストクロック信号ＴＣＬＫの立上りエッジでデータ読出指示信号ＲＥが取込まれる場合、時刻Ｔ１２から始まるクロックサイクルにおいて、期待値データを与える。
【０１８６】
［変更例］
図５は、この発明の実施の形態３の変更例に従うＴＩＣ制御回路５６２の構成を概略的に示す図である。この図５に示すＴＩＣ制御回路５６２においては、単位処理回路ＵＰＫ０−ＵＰＫ７の出力データＱｃｍｐｆ＜７：０＞が、直接フリップフロップ７へ与えられる。すなわち、この図５に示すＴＩＣ制御回路５６２の構成は、図４に示すＴＩＣ制御回路５６２において選択回路６を省略した構成と等価である。したがって、この場合、選択回路６および２段のフリップフロップ１ｃおよび１ｄを省略することができ、ＴＩＣ制御回路のレイアウト面積をさらに低減することができる。
【０１８７】
以上のように、この発明の実施の形態３に従えば、テスト書込データを生成するフリップフロップを用いてテストデータの比較基準となる期待値データを生成しており、回路レイアウト面積を低減することができる。
【０１８８】
［実施の形態４］
図６は、この発明の実施の形態４に従うテストインターフェイス回路（ＴＩＣ）内に配置されるＴＩＣデータパスの構成を概略的に示す図である。図６において、ＴＩＣデータパス５６０ｗは、スペアデータビットＳＱ＜０＞に対して設けられる単位処理回路ＳＵＰＷ０と、８ビットデータＱ＜７：０＞−Ｑ＜６３：５６＞それぞれに対して設けられる単位処理回路ＵＰＷ０−ＵＰＷ７を含む。
【０１８９】
単位処理回路ＳＵＰＷ０は、スペアデータビットＳＱ＜０＞と期待値データビットＣＭＰＤ＜７＞とを比較する比較器１４ｗと、テストモード指示信号ＴＭＱＣＭＰに従って比較器１４ｗの出力信号とスペアデータビットＳＱ＜０＞の一方を選択する選択器１６ｗと、選択信号ＳＱＳＥＬ＜０＞に従って、選択器１６ｗの出力信号をバッファ処理して転送するトライステートバッファ６００ｗを含む。この単位処理回路ＳＵＰＷ０においては、選択信号ＳＱＳＥＬ＜０＞が活性状態とされたときには、図２１に示す構成と同様、残りの７ビットのデータを固定値（Ｈレベル）に設定して、８ビットデータＴＱｆ＜７：０＞を生成する。この固定値を生成する回路は、図面を簡略化するため示していない。
【０１９０】
単位処理回路ＵＰＷ０−ＵＰＷ７は同一構成を有するため、これらの単位処理回路ＵＰＷ０−ＵＰＷ７の構成要素については同一参照番号を付す。単位処理回路ＵＰＷ０−ＵＰＷ７のそれぞれは、期待値データＣＭＰＤ＜７：０＞と対応の８ビットデータＱ＜８・ｎ＋７：８・ｎ＞とを比較する比較回路１０と、テストモード指示信号ＴＭＱＣＭＰに従って、比較回路１０の出力データと対応の８ビットデータＱ＜８・ｎ＋７：８・ｎ＞の一方を選択する選択回路１２と、選択信号ＱＳＥＬ＜ｎ＞に従って、選択回路１２の出力信号をバッファ処理して８ビットデータＰＱｆ＜７：０＞を生成するトライステートバッファ回路６１０を含む。
【０１９１】
比較回路１０は、また、この期待値データＣＭＰＤ＜７：０＞と対応のデータ＜８・ｎ＋１：８・ｎ＞の各ビットごとの比較結果を、１ビットデータに縮退する縮退回路を備える。この比較回路１０からの１ビット縮退データは、マルチビットテスト結果指示信号Ｑｍｂｔｆ＜ｎ＞として、出力される。
【０１９２】
ＴＩＣデータパス５６０ｅも同様、スペアデータビットＳＱ＜１＞に対して設けられる単位処理回路ＳＵＰＥ０と、８ビットデータＱ＜６４：７１＞ないしＱ＜１２０：１２７＞それぞれに対して設けられる単位処理回路ＵＰＥ０−ＵＰＥ７を含む。これらの単位処理回路ＵＰＥ０−ＵＰＥ７は、単位処理回路ＵＰＷ０−ＵＰＷ７と同一構成を有するため、図６においては、これらの単位処理回路ＵＰＥ０−ＵＰＷ７はブロックで示す。
【０１９３】
単位処理回路ＳＵＰＥ０は、スペアデータビットＳＱ＜１＞と期待値データビットＣＭＰＤ＜７＞を比較する比較器１４ｅと、テストモード指示信号ＴＭＱＣＭＰに従ってスペアデータビットＳＱ＜１＞と比較器１４ｅの出力信号を選択する選択器１６ｅと、選択信号ＳＱＳＥＬ＜１＞に従って選択器１６ｅの出力信号をバッファ処理して出力するトライステートバッファ６００ｅを含む。
【０１９４】
この単位処理回路ＳＵＰＥ０においても、選択信号ＳＱＳＥＬ＜１＞が選択状態のときに、Ｈレベルの固定値の７ビットデータを生成し、合計８ビットのテスト読出データＴＱｆ＜７：０＞を生成する回路が配置される。これらは、図２１に示す回路構成と同様である。
【０１９５】
ＴＩＣ制御回路５６２は、ＴＩＣデータパス５６０ｗおよび５６０ｅから転送される８ビットデータＴＱｆ＜７：０＞をテストクロック信号ＴＣＬＫに同期して転送して出力データＴＱ＜７：０＞を生成する。また、ＴＩＣ制御回路５６２は、マルチビットテスト結果指示信号Ｑｍｂｔｆ＜１５：０＞を１ビット縮退信号ＴＱｍｂｔに縮退して、テストクロック信号ＴＣＬＫに従って転送する。この１ビット縮退動作においては、マルチビットテスト結果指示信号Ｑｍｂｔｆ＜１５：０＞のＡＮＤをとって縮退を行う。このＴＩＣ制御回路５６２の構成は従来のＴＩＣ制御回路の構成と同じである。
【０１９６】
この図６に示すテストインターフェイス回路の構成においては、ＴＩＣデータパスにおいて、各単位処理回路ＵＰＷ０−ＵＰＷ７およびＵＰＥ０−ＵＰＥ７において、８ビットデータ単位で、各ビットの比較が行なわれ、８ビットリードデータおよび比較結果データの一方が、テストモード指示信号ＴＭＱＣＭＰに従って選択される。
【０１９７】
この図６に示すＴＩＣデータパス５６０ｗおよび５６０ｅにおいては、マルチビットテスト用比較回路１０が、８ビットデータの各ビット比較用の回路としても利用される。すなわち、比較回路１０の８ビットの出力信号は、メモリセルデータの各ビットと期待値データの各ビットの比較結果を示すデータであり、これらの比較回路１０および比較器１４ｗおよび１４ｅが、メモリセルの良／不良判定を行なっている。したがって、ＴＩＣ制御回路５６２内において、この８ビットデータの各ビットを期待値データビットと比較するための比較回路を配置する必要がなく、ＴＩＣ制御回路５６２のレイアウト面積を低減することができる。
【０１９８】
通常、データパス５６０ｅおよび５６０ｗにおいては、制御信号およびデータ入出力信号により、配線の数が非常に多い。したがって、これらのデータパス５６０ｅおよび５６０ｗにおいては、レイアウト面積は、配線により決定されており、トランジスタを配置するスペースは十分に存在する。例えば、８ビットの信号線に対し、８ビットの比較回路と８ビットのトライステートバッファ回路が配置されており、また１６ビットの選択信号ＱＳＥＬ＜１５：０＞および２ビットの選択信号ＳＱＳＥＬ＜１：０＞を伝達する信号線と１６ビットのマルチビットテスト結果指示信号Ｑｍｂｔｆ＜１５：０＞を転送する配線が配置されている。したがって、これらの単位処理回路ＵＰＷ０−ＵＰＷ７およびＵＰＥ０−ＵＰＥ７において、比較回路１０とトライステートバッファ６１０の間に、テスト動作モード指示信号ＴＭＱＣＭＰに従って動作する選択回路１２を配置しても、レイアウト面積の増分は生じない。
【０１９９】
また、スペアデータＳＱ＜１：０＞を処理する処理回路ＳＵＰＷ０およびＳＵＰＥ０においては、比較器１４ｗおよび１４ｅを新たに配置する必要がある。しかしながら、これらの比較器１４ｗおよび１４ｅは、例えばＥＸＮＯＲ回路で構成され、配線下の空き領域に配置することができ、何ら単位処理回路ＳＵＰＷ０およびＳＵＰＥ０のレイアウト面積を増加させることはない。
【０２００】
したがって、これらのＴＩＣデータパス５６０ｗおよび５６０ｅに配置される比較回路１０を利用して、８ビットデータの各ビットの比較を行ない、該比較結果を示す信号を出力する構成を用いることにより、ＴＩＣ制御回路５６２内において比較回路を配置する必要がなく、ＴＩＣ制御回路５６２のレイアウト面積増分を抑制でき、応じてテストインターフェイス回路の面積増加を抑制することができる。
【０２０１】
図７は、図６に示す比較回路１０の構成の一例を示す図である。図７において、比較回路１０は、データビットＱ＜８ｎ＋７＞と期待値データビットＣＭＰＤ＜７＞を受けるＥＸＮＯＲゲート２０ａと、メモリセルデータビットＱ＜８ｎ＋６＞と期待値データビットＣＭＰＤ＜６＞とを受けるＥＸＮＯＲゲート２０ｂと、メモリセルデータビットＱ＜８ｎ＋５＞と期待値データビットＣＭＰＤ＜５＞とを受けるＥＸＮＯＲゲート２０ｃと、メモリセルデータビットＱ＜８ｎ＋４＞と期待値データビットＣＭＰＤ＜４＞とを受けるＥＸＮＯＲゲート２０ｄと、メモリセルデータビットＱ＜８ｎ＋３＞と期待値データビットＣＭＰＤ＜３＞とを受けるＥＸＮＯＲゲート２０ｅと、メモリセルデータビットＱ＜８ｎ＋２＞と期待値データビットＣＭＰＤ＜２＞とを受けるＥＸＮＯＲゲート２０ｆと、メモリセルデータビットＱ＜８ｎ＋１＞と期待値データビットＣＭＰＤ＜１＞とを受けるＥＸＮＯＲゲート２０ｇと、メモリセルデータビットＱ＜８ｎ＞と期待値データビットＣＭＰＤ＜０＞とを受けるＥＸＮＯＲゲート２０ｈを含む。
【０２０２】
これらのＥＸＮＯＲゲート２０ａ−２０ｈの各々は、対応のデータビットの論理レベルが一致している場合に、Ｈレベルの信号を出力する一致検出回路として動作する。
【０２０３】
ＥＸＮＯＲゲート２０ａ−２０ｈの出力データビットＱｃｍｐｄｐ＜８ｎ＋７：８ｎ＞が、対応の選択回路１２へ与えられる。
【０２０４】
比較回路１０は、さらに、これらのＥＸＮＯＲゲート２０ａ−２０ｈの出力信号を受けてマルチビットテスト結果指示信号Ｑｍｂｔｆ＜ｎ＞を生成するＡＮＤゲート２２を含む。このＡＮＤゲート２２は、ＥＸＮＯＲゲート２０ａ−２０ｈの出力信号がすべてＨレベルのときに、マルチビットテスト結果指示信号Ｑｍｂｔｆ＜ｎ＞を、Ｈレベルに設定する。したがって、８ビットのメモリセルデータＱ＜８ｎ＋７：８ｎ＞のうち１ビットでも期待値データビットと異なる場合には、対応のＥＸＮＯＲゲートの出力信号がＬレベルとなるため、ＡＮＤゲート２２の出力信号はＬレベルとなる。ＡＮＤゲート２２により、８ビットの比較結果データが１ビットのマルチビットテスト結果指示信号Ｑｍｂｔｆ＜ｎ＞に縮退される。
【０２０５】
なお、図６に示す比較器１４ｗおよび１４ｅは、それぞれ、１つのＥＸＮＯＲゲートで構成される。
【０２０６】
なお、この図６に示すＴＩＣデータバス５６０ｅおよび５６０ｗにおいて、先の実施の形態２と同様、選択回路１２ならびに選択器１６ｗおよび１６ｅが削除されてもよい。すなわち、比較回路１０および１４ｗおよび１４ｅの出力信号が常時選択されて、ＴＩＣ制御回路５６２へ与えられてもよい。この場合、実施の形態２の場合と同様、期待値データＣＭＤＰ＜７：０＞の各ビットをＨレベルに設定することにより、読出されたメモリセルデータパターンを外部で識別することができる。この構成の場合においては、従来のＴＩＣデータパスと同様の構成を用い、比較回路１２の出力信号を各ビットごとに取出す配線が余分に配置することが要求されるだけであり、また、スペアビットＳＱ＜１：０＞に対して、比較器を新たに設けることが要求されるだけであり、レイアウトが簡略化される。
【０２０７】
以上のように、この発明の実施の形態４に従えば、ＴＩＣデータパスにおいて、８ビットデータの各ビットと期待値データビットの各ビット毎の比較結果を出力するように構成しており、ＴＩＣ制御回路内に、データビットの比較を行なうための比較回路を配置する必要がなく、テストインターフェイス回路のレイアウト面積を低減することができる。
【０２０８】
なお、実施の形態１から４において、テストデータ読出時に期待値データを格納するレジスタが配置されている場合には、テストデータ出力ノードとテストデータ入力ノードとが共通のデータノードであっても良い。
【０２０９】
また、実施の形態１から４において、ロジックのパッドに切換回路を介してテストインターフェイス回路の入出力パッドが接続され、テスト専用のパッドが配置されていなくても良い。
【０２１０】
また、ＤＲＡＭコアは、クロック信号の立上りエッジおよび立下りエッジに同期してデータを転送するＤＤＲ（ダブルデータレート）モードで動作しても良い。この場合、テストインターフェイス回路ＴＩＣ内において、データの転送速度の変換が行われ、テストクロック信号の立上りエッジに同期してテストデータが転送されても良く、また、テストインターフェイス回路ＴＩＣが、テストクロック信号に同期してＤＤＲモードでテストデータの転送を行っても良い。データ転送速度の変換時においては、８ビットデータの出力部を２つ配置して、テストクロック信号の立上りエッジおよび立下りエッジで転送されるデータを交互に取込、交互にこれらの２つのデータ出力部を、テストクロック信号の立上りエッジに同期してテストデータ出力ノードに結合する。
【０２１１】
また、メモリとしては、ＤＲＡＭに限定されず、スペアメモリセルデータ転送時とノーマルメモリセルデータ転送時とで、テストインターフェイス回路が転送する有効データビット数が異なるメモリであれば良い。
【０２１２】
また、スペアデータ線の数は、６４ビットデータ線に対して１つに限定されず、３２ビットのデータ線に対して１つのスペアデータ線が配置されても良く、また、他の数のスペアデータ線が配置されても良い。テスト時においてテスタに対するデータ転送単位において、ノーマルセルとスペアセルについて有効データビット数が異なる条件が満たされていれば、本発明は適用可能である。
【０２１３】
【発明の効果】
以上のように、この発明に従えば、ビット幅の広い内部データバスを所定数ビット単位で選択してテストデータ端子に出力する構成において、テストデータ読出時には、期待値データビットそれぞれと所定数ビットそれぞれの比較結果を示すデータビットをテストデータ出力端子に並列に出力するように構成しており、外部テスタにおいて比較を行う必要がなく、ノーマルメモリセルとスペアメモリセルを連続的に試験することができ、テスト時間を短縮することができる。
【０２１４】
また、スペアメモリセルに対して、８ビットのデータの残りのデータビットを、一致結果を示す状態に設定することにより、正確に、スペアメモリセルの良／不良を識別することができる。
【０２１５】
また、テストアドレス信号に従って所定数のビットを選択し、これらの選択された所定数のビットと期待値データビットとを比較することにより、このテストアドレス信号として、ノーマルコラム空間およびスペアコラム空間を連続的にアドレス指定して所定数のビットを選択することができ、ノーマルコラム空間およびスペアコラム空間を連続的に試験することができる。
【０２１６】
また、この構成において、各ビット単位で期待値データと比較することにより、所定数のビットそれぞれについて良／不良を識別することができ、スペアメモリセルについても、正確に良／不良を識別することができる。
【０２１７】
また、テストモード指示信号に従って、比較回路の出力信号と所定数のビットの一方を選択してテストデータ出力ノードに伝達することにより、ヒューズプログラム後において、テストデータパターン自体を外部で識別するテストに何ら悪影響を及ぼすことなく、ヒューズプログラム前の救済判定のためのメモリテストを、正確に実行することができる。
【０２１８】
また、このテスト回路において、所定数のビットそれぞれに対応して、配置され、それぞれが対応の内部データビットとテスト期待値データビットを比較する複数の比較器と、これら複数の比較器の所定のビット以外の比較器に対応してアドレス領域指定信号に従って対応の比較器の出力信号と予め定められた固定値の一方を選択する複数の選択器とを配置することにより、スペアメモリセルの比較時において、確実に、スペアメモリセル以外のスペアコラムアドレスについては、パス状態（良状態）に設定することができ、正確にスペアメモリセルについての良／不良を識別することができる。
【０２１９】
また、データ入力ノードに与えられるテストデータをクロック信号に同期して書込データを生成する第１の転送回路の出力信号をさらに所定期間クロック信号に同期して転送してテスト期待値データを生成することにより、メモリのコラムレイテンシを考慮して、追加回路数を最小限として正確なタイミングで、期待値データをテストインターフェイス回路内に転送して、判定動作を行なわせることができる。
【０２２０】
また、このテスト回路において、テスト書込データを生成する転送回路からのテストデータを期待値データとして利用することにより、追加回路点数が低減され、レイアウト面積を低減することができる。
【０２２１】
また、内部データバスの所定数のビット幅のサブデータバスそれぞれに対応して所定数のビット幅のテスト期待値データの各ビットと対応のサブデータバスの内部データビットとをそれぞれ比較する複数の比較器を含む複数の比較回路と、これら複数の比較回路それぞれに対応して配置され、特定の動作モードを指定する動作モード指示信号とテストアドレス信号とに従って対応の比較回路の出力信号と対応のサブデータバスの内部データの一方を選択してテストデータ出力ノードに対して転送する選択転送回路とを設けることにより、マルチビットテスト用の比較回路を用いて各データビット単位での比較を行なうことができ、ヒューズプログラム前のテスト救済判定用メモリ試験時において、各メモリセルの良／不良判定結果を示すデータを転送することができ、スペアメモリセルについても良／不良を正確に判定することができる。
【０２２２】
また、複数の比較回路それぞれの出力信号を１ビットの信号の縮退して出力する複数の縮退回路を設けることにより、マルチビットテスト用の比較回路を利用してビット毎比較を行なうことができ、ＴＩＣインタフェイス回路のレイアウト面積の増加を抑制することができる。
【０２２３】
また、スペアメモリセルデータが転送されるスペアデータバスと固定値とから、所定数のビットのデータを生成するスペアデータ群生成回路と、このスペアデータ群と期待値データとを比較する第１の比較器と、この動作モード指示信号に従って、固定値データビットを並列に出力する切換回路と、これら第１の比較器の出力信号と切換回路の出力信号を並列にテストデータ出力ノードに転送する回路とを設けることにより、スペアデータについても、正確に、ヒューズプログラム前の救済判定用メモリ試験をリードデータパスにおいて行なうことができ、レイアウト面積を低減することができる。
【０２２４】
また、スペアメモリセルデータと期待値データとを比較する比較回路と、動作モード指示信号に従って比較回路の出力信号とスペアメモリセルデータの一方を選択的に転送する選択回路と、固定値データを生成する回路と、アドレス信号に従ってこの選択回路の出力信号と固定値データとを選択して並列にテストデータ出力ノードへ転送する回路とを設けることにより、スペアメモリセルについても、メモリセルの良／不良を示すデータを残りのビットを一致状態（パス状態）に設定して所定数ビット単位で、テスタへ転送することができ、テスタにおいて正確にメモリセルの良／不良判定を、スペアメモリセルおよびノーマルメモリセルを連続試験を行なって判定することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従うＴＩＣ制御回路の要部の構成を概略的に示す図である。
【図２】 図１に示すＴＩＣ制御回路の動作を示すタイミングチャート図である。
【図３】 この発明の実施の形態２に従うＴＩＣ制御回路の要部の構成を概略的に示す図である。
【図４】 この発明の実施の形態３に従うＴＩＣ制御回路の要部の構成を概略的に示す図である。
【図５】 この発明の実施の形態３の変更例の構成を示す図である。
【図６】 この発明の実施の形態４に従うＴＩＣデータパスの構成を概略的に示す図である。
【図７】 図６に示す比較回路の構成の一例を示す図である。
【図８】 従来のＤＲＡＭ内蔵システムＬＳＩの構成を概略的に示す図である。
【図９】 図８に示すＤＲＡＭコアに対する転送信号を一覧にして示す図である。
【図１０】 図８に示すテストインターフェイス回路の転送信号を一覧にして示す図である。
【図１１】 図９および図１０に示す制御信号の対応関係を真理値表の形態で示す図である。
【図１２】 従来のＤＲＡＭマクロの構成を概略的に示す図である。
【図１３】 図１２に示すＤＲＡＭアレイのデータ線の配置を概略的に示す図である。
【図１４】 図１３に示すデータ線の配置におけるセンスアンプと１つのデータ線の対応関係を概略的に示す図である。
【図１５】 図１２に示すＤＲＡＭアレイの不良列の置換態様を概略的に示す図である。
【図１６】 図８に示すＤＲＡＭデータパスの構成を概略的に示す図である。
【図１７】 図１２に示すＴＩＣデータパスのデータ書込部の構成を概略的に示す図である。
【図１８】 図１２に示すＴＩＣデータパスのデータ読出に関連する部分の構成を概略的に示す図である。
【図１９】 図１２に示すＴＩＣ制御回路のアドレス信号および選択信号発生部の構成を概略的に示す図である。
【図２０】 図１２に示すＤＲＡＭマクロの動作を示すタイミング図である。
【図２１】 図１８に示すＴＩＣデータパスのスペアメモリセルに対応する部分の構成を概略的に示す図である。
【図２２】 テスタ内のフェールビットメモリのマッピングの一例を概略的に示す図である。
【図２３】 図２２に示す単位データビット群ＴＡＧの構成を概略的に示す図である。
【図２４】 図２３に示す８ビットデータ群のスペアメモリセルについての構成を概略的に示す図である。
【図２５】 テスタの可能な形態の一例を示す図である。
【図２６】 従来のメモリ試験の態様を概略的に示す図である。
【符号の説明】
１ａ−１ｄ，２ａ−２ｄ フリップフロップ、ＵＰＫ０−ＵＰＫ７ 単位処理回路、３，５ ＥＸＮＯＲ回路、４ 選択回路、６ 選択回路、７ フリップフロップ、ＵＰＷ０−ＵＰＷ７，ＵＰＥ０−ＵＰＥ７，ＳＵＰＷ０，ＳＵＰＥ０ 単位処理回路、１０ 比較回路、１２ 選択回路、１４ｗ，１４ｅ 比較器、１６ｗ，１６ｅ 選択器、２０ａ−２０ｈ ＥＸＮＯＲゲート、２２ ＡＮＤゲート、５６２ ＴＩＣ制御回路５６０ｅ，５６０ｗ ＴＩＣデータパス、６００ｅ，６００ｗ トライステートバッファ、６１０ トライステートバッファ回路。
Claims (4)
- 複数ビット幅のテストデータ出力ノード、
前記テストデータ出力ノードよりビット幅の広い、内部データを転送するための内部データバス、
前記内部データバスの内部データの所定数のビットと前記テストデータ出力ノードと同じビット幅のテスト期待値データとをビット単位で比較して、該比較結果を示すデータを並列に前記テストデータ出力ノードに出力するテスト回路、および
データを記憶する通常メモリセルが配置される通常メモリ領域と、前記通常メモリ領域の不良セル救済するためのスペアセルが配置されるスペアメモリ領域とを有するメモリ領域を備え、前記通常メモリ領域から前記内部データバス上に読出されるデータのビット幅は、前記スペアメモリ領域から読出されるデータのビット幅よりも大きく、
前記テスト回路は、
前記所定数のビットそれぞれに対応して配置され、それぞれが対応の内部データビットと前記テスト期待値データの対応のビットとを比較する複数の比較器と、
前記比較器の所定のビットを除く比較器に対して配置され、前記通常メモリ領域および前記スペアメモリ領域のいずれかを特定するアドレス領域指定信号に従って対応の比較器の出力信号と予め定められた固定値の一方を選択する複数の選択器とを含む、半導体集積回路装置。 - 各前記選択器は、前記アドレス領域指定信号が前記スペアメモリ領域を指定するとき前記固定値を選択する、請求項１記載の半導体集積回路装置。
- 複数ビット幅のテストデータ出力ノード、
前記テストデータ出力ノードよりビット幅の広い、内部データを転送するための内部データバス、
前記内部データバスの内部データの所定数のビットと前記テストデータ出力ノードと同じビット幅のテスト期待値データとをビット単位で比較して、該比較結果を示すデータを並列に前記テストデータ出力ノードに出力するテスト回路、および
前記内部データバスに結合され、前記内部データを出力するメモリを備え、前記メモリは、データを記憶するためのメモリセルが配置される通常メモリ領域と、前記通常メモリ領域の不良メモリセルを救済するためのスペア列と、前記スペア列のデータを転送するためのスペアデータ線とを含み、前記内部データバスは、前記通常メモリ領域の選択されたメモリセルのデータを転送するための通常データバスと、前記スペアデータ線に出力されたデータを転送するための、前記通常データバスよりもビット幅の小さいスペアデータバスを含み、
前記テスト回路は、
前記スペアデータバスのデータからスペア選択信号に従ってスペアデータを生成する回路と、
前記スペアデータを除く前記所定数のビットを固定値により生成する回路と、
前記スペアデータを生成する回路からのスペアデータと期待値とを比較する比較器と、
前記固定値のビットそれぞれに対応して配置され、スペア空間アドレッシング指示信号に従って前記固定値データビットを出力する切換回路と、
前記比較器の出力信号と前記切換回路の出力信号とを並列に受けて前記テストデータ出力ノードに転送する転送回路とを備える、半導体集積回路装置。 - 複数ビット幅のテストデータ出力ノード、
前記テストデータ出力ノードよりビット幅の広い、内部データを転送するための内部データバス、
前記内部データバスの内部データの所定数のビットと前記テストデータ出力ノードと同じビット幅のテスト期待値データとをビット単位で比較して、該比較結果を示すデータを並列に前記テストデータ出力ノードに出力するテスト回路、および
前記内部データバスに結合されるメモリを備え、前記メモリは、データを記憶する通常メモリセルが配置される通常メモリ領域と、前記通常メモリ領域の不良メモリセルを救済するためのスペア列を備え、テスト時において前記通常メモリセルを指定するアドレス信号に従って前記スペア列に読み出されたスペアセルデータが前記内部データバスに転送され、前記内部データバスに転送されるスペアセルのデータのビット幅は、前記通常メモリ領域から読出されて前記内部データバスに転送されるデータのビット幅よりも小さく、
前記テスト回路は、
前記スペアセルデータと期待値データとを比較する比較回路と、
テストモード指示信号に従って、前記比較回路の出力信号と前記スペアセルデータとの一方を選択的に転送する選択器と、
固定値データを生成する回路と、
スペア選択信号に従って前記選択器の出力信号と前記固定値データとをともに選択して、並列に前記テストデータ出力ノードに転送する回路とを備える、半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001387338A JP4309086B2 (ja) | 2001-12-20 | 2001-12-20 | 半導体集積回路装置 |
| US10/322,676 US7047461B2 (en) | 2001-12-20 | 2002-12-19 | Semiconductor integrated circuit device with test data output nodes for parallel test results output |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001387338A JP4309086B2 (ja) | 2001-12-20 | 2001-12-20 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003187600A JP2003187600A (ja) | 2003-07-04 |
| JP4309086B2 true JP4309086B2 (ja) | 2009-08-05 |
Family
ID=19188050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001387338A Expired - Fee Related JP4309086B2 (ja) | 2001-12-20 | 2001-12-20 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7047461B2 (ja) |
| JP (1) | JP4309086B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004228130A (ja) * | 2003-01-20 | 2004-08-12 | Renesas Technology Corp | 半導体装置 |
| DE10335809B4 (de) * | 2003-08-05 | 2010-07-01 | Infineon Technologies Ag | Integrierte Schaltung mit einem zu testenden elektronischen Schaltkreis und Testsystem-Anordnung zum Testen der integrierten Schaltung |
| JP3736806B2 (ja) * | 2003-12-26 | 2006-01-18 | 三井金属鉱業株式会社 | プリント配線基板、その製造方法および回路装置 |
| KR100874743B1 (ko) | 2004-07-29 | 2008-12-19 | 미쓰이 긴조꾸 고교 가부시키가이샤 | 프린트 배선 기판, 그 제조 방법 및 반도체 장치 |
| DE102004043051A1 (de) * | 2004-09-06 | 2006-03-30 | Infineon Technologies Ag | Loop-back-Verfahren zur Vermessung des Interface-Timings von Halbleiterspeichervorrichtungen unter Verwendung des Normal-Mode-Speichers |
| KR100618701B1 (ko) * | 2004-11-15 | 2006-09-07 | 주식회사 하이닉스반도체 | 페일 측정이 가능한 메모리 장치 |
| JP4439009B2 (ja) * | 2005-09-15 | 2010-03-24 | 株式会社アドバンテスト | 試験装置、試験方法、解析装置及びプログラム |
| JP2008268185A (ja) * | 2007-03-22 | 2008-11-06 | Nec Electronics Corp | テスト回路、パタン生成装置、及びパタン生成方法 |
| JP2009283515A (ja) * | 2008-05-19 | 2009-12-03 | Panasonic Corp | 半導体集積回路 |
| JP2012018052A (ja) * | 2010-07-07 | 2012-01-26 | Toshiba Corp | 半導体装置の不良解析システム及び方法 |
| KR102237563B1 (ko) | 2014-11-21 | 2021-04-07 | 삼성전자주식회사 | 테스트 시간을 감축하는 메모리 장치 및 이를 포함하는 컴퓨팅 시스템 |
| US9791505B1 (en) * | 2016-04-29 | 2017-10-17 | Texas Instruments Incorporated | Full pad coverage boundary scan |
| KR102385569B1 (ko) * | 2018-01-03 | 2022-04-12 | 삼성전자주식회사 | 메모리 장치 |
| CN109243515A (zh) * | 2018-07-20 | 2019-01-18 | 江苏华存电子科技有限公司 | 一种自动判断测试闪存数据速率的方法 |
| US10825526B1 (en) * | 2019-06-24 | 2020-11-03 | Sandisk Technologies Llc | Non-volatile memory with reduced data cache buffer |
| US10811082B1 (en) | 2019-06-24 | 2020-10-20 | Sandisk Technologies Llc | Non-volatile memory with fast data cache transfer scheme |
| US11456049B2 (en) * | 2020-07-02 | 2022-09-27 | Micron Technology, Inc. | Memory device testing, and associated methods, devices, and systems |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0403821B1 (en) * | 1989-05-31 | 1995-02-01 | Fujitsu Limited | Semiconductor integrated circuit device incorporating a test circuit |
| JPH1011996A (ja) * | 1996-06-24 | 1998-01-16 | Advantest Corp | メモリ試験装置 |
| JPH11219600A (ja) | 1998-02-03 | 1999-08-10 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US6324666B1 (en) * | 1998-04-20 | 2001-11-27 | Mitsubishi Denki Kabushiki Kaisha | Memory test device and method capable of achieving fast memory test without increasing chip pin number |
| JP2001084791A (ja) | 1999-07-12 | 2001-03-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2002025298A (ja) * | 2000-07-05 | 2002-01-25 | Mitsubishi Electric Corp | 集積回路 |
| US6701470B1 (en) * | 2000-08-29 | 2004-03-02 | Micron Technology, Inc. | Method for testing a memory device having different number of data pads than the tester |
-
2001
- 2001-12-20 JP JP2001387338A patent/JP4309086B2/ja not_active Expired - Fee Related
-
2002
- 2002-12-19 US US10/322,676 patent/US7047461B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20030116763A1 (en) | 2003-06-26 |
| JP2003187600A (ja) | 2003-07-04 |
| US7047461B2 (en) | 2006-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4309086B2 (ja) | 半導体集積回路装置 | |
| US7933159B2 (en) | Semiconductor memory device and system with redundant element | |
| JP3293935B2 (ja) | 並列ビットテストモード内蔵半導体メモリ | |
| US6097644A (en) | Redundant row topology circuit, and memory device and test system using same | |
| JP2570203B2 (ja) | 半導体記憶装置 | |
| KR100374312B1 (ko) | 반도체기억장치 | |
| JP3708641B2 (ja) | 半導体メモリ装置のテスト方法 | |
| US8024627B2 (en) | Semiconductor memory device, operating method thereof, and compression test method thereof | |
| US8125843B2 (en) | Semiconductor memory device and method for testing the same | |
| JP3657498B2 (ja) | 半導体メモリ装置及びそのテストモード時の読出方法 | |
| JP4229652B2 (ja) | 半導体回路装置 | |
| CN113963739B (zh) | 占据面积减少的熔丝电路 | |
| JPH06267298A (ja) | 並列ビットテストモード内蔵半導体メモリ | |
| US6798701B2 (en) | Semiconductor integrated circuit device having data input/output configuration variable | |
| JP3918317B2 (ja) | 半導体記憶装置 | |
| US11494319B1 (en) | Apparatuses, systems, and methods for input/output mappings | |
| US6256243B1 (en) | Test circuit for testing a digital semiconductor circuit configuration | |
| US6967882B1 (en) | Semiconductor memory including static memory | |
| US6662315B1 (en) | Parallel test in asynchronous memory with single-ended output path | |
| JP2001351395A (ja) | 半導体メモリ集積回路 | |
| JPH11317100A (ja) | 半導体記憶装置 | |
| KR100537115B1 (ko) | 반도체 기억 장치 | |
| JP2009070456A (ja) | 半導体記憶装置 | |
| KR20080034308A (ko) | 병렬 비트 테스트 방법 및 그 방법을 사용하는 반도체메모리 장치 | |
| KR100412993B1 (ko) | 동기식 반도체 메모리 소자 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041208 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070824 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071204 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080131 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090324 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090409 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090428 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090507 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4309086 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130515 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140515 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |