JP2001351395A - 半導体メモリ集積回路 - Google Patents
半導体メモリ集積回路Info
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- JP2001351395A JP2001351395A JP2000174340A JP2000174340A JP2001351395A JP 2001351395 A JP2001351395 A JP 2001351395A JP 2000174340 A JP2000174340 A JP 2000174340A JP 2000174340 A JP2000174340 A JP 2000174340A JP 2001351395 A JP2001351395 A JP 2001351395A
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- latch circuit
- latch
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Abstract
(57)【要約】
【課題】 ヒューズデータの確実な検証を可能とした半
導体集積回路を提供する。 【解決手段】 ＤＲＡＭセルアレイ１１のデータ線ＤＱ
はデータ線センスアンプ１２を介してＩ／Ｏ端子に接続
される。回路情報を記憶するヒューズ回路１３のヒュー
ズデータは、電源投入時に第１のラッチ回路１４に保持
され、その後クロックにより第２のラッチ回路１５に転
送される。第２のラッチ回路１５のヒューズデータを読
み出すための読み出し回路１６が設けられ、テスト端子
にヒューズデータを読み出してチェックすることを可能
としている。
導体集積回路を提供する。 【解決手段】 ＤＲＡＭセルアレイ１１のデータ線ＤＱ
はデータ線センスアンプ１２を介してＩ／Ｏ端子に接続
される。回路情報を記憶するヒューズ回路１３のヒュー
ズデータは、電源投入時に第１のラッチ回路１４に保持
され、その後クロックにより第２のラッチ回路１５に転
送される。第２のラッチ回路１５のヒューズデータを読
み出すための読み出し回路１６が設けられ、テスト端子
にヒューズデータを読み出してチェックすることを可能
としている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体メモリ集
積回路に係り、特に不良救済等のために用いられるヒュ
ーズ回路を内蔵する半導体メモリ集積回路に関する。
積回路に係り、特に不良救済等のために用いられるヒュ
ーズ回路を内蔵する半導体メモリ集積回路に関する。
【０００２】
【従来の技術】ＤＲＡＭ等の半導体メモリにおいて、不
良救済（リダンダンシー）のための不良アドレス情報
や、回路設定のための調整用情報、チップ情報等を不揮
発に記憶するためにヒューズ回路が用いられる。これら
のヒューズ回路の情報（ヒューズデータ）は、実使用時
に外部に読み出す必要はない。しかしテスト時には、ヒ
ューズカットが正しく行われているか否かを検証するた
めに、外部からアクセスできることが望ましい。
良救済（リダンダンシー）のための不良アドレス情報
や、回路設定のための調整用情報、チップ情報等を不揮
発に記憶するためにヒューズ回路が用いられる。これら
のヒューズ回路の情報（ヒューズデータ）は、実使用時
に外部に読み出す必要はない。しかしテスト時には、ヒ
ューズカットが正しく行われているか否かを検証するた
めに、外部からアクセスできることが望ましい。
【０００３】図１１は、ヒューズデータの読み出しを可
能とする従来方式を示している。この例では、ＤＲＡＭ
セルアレイ１の上にセルアレイ１を横切るようにデータ
線ＤＱが配設されている。データ線ＤＱの一端側にデー
タ線センスアンプ２が配置され、他端側にヒューズデー
タを保持するラッチ回路４が配置されている。ラッチ回
路４とデータ線ＤＱの間には選択ゲート５が設けられて
いる。
能とする従来方式を示している。この例では、ＤＲＡＭ
セルアレイ１の上にセルアレイ１を横切るようにデータ
線ＤＱが配設されている。データ線ＤＱの一端側にデー
タ線センスアンプ２が配置され、他端側にヒューズデー
タを保持するラッチ回路４が配置されている。ラッチ回
路４とデータ線ＤＱの間には選択ゲート５が設けられて
いる。
【０００４】通常の動作においては、選択ゲート５はオ
フに保たれる。例えばデータ読み出し時には、読み出し
信号ＲＥＡＤによりカラムデコーダ３が活性化され、セ
ルアレイ１内の選択カラムのビット線がデータ線ＤＱに
接続されて、データ線センスアンプ２により読み出しが
行われる。テスト時に、ラッチ回路４が保持するヒュー
ズデータを読み出すためには、ヒューズデータ読み出し
信号ＦＤＲＥＡＤを入力して、選択ゲート５をオンに
し、同時に、転送ゲート６を非活性としてアドレスＡｄ
ｄのカラムデコーダ３への転送を禁止し、また読み出し
信号ＲＥＡＤを入力してデータ線センスアンプ２を活性
化する。これにより、セルアレイ１のデータはデータ線
ＤＱに転送されず、ラッチ回路４のヒューズデータがデ
ータ線ＤＱに取り出され、データ線センスアンプ２によ
り読み出される。
フに保たれる。例えばデータ読み出し時には、読み出し
信号ＲＥＡＤによりカラムデコーダ３が活性化され、セ
ルアレイ１内の選択カラムのビット線がデータ線ＤＱに
接続されて、データ線センスアンプ２により読み出しが
行われる。テスト時に、ラッチ回路４が保持するヒュー
ズデータを読み出すためには、ヒューズデータ読み出し
信号ＦＤＲＥＡＤを入力して、選択ゲート５をオンに
し、同時に、転送ゲート６を非活性としてアドレスＡｄ
ｄのカラムデコーダ３への転送を禁止し、また読み出し
信号ＲＥＡＤを入力してデータ線センスアンプ２を活性
化する。これにより、セルアレイ１のデータはデータ線
ＤＱに転送されず、ラッチ回路４のヒューズデータがデ
ータ線ＤＱに取り出され、データ線センスアンプ２によ
り読み出される。
【０００５】
【発明が解決しようとする課題】しかし、リダンダンシ
ー方式においては、しばしばヒューズデータの保持のた
めに、２段階のラッチ回路を備えることが行われる。即
ち、ヒューズ回路は通常チップの周辺に形成される。こ
のヒューズ回路のデータを電源投入時に読み出して保持
するための第１のラッチ回路は、ヒューズ回路に隣接し
て設けられる。実際にフューズデータが必要とされる回
路位置には、第１のラッチ回路のヒューズデータを例え
ばシリアルに転送して保持する第２のラッチ回路が設け
られる。
ー方式においては、しばしばヒューズデータの保持のた
めに、２段階のラッチ回路を備えることが行われる。即
ち、ヒューズ回路は通常チップの周辺に形成される。こ
のヒューズ回路のデータを電源投入時に読み出して保持
するための第１のラッチ回路は、ヒューズ回路に隣接し
て設けられる。実際にフューズデータが必要とされる回
路位置には、第１のラッチ回路のヒューズデータを例え
ばシリアルに転送して保持する第２のラッチ回路が設け
られる。
【０００６】この様なシステムにおいては、チップ周辺
に配置された第１のラッチ回路のヒューズデータを図１
１の回路方式で読み出し可能にしたとしても、ヒューズ
データの検証は不十分である。第１のラッチ回路と第２
のラッチ回路の間の転送経路に不具合があった場合に
は、実際に使用される第２のラッチ回路のヒューズデー
タが正しくないことになるからである。第１のラッチ回
路のヒューズデータを単純に転送するだけでなく、デコ
ードして第２のラッチ回路に転送する方式を用いる場合
には、そのデコード部の不具合も問題になる。
に配置された第１のラッチ回路のヒューズデータを図１
１の回路方式で読み出し可能にしたとしても、ヒューズ
データの検証は不十分である。第１のラッチ回路と第２
のラッチ回路の間の転送経路に不具合があった場合に
は、実際に使用される第２のラッチ回路のヒューズデー
タが正しくないことになるからである。第１のラッチ回
路のヒューズデータを単純に転送するだけでなく、デコ
ードして第２のラッチ回路に転送する方式を用いる場合
には、そのデコード部の不具合も問題になる。
【０００７】この発明は、上記事情を考慮してなされた
もので、ヒューズデータの確実な検証を可能とした半導
体メモリ集積回路を提供することを目的としている。
もので、ヒューズデータの確実な検証を可能とした半導
体メモリ集積回路を提供することを目的としている。
【０００８】
【課題を解決するための手段】この発明に係る半導体メ
モリ集積回路は、メモリ回路と、回路情報を記憶するた
めのヒューズ回路と、このヒューズ回路に書き込まれた
ヒューズデータが電源投入時に読み出されて保持される
第１のラッチ回路と、この第１のラッチ回路に保持され
たヒューズデータが転送されて保持される第２のラッチ
回路と、この第２のラッチ回路に保持されたヒューズデ
ータを読み出すヒューズデータ読み出し回路とを有する
ことを特徴とする。
モリ集積回路は、メモリ回路と、回路情報を記憶するた
めのヒューズ回路と、このヒューズ回路に書き込まれた
ヒューズデータが電源投入時に読み出されて保持される
第１のラッチ回路と、この第１のラッチ回路に保持され
たヒューズデータが転送されて保持される第２のラッチ
回路と、この第２のラッチ回路に保持されたヒューズデ
ータを読み出すヒューズデータ読み出し回路とを有する
ことを特徴とする。
【０００９】この発明によると、ヒューズデータを保持
する第１のラッチ回路とそのデータが転送されて保持さ
れる第２のラッチ回路を有する場合に、第２のラッチ回
路のヒューズデータを読み出し可能とすることによっ
て、ヒューズデータの確実な検証が可能になる。
する第１のラッチ回路とそのデータが転送されて保持さ
れる第２のラッチ回路を有する場合に、第２のラッチ回
路のヒューズデータを読み出し可能とすることによっ
て、ヒューズデータの確実な検証が可能になる。
【００１０】この発明において、第２のラッチ回路のヒ
ューズデータを出力するためのテスト用端子を備えるこ
とができる。また、第２のラッチ回路のヒューズデータ
の一部を選択してテスト用端子に出力するための選択ゲ
ート回路を備えることもでき、これによりテスト用端子
を少なくすることができる。
ューズデータを出力するためのテスト用端子を備えるこ
とができる。また、第２のラッチ回路のヒューズデータ
の一部を選択してテスト用端子に出力するための選択ゲ
ート回路を備えることもでき、これによりテスト用端子
を少なくすることができる。
【００１１】更にこの発明において、メモリ回路の読み
出しデータと第２のラッチ回路のヒューズデータとを選
択してテスト用端子に出力する選択回路を備えることが
できる。また、メモリ回路の読み出しデータを出力する
データ端子に、メモリ回路の読み出しデータと第２のラ
ッチ回路のヒューズデータを選択して出力する選択回路
を備えることもでき、これにより専用のテスト端子を用
いることなく、ヒューズデータのテストが可能になる。
出しデータと第２のラッチ回路のヒューズデータとを選
択してテスト用端子に出力する選択回路を備えることが
できる。また、メモリ回路の読み出しデータを出力する
データ端子に、メモリ回路の読み出しデータと第２のラ
ッチ回路のヒューズデータを選択して出力する選択回路
を備えることもでき、これにより専用のテスト端子を用
いることなく、ヒューズデータのテストが可能になる。
【００１２】この発明において好ましくは、ヒューズ回
路は、メモリ回路の不良救済を行うためのリダンダンシ
ー用データが書き込まれる。例えばデータ線シフトを利
用したシフトリダンダンシーの場合、メモリ回路は、不
良カラムを置換するための冗長カラムとこれに対応する
予備データ線を備え、不良カラムがアクセスされたとき
にメモリ回路の複数のデータ線のうち不良カラムのデー
タ線を起点としてそれより一方側のデータ線を一つずつ
シフトしてデータ入出力端子に接続させるための、第２
のラッチ回路により制御されるデータ線シフト回路を備
える。この場合、第２のラッチ回路のデータとメモリ回
路の読み出しデータを切り換えてデータ入出力端子に出
力するための選択回路を備えることにより、専用のテス
ト端子を用いることなく、ヒューズデータをチェックす
ることが可能になる。
路は、メモリ回路の不良救済を行うためのリダンダンシ
ー用データが書き込まれる。例えばデータ線シフトを利
用したシフトリダンダンシーの場合、メモリ回路は、不
良カラムを置換するための冗長カラムとこれに対応する
予備データ線を備え、不良カラムがアクセスされたとき
にメモリ回路の複数のデータ線のうち不良カラムのデー
タ線を起点としてそれより一方側のデータ線を一つずつ
シフトしてデータ入出力端子に接続させるための、第２
のラッチ回路により制御されるデータ線シフト回路を備
える。この場合、第２のラッチ回路のデータとメモリ回
路の読み出しデータを切り換えてデータ入出力端子に出
力するための選択回路を備えることにより、専用のテス
ト端子を用いることなく、ヒューズデータをチェックす
ることが可能になる。
【００１３】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、この発明の実施の形
態によるＤＲＡＭの要部構成を示している。ＤＲＡＭセ
ルアレイ１１は、よく知られているようにダイナミック
型メモリセルをマトリクス配列して構成される。セルア
レイ１１上にセルアレイ１１のビット線と選択的に接続
されて、データ読み出し／書き込みに用いられる複数本
のデータ線ＤＱが配設されている。データ線ＤＱの一端
部にデータ線センスアンプ１２が配置され、他端側には
リダンダンシーのためのヒューズ回路１３と、その各ヒ
ューズＦのデータを電源投入時に取り込んで保持する第
１のラッチ回路１４が設けられている。
の実施の形態を説明する。図１は、この発明の実施の形
態によるＤＲＡＭの要部構成を示している。ＤＲＡＭセ
ルアレイ１１は、よく知られているようにダイナミック
型メモリセルをマトリクス配列して構成される。セルア
レイ１１上にセルアレイ１１のビット線と選択的に接続
されて、データ読み出し／書き込みに用いられる複数本
のデータ線ＤＱが配設されている。データ線ＤＱの一端
部にデータ線センスアンプ１２が配置され、他端側には
リダンダンシーのためのヒューズ回路１３と、その各ヒ
ューズＦのデータを電源投入時に取り込んで保持する第
１のラッチ回路１４が設けられている。
【００１４】第１のラッチ回路１４とは別の回路領域
に、第１のラッチ回路１５のヒューズデータを転送して
保持するための第２のラッチ回路１５が設けられてい
る。これら第１のラッチ回路１４及び第２のラッチ回路
１５は共に、複数のラッチが直列接続されてクロックに
よりシリアル転送できるシフトレジスタを構成してい
る。そして第１のラッチ回路１４のヒューズデータは、
電源投入後、クロックＣＬＫによりシリアルに転送され
て第２のラッチ回路１５に保持される。
に、第１のラッチ回路１５のヒューズデータを転送して
保持するための第２のラッチ回路１５が設けられてい
る。これら第１のラッチ回路１４及び第２のラッチ回路
１５は共に、複数のラッチが直列接続されてクロックに
よりシリアル転送できるシフトレジスタを構成してい
る。そして第１のラッチ回路１４のヒューズデータは、
電源投入後、クロックＣＬＫによりシリアルに転送され
て第２のラッチ回路１５に保持される。
【００１５】第２のラッチ回路１５のヒューズデータ
は、不良データ線、不良カラム選択線等のアドレスデー
タであり、詳細説明は省略するが、このヒューズデータ
に基づいて不良アドレスが入力された場合の不良データ
線や不良カラム選択線等の予備データ線や予備カラム選
択線への置換制御が行われることになる。
は、不良データ線、不良カラム選択線等のアドレスデー
タであり、詳細説明は省略するが、このヒューズデータ
に基づいて不良アドレスが入力された場合の不良データ
線や不良カラム選択線等の予備データ線や予備カラム選
択線への置換制御が行われることになる。
【００１６】この実施の形態では、第２のラッチ回路１
５に対して、そのヒューズデータを読み出すための読み
出し回路１６が設けられている。通常動作時、データ読
み出し／書き込みはデータ線センスアンプ１２を介し
て、データ入出力端子Ｉ／Ｏとデータ線ＤＱの間で行わ
れる。これに対してテスト時には、読み出し回路１６を
活性化することにより、ヒューズデータが、通常のデー
タ入出力端子Ｉ／Ｏとは別に用意された複数のテスト用
端子に読み出される。図の例では、第２のラッチ回路１
５に保持された複数のヒューズデータが読み出し回路１
６により並列にテスト用端子に読み出されるようにして
いる。
５に対して、そのヒューズデータを読み出すための読み
出し回路１６が設けられている。通常動作時、データ読
み出し／書き込みはデータ線センスアンプ１２を介し
て、データ入出力端子Ｉ／Ｏとデータ線ＤＱの間で行わ
れる。これに対してテスト時には、読み出し回路１６を
活性化することにより、ヒューズデータが、通常のデー
タ入出力端子Ｉ／Ｏとは別に用意された複数のテスト用
端子に読み出される。図の例では、第２のラッチ回路１
５に保持された複数のヒューズデータが読み出し回路１
６により並列にテスト用端子に読み出されるようにして
いる。
【００１７】この実施の形態によると、ヒューズデータ
を保持する第１のラッチ回路１４と第２のラッチ回路１
５を持つシステムにおいて、第２のラッチ回路１５の保
持データを読み出し可能としている。従って、従来のよ
うに第１のラッチ回路のデータを読み出すだけではチェ
ックできない、ヒューズデータ転送経路の不具合もチェ
ックすることができる。即ち実際に使用される第２のラ
ッチ回路１５のヒューズデータが正しいか否かを検証す
ることが可能になる。なお、図１に示すように、ヒュー
ズデータを読み出すためのテスト専用端子を設けた場合
には、読み出し回路１６の活性，非活性を制御すること
は必ずしも必要がない。
を保持する第１のラッチ回路１４と第２のラッチ回路１
５を持つシステムにおいて、第２のラッチ回路１５の保
持データを読み出し可能としている。従って、従来のよ
うに第１のラッチ回路のデータを読み出すだけではチェ
ックできない、ヒューズデータ転送経路の不具合もチェ
ックすることができる。即ち実際に使用される第２のラ
ッチ回路１５のヒューズデータが正しいか否かを検証す
ることが可能になる。なお、図１に示すように、ヒュー
ズデータを読み出すためのテスト専用端子を設けた場合
には、読み出し回路１６の活性，非活性を制御すること
は必ずしも必要がない。
【００１８】図２は、図１の実施の形態を変形した実施
の形態である。図１では、第２のラッチ回路１５の保持
データを並列にテスト端子に読み出す例を示している
が、ラッチ回路１５の保持データ数が多い場合に、保持
データ数分のテスト端子を用意することは、実際のチッ
プでは難しい。この場合には、図２に示すように、第２
のラッチ回路１５と読み出し回路１６の間に選択ゲート
１５を設けて、複数の保持データから選択されたデータ
をテスト端子に読み出すようにする。選択ゲート１７に
入力する選択信号を順次切り換えれば、第２のラッチ回
路１５のヒューズデータを一つずつテスト端子に読み出
すことができる。或いは任意の選択信号を入力して、第
２のラッチ回路１５の任意のヒューズデータを読み出す
こともできる。この実施の形態によると、テスト端子を
少なくして、先の実施の形態と同様の効果を得ることが
できる。
の形態である。図１では、第２のラッチ回路１５の保持
データを並列にテスト端子に読み出す例を示している
が、ラッチ回路１５の保持データ数が多い場合に、保持
データ数分のテスト端子を用意することは、実際のチッ
プでは難しい。この場合には、図２に示すように、第２
のラッチ回路１５と読み出し回路１６の間に選択ゲート
１５を設けて、複数の保持データから選択されたデータ
をテスト端子に読み出すようにする。選択ゲート１７に
入力する選択信号を順次切り換えれば、第２のラッチ回
路１５のヒューズデータを一つずつテスト端子に読み出
すことができる。或いは任意の選択信号を入力して、第
２のラッチ回路１５の任意のヒューズデータを読み出す
こともできる。この実施の形態によると、テスト端子を
少なくして、先の実施の形態と同様の効果を得ることが
できる。
【００１９】図３は、やはり図１の実施の形態を変形し
たものである。少ないテスト端子にデータ線ＤＱのデー
タとラッチ回路１５のヒューズデータを選択して読み出
すことを可能とするために、マルチプレクサ１８が設け
られている。マルチプレクサ１８は例えば、図４に示す
ように、切り換え信号により制御されて、ラッチ回路１
５の出力とデータ線ＤＱの出力を選択してテスト端子に
転送するトランスファゲートにより構成される。
たものである。少ないテスト端子にデータ線ＤＱのデー
タとラッチ回路１５のヒューズデータを選択して読み出
すことを可能とするために、マルチプレクサ１８が設け
られている。マルチプレクサ１８は例えば、図４に示す
ように、切り換え信号により制御されて、ラッチ回路１
５の出力とデータ線ＤＱの出力を選択してテスト端子に
転送するトランスファゲートにより構成される。
【００２０】この様な構成として、テスト時にＩ／Ｏ数
を少なくしてテストを行うＤＲＡＭにおいては、通常の
Ｉ／Ｏデータとラッチ回路１５のヒューズデータをマル
チプレクスして、テスト用端子に読み出すことができ
る。
を少なくしてテストを行うＤＲＡＭにおいては、通常の
Ｉ／Ｏデータとラッチ回路１５のヒューズデータをマル
チプレクスして、テスト用端子に読み出すことができ
る。
【００２１】図５の実施の形態は、マルチプレクサ１８
によって、ラッチ回路１５のヒューズデータを通常のＩ
／Ｏ端子に読み出し可能としたものである。この場合マ
ルチプレクサ１８は、図６に示すように、切り換え信号
により制御されてラッチ回路１５のヒューズデータをリ
ード線に転送する転送ゲートにより構成される。これに
よりテスト時、切り換え信号を入力してラッチ回路１５
のヒューズデータをデータ線センスアンプ１２を介して
通常のＩ／Ｏ端子に読み出すことができる。Ｆｕｓｅ
Ｄａｔａ Ｒｅａｄ線は、ヒューズデータを読むときに
“Ｌ”となり、データ線センスアンプ１２からの出力を
ディセーブルにする。この実施の形態によると、専用の
テスト端子を設けることなく、先の実施の形態と同様の
効果を得ることができる。
によって、ラッチ回路１５のヒューズデータを通常のＩ
／Ｏ端子に読み出し可能としたものである。この場合マ
ルチプレクサ１８は、図６に示すように、切り換え信号
により制御されてラッチ回路１５のヒューズデータをリ
ード線に転送する転送ゲートにより構成される。これに
よりテスト時、切り換え信号を入力してラッチ回路１５
のヒューズデータをデータ線センスアンプ１２を介して
通常のＩ／Ｏ端子に読み出すことができる。Ｆｕｓｅ
Ｄａｔａ Ｒｅａｄ線は、ヒューズデータを読むときに
“Ｌ”となり、データ線センスアンプ１２からの出力を
ディセーブルにする。この実施の形態によると、専用の
テスト端子を設けることなく、先の実施の形態と同様の
効果を得ることができる。
【００２２】ここまでの実施の形態では、第１のラッチ
回路１３のヒューズデータは、その全体がクロックによ
りシリアル転送されて第２のラッチ回路１５に保持され
るようにしている。実際のシステムでは、第１のラッチ
回路１３のヒューズデータがデコードされて、第２のラ
ッチ回路１５に転送される場合がある。この場合にもこ
の発明は有効である。具体的に、ラッチ回路１３のヒュ
ーズデータをデコードしてラッチ回路１５に転送する部
分の構成例を示すと、図７のようになる。
回路１３のヒューズデータは、その全体がクロックによ
りシリアル転送されて第２のラッチ回路１５に保持され
るようにしている。実際のシステムでは、第１のラッチ
回路１３のヒューズデータがデコードされて、第２のラ
ッチ回路１５に転送される場合がある。この場合にもこ
の発明は有効である。具体的に、ラッチ回路１３のヒュ
ーズデータをデコードしてラッチ回路１５に転送する部
分の構成例を示すと、図７のようになる。
【００２３】第１のラッチ回路１３は例えば、データ線
リダンダンシーのためのＩ／Ｏヒューズデータを保持す
るラッチＬＡ１と、カラムリダンダンシーのためのＣＳ
Ｌヒューズデータを保持するラッチＬＡ２と、タイミン
グ設定用のＴｒｉｍヒューズデータを保持するラッチＬ
Ａ３とから構成される。ラッチＬＡ１は、例えば７ビッ
トで表される１２８個のＩ／Ｏフューズデータの“１”
データの位置を１０進データとして記憶している。従っ
てデコードして転送する必要があり、ラッチＬＡ２，Ｌ
Ａ３とはシリアル転送はできないようになっている。ラ
ッチＬＡ１のデータをデコードする回路として、コンパ
レータ２１が設けられている。
リダンダンシーのためのＩ／Ｏヒューズデータを保持す
るラッチＬＡ１と、カラムリダンダンシーのためのＣＳ
Ｌヒューズデータを保持するラッチＬＡ２と、タイミン
グ設定用のＴｒｉｍヒューズデータを保持するラッチＬ
Ａ３とから構成される。ラッチＬＡ１は、例えば７ビッ
トで表される１２８個のＩ／Ｏフューズデータの“１”
データの位置を１０進データとして記憶している。従っ
てデコードして転送する必要があり、ラッチＬＡ２，Ｌ
Ａ３とはシリアル転送はできないようになっている。ラ
ッチＬＡ１のデータをデコードする回路として、コンパ
レータ２１が設けられている。
【００２４】コンパレータ２１は、カウンタ２３のカウ
ント値がラッチＬＡ１のデータと一致すると“１”を出
力し、これがマルチプレクサ２２を介して第２のラッチ
回路１５に転送される。ラッチＬＡ１のデータが全て読
み出されると、カウンタ２３によりマルチプレクサ２２
が切り換えられて、カラムリダンダンシーのためのＣＳ
Ｌヒューズデータを保持するラッチＬＡ２と、タイミン
グ設定用のＴｒｉｍヒューズデータを保持するラッチＬ
Ａ３のデータがシリアルに第２のラッチ回路１５に転送
されることになる。最終的に、ラッチＬＡ１のヒューズ
データはデコードされてラッチＬＡ４に保持され、ラッ
チＬＡ２，ＬＡ３のデータはそれぞれラッチＬＡ５，Ｌ
Ａ４に保持される。なお図では、ラッチＬＡ１〜ＬＡ３
に共通にクロックＣＬＫが入るように示しているが、実
際にはクロックＣＬＫについても、ラッチＬＡ１に入る
ものと、ラッチＬＡ２，ＬＡ３に入るものとは時間的に
切り換えられる。
ント値がラッチＬＡ１のデータと一致すると“１”を出
力し、これがマルチプレクサ２２を介して第２のラッチ
回路１５に転送される。ラッチＬＡ１のデータが全て読
み出されると、カウンタ２３によりマルチプレクサ２２
が切り換えられて、カラムリダンダンシーのためのＣＳ
Ｌヒューズデータを保持するラッチＬＡ２と、タイミン
グ設定用のＴｒｉｍヒューズデータを保持するラッチＬ
Ａ３のデータがシリアルに第２のラッチ回路１５に転送
されることになる。最終的に、ラッチＬＡ１のヒューズ
データはデコードされてラッチＬＡ４に保持され、ラッ
チＬＡ２，ＬＡ３のデータはそれぞれラッチＬＡ５，Ｌ
Ａ４に保持される。なお図では、ラッチＬＡ１〜ＬＡ３
に共通にクロックＣＬＫが入るように示しているが、実
際にはクロックＣＬＫについても、ラッチＬＡ１に入る
ものと、ラッチＬＡ２，ＬＡ３に入るものとは時間的に
切り換えられる。
【００２５】図８は、図１に示す第２のラッチ回路１５
がデータ線シフトにより不良救済を行うシフトリダンダ
ンシー用のヒューズデータである場合について、具体的
な構成を示している。ＤＲＡＭセルアレイ１１は、ノー
マルカラムセルアレイの他に冗長カラムセルアレイ１１
ａを有し、この冗長カラムセルアレイ１１ａに対応して
予備データ線ＳＤＱを有する。データ線シフト回路３１
は、×印で示す不良カラムがアクセスされたときに、そ
のデータ線ＤＱを避けるようにデータ線シフトを行う。
即ち不良カラムのデータ線ＤＱを起点として、それより
一方側に配置されたデータ線を予備データ線ＳＤＱを含
めてＩ／Ｏ端子に接続するように、シフト制御を行う。
ラッチ回路１５は、このデータ線シフト回路３１を制御
するデータを保持する。正常なデータ線範囲では、ラッ
チ回路１５のデータが“０”であり、不良データ線以降
のラッチ回路１５のデータを“１”とすることにより、
不良データ線以降のデータ線シフトが行われるようにな
っている。
がデータ線シフトにより不良救済を行うシフトリダンダ
ンシー用のヒューズデータである場合について、具体的
な構成を示している。ＤＲＡＭセルアレイ１１は、ノー
マルカラムセルアレイの他に冗長カラムセルアレイ１１
ａを有し、この冗長カラムセルアレイ１１ａに対応して
予備データ線ＳＤＱを有する。データ線シフト回路３１
は、×印で示す不良カラムがアクセスされたときに、そ
のデータ線ＤＱを避けるようにデータ線シフトを行う。
即ち不良カラムのデータ線ＤＱを起点として、それより
一方側に配置されたデータ線を予備データ線ＳＤＱを含
めてＩ／Ｏ端子に接続するように、シフト制御を行う。
ラッチ回路１５は、このデータ線シフト回路３１を制御
するデータを保持する。正常なデータ線範囲では、ラッ
チ回路１５のデータが“０”であり、不良データ線以降
のラッチ回路１５のデータを“１”とすることにより、
不良データ線以降のデータ線シフトが行われるようにな
っている。
【００２６】データ線シフト回路３１は例えば、図９の
ように、各ラッチデータにより共通にゲートが制御され
るＰＭＯＳトランジスタＱＰとＮＭＯＳトランジスタＱ
Ｎをペアとして用いて構成される。即ち、ラッチデータ
が“０”の場合、ＰＭＯＳトランジスタＱＰがオンで、
データ線ＤＱは、対応するＩ／Ｏ端子側のデータ線ＤＬ
に接続される。ラッチデータが“１”の箇所では、ＰＭ
ＯＳトランジスタＱＰがオフ、ＮＭＯＳトランジスタＱ
Ｎがオンになり、Ｉ／Ｏ端子側データ線ＤＬが一つずれ
たデータ線ＤＱに接続される。ラッチ回路１５は、図１
０に示すように、クロックＣＫ，／ＣＫによりデータシ
フトできるシフトレジスタを構成している。
ように、各ラッチデータにより共通にゲートが制御され
るＰＭＯＳトランジスタＱＰとＮＭＯＳトランジスタＱ
Ｎをペアとして用いて構成される。即ち、ラッチデータ
が“０”の場合、ＰＭＯＳトランジスタＱＰがオンで、
データ線ＤＱは、対応するＩ／Ｏ端子側のデータ線ＤＬ
に接続される。ラッチデータが“１”の箇所では、ＰＭ
ＯＳトランジスタＱＰがオフ、ＮＭＯＳトランジスタＱ
Ｎがオンになり、Ｉ／Ｏ端子側データ線ＤＬが一つずれ
たデータ線ＤＱに接続される。ラッチ回路１５は、図１
０に示すように、クロックＣＫ，／ＣＫによりデータシ
フトできるシフトレジスタを構成している。
【００２７】またこの実施の形態の場合、データ線ＤＬ
のデータとラッチ回路１５のラッチデータとを選択し
て、Ｉ／Ｏ端子に読み出すことを可能とするために、選
択ゲート回路３２が設けられている。選択ゲート回路３
２は例えば図示のように、ＯＲ・ＡＮＤゲートにより構
成される。選択信号ＬＰＤｐが“Ｌ”のときは、選択ゲ
ート回路３２は、データ線ＤＬのデータをＩ／Ｏ端子に
出力する。テスト時は選択信号ＬＰＤｐを“Ｈ”にす
る。これにより、選択ゲート回路３２はラッチ回路１５
のラッチデータを出力する。この実施の形態によると、
専用のテスト端子を設けることなく、Ｉ／Ｏ端子をテス
ト端子として、ラッチ回路１５に保持されたヒューズデ
ータをチェックすることができる。
のデータとラッチ回路１５のラッチデータとを選択し
て、Ｉ／Ｏ端子に読み出すことを可能とするために、選
択ゲート回路３２が設けられている。選択ゲート回路３
２は例えば図示のように、ＯＲ・ＡＮＤゲートにより構
成される。選択信号ＬＰＤｐが“Ｌ”のときは、選択ゲ
ート回路３２は、データ線ＤＬのデータをＩ／Ｏ端子に
出力する。テスト時は選択信号ＬＰＤｐを“Ｈ”にす
る。これにより、選択ゲート回路３２はラッチ回路１５
のラッチデータを出力する。この実施の形態によると、
専用のテスト端子を設けることなく、Ｉ／Ｏ端子をテス
ト端子として、ラッチ回路１５に保持されたヒューズデ
ータをチェックすることができる。
【００２８】なおこの発明において、検証しようとする
ヒューズデータは、リダンダンシー用のデータに限ら
ず、回路のタイミング等の調整用データ、チップ情報
等、各種の回路情報を含む。またＤＲＡＭは汎用ＤＲＡ
Ｍに限らず、ロジック混載ＤＲＡＭの場合にもこの発明
を適用できるし、更にＳＲＡＭ，ＥＥＰＲＯＭ等の他の
メモり回路についても同様にこの発明を適用することが
できる。
ヒューズデータは、リダンダンシー用のデータに限ら
ず、回路のタイミング等の調整用データ、チップ情報
等、各種の回路情報を含む。またＤＲＡＭは汎用ＤＲＡ
Ｍに限らず、ロジック混載ＤＲＡＭの場合にもこの発明
を適用できるし、更にＳＲＡＭ，ＥＥＰＲＯＭ等の他の
メモり回路についても同様にこの発明を適用することが
できる。
【００２９】
【発明の効果】以上述べたようにこの発明によれば、ヒ
ューズデータを電源投入と共に保持する第１のラッチ回
路とそのデータが転送されて保持される第２のラッチ回
路を持つ場合に、第２のラッチ回路のヒューズデータを
読み出し可能とすることにより、実際の使用に供される
ヒューズデータを検証することができる。
ューズデータを電源投入と共に保持する第１のラッチ回
路とそのデータが転送されて保持される第２のラッチ回
路を持つ場合に、第２のラッチ回路のヒューズデータを
読み出し可能とすることにより、実際の使用に供される
ヒューズデータを検証することができる。
【図１】この発明の実施の形態によるＤＲＡＭの要部構
成を示す図である。
成を示す図である。
【図２】他の実施の形態によるＤＲＡＭの要部構成を示
す図である。
す図である。
【図３】他の実施の形態によるＤＲＡＭの要部構成を示
す図である。
す図である。
【図４】同実施の形態におけるマルチプレクサの構成を
示す図である。
示す図である。
【図５】他の実施の形態によるＤＲＡＭの要部構成を示
す図である。
す図である。
【図６】同実施の形態におけるマルチプレクサの構成を
示す図である。
示す図である。
【図７】第１のラッチ回路のデータをデコードして第２
のラッチ回路に転送する場合の構成を示す図である。
のラッチ回路に転送する場合の構成を示す図である。
【図８】第２のラッチ回路がシフトリダンダンシー用の
場合の具体構成を示す図である。
場合の具体構成を示す図である。
【図９】シフトスイッチ回路の構成を示す図である。
【図１０】ラッチ回路の具体構成を示す図である。
【図１１】従来のヒューズデータ読み出し法を示す図で
ある。
ある。
１１…ＤＲＡＭセルアレイ、１２…データ線センスアン
プ、１３…ヒューズ回路、１４…第１のラッチ回路、１
５…第２のラッチ回路、１６…読み出し回路、１７…選
択ゲート回路、１８…マルチプレクサ。
プ、１３…ヒューズ回路、１４…第１のラッチ回路、１
５…第２のラッチ回路、１６…読み出し回路、１７…選
択ゲート回路、１８…マルチプレクサ。
Claims (7)
- 【請求項１】 メモリ回路と、 回路情報を記憶するためのヒューズ回路と、 このヒューズ回路に書き込まれたヒューズデータが電源
投入時に読み出されて保持される第１のラッチ回路と、 この第１のラッチ回路に保持されたヒューズデータが転
送されて保持される第２のラッチ回路と、 この第２のラッチ回路に保持されたヒューズデータを読
み出すヒューズデータ読み出し回路とを有することを特
徴とする半導体メモリ集積回路。 - 【請求項２】 前記第２のラッチ回路のヒューズデータ
を出力するためのテスト用端子を有することを特徴とす
る請求項１記載の半導体メモリ集積回路。 - 【請求項３】 前記第２のラッチ回路のヒューズデータ
の一部を選択してテスト用端子に出力するための選択ゲ
ート回路を有することを特徴とする請求項１記載の半導
体メモリ集積回路。 - 【請求項４】 前記メモリ回路の読み出しデータと前記
第２のラッチ回路のヒューズデータとを選択してテスト
用端子に出力する選択回路を有することを特徴とする請
求項１記載の半導体メモリ集積回路。 - 【請求項５】 前記メモリ回路の読み出しデータを出力
するデータ端子に、前記メモリ回路の読み出しデータと
前記第２のラッチ回路のヒューズデータを選択して出力
する選択回路を有することを特徴とする請求項１記載の
半導体メモリ集積回路。 - 【請求項６】 前記ヒューズ回路は、前記メモリ回路の
不良救済を行うためのリダンダンシー用データが書き込
まれることを特徴とする請求項１記載の半導体メモリ集
積回路。 - 【請求項７】 前記メモリ回路は、不良カラムを置換す
るための冗長カラムとこれに対応する予備データ線を有
し、 不良カラムがアクセスされたときに前記メモリ回路の複
数のデータ線のうち不良カラムのデータ線を起点として
それより一方側のデータ線を一つずつシフトしてデータ
入出力端子に接続させるための、前記第２のラッチ回路
により制御されるデータ線シフト回路を有し、且つ前記
第２のラッチ回路のデータと前記メモリ回路の読み出し
データを切り換えてデータ入出力端子に出力するための
選択回路を有することを特徴とする請求項６記載の半導
体メモリ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000174340A JP3814464B2 (ja) | 2000-06-09 | 2000-06-09 | 半導体メモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000174340A JP3814464B2 (ja) | 2000-06-09 | 2000-06-09 | 半導体メモリ集積回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2001351395A true JP2001351395A (ja) | 2001-12-21 |
| JP3814464B2 JP3814464B2 (ja) | 2006-08-30 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000174340A Expired - Fee Related JP3814464B2 (ja) | 2000-06-09 | 2000-06-09 | 半導体メモリ集積回路 |
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| JP (1) | JP3814464B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1128269A2 (en) * | 2000-02-25 | 2001-08-29 | Infineon Technologies North America Corp. | Method for addressing electrical fuses |
| JP2002117694A (ja) * | 2000-10-04 | 2002-04-19 | Toshiba Corp | 半導体集積回路装置およびその検査方法 |
| JP2004288347A (ja) * | 2003-03-03 | 2004-10-14 | Renesas Technology Corp | 連想メモリ |
| US7016247B2 (en) | 2004-01-07 | 2006-03-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory apparatus |
| JP2007165971A (ja) * | 2005-12-09 | 2007-06-28 | Sony Corp | シリアル受信回路、シリアルデータ送受信回路並びに半導体記憶装置 |
| JP2007188620A (ja) * | 2006-11-06 | 2007-07-26 | Epson Toyocom Corp | 記憶回路の検査方法 |
| US7688640B2 (en) | 2007-04-04 | 2010-03-30 | Samsung Electronics Co., Ltd. | Flash memory device and method for driving the same |
| JP2010262715A (ja) * | 2009-05-11 | 2010-11-18 | Renesas Electronics Corp | メモリ検査システム及びメモリ検査方法 |
| JP2012242287A (ja) * | 2011-05-20 | 2012-12-10 | Nec Corp | 試験可能な不揮発論理ゲート |
| US8345501B2 (en) | 2011-01-25 | 2013-01-01 | Samsung Electronics Co., Ltd. | Semiconductor memory device correcting fuse data and method of operating the same |
| US9035670B2 (en) | 2011-06-29 | 2015-05-19 | Samsung Electronics Co., Ltd. | Semiconductor module, test system and method employing the same |
-
2000
- 2000-06-09 JP JP2000174340A patent/JP3814464B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8345501B2 (en) | 2011-01-25 | 2013-01-01 | Samsung Electronics Co., Ltd. | Semiconductor memory device correcting fuse data and method of operating the same |
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| US9035670B2 (en) | 2011-06-29 | 2015-05-19 | Samsung Electronics Co., Ltd. | Semiconductor module, test system and method employing the same |
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