JP2012242287A - 試験可能な不揮発論理ゲート - Google Patents
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Abstract
【解決手段】本不揮発論理ゲートは、抵抗値が記憶される不揮発性抵抗素子を有する不揮発メモリ回路と、テストデータ入力信号を受け取るテストデータ入力端子、テストイネーブル信号を受け取るテストイネーブル信号端子、トランジスタからなるネットワーク回路、及び抵抗値に基づいてネットワーク回路に流れる電流差に応じた結果を出力するセンス回路、を有する演算回路と、を備え、テストイネーブル信号により選択されるテストモードにおいて、テストデータ入力端子はセンス回路の入力端子と電気的に接続し、テストデータ入力信号をセンス回路に供給できること、を特徴とする。
【選択図】図4
Description
(第1実施形態)
本発明の第2実施形態について説明する。図8は、本発明の第2の実施形態に係る試験可能な不揮発論理ゲート1の回路図である。本実施形態は、図4に示した第1実施形態と比較し、NMOSトランジスタN11とN12から構成されるライトイネーブル信号端子を含む書込み回路30を追加的に備えている点で異なっている。即ち、本実施形態では、不揮発性抵抗素子R1、R2へテストデータを書き込める手段を備えている点で、図4とは相違している。この点以外は第1実施形態と同様であるため、ここでは詳細な説明を省略する。
次に、本発明の第3実施形態について説明する。図10は、第3実施形態における試験可能な不揮発論理ゲート1の回路図である。本実施形態における試験可能な不揮発論理ゲート1は、演算回路10と、不揮発メモリ回路20と、シフト回路40とから構成される。本実施形態では、第1実施形態の不揮発論理ゲート1に対して、シフト回路40が追加されている。この点以外は第1実施形態と同様であるため、構成及び動作については、ここでは詳細な説明を省略する。
2 スキャンチェーン
10 演算回路
11 NMOS論理回路
12 ロースルーラッチ回路
13 ハイスルーラッチ回路
14 テスト回路
20 不揮発メモリ回路
21 貫通電流制御回路
30 書込み回路
40 シフト回路
50 組み合わせ回路
Claims (10)
- 抵抗値が記憶される不揮発性抵抗素子を有する不揮発メモリ回路と、
テストデータ入力信号を受け取るテストデータ入力端子、テストイネーブル信号を受け取るテストイネーブル信号端子、トランジスタからなるネットワーク回路、及び前記抵抗値に基づいて前記ネットワーク回路に流れる電流差に応じた結果を出力するセンス回路、を有する演算回路と、を備え、
テストイネーブル信号により選択されるテストモードにおいて、前記テストデータ入力端子は前記センス回路の入力端子と電気的に接続し、前記テストデータ入力信号をセンス回路に供給できることを特徴とする不揮発論理ゲート。 - 前記不揮発論理ゲートにおいて、前記演算回路は更にクロック信号を受け取るクロック信号端子を備え、
前記テストモードであり、かつ、前記クロック信号がハイ又はロウのどちらか一方の期間のみ、前記テストデータ入力端子は前記センス回路の入力端子と電気的に接続し、前記テストデータ入力信号を前記センス回路に供給できることを特徴とする請求項1に記載の不揮発論理ゲート。 - 前記不揮発論理ゲートにおいて、前記演算回路は更にセンス回路の出力結果をラッチするラッチ回路を備えることを特徴とする請求項1又は2に記載の不揮発論理ゲート。
- 前記不揮発論理ゲートは、更にライトイネーブル信号を受け取るライトイネーブル信号端子を含む、前記不揮発性抵抗素子の抵抗値を書き換え可能な書込み回路を備え、
前記ラッチ回路がラッチした前記出力結果を前記書込み回路へ入力し、前記不揮発性抵抗素子のための書き込みデータとして用いることを特徴とする請求項3に記載の不揮発論理ゲート。 - 前記不揮発論理ゲートは、更に前記演算回路と前記不揮発メモリ回路の間に電気的に接続されたシフト回路を備え、
前記シフト回路はシフト制御信号に基づいてリダンダンシ出力を制御するシフト制御端子を有し、
前記シフト制御端子に供給される前記シフト制御信号が非アクティブの場合には、前記演算回路からのセンス電流は前記不揮発メモリ回路に流れ、前記シフト制御信号がアクティブの場合には、前記演算回路からのセンス電流は前記リダンダンシ出力として出力されることを特徴とする請求項1乃至4の何れか一項に記載の不揮発論理ゲート。 - 請求項5に記載の不揮発論理ゲートを複数備えるシフトリダンダンシにおいて、
前記シフトリダンダンシにおける前記不揮発論理ゲートは冗長な不揮発メモリ回路を有し、
不良と判定された不揮発メモリ回路より後段のシフト回路における前記シフト制御信号がアクティブになることにより、前段のシフト回路のリダンダンシ出力が後段のシフト回路のリダンダンシ入力として入力され、各演算回路からのセンス電流は、前記不良と判定された不揮発メモリ回路を回避して、不揮発メモリ回路および冗長な不揮発メモリ回路に流れることを特徴とする不揮発論理ゲートからなるシフトリダンダンシ。 - 請求項1乃至5の何れか一項に記載の不揮発論理ゲートを複数有するシフトレジスタと、該シフトレジスタと電気的に接続する少なくとも一以上の組み合わせ回路と、を備え、
前記テストイネーブル信号より選択されるテストモードにおいて、前記テストデータ入力信号を前記シフトレジスタにシフトイン又はシフトアウトすることを特徴とするスキャンチェーン。 - 前記スキャンチェーンは更にライトイネーブル信号線を備え、
前記シフトレジスタへの前記テストデータ入力信号が前記ライトイネーブル信号線に流れることで不揮発性抵抗素子への書き込みデータとなることを特徴とする請求項7に記載のスキャンチェーン。 - 前記シフトレジスタの一部がフリップフロップであることを特徴とする請求項8に記載のスキャンチェーン。
- 前記フリップフロップから供給されるテストデータ入力信号を用いて、スキャンチェーン内又はその近傍にある前記不揮発性抵抗素子にデータを書き込むことを特徴とする請求項9に記載のスキャンチェーン。
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