KR20190060988A - 반도체 회로, 반도체 회로의 제어 방법, 및 전자 기기 - Google Patents

반도체 회로, 반도체 회로의 제어 방법, 및 전자 기기 Download PDF

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KR20190060988A
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Abstract

본 개시의 반도체 회로는, 각각이 플립플롭 및 불휘발성의 기억 소자를 포함하는 복수의 논리 회로부를 갖고, 제1 기간에 있어서, 복수의 논리 회로부에 있어서의 기억 소자가 복수의 논리 회로부에 있어서의 전압 상태를 각각 기억하는 스토어 동작과, 복수의 논리 회로부에 있어서의 플립플롭이 시프트 레지스터로서 동작하는 시프트 동작을 행하는 순서 회로부와, 제1 기간에 있어서, 시프트 동작에 의해 시프트 레지스터로부터 출력된 제1 데이터 또는 제1 데이터에 대응하는 제2 데이터를 기억하는 제1 메모리를 구비한다.

Description

반도체 회로, 반도체 회로의 제어 방법, 및 전자 기기
본 개시는, 불휘발성의 기억 소자를 갖는 반도체 회로, 그와 같은 반도체 회로의 제어 방법, 및 그와 같은 반도체 회로를 구비한 전자 기기에 관한 것이다.
전자 기기는, 생태학의 관점에서 소비 전력이 낮을 것이 요망되고 있다. 반도체 회로에서는, 예를 들어 일부의 회로에 대한 전원 공급을 선택적으로 정지함으로써 소비 전력의 저감을 도모하는, 소위 파워 게이팅이라는 기술이 종종 사용된다. 이와 같이 전원 공급이 정지된 회로에서는, 전원 공급이 재개된 후에, 바로, 전원 공급이 정지되기 전의 동작 상태로 복귀할 것이 요망된다. 그와 같은 단시간에 복귀 동작을 실현하는 방법의 하나로, 회로에 불휘발성의 기억 소자를 내장한 방법이 있다(예를 들어 특허문헌 1 등).
일본 특허공개 제2012-242287호 공보
그런데, 불휘발성의 기억 소자는, 다년간에 걸쳐 재기입을 계속함으로써, 소위 경년열화가 발생할 우려가 있다. 그래서, 이러한 경년열화가 발생한 경우에도, 회로 동작에 대한 영향을 억제할 수 있을 것이 요망된다.
불휘발성의 기억 소자에 경년열화가 발생한 경우에도, 회로 동작에 대한 영향을 억제할 수 있는 반도체 회로, 반도체 회로의 제어 방법, 및 전자 기기를 제공하는 것이 바람직하다.
본 개시의 일 실시 형태에 따른 반도체 회로는, 순서 회로부와, 제1 메모리를 구비하고 있다. 순서 회로부는, 각각이 플립플롭 및 불휘발성의 기억 소자를 포함하는 복수의 논리 회로부를 갖고, 제1 기간에 있어서, 복수의 논리 회로부에 있어서의 기억 소자가 복수의 논리 회로부에 있어서의 전압 상태를 각각 기억하는 스토어 동작과, 복수의 논리 회로부에 있어서의 플립플롭이 시프트 레지스터로서 동작하는 시프트 동작을 행하는 것이다. 제1 메모리는, 제1 기간에 있어서, 시프트 동작에 의해 시프트 레지스터로부터 출력된 제1 데이터 또는 제1 데이터에 대응하는 제2 데이터를 기억하는 것이다. 제1 메모리는, 제1 기간에 있어서, 시프트 동작에 의해 시프트 레지스터로부터 출력된 제1 데이터 또는 제1 데이터에 대응하는 제2 데이터를 기억하는 것이다.
본 개시의 일 실시 형태에 따른 반도체 회로의 제어 방법은, 제1 기간에 있어서, 각각이 플립플롭 및 불휘발성의 기억 소자를 포함하는 복수의 논리 회로부를 갖는 순서 회로부에, 복수의 논리 회로부에 있어서의 기억 소자가 복수의 논리 회로부에 있어서의 전압 상태를 각각 기억하는 스토어 동작과, 복수의 논리 회로부에 있어서의 플립플롭이 시프트 레지스터로서 동작하는 시프트 동작을 행하게 하고, 제1 기간에 있어서, 시프트 동작에 의해 시프트 레지스터로부터 출력된 제1 데이터 또는 제1 데이터에 대응하는 제2 데이터를 제1 메모리에 기억시키는 것이다.
본 개시의 일 실시 형태에 따른 전자 기기는, 반도체 회로와, 반도체 회로에 전원 전압을 공급하는 배터리를 구비한 것이다. 반도체 회로는, 순서 회로부와, 제1 메모리를 갖고 있다. 순서 회로부는, 각각이 플립플롭 및 불휘발성의 기억 소자를 포함하는 복수의 논리 회로부를 갖고, 제1 기간에 있어서, 복수의 논리 회로부에 있어서의 기억 소자가 복수의 논리 회로부에 있어서의 전압 상태를 각각 기억하는 스토어 동작과, 복수의 논리 회로부에 있어서의 플립플롭이 시프트 레지스터로서 동작하는 시프트 동작을 행하는 것이다. 제1 메모리는, 제1 기간에 있어서, 시프트 동작에 의해 시프트 레지스터로부터 출력된 제1 데이터 또는 제1 데이터에 대응하는 제2 데이터를 기억하는 것이다. 제1 메모리는, 제1 기간에 있어서, 시프트 동작에 의해 시프트 레지스터로부터 출력된 제1 데이터 또는 제1 데이터에 대응하는 제2 데이터를 기억하는 것이다.
본 개시의 일 실시 형태에 따른 반도체 회로, 반도체 회로의 제어 방법, 및 전자 기기에서는, 제1 기간에 있어서, 순서 회로부에 있어서, 스토어 동작과, 시프트 동작이 행해진다. 스토어 동작에서는, 복수의 논리 회로부에 있어서의 기억 소자에 의해, 복수의 논리 회로부에 있어서의 전압 상태가 각각 기억된다. 시프트 동작에서는, 복수의 논리 회로부에 있어서의 플립플롭이 시프트 레지스터로서 동작한다. 그리고, 이 시프트 동작에 의해 시프트 레지스터로부터 출력된 제1 데이터 또는 제1 데이터에 대응하는 제2 데이터가, 제1 메모리에 기억된다.
본 개시의 일 실시 형태에 따른 반도체 회로, 반도체 회로의 제어 방법, 및 전자 기기에 의하면, 각 논리 회로부에 불휘발성의 기억 소자를 마련함과 함께, 시프트 동작에 의해 시프트 레지스터로부터 출력된 제1 데이터 또는 제2 데이터를 제1 메모리에 기억하도록 하였으므로, 불휘발성의 기억 소자에 경년열화가 발생한 경우에도, 회로 동작에 대한 영향을 억제할 수 있다. 또한, 여기에 기재된 효과는 반드시 한정되는 것이 아니라, 본 개시 중에 기재된 어느 효과가 있어도 된다.
도 1은, 본 개시의 일 실시 형태에 따른 반도체 회로의 일 구성예를 나타내는 블록도이다.
도 2는, 도 1에 도시한 순서 회로부의 일 구성예를 나타내는 회로도이다.
도 3은, 도 2에 도시한 플립플롭 및 기억부의 일 구성예를 나타내는 회로도이다.
도 4는, 도 1에 도시한 반도체 회로의 통상 동작의 일례를 나타내는 설명도이다.
도 5는, 도 1에 도시한 반도체 회로의 슬립 동작의 일례를 나타내는 설명도이다.
도 6은, 도 1에 도시한 반도체 회로의 스캔 테스트 동작의 일례를 나타내는 설명도이다.
도 7은, 슬립 동작에 있어서의 전처리 동작의 일례를 나타내는 흐름도이다.
도 8a는, 도 3에 도시한 기억부에 있어서의 스토어 동작의 일례를 나타내는 설명도이다.
도 8b는, 도 3에 도시한 기억부에 있어서의 스토어 동작의 일례를 나타내는 다른 설명도이다.
도 9는, 슬립 동작에 있어서의 후처리 동작의 일례를 나타내는 흐름도이다.
도 10은, 도 3에 도시한 기억부에 있어서의 리스토어 동작의 일례를 나타내는 설명도이다.
도 11은, 변형예에 따른 반도체 회로의 일 구성예를 나타내는 블록도이다.
도 12는, 다른 변형예에 따른 반도체 회로의 일 구성예를 나타내는 블록도이다.
도 13은, 다른 변형예에 따른 반도체 회로의 일 구성예를 나타내는 블록도이다.
도 14는, 다른 변형예에 따른 반도체 회로의 일 구성예를 나타내는 블록도이다.
도 15는, 도 14에 도시한 반도체 회로의 전처리 동작의 일례를 나타내는 흐름도이다.
도 16은, 도 14에 도시한 반도체 회로의 후처리 동작의 일례를 나타내는 흐름도이다.
도 17은, 다른 변형예에 따른 반도체 회로의 후처리 동작의 일례를 나타내는 흐름도이다.
도 18은, 다른 변형예에 따른 반도체 회로의 전처리 동작의 일례를 나타내는 흐름도이다.
도 19는, 다른 변형예에 따른 반도체 회로에 있어서의 순서 회로부의 일 구성예를 나타내는 회로도이다.
도 20은, 실시 형태를 적용한 스마트폰의 외관 구성을 나타내는 사시도이다.
이하, 본 개시의 실시 형태에 대하여, 도면을 참조하여 상세히 설명한다. 또한, 설명은 이하의 순서로 행한다.
1. 실시 형태
2. 적용예
<1. 실시 형태>
[구성예]
도 1은, 일 실시 형태에 따른 반도체 회로(반도체 회로(1))의 일 구성예를 나타내는 것이다. 반도체 회로(1)는, 소위 스캔 테스트를 행함으로써, 평가의 용이화를 도모할 수 있도록 구성된 것이다. 또한, 본 개시의 실시 형태에 따른 반도체 회로의 제어 방법은, 본 실시 형태에 의해 구현화되므로, 함께 설명한다.
반도체 회로(1)는, 전원 트랜지스터(51)와, N개의 조합 회로부(10)(조합 회로부[10(1) 내지 10(N)])와, (N-1)개의 순서 회로부(20)(순서 회로부[20(1) 내지 20(N-1)])와, 선택부(52, 53)와, 검사부(54)와, 메모리(55)와, 제어부(56)를 구비하고 있다.
전원 트랜지스터(51)는, 이 예에서는, P형의 MOS(Metal Oxide Semiconductor) 트랜지스터이며, 게이트에는 제어 신호가 공급되고, 소스에는 전원 전압 VDD가 공급되며, 드레인은, N개의 조합 회로부(10), (N-1)개의 순서 회로부(20), 선택부(52, 53), 및 검사부(54)에 접속되어 있다.
이 구성에 의해, 반도체 회로(1)에서는, 슬립 동작을 실현할 수 있도록 되어 있다. 즉, 슬립 동작에서는, 전원 트랜지스터(51)를 오프 상태로 하여, N개의 조합 회로부(10), (N-1)개의 순서 회로부(20), 선택부(52, 53), 및 검사부(54)에 대한 전원 공급을 정지한다. 또한, 통상 동작에서는, 전원 트랜지스터(51)를 온 상태로 하여, 이들 회로에 전원 전압 VDD를 공급한다. 반도체 회로(1)에서는, 이와 같은 소위 파워 게이팅에 의해, 소비 전력을 저감할 수 있도록 되어 있다.
조합 회로부(10)는, 그때에 입력되어 있는 신호만으로 출력 신호가 일의적으로 정해지는, 소위 조합 회로에 의해 구성되는 것이다. 이 예에서는, 조합 회로부(10)는, 공급된 복수의 신호에 기초하여 복수의 신호를 생성한다. 구체적으로는, 예를 들어 조합 회로부[10(1)]는, 반도체 회로(1)의 외부로부터 공급된 복수의 신호에 기초하여 M개의 신호 DI(1) 내지 DI(M)을 생성하여, 그 신호 DI(1) 내지 DI(M)을 순서 회로부[20(1)]에 공급한다. 또한, 조합 회로부[10(2)]는, 순서 회로부[20(1)]로부터 공급된 M개의 신호 DO(1) 내지 DO(M)에 기초하여 복수의 신호를 생성하고, 생성된 복수의 신호를 순서 회로부[20(2)]에 공급한다. 조합 회로부[10(3) 내지 10(N-1)]에 대해서도 마찬가지이다. 그리고, 조합 회로부[10(N)]는, 순서 회로부[20(N-1)]로부터 공급된 복수의 신호에 기초하여 복수의 신호를 생성하고, 생성된 복수의 신호를 반도체 회로(1)의 외부에 공급하도록 되어 있다. 이와 같이, 반도체 회로(1)에서는, 조합 회로부[10(1) 내지 10(N)]와, 순서 회로부[20(1) 내지 20(N-1)]가, 교대로 배치되어 있다.
순서 회로부(20)는, 그때에 입력되어 있는 신호뿐만 아니라, 이전에 입력된 신호에도 기초하여 출력 신호를 생성하는, 소위 순서 회로에 의해 구성되는 것이다. 이 순서 회로부(20)는, 스캔 인에이블 신호 SE에 따라서 상이한 동작을 행하도록 되어 있다.
구체적으로는, 후술하는 바와 같이, 순서 회로부(20)는, 스캔 인에이블 신호 SE가 "0"(비 액티브)인 경우에는, 전단의 조합 회로부(10)로부터 공급된 복수의 신호 및 클럭 신호 CLK에 기초하여 복수의 신호를 생성하고, 생성된 복수의 신호를, 후단의 조합 회로부(10)에 공급한다. 구체적으로는, 예를 들어 순서 회로부[20(1)]는, 전단의 조합 회로부[10(1)]로부터 공급된 복수의 신호 DI(1) 내지 DI(M) 및 클럭 신호 CLK에 기초하여 복수의 신호 DO(1) 내지 DO(M)를 생성하고, 그 복수의 신호 DO(1) 내지 DO(M)을, 후단의 조합 회로부[10(2)]에 공급한다. 순서 회로부[20(2)]는, 전단의 조합 회로부[10(2)]로부터 공급된 복수의 신호 및 클럭 신호 CLK에 기초하여 복수의 신호를 생성하고, 생성된 복수의 신호를, 후단의 조합 회로부[10(3)]에 공급한다. 순서 회로부[20(3) 내지 20(N-2)]에 대해서도 마찬가지이다. 그리고, 순서 회로부[20(N-1)]는, 전단의 조합 회로부[10(N-1)]로부터 공급된 복수의 신호 및 클럭 신호 CLK에 기초하여 복수의 신호를 생성하고, 생성된 복수의 신호를, 후단의 조합 회로부[10(N)]에 공급하도록 되어 있다.
또한, 순서 회로부(20)는, 스캔 인에이블 신호 SE가 "1"(액티브)인 경우에는, 스캔 시프트 동작을 행한다. 구체적으로는, 예를 들어 순서 회로부[20(1)]는, 선택부(52)로부터 공급된 신호 S(1)을 수취함과 함께, 시프트 레지스터로서 동작함으로써 신호 S(2)를 생성하고, 그 신호 S(2)를 후단의 순서 회로부[20(2)]에 공급한다. 순서 회로부[20(2)]는, 이 신호 S(2)를 수취함과 함께, 시프트 레지스터로서 동작함으로써 신호 S(3)을 생성하고, 그 신호 S(3)을 후단의 순서 회로부[20(3)]에 공급한다. 순서 회로부[20(3) 내지 20(N-2)]에 대해서도 마찬가지이다. 그리고, 순서 회로부[20(N-1)]는, 순서 회로부[20(N-2)]로부터 공급된 신호 S(N-1)을 수취함과 함께, 시프트 레지스터로서 동작함으로써 신호 S(N)을 생성하고, 그 신호 S(N)을 선택부(53)에 공급하도록 되어 있다.
도 2는, 순서 회로부[20(1)]의 일 구성예를 나타내는 것이다. 또한, 순서 회로부[20(2) 내지 20(N-1)]에 대해서도 마찬가지이다. 순서 회로부[20(1)]는, M개의 셀렉터(21)(셀렉터[21(1) 내지 21(M)])와, M개의 플립플롭(22)(플립플롭[22(1) 내지 22(M)])과, M개의 기억부(23)(기억부[23(1) 내지 23(M)])를 갖고 있다. M개의 셀렉터(21), M개의 플립플롭(22) 및 M개의 기억부(23)는, M개의 신호 DI(1) 내지 DI(M)에 대응하여 마련되어 있다.
셀렉터(21)는, 스캔 인에이블 신호 SE에 기초하여, 제1 입력 단자에 입력된 신호 및 제2 입력 단자에 입력된 신호 중 한쪽을 선택하여, 그 선택된 신호를 출력하는 것이다. 구체적으로는, 예를 들어 셀렉터[21(1)]는, 스캔 인에이블 신호 SE가 "0"(비 액티브)인 경우에는, 신호 DI(1)을 선택하여 신호 D(1)로서 출력하고, 스캔 인에이블 신호 SE가 "1"(액티브)인 경우에는, 신호 S(1)을 선택하여 신호 D(1)로서 출력한다. 셀렉터[21(2)]는, 스캔 인에이블 신호 SE가 "0"(비 액티브)인 경우에는, 신호 DI(2)를 선택하여 신호 D(2)로서 출력하고, 스캔 인에이블 신호 SE가 "1"(액티브)인 경우에는, 신호 DO(1)을 선택하여 신호 D(2)로서 출력한다. 셀렉터[21(3) 내지 21(M-1)]에 대해서도 마찬가지이다. 그리고, 셀렉터[21(M)]는, 스캔 인에이블 신호 SE가 "0"(비 액티브)인 경우에는, 신호 DI(M)을 선택하여 신호 D(M)로서 출력하고, 스캔 인에이블 신호 SE가 "1"(액티브)인 경우에는, 신호 DO(M-1)을 선택하여 신호 D(M)로서 출력하도록 되어 있다.
플립플롭(22)은, D형 플립플롭이며, 클럭 신호 CLK의 상승 에지에 기초하여, 데이터 입력 단자 D에 입력된 신호를 샘플링하여, 그 샘플링 결과를 데이터 출력 단자 Q로부터 출력하는 것이다. 구체적으로는, 플립플롭[22(1)]은, 클럭 신호 CLK의 상승 에지에 기초하여, 셀렉터[21(1)]의 출력 신호 D(1)을 샘플링하고, 그 샘플링 결과를 신호 DO(1)로서 출력한다. 플립플롭[22(2)]은, 클럭 신호 CLK의 상승 에지에 기초하여, 셀렉터[21(2)]의 출력 신호 D(2)를 샘플링하고, 그 샘플링 결과를 신호 DO(2)로서 출력한다. 플립플롭[22(3) 내지 22(M-1)]에 대해서도 마찬가지이다. 그리고, 플립플롭[22(M)]은, 클럭 신호 CLK의 상승 에지에 기초하여, 셀렉터[21(M)]의 출력 신호 D(M)을 샘플링하고, 그 샘플링 결과를 신호 DO(M)으로서 출력함과 함께, 신호 S(2)로서 출력하도록 되어 있다.
기억부(23)는, 불휘발성의 기억부이며, 신호 SR, CTRL에 기초하여, 대응하는 플립플롭(22)의 전압 상태를 기억하는 것이다. 구체적으로는, 기억부[23(1)]는, 신호 SR, CTRL에 기초하여, 플립플롭[22(1)]의 전압 상태를 기억하고(스토어 동작), 또는 기억하고 있는 정보에 기초하여 플립플롭(22)의 전압 상태를 설정(리스토어 동작)하도록 되어 있다. 기억부[23(2) 내지 23(M)]에 대해서도 마찬가지이다.
도 3은, 플립플롭[22(1)] 및 기억부[23(1)]의 일 구성예를 나타내는 것이다. 또한, 플립플롭[22(2) 내지 22(M)] 및 기억부[23(2) 내지 23(M)]에 대해서도 마찬가지이다. 플립플롭[22(1)]은, 인버터(24, 25)와, 마스터 래치(30)와, 슬레이브 래치(40)를 갖고 있다. 기억부[23(1)]는, 트랜지스터(46, 47)와, 기억 소자(48, 49)를 갖고 있다.
인버터(24)는, 클럭 신호 CLK를 반전함으로써 클럭 신호 CB를 생성하는 것이다. 인버터(25)는, 클럭 신호 CB를 반전함으로써 클럭 신호 C를 생성하는 것이다.
마스터 래치(30)는, 인버터(31)와, 트랜스미션 게이트(32)와, 인버터(33, 34)와, 트랜스미션 게이트(35)를 갖고 있다. 인버터(31)의 입력 단자는 플립플롭[22(1)]의 데이터 입력 단자 D에 접속됨과 함께 신호 D(1)이 공급되고, 출력 단자는 트랜스미션 게이트(32)의 일단부에 접속되어 있다. 트랜스미션 게이트(32)의 일단부는 인버터(31)의 출력 단자에 접속되고, 타단부는 노드 N31에 접속되어 있다. 이 트랜스미션 게이트(32)는, 클럭 신호 C가 저레벨일 때 일단부와 타단부의 사이를 온 상태로 하고, 클럭 신호 C가 고레벨일 때 일단부와 타단부의 사이를 오프 상태로 하는 것이다. 인버터(33)의 입력 단자는 노드 N31에 접속되고, 출력 단자는 노드 N32에 접속되어 있다. 인버터(34)의 입력 단자는 노드 N32에 접속되고, 출력 단자는 트랜스미션 게이트(35)의 일단부에 접속되어 있다. 트랜스미션 게이트(35)의 일단부는 인버터(34)의 출력 단자에 접속되고, 타단부는 노드 N31에 접속되어 있다. 이 트랜스미션 게이트(35)는, 클럭 신호 C가 고레벨일 때 일단부와 타단부의 사이를 온 상태로 하고, 클럭 신호 C가 저레벨일 때 일단부와 타단부의 사이를 오프 상태로 하는 것이다.
슬레이브 래치(40)는, 트랜스미션 게이트(41)와, 인버터(42, 43)와, 트랜스미션 게이트(44)와, 인버터(45)를 갖고 있다. 트랜스미션 게이트(41)의 일단부는 노드 N32에 접속되고, 타단부는 노드 N41에 접속되어 있다. 이 트랜스미션 게이트(41)는, 클럭 신호 C가 고레벨일 때 일단부와 타단부의 사이를 온 상태로 하고, 클럭 신호 C가 저레벨일 때 일단부와 타단부의 사이를 오프 상태로 하는 것이다. 인버터(42)의 입력 단자는 노드 N41에 접속되고, 출력 단자는 노드 N42에 접속되어 있다. 인버터(43)의 입력 단자는 노드 N42에 접속되고, 출력 단자는 트랜스미션 게이트(44)의 일단부에 접속되어 있다. 트랜스미션 게이트(44)의 일단부는 인버터(43)의 출력 단자에 접속되고, 타단부는 노드 N41에 접속되어 있다. 이 트랜스미션 게이트(44)는, 클럭 신호 C가 저레벨일 때 일단부와 타단부의 사이를 온 상태로 하고, 클럭 신호 C가 고레벨일 때 일단부와 타단부의 사이를 오프 상태로 하는 것이다. 인버터(45)의 입력 단자는 노드 N42에 접속되고, 출력 단자는 플립플롭[22(1)]의 데이터 출력 단자 Q에 접속되며, 인버터(45)는 신호 DO(1)을 출력하는 것이다.
트랜지스터(46, 47)는, 이 예에서는 N형의 MOS 트랜지스터이다. 트랜지스터(46)의 드레인은 노드 N41에 접속되고, 게이트에는 신호 SR이 공급되며, 소스는 기억 소자(48)의 일단부에 접속되어 있다. 트랜지스터(47)의 드레인은 노드 N42에 접속되고, 게이트에는 신호 SR이 공급되며, 소스는 기억 소자(49)의 일단부에 접속되어 있다.
기억 소자(48, 49)는, 불휘발성의 기억 소자이며, 이 예에서는, 스핀 주입에 의해, 프리층 F(후술)의 자화 방향을 바꿈으로써 정보의 기억을 행하는, 스핀 주입 자화 반전형(STT; Spin Transfer Torque)의 자기 터널 접합(MTJ; Magnetic Tunnel Junction) 소자이다. 기억 소자(48)의 일단부는 트랜지스터(46)의 소스에 접속되고, 타단부에는 신호 CTRL이 공급되어 있다. 기억 소자(49)의 일단부는 트랜지스터(47)의 소스에 접속되고, 타단부에는 신호 CTRL이 공급되어 있다.
이하, 기억 소자(48)를 예로 들어 설명한다. 또한, 기억 소자(49)에 대해서도 마찬가지이다. 기억 소자(48)는, 핀드층(pinned layer) P와, 터널 배리어층 I와, 프리층 F를 갖고 있다. 핀드층 P는, 자화 PJ의 방향이, 예를 들어 막면 수직 방향으로 고정된 강자성체에 의해 구성되는 것이다. 프리층 F는, 자화 FJ의 방향이, 유입되는 스핀 편극 전류에 따라서, 예를 들어 막면 수직 방향에 있어서 변화하는 강자성체에 의해 구성되는 것이다. 터널 배리어층 I는, 핀드층 P와 프리층 F 사이의 자기적 결합을 끊음과 함께, 터널 전류를 흘리도록 기능하는 것이다.
이 구성에 의해, 기억 소자(48)에서는, 예를 들어 전류를 프리층 F로부터 핀드층 P로 흘리면, 핀드층 P의 자화 PJ와 동일한 방향의 모멘트(스핀)를 갖는 편극 전자가 핀드층 P로부터 프리층 F로 주입되고, 프리층 F의 자화 FJ의 방향이 핀드층 P의 자화 PJ의 방향과 동일한 방향(평행 상태)으로 된다. 기억 소자(48)는, 이와 같은 평행 상태로 된 경우에는, 양단 간의 저항값이 낮아진다(저저항 상태 RL).
또한, 예를 들어 전류를 핀드층 P로부터 프리층 F로 흘리면, 전자가 프리층 F로부터 핀드층 P로 주입된다. 그 때, 주입된 전자 중, 핀드층 P의 자화 PJ와 동일한 방향의 모멘트를 갖는 편극 전자는 핀드층 P를 투과하고, 핀드층 P의 자화 PJ와 반대 방향의 모멘트를 갖는 편극 전자는, 핀드층 P에서 반사되고, 프리층 F로 주입된다. 이에 의해, 프리층 F의 자화 FJ의 방향은, 핀드층 P의 자화 PJ의 방향과 반대 방향(반평행 상태)으로 된다. 기억 소자(48)는, 이와 같은 반평행 상태로 된 경우에는, 양단 간의 저항값이 높아진다(고저항 상태 RH).
이와 같이, 기억 소자(48, 49)에서는, 전류를 흘리는 방향에 따라서, 프리층 F의 자화 FJ의 방향이 변화함으로써, 저항 상태가 고저항 상태 RH와 저저항 상태 RL의 사이에서 변화한다. 기억 소자(48, 49)는, 이와 같이 하여 저항 상태를 설정함으로써, 정보를 기억할 수 있도록 되어 있다.
이와 같이, 반도체 회로(1)에서는, 각 플립플롭(22)에 대응하여 기억부(23)를 마련하도록 하였다. 이에 의해, 예를 들어 기억부(23)는, 슬립 동작에 있어서, 전원 공급을 정지하기 직전에 스토어 동작을 행함으로써, 플립플롭(22)의 전압 상태를 기억한다. 그리고, 기억부(23)는, 전원 공급을 재개한 후에 리스토어 동작을 행함으로써, 기억부(23)에 기억된 정보에 기초하여 플립플롭(22)의 전압 상태를 설정한다. 이에 의해, 반도체 회로(1)에서는, 전원 공급을 재개한 후에, 짧은 시간에, 각 플립플롭(22)의 전압 상태를, 전원 공급을 정지하기 전의 전압 상태로 되돌릴 수 있도록 되어 있다.
선택부(52)(도 1)는, 제어부(56)로부터 공급된 제어 신호에 기초하여, 반도체 회로(1)의 외부로부터 공급된 신호 SI 및 검사부(54)로부터 공급된 신호 SA 중 한쪽을 선택하고, 선택된 신호를 신호 S(1)로서 출력하는 것이다.
선택부(53)는, 제어부(56)로부터 공급된 제어 신호에 기초하여, 순서 회로부[20(N-1)]로부터 공급된 신호 S(N)을, 검사부(54)에 신호 SB로서 공급하거나, 혹은, 반도체 회로(1)의 외부에 신호 SO로서 출력하는 것이다.
검사부(54)는, 슬립 동작에 있어서, 전원 공급을 재개하고, 순서 회로부[20(1) 내지 20(N-1)]에 있어서의 각 기억부(23)가 리스토어 동작을 행한 후에, 각 플립플롭(22)에 기억된 정보를 검사하는 것이다. 구체적으로는, 후술하는 바와 같이, 검사부(54)는, 우선, 전원 공급을 정지하기 전에, 각 플립플롭(22)에 기억된 정보를 취득하고, 취득된 정보에 기초하여, ECC(Error Correcting Code) 처리를 행함으로써, 오류 정정 코드 CODE1을 생성한다. 그리고, 검사부(54)는, 그 오류 정정 코드 CODE1을, 메모리(55)에 기억시킨다. 그리고, 검사부(54)는, 전원 공급이 재개하고, 각 기억부(23)가 리스토어 동작을 행한 후에, 다시, 각 플립플롭(22)에 기억된 정보를 취득하고, 취득된 정보에 기초하여 오류 정정 코드 CODE2를 생성한다. 그리고, 검사부(54)는, 이 오류 정정 코드 CODE2와, 메모리(55)에 기억된 오류 정정 코드 CODE1을 비교함으로써, 각 플립플롭(22)에 기억된 정보를 검사한다. 그리고, 검사부(54)는, 오류 정정 코드 CODE2가 오류 정정 코드 CODE1과 일치하지 않는 경우에는, 오류 정정 코드 CODE1에 기초하여, 전원 공급이 정지하기 전에 각 플립플롭(22)에 기억되어 있던 정보를 생성하고, 이 정보를 각 플립플롭(22)에 각각 공급하도록 되어 있다.
메모리(55)는, 이 예에서는, SRAM(Static Random Access Memory)을 사용하여 구성된 것이며, 검사부(54)가 생성한 오류 정정 코드 CODE1을 기억하는 것이다. 메모리(55)는, 이 예에서는, 전원 트랜지스터(51)가 오프 상태로 되었을 때에도 전원 전압 VDD가 공급되도록 구성되어 있다. 또한, 이 예에서는, 메모리(55)를, SRAM을 사용하여 구성하였지만, 이것으로 한정되는 것이 아니라, 이 대신에, DRAM(Dynamic Random Access Memory) 등, 휘발성의 메모리를 사용하여 구성해도 된다. 또한, 불휘발성의 메모리를 사용하여 구성해도 된다.
제어부(56)는, 순서 회로부[20(1) 내지 20(N-1)], 선택부(52, 53), 검사부(54), 메모리(55), 및 전원 트랜지스터(51)의 동작을 제어하는 것이다. 제어부(56)는, 예를 들어 하드웨어에 의해 구성해도 되고, 프로그램을 실행 가능한 프로세서를 사용하여 구성해도 된다.
여기서, 셀렉터(21), 플립플롭(22), 및 기억부(23)는, 본 개시에 있어서의 「논리 회로부」의 일 구체예에 대응한다. 순서 회로부(20)는, 본 개시에 있어서의 「순서 회로부」의 일 구체예에 대응한다. 조합 회로부(10)는, 본 개시에 있어서의 「제1 조합 회로부」 및 「제2 조합 회로부」의 일 구체예에 대응한다. 메모리(55)는, 본 개시에 있어서의 「제1 메모리」의 일 구체예에 대응한다. 오류 정정 코드 CODE1은, 본 개시에 있어서의 「제1 오류 정정 코드」의 일 구체예에 대응한다. 오류 정정 코드 CODE2는, 본 개시에 있어서의 「제2 오류 정정 코드」의 일 구체예에 대응한다.
[동작 및 작용]
계속해서, 본 실시 형태의 반도체 회로(1)의 동작 및 작용에 대하여 설명한다.
(전체 동작 개요)
우선, 도 1을 참조하여, 반도체 회로(1)의 전체 동작 개요를 설명한다. 이하에, 통상 동작 OP1을 행하는 경우, 슬립 동작 OP2를 행하는 경우, 및 반도체 회로(1)를 제조한 후의 검사(스캔 테스트 동작 OP3)를 행하는 경우에 대하여 설명한다.
도 4는, 통상 동작 OP1을 행할 때의 반도체 회로(1)의 동작을 나타내는 것이다. 이 도 4에서는, 통상 동작 OP1에 있어서의 주요한 신호를 굵은 선으로 나타내고 있다. 조합 회로부[10(1)]는, 반도체 회로(1)의 외부로부터 공급된 복수의 신호에 기초하여 M개의 신호 DI(1) 내지 DI(M)을 생성한다. 순서 회로부[20(1)]는, 조합 회로부[10(1)]로부터 공급된 복수의 신호 DI(1) 내지 DI(M) 및 클럭 신호 CLK에 기초하여 복수의 신호 DO(1) 내지 DO(M)을 생성한다. 조합 회로부[10(2)]는, 순서 회로부[20(1)]로부터 공급된 M개의 신호 DO(1) 내지 DO(M)에 기초하여 복수의 신호를 생성한다. 조합 회로부[10(3) 내지 10(N-1)], 및 순서 회로부[20(2) 내지 20(N-2)]에 대해서도 마찬가지이다. 순서 회로부[20(N-1)]는, 조합 회로부[10(N-1]로부터 공급된 복수의 신호 및 클럭 신호 CLK에 기초하여 복수의 신호를 생성한다. 그리고, 조합 회로부[10(N)]는, 순서 회로부[20(N-1)]로부터 공급된 복수의 신호에 기초하여 복수의 신호를 생성하고, 생성된 복수의 신호를 반도체 회로(1)의 외부에 공급한다.
도 5는, 슬립 동작 OP2를 행할 때의 반도체 회로(1)의 동작을 나타내는 것이다. 이 도 5에서는, 슬립 동작 OP2에 있어서의 주요한 신호를 굵은 선으로 나타내고 있다. 슬립 동작 OP2에서는, 반도체 회로(1)는, 전원 공급을 정지하기 전에, 전처리 동작 OP21을 행하고, 그 후에 전원 공급을 정지한다. 그리고, 반도체 회로(1)는, 전원 공급을 재개한 후에, 후처리 동작 OP22를 행한다.
전처리 동작 OP21에서는, 우선, 순서 회로부[20(1) 내지 20(N-1)]는, 스캔 시프트 동작을 행한다. 선택부(53)는, 순서 회로부[20(N-1)]로부터 공급된 신호 S(N)을, 신호 SB로서 검사부(54)에 공급한다. 검사부(54)는, 신호 SB에 기초하여, ECC 처리를 행함으로써, 오류 정정 코드 CODE1을 생성하고, 그 오류 정정 코드 CODE1을, 메모리(55)에 기억시킨다. 또한, 순서 회로부[20(1) 내지 20(N-1)]의 각 기억부(23)는, 스토어 동작을 행함으로써, 대응하는 플립플롭(22)의 전압 상태를 기억한다. 그리고, 전원 트랜지스터(51)가, 제어부(56)로부터의 제어 신호에 기초하여 오프 상태로 된다. 이에 의해, N개의 조합 회로부(10), (N-1)개의 순서 회로부(20), 선택부(52, 53), 및 검사부(54)에 대한 전원 공급이 정지된다.
그리고, 후처리 동작 OP22에서는, 우선, 전원 트랜지스터(51)가, 제어부(56)로부터의 제어 신호에 기초하여 온 상태로 된다. 이에 의해, N개의 조합 회로부(10), (N-1)개의 순서 회로부(20), 선택부(52, 53), 및 검사부(54)에 대한 전원 공급이 재개된다. 그리고, 이 전원 공급의 재개에 수반하여, 순서 회로부[20(1) 내지 20(N-1)]의 각 기억부(23)가 리스토어 동작을 행함으로써, 기억부(23)에 기억된 정보에 기초하여, 대응하는 플립플롭(22)의 전압 상태를 설정한다. 그 후, 순서 회로부[20(1) 내지 20(N-1)]는, 스캔 시프트 동작을 행한다. 선택부(53)는, 순서 회로부[20(N-1)]로부터 공급된 신호 S(N)을, 신호 SB로서 검사부(54)에 공급한다. 검사부(54)는, 신호 SB에 기초하여, ECC 처리를 행함으로써, 오류 정정 코드 CODE2를 생성하고, 이 오류 정정 코드 CODE2와, 메모리(55)에 기억된 오류 정정 코드 CODE1을 비교함으로써, 각 플립플롭(22)에 기억된 정보를 검사한다. 그리고, 검사부(54)는, 오류 정정 코드 CODE2가 오류 정정 코드 CODE1과 일치하지 않는 경우에는, 오류 정정 코드 CODE1에 기초하여, 슬립 동작의 전에 각 플립플롭(22)에 기억되어 있던 정보를 생성하고, 신호 SA로서 출력한다. 선택부(52)는, 검사부(54)로부터 공급된 신호 SA를, 신호 S(1)로서 순서 회로부[20(1)]에 공급한다. 그리고, 순서 회로부[20(1) 내지 20(N-1)]는, 스캔 시프트 동작을 행한다.
도 6은, 스캔 테스트 동작 OP3을 행할 때의 반도체 회로(1)의 동작을 나타내는 것이다. 이 도 6에서는, 스캔 테스트 동작 OP3에 있어서의 주요한 신호를 굵은 선으로 나타내고 있다. 선택부(52)는, 외부(예를 들어 테스터)로부터 공급된 신호 SI를 신호 S(1)로서 순서 회로부[20(1)]에 공급한다. 순서 회로부[20(1) 내지 20(N-1)]는, 스캔 시프트 동작을 행한다. 이에 의해, 외부로부터 공급된 신호에 포함되는 정보가, 순서 회로부[20(1) 내지 20(N-1)]의 각 플립플롭(22)에 설정된다. 그리고, 반도체 회로(1)는, 통상 동작 OP1(도 4)을 행함과 함께, 외부로부터 1펄스분의 클럭 신호 CLK가 공급된다. 그 후, 순서 회로부[20(1) 내지 20(N-1)]는, 다시 스캔 시프트 동작을 행한다. 그리고, 선택부(53)는, 순서 회로부[20(N-1)]로부터 공급된 신호 S(N)을, 신호 SO로서 외부(예를 들어 테스터)에 공급한다. 이와 같이 하여, 테스터는, 각 조합 회로부(10)의 입력 데이터를 설정함과 함께, 각 조합 회로부(10)의 출력 데이터를 취득한다. 그리고, 테스터는, 출력 데이터를 기대되는 데이터와 비교한다. 반도체 회로(1)에서는, 이와 같이 하여, 조합 회로부[10(1) 내지 10(N)]의 검사를 개별로 행함으로써, 반도체 회로(1)의 검사를 효율적으로 행할 수 있다.
(슬립 동작 OP2에 대하여)
다음으로, 슬립 동작 OP2에 있어서의, 전처리 동작 OP21 및 후처리 동작 OP22에 대하여 상세히 설명한다.
도 7은, 전처리 동작 OP21의 일례를 나타내는 것이다. 전처리 동작 OP21에서는, 검사부(54)가, 각 플립플롭(22)에 기억된 정보에 기초하여, 오류 정정 코드 CODE1을 생성하고, 그 오류 정정 코드 CODE1을 메모리(55)에 기억시킴과 함께, 기억부(23)가 스토어 동작을 행한다. 이하에, 이 동작에 대하여 상세히 설명한다.
우선, 검사부(54)는, 각 플립플롭(22)에 기억된 정보를 취득하고, 취득된 정보에 기초하여 오류 정정 코드 CODE1을 생성한다(스텝 S1). 구체적으로는, 우선, 순서 회로부[20(1) 내지 20(N-1)]가, 제어부(56)로부터 공급된 제어 신호에 기초하여, 스캔 시프트 동작을 행한다. 그리고, 선택부(53)가, 제어부(56)로부터 공급된 제어 신호에 기초하여, 순서 회로부[20(N-1)]로부터 공급된 신호 S(N)을, 신호 SB로서 검사부(54)에 공급한다. 그리고, 검사부(54)는, 신호 SB에 기초하여 ECC 처리를 행함으로써, 오류 정정 코드 CODE1을 생성한다.
이때, 검사부(54)는, 신호 SB를 신호 SA로서 그대로 출력한다. 그리고, 선택부(52)는, 제어부(56)로부터 공급된 제어 신호에 기초하여, 이 신호 SA를, 신호 S(1)로서 순서 회로부[20(1)]에 공급한다. 그리고, 순서 회로부[20(1) 내지 20(N-1)]는, 각 플립플롭(22)에 기억된 정보가, 스캔 시프트 동작을 시작하기 전과 동일한 정보로 될 때까지, 스캔 시프트 동작을 계속한다.
다음으로, 검사부(54)는, 제어부(56)로부터 공급된 제어 신호에 기초하여, 스텝 S1에 있어서 생성된 오류 정정 코드 CODE1을 메모리(55)에 기억시킨다(스텝 S2).
다음으로, 제어부(56)는, 신호 SR을 고레벨로 함으로써, 순서 회로부[20(1) 내지 20(N-1)]에 있어서의 각 기억부(23)의 트랜지스터(46, 47)를 온 상태로 한다(스텝 S3). 이에 의해, 각 기억부(23)는, 대응하는 플립플롭(22)에 전기적으로 접속된다.
다음으로, 순서 회로부[20(1) 내지 20(N-1)]에 있어서의 각 기억부(23)는, 스토어 동작을 행한다(스텝 S4).
도 8a, 8b는, 스토어 동작에 있어서의, 플립플롭(22)의 슬레이브 래치(40), 및 기억부(23)의 일 동작예를 나타내는 것이다. 이 도 8a, 8b에 있어서, 트랜스미션 게이트(41, 44), 트랜지스터(46, 47)는, 그 동작 상태를 나타내는 스위치로서 묘사하고 있다.
이 스토어 동작에서는, 클럭 신호 CLK는 정지되고, 저레벨로 고정된다. 이에 의해, 클럭 신호 C는 저레벨로 되고, 클럭 신호 CB는 고레벨로 된다. 그 결과, 트랜스미션 게이트(41)는 오프 상태로 되고, 트랜스미션 게이트(44)는 온 상태로 된다. 이에 의해, 슬레이브 래치(40)에서는, 인버터(42)가, 노드 N41의 전압을 반전하고, 그 반전 결과를 노드 N42로 출력하고, 인버터(43)가, 노드 N42의 전압을 반전하고, 그 반전 결과를, 트랜스미션 게이트(44)를 통해 노드 N41로 출력한다. 즉, 슬레이브 래치(40)는, 소위 쌍안정 회로로서 기능하고 있다.
우선, 제어부(56)는, 신호 CTRL의 전압을 저레벨 전압 VL(접지 레벨)로 한다 (도 8a). 이에 의해, 기억부(23)에서는, 슬레이브 래치(40)에 기억된 정보에 따라서, 기억 소자(48, 49)의 한쪽에 전류가 흐른다. 이 예에서는, 노드 N41의 전압 VN41은 고레벨 전압 VH이며, 노드 N42의 전압 VN42는 저레벨 전압 VL이다. 따라서, 인버터(43), 트랜스미션 게이트(44), 트랜지스터(46), 및 기억 소자(48)의 순서대로 스토어 전류 Istore1이 흐른다. 이때, 기억 소자(48)에서는, 스토어 전류 Istore1이 핀드층 P로부터 프리층 F로 흐르므로, 프리층 F의 자화 FJ의 방향이 핀드층 P의 자화 PJ의 방향과 반대 방향(반평행 상태)으로 되고, 그 결과, 기억 소자(48)의 저항 상태는 고저항 상태 RH로 된다.
다음으로, 제어부(56)는, 신호 CTRL의 전압을 고레벨 전압 VH로 한다(도 8b). 이에 의해, 기억부(23)에서는, 슬레이브 래치(40)에 기억된 정보에 따라서, 기억 소자(48, 49)의 다른 쪽에 전류가 흐른다. 이 예에서는, 기억 소자(49), 트랜지스터(47), 트랜스미션 게이트(44), 인버터(42)의 순서대로 스토어 전류 Istore2가 흐른다. 이때, 기억 소자(49)에서는, 스토어 전류 Istore2가 프리층 F로부터 핀드층 P로 흐르므로, 프리층 F의 자화 FJ의 방향이 핀드층 P의 자화 PJ의 방향과 동일한 방향(평행 상태)으로 되고, 그 결과, 기억 소자(49)의 저항 상태는, 저저항 상태 RL로 된다.
이와 같이 하여, 순서 회로부[20(1) 내지 20(N-1)]에 있어서, 각 기억부(23)는, 대응하는 플립플롭(22)의 전압 상태를 기억한다.
다음으로, 제어부(56)는, 신호 SR을 저레벨로 함으로써, 순서 회로부[20(1) 내지 20(N-1)]에 있어서의 각 기억부(23)의 트랜지스터(46, 47)를 오프 상태로 한다(스텝 S5). 이에 의해, 각 기억부(23)는, 대응하는 플립플롭(22)으로부터 전기적으로 절단된다.
다음으로, 제어부(56)는, 전원 트랜지스터(51)를 오프 상태로 한다(스텝 S6). 이에 의해, N개의 조합 회로부(10), (N-1)개의 순서 회로부(20), 선택부(52, 53), 및 검사부(54)에 대한 전원 공급이 정지된다. 또한, 메모리(55) 및 제어부(56)에 대한 전원 공급은 유지된다.
이상으로, 전처리 동작 OP21은 종료된다. 그리고, 반도체 회로(1)는, 시간이 경과한 후에 후처리 동작 OP22를 행한다.
도 9는, 후처리 동작 OP22의 일례를 나타내는 것이다. 후처리 동작 OP22에서는, 기억부(23)가 리스토어 동작을 행하고, 그 후에, 검사부(54)가, 각 플립플롭(22)에 기억된 정보를 검사한다. 이하에, 이 동작에 대하여 상세히 설명한다.
우선, 제어부(56)는, 신호 SR을 고레벨로 함으로써, 순서 회로부[20(1) 내지 20(N-1)]에 있어서의 각 기억부(23)의 트랜지스터(46, 47)를 온 상태로 한다(스텝 S11). 이에 의해, 각 기억부(23)는, 대응하는 플립플롭(22)에 전기적으로 접속된다.
다음으로, 제어부(56)는, 전원 트랜지스터(51)를 온 상태로 한다(스텝 S12). 이에 의해, N개의 조합 회로부(10), (N-1)개의 순서 회로부(20), 선택부(52, 53), 및 검사부(54)에 대한 전원 공급이 재개된다.
그리고, 이 전원 공급의 재개에 수반하여, 순서 회로부[20(1) 내지 20(N-1)]에 있어서의 각 기억부(23)는, 리스토어 동작을 행한다(스텝 S13).
도 10은, 리스토어 동작에 있어서의, 플립플롭(22)의 슬레이브 래치(40), 및 기억부(23)의 일 동작예를 나타내는 것이다. 리스토어 동작에서는, 스토어 동작과 마찬가지로, 클럭 신호 CLK는 정지되고, 저레벨로 고정된다. 이에 의해, 트랜스미션 게이트(41)는 오프 상태로 되고, 트랜스미션 게이트(44)는 온 상태로 된다. 또한, 제어부(56)는, 신호 CTRL의 전압을 저레벨 전압 VL(접지 레벨)로 한다.
이에 의해, 노드 N41은, 트랜지스터(46) 및 기억 소자(48)를 통해 접지되고, 노드 N42는, 트랜지스터(47) 및 기억 소자(49)를 통해 접지된다. 이때, 기억 소자(48, 49)의 저항 상태는 서로 상이하므로, 기억 소자(48, 49)의 저항 상태에 따라서, 슬레이브 래치(40)에 있어서의 전압 상태가 정해진다. 이 예에서는, 기억 소자(48)의 저항 상태는 고저항 상태 RH이며, 기억 소자(49)의 저항 상태는 저저항 상태 RL이다. 따라서, 노드 N41이 높은 저항값에 의해 풀 다운되고, 노드 N42가 낮은 저항값에 의해 풀 다운되기 때문에, 노드 N41의 전압 VN41은 고레벨 전압 VH로 되고, 노드 N42의 전압 VN42가 저레벨 전압 VL로 된다.
이와 같이 하여, 순서 회로부[20(1) 내지 20(N-1)]에 있어서, 각 기억부(23)는, 기억된 정보에 기초하여, 대응하는 플립플롭(22)의 전압 상태를 설정한다.
다음으로, 제어부(56)는, 신호 SR을 저레벨로 함으로써, 순서 회로부[20(1) 내지 20(N-1)]에 있어서의 각 기억부(23)의 트랜지스터(46, 47)를 오프 상태로 한다(스텝 S14). 이에 의해, 각 기억부(23)는, 대응하는 플립플롭(22)으로부터 전기적으로 절단된다.
다음으로, 검사부(54)는, 각 플립플롭(22)에 기억된 정보를 취득하고, 취득된 정보에 기초하여 오류 정정 코드 CODE2를 생성한다(스텝 S15). 구체적으로는, 우선, 순서 회로부[20(1) 내지 20(N-1)]가, 제어부(56)로부터 공급된 제어 신호에 기초하여, 스캔 시프트 동작을 행한다. 그리고, 선택부(53)가, 제어부(56)로부터 공급된 제어 신호에 기초하여, 순서 회로부[20(N-1)]로부터 공급된 신호 S(N)을, 신호 SB로서 검사부(54)에 공급한다. 그리고, 검사부(54)는, 신호 SB에 기초하여, ECC 처리를 행함으로써, 오류 정정 코드 CODE2를 생성한다.
이때, 검사부(54)는, 신호 SB를 신호 SA로서 그대로 출력한다. 그리고, 선택부(52)는, 제어부(56)로부터 공급된 제어 신호에 기초하여, 이 신호 SA를, 신호 S(1)로서 순서 회로부[20(1)]에 공급한다. 그리고, 순서 회로부[20(1) 내지 20(N-1)]는, 각 플립플롭(22)에 기억된 정보가, 스캔 시프트 동작을 시작하기 전과 동일한 정보로 될 때까지, 스캔 시프트 동작을 계속한다.
다음으로, 검사부(54)는, 스텝 S15에 있어서 생성한 오류 정정 코드 CODE2를, 메모리(55)가 기억하고 있는 오류 정정 코드 CODE1과 비교한다(스텝 S16). 그리고, 오류 정정 코드 CODE1, CODE2가 일치하는 경우(스텝 S17에 있어서 "예")에는, 이 플로우는 종료된다.
또한, 오류 정정 코드 CODE1, CODE2가 일치하지 않는 경우(스텝 S17에 있어서 "아니오")에는, 검사부(54)는, 오류 정정 코드 CODE1에 기초하여, 전원 공급이 정지하기 전에 각 플립플롭(22)이 기억하고 있던 정보를 생성하고, 생성된 정보를 순서 회로부[20(1) 내지 20(N-1)]에 공급한다(스텝 S18). 구체적으로는, 검사부(54)는, 생성된 정보를 신호 SA로서 출력한다. 그리고, 선택부(52)가, 제어부(56)로부터 공급된 제어 신호에 기초하여, 검사부(54)로부터 공급된 신호 SA를, 신호 S(1)로 하여 순서 회로부[20(1)]에 공급한다. 그리고, 순서 회로부[20(1) 내지 20(N-1)]는, 스캔 시프트 동작을 행한다. 이에 의해, 반도체 회로(1)는, 검사부(54)가 생성된 정보에 기초하여, 순서 회로부[20(1) 내지 20(N-1)]의 각 플립플롭(22)을 설정한다.
이상으로, 후처리 동작 OP22는 종료된다. 이 후, 반도체 회로(1)는, 통상 동작 OP1을 행한다.
이와 같이, 반도체 회로(1)에서는, 각 플립플롭(22)의 전압 상태를 기억하는 기억부(23)를 마련하도록 하였으므로, 전원 공급을 재개한 후에, 짧은 시간이면서 적은 에너지로, 각 플립플롭(22)의 전압 상태를, 전원 공급을 정지하기 전의 전압 상태로 되돌릴 수 있다. 즉, 예를 들어 기억부(23)를 마련하지 않고, 후처리 동작 OP22에 있어서, 메모리(55)에 기억된 오류 정정 코드 CODE1에 기초하여, 전원 공급이 정지하기 전에 각 플립플롭(22)이 기억하고 있던 정보를 생성하고, 생성된 정보를 순서 회로부[20(1) 내지 20(N-1)]에 공급하도록 한 경우에는, 각 플립플롭(22)의 전압 상태를 되돌리는 처리에 시간 및 에너지를 요할 우려가 있다. 한편, 반도체 회로(1)에서는, 각 플립플롭(22)의 전압 상태를 기억하는 기억부(23)를 마련하도록 하였으므로, 짧은 시간이면서 적은 에너지로, 각 플립플롭(22)의 전압 상태를 되돌릴 수 있다.
또한, 반도체 회로(1)에서는, 후처리 동작 OP22에 있어서, 오류 정정 코드 CODE1과 오류 정정 코드 CODE2가 일치하는 경우에는, 바로 통상 동작 OP1을 행하도록 하였으므로, 전원 공급을 재개한 후에, 짧은 시간이면서 적은 에너지로, 통상 동작 OP1을 개시할 수 있다.
또한, 반도체 회로(1)에서는, 전원 공급을 재개하고, 순서 회로부[20(1) 내지 20(N-1)]에 있어서의 각 기억부(23)가 리스토어 동작을 행한 후에, 각 플립플롭(22)에 기억된 정보를 검사하도록 하였다. 이에 의해, 예를 들어 각 기억부(23)의 기억 소자(48, 49)에 경년열화가 발생한 경우에도, 회로 동작에 대한 영향을 억제할 수 있다. 즉, 일반적으로, 불휘발성의 기억 소자는, 다년간에 걸쳐 재기입을 계속함으로써, 경년열화가 발생할 우려가 있다. 이 경우에는, 예를 들어 기억 소자에 정보를 기억시키려고 해도, 올바른 정보를 기억시킬 수 없게 될 우려가 있다. 반도체 회로(1)에서는, 전처리 동작 OP21에 있어서 오류 정정 코드 CODE1을 생성함과 함께, 후처리 동작 OP22에 있어서 오류 정정 코드 CODE2를 생성하고, 오류 정정 코드 CODE1과 오류 정정 코드 CODE2를 비교함으로써, 각 플립플롭(22)에 기억된 정보를 검사하도록 하였다. 이에 의해, 검사부(54)는, 오류 정정 코드 CODE1, CODE2가 서로 일치하지 않는 경우에는, 전처리 동작 OP21에 있어서, 경년열화에 의해 기억 소자(48, 49)에 정확하게 정보를 기억시킬 수 없었다고 판단하고, 오류 정정 코드 CODE1에 기초하여, 전원 공급이 정지하기 전에 각 플립플롭(22)이 기억하고 있던 정보를 생성한다. 이에 의해, 반도체 회로(1)에서는, 기억 소자(48, 49)에 경년열화가 발생한 경우에도, 회로 동작에 대한 영향을 억제할 수 있다.
또한, 반도체 회로(1)에서는, 전처리 동작 OP21에 있어서, 검사부(54)가 각 플립플롭(22)의 정보를 취득하여 오류 정정 코드 CODE1을 생성(스텝 S1)한 후에, 기억부(23)가 스토어 동작(스텝 S4)을 행하도록 했으므로, 회로가 오동작할 우려를 저감할 수 있다. 즉, 기억부(23)가 스토어 동작을 행할 때에는, 도 8a, 8b에 도시한 바와 같이, 스토어 전류 Istore1, Istore2가 흐른다. 이 스토어 전류 Istore1, Istore2의 전류값이 큰 경우에는, 예를 들어 슬레이브 래치(40)에 기억된 정보가 손실되어버려, 소위 디스터브가 발생할 우려가 있다. 따라서, 가령, 기억부(23)가 스토어 동작을 행한 후에, 검사부(54)가 각 플립플롭(22)의 정보를 취득하여 오류 정정 코드 CODE1을 생성하는 경우에는, 검사부(54)는, 잘못된 정보에 기초하여 오류 정정 코드 CODE1을 생성해버릴 우려가 있다. 한편, 반도체 회로(1)에서는, 검사부(54)가 각 플립플롭(22)의 정보를 취득하여 오류 정정 코드 CODE1을 생성한 후에, 기억부(23)가 스토어 동작(스텝 S4)을 행하도록 하였다. 이에 의해, 스토어 동작에 있어서 가령 디스터브가 발생한 경우에도, 오류 정정 코드 CODE1은, 그 디스터브의 영향을 받지 않으므로, 회로가 오동작할 우려를 저감할 수 있다.
또한, 반도체 회로(1)에서는, 오류 정정 코드 CODE1을 메모리(55)에 기억시키도록 하였으므로, 각 플립플롭(22)에 기억되어 있던 정보를 그대로 메모리(55)에 기억시키는 경우에 비하여, 메모리(55)의 기억 용량을 억제할 수 있다.
또한, 반도체 회로(1)에서는, 반도체 회로(1)를 제조한 후의 검사(스캔 테스트 동작 OP3)의 시스템을 이용하여, 슬립 동작 OP2에 있어서, 각 플립플롭(22)에 기억된 정보를 검사하도록 하였다. 이에 의해, 회로 구성을 심플하게 하면서, 각 플립플롭(22)에 기억된 정보를 검사할 수 있다.
[효과]
이상과 같이 본 실시 형태에서는, 각 플립플롭의 전압 상태를 기억하는 기억부를 마련하도록 하였으므로, 전원 공급을 재개한 후에, 짧은 시간이면서 적은 에너지로, 각 플립플롭의 전압 상태를, 전원 공급을 정지하기 전의 전압 상태로 되돌릴 수 있다.
본 실시 형태에서는, 후처리 동작에 있어서, 오류 정정 코드가 서로 일치하는 경우에는, 바로 통상 동작을 행하도록 하였으므로, 전원 공급을 재개한 후에, 짧은 시간이면서 적은 에너지로, 통상 동작을 개시할 수 있다.
본 실시 형태에서는, 전원 공급을 재개하고, 각 플립플롭이 리스토어 동작을 행한 후에, 각 플립플롭에 기억된 정보를 검사하도록 하였으므로, 기억 소자에 경년열화가 발생한 경우에도, 회로 동작에 대한 영향을 억제할 수 있다.
본 실시 형태에서는, 전처리 동작에 있어서, 검사부가 각 플립플롭의 정보를 취득하여 오류 정정 코드 CODE1을 생성한 후에, 기억부가 스토어 동작을 행하도록 하였으므로, 회로가 오동작할 우려를 저감할 수 있다.
본 실시 형태에서는, 오류 정정 코드 CODE1을 메모리에 기억시키도록 하였으므로, 메모리의 기억 용량을 억제할 수 있다.
[변형예 1]
상기 실시 형태에서는, 전원 트랜지스터(51)의 드레인을, N개의 조합 회로부(10), (N-1)개의 순서 회로부(20), 선택부(52, 53), 및 검사부(54)에 접속하였지만, 이것으로 한정되는 것이 아니라, 이 대신에, 도 11에 도시한 반도체 회로(1A)와 같이, 전원 트랜지스터(51)의 드레인을, 추가로 메모리(55A)에 접속해도 된다. 메모리(55A)는, 이 예에서는, 자기 저항 메모리(MRAM; Magnetoresistive Random Access Memory), 상 변화 메모리(PCRAM; Phase Change Random Access Memory), 저항 변화형 메모리(ReRAM; Resistive Random Access Memory)와 같은 불휘발성의 메모리를 사용하여 구성된 것이다. 메모리(55A)는, 전원 트랜지스터(51)가 온 상태로 됨으로써 전원 전압 VDD가 공급된다. 반도체 회로(1A)에서는, 슬립 동작에 있어서, 전원 트랜지스터(51)를 오프 상태로 함으로써, N개의 조합 회로부(10), (N-1)개의 순서 회로부(20), 선택부(52, 53), 및 검사부(54) 외에, 추가로 메모리(55A)에 대한 전원 공급을 정지한다. 이에 의해, 반도체 회로(1A)에서는, 소비 전력을 저감할 수 있다.
또한, 도 12에 도시한 반도체 회로(1B)와 같이, 메모리(57B)와, 제어부(56B)를 구비해도 된다. 메모리(57B)는, 다양한 정보를 기억하는 것이며, 메모리(55A)와 동일한 종류의 불휘발성 메모리를 사용하여 구성되어 있다. 메모리(57B)는, 전원 트랜지스터(51)가 온 상태로 됨으로써 전원 전압 VDD가 공급된다. 제어부(56B)는, 반도체 회로(1B)의 동작을 제어하는 것이다. 여기서, 메모리(57B)는, 본 개시에 있어서의 「제2 메모리」의 일 구체예에 대응한다.
이 반도체 회로(1B)에서는, 메모리(55A)의 기억 소자의 사이즈는, 메모리(57B)의 기억 소자의 사이즈보다도 큰 것이 바람직하다. 즉, 메모리(55A)는, 오류 정정 코드 CODE1을 기억하기 위해서, 기입 에러율이 낮을 것이 요망된다. 메모리(55A)의 기억 소자의 사이즈를, 메모리(57B)의 기억 소자의 사이즈보다도 크게 함으로써, 기입 에러율의 저감이 기대된다.
[변형예 2]
상기 실시 형태에서는, 검사부(54)와, 메모리(55)를 따로따로 마련하였지만, 이것으로 한정되는 것은 아니다. 이 대신에, 예를 들어 도 13에 도시한 반도체 회로(1C)와 같이, 메모리(55C)의 내부에 검사부(54C)를 마련해도 된다. 즉, 일반적으로, 메모리의 내부에는, ECC 처리를 행하는 블록이 마련되어 있기 때문에, 이와 같은 메모리를 메모리(55C)로서 사용함으로써, 구성을 심플하게 할 수 있다.
[변형예 3]
상기 실시 형태에서는, 검사부(54)는, ECC 처리를 행함으로써, 오류 정정 코드 CODE1, CODE2를 생성하였지만, 이것으로 한정되는 것은 아니다. 이하에, 본 변형예에 따른 반도체 회로(1D)에 대하여 상세히 설명한다.
도 14는, 본 변형예에 따른 반도체 회로(1D)의 일 구성예를 나타내는 것이다. 반도체 회로(1D)는, 검사부(54D)와, 메모리(55D)를 구비하고 있다. 검사부(54D)는, 전처리 동작 OP21에 있어서, 각 플립플롭(22)으로부터 취득한 정보를 저장 데이터 DATA로서, 메모리(55D)에 기억시킴과 함께, 후처리 동작 OP22에 있어서, 각 플립플롭(22)으로부터 취득한 정보와 저장 데이터 DATA를 비교하는 것이다. 메모리(55D)는, 저장 데이터 DATA를 기억하는 것이다.
다음으로, 반도체 회로(1D)에 관한 슬립 동작 OP2에 있어서의, 전처리 동작 OP21 및 후처리 동작 OP22에 대하여 상세히 설명한다.
도 15는, 전처리 동작 OP21의 일례를 나타내는 것이다. 우선, 검사부(54D)는, 각 플립플롭(22)에 기억된 정보를 취득한다(스텝 S21). 구체적으로는, 우선, 순서 회로부[20(1) 내지 20(N-1)]가, 제어부(56)로부터 공급된 제어 신호에 기초하여, 스캔 시프트 동작을 행한다. 그리고, 선택부(53)가, 제어부(56)로부터 공급된 제어 신호에 기초하여, 순서 회로부[20(N-1)]로부터 공급된 신호 S(N)을, 신호 SB로서 검사부(54D)에 공급한다. 다음으로, 검사부(54D)는, 제어부(56)로부터 공급된 제어 신호에 기초하여, 스텝 S21에 있어서 취득한 정보를, 저장 데이터 DATA로서 메모리(55D)에 기억시킨다(스텝 S22). 그리고, 제어부(56)는, 순서 회로부[20(1) 내지 20(N-1)]에 있어서의 각 기억부(23)의 트랜지스터(46, 47)를 온 상태로 하고(스텝 S3), 각 기억부(23)는 스토어 동작을 행하고(스텝 S4), 제어부(56)는, 각 기억부(23)의 트랜지스터(46, 47)를 오프 상태로 하고(스텝 S5), 제어부(56)는, 전원 트랜지스터(51)를 오프 상태로 한다(스텝 S6).
도 16은, 후처리 동작 OP22의 일례를 나타내는 것이다. 우선, 제어부(56)는, 순서 회로부[20(1) 내지 20(N-1)]에 있어서의 각 기억부(23)의 트랜지스터(46, 47)를 온 상태로 하고(스텝 S11), 전원 트랜지스터(51)를 온 상태 하며(스텝 S12), 각 기억부(23)는 리스토어 동작을 행하여(스텝 S13), 제어부(56)는, 각 기억부(23)의 트랜지스터(46, 47)를 오프 상태로 한다(스텝 S14).
다음으로, 검사부(54D)는, 각 플립플롭(22)에 기억된 정보를 취득한다(스텝 S35). 구체적으로는, 우선, 순서 회로부[20(1) 내지 20(N-1)]가, 제어부(56)로부터 공급된 제어 신호에 기초하여, 스캔 시프트 동작을 행한다. 그리고, 선택부(53)가, 제어부(56)로부터 공급된 제어 신호에 기초하여, 순서 회로부[20(N-1)]로부터 공급된 신호 S(N)을, 신호 SB로서 검사부(54D)에 공급한다.
다음으로, 검사부(54D)는, 스텝 S35에 있어서 취득한 정보를, 메모리(55D)가 기억하고 있는 저장 데이터 DATA와 비교한다(스텝 S36). 그리고, 스텝 S35에 있어서 취득한 정보와 저장 데이터 DATA가 일치하는 경우(스텝 S37에 있어서 "예")에는, 이 플로우는 종료된다.
또한, 스텝 S35에 있어서 취득한 정보와 저장 데이터 DATA가 일치하지 않는 경우(스텝 S37에 있어서 "아니오")에는, 검사부(54D)는, 저장 데이터 DATA를 순서 회로부[20(1) 내지 20(N-1)]에 공급한다(스텝 S38). 구체적으로는, 검사부(54D)는, 저장 데이터 DATA를 신호 SA로서 출력한다. 그리고, 선택부(52)가, 제어부(56)로부터 공급된 제어 신호에 기초하여, 검사부(54D)로부터 공급된 신호 SA를, 신호 S(1)로서 순서 회로부[20(1)]에 공급한다. 그리고, 순서 회로부[20(1) 내지 20(N-1)]는, 스캔 시프트 동작을 행한다. 이에 의해, 반도체 회로(1D)는, 저장 데이터 DATA에 기초하여, 순서 회로부[20(1) 내지 20(N-1)]의 각 플립플롭(22)을 설정한다. 그리고, 이 플로우는 종료된다.
이와 같이, 반도체 회로(1D)에서는, 검사부(54D)가 ECC 처리를 행하지 않도록 하였으므로, 검사부(54D)의 구성을 심플하게 할 수 있다.
[변형예 4]
상기 실시 형태에서는, 검사부(54)는, ECC 처리를 행함으로써, 오류 정정 코드 CODE1, CODE2를 생성하고, 오류 정정 코드 CODE1 및 오류 정정 코드 CODE2를 비교하였지만, 이것으로 한정되는 것은 아니다. 이하에, 본 변형예에 따른 반도체 회로(1E)에 대하여 상세히 설명한다.
반도체 회로(1E)는, 검사부(54E)를 구비하고 있다. 검사부(54E)는, 전처리 동작 OP21에 있어서, 상기 실시 형태의 경우(도 7)와 마찬가지로 동작함과 함께, 후처리 동작 OP22에 있어서, 오류 정정 코드 CODE1에 기초하여, 전원 공급이 정지하기 전에 각 플립플롭(22)에 기억되고 있던 정보를 생성하고, 이 생성된 정보와, 각 플립플롭(22)으로부터 취득한 정보를 비교하는 것이다.
도 17은, 반도체 회로(1E)에 관한 후처리 동작 OP22의 일례를 나타내는 것이다. 우선, 제어부(56)는, 순서 회로부[20(1) 내지 20(N-1)]에 있어서의 각 기억부(23)의 트랜지스터(46, 47)를 온 상태로 하고(스텝 S11), 전원 트랜지스터(51)를 온 상태 하며(스텝 S12), 각 기억부(23)는 리스토어 동작을 행하여(스텝 S13), 제어부(56)는, 각 기억부(23)의 트랜지스터(46, 47)를 오프 상태로 한다(스텝 S14).
다음으로, 검사부(54E)는, 메모리(55)가 기억하고 있는 오류 정정 코드 CODE1에 기초하여, 전원 공급이 정지하기 전에 각 플립플롭(22)이 기억하고 있던 정보(데이터 DATA1)를 생성한다(스텝 S45).
다음으로, 검사부(54E)는, 각 플립플롭(22)에 기억된 정보(데이터 DATA2)를 취득한다(스텝 S46). 구체적으로는, 우선, 순서 회로부[20(1) 내지 20(N-1)]가, 제어부(56)로부터 공급된 제어 신호에 기초하여, 스캔 시프트 동작을 행한다. 그리고, 선택부(53)가, 제어부(56)로부터 공급된 제어 신호에 기초하여, 순서 회로부[20(N-1)]로부터 공급된 신호 S(N)을, 신호 SB로서 검사부(54E)에 공급한다.
다음으로, 검사부(54E)는, 스텝 S45에 있어서 생성한 데이터 DATA1과, 스텝 S46에 있어서 취득한 데이터 DATA2를 비교한다(스텝 S47). 그리고, 데이터 DATA1과 데이터 DATA2가 일치하는 경우(스텝 S48에 있어서 "예")에는, 이 플로우는 종료된다.
또한, 데이터 DATA1과 데이터 DATA2가 일치하지 않는 경우(스텝 S48에 있어서 "아니오")에는, 검사부(54E)는, 데이터 DATA1을 순서 회로부[20(1) 내지 20(N-1)]에 공급한다(스텝 S38). 그리고, 이 플로우는 종료된다.
이와 같이 구성하여도, 상기 실시 형태의 경우와 마찬가지의 효과를 얻을 수 있다.
[변형예 5]
상기 실시 형태에서는, 전처리 동작 OP21에 있어서, 검사부(54)가 각 플립플롭(22)의 정보를 취득하여 오류 정정 코드 CODE1을 생성한 후에, 기억부(23)가 스토어 동작을 행하도록 하였지만, 이것으로 한정되는 것은 아니다. 이 대신에, 예를 들어 스토어 동작에 있어서 디스터브가 발생하기 어려운 구성인 경우에는, 도 1 8에 도시한 바와 같이, 기억부(23)가 스토어 동작(스텝 S4)을 행한 후에, 검사부(54)가 각 플립플롭(22)의 정보를 취득하여 오류 정정 코드 CODE1을 생성(스텝 S1)해도 된다.
[변형예 6]
상기 실시 형태에서는, 스핀 주입 자화 반전형의 자기 터널 접합 소자를 사용하여 기억 소자(48, 49)를 구성하였지만, 이것으로 한정되는 것이 아니라, 플립플롭(22)의 전압 상태를 기억할 수 있는 것이면, 어떤 기억 소자를 사용해도 된다. 구체적으로는, 예를 들어 전류 구동형의 기억 소자를 사용해도 되고, 전압 구동형의 기억 소자를 사용해도 된다. 전류 구동형의 기억 소자는, 예를 들어 MTJ 소자 외에, 상변화 메모리(PCRAM)에 있어서 사용되는 기억 소자나, 저항 변화형 메모리(ReRAM)에 있어서 사용되는 기억 소자를 적용 가능하다. 이들 기억 소자는, 유니폴라형이어도 되고, 바이폴라형이어도 된다. 전압 구동형의 기억 소자는, 예를 들어 강유전체 메모리(FeRAM; Ferroelectric Random Access Memory)에 있어서 사용되는 기억 소자나, 자성 메모리(MeRAM; Magnetoelectric Random Access Memory)를 적용 가능하다.
[변형예 7]
상기 실시 형태에서는, 도 2에 도시한 바와 같이, 플립플롭(22)을 사용하여 순서 회로부(20)를 구성하였지만, 이것으로 한정되는 것이 아니라, 이 대신에, 다양한 논리 회로를 사용하여 순서 회로부를 구성할 수 있다. 구체적으로는, 예를 들어 도 2에 있어서, 셀렉터(21), 플립플롭(22), 기억부(23)로 이루어지는 1조의 회로를, 특허문헌 1에 기재된 회로(예를 들어, 도 19에 도시한 논리 회로(60))로 치환해도 된다.
이 논리 회로(60)는, NMOS 논리 회로(61)와, 플립플롭(62, 63)과, 관통 전류 제어 회로(64)와, 불휘발성 저항 소자 R1, R2와, 트랜지스터 P1 내지 P8을 갖고 있다. 이하에, 상기 실시 형태에 있어서의 셀렉터[21(1)], 플립플롭[22(1)], 및 기억부[23(1)]를 치환한 경우에 있어서의 대응 관계를 설명한다. 신호 Din은, 예를 들어 도 2에 도시한 셀렉터[21(1)]에 입력되는 신호 DI(1)에 대응한다. 신호 TDin, /TDin은, 예를 들어 도 2에 도시한 셀렉터[21(1)]에 입력되는 신호 S(1)에 대응한다. 신호 CLK는, 도 2에 도시한 클럭 신호 CLK에 대응한다. 신호 TE, /TE는, 도 2에 도시한 스캔 인에이블 신호 SE에 대응한다. 신호 Q, /Q, TDout, /TDout는, 도 2에 도시한 신호 DO(1)에 대응한다. 여기서, 논리 회로(60)는, 본 개시에 있어서의 「논리 회로부」의 일 구체예에 대응한다.
통상 동작 OP1에서는, 신호 Din에 기초하여, NMOS 논리 회로(61)의 논리에 따른 신호 Dout, /Dout, Q, /Q가 생성된다. 또한, 슬립 동작 OP2 및 스캔 테스트 동작 OP3에서는, 신호 TDin, /TDin에 기초하여, 신호 TDout, /TDout가 생성된다.
이와 같이 구성함으로써, 순서 회로부(20)는, NMOS 논리 회로(61)에 따른 다양한 연산을 행할 수 있어, 동작의 자유도를 높일 수 있다.
[기타 변형예]
또한, 이들 변형예 중 2 이상을 조합해도 된다.
<2. 적용예>
다음으로, 상기 실시 형태 및 변형예에서 설명한 반도체 회로의 적용예에 대하여 설명한다.
도 20은, 상기 실시 형태 등의 반도체 회로가 적용되는 스마트폰의 외관을 나타내는 것이다. 이 스마트폰은, 예를 들어 본체부(310), 표시부(320), 및 배터리(330)를 갖고 있다.
상기 실시 형태 등의 반도체 회로는, 이와 같은 스마트폰 외에, 디지털 카메라, 노트북형 퍼스널 컴퓨터, 휴대형 게임기, 비디오카메라 등의 모든 분야의 전자 기기에 적용하는 것이 가능하다. 특히, 본 기술은, 배터리를 갖는 휴대형의 전자 기기에 적용하면 효과적이다.
이상, 몇 가지 실시 형태 및 변형예, 및 그들의 구체적인 응용예 및 전자 기기에 대한 적용예를 들어 본 기술을 설명하였지만, 본 기술은 이들 실시 형태 등으로 한정되지는 않고, 다양한 변형이 가능하다.
예를 들어, 상기 실시 형태 등에서는, 전원 트랜지스터(51)를 마련하고, 온 오프함으로써 전원 전압 VDD의 공급을 제어하도록 하였지만, 이것으로 한정되는 것은 아니다. 이 대신에, 예를 들어 접지측에 트랜지스터를 마련하고, 온 오프함으로써 전압 VSS의 공급을 제어하도록 해도 된다. 또한, 예를 들어 내부 회로에 전원 전압을 공급하는 레귤레이터 회로를 마련하고, 레귤레이터 회로의 동작을 온 오프함으로써, 전원 전압의 공급을 제어하도록 해도 된다.
또한, 본 명세서에 기재된 효과는 어디까지나 예시이며 한정되는 것이 아니라, 또 다른 효과가 있어도 된다.
또한, 본 기술은 이하와 같은 구성으로 할 수 있다.
(1) 각각이 플립플롭 및 불휘발성의 기억 소자를 포함하는 복수의 논리 회로부를 갖고, 제1 기간에 있어서, 상기 복수의 논리 회로부에 있어서의 상기 기억 소자가 상기 복수의 논리 회로부에 있어서의 전압 상태를 각각 기억하는 스토어 동작과, 상기 복수의 논리 회로부에 있어서의 상기 플립플롭이 시프트 레지스터로서 동작하는 시프트 동작을 행하는 순서 회로부와,
상기 제1 기간에 있어서, 상기 시프트 동작에 의해 상기 시프트 레지스터로부터 출력된 제1 데이터 또는 상기 제1 데이터에 대응하는 제2 데이터를 기억하는 제1 메모리를 구비한, 반도체 회로.
(2) 검사부를 더 구비하고,
상기 순서 회로부는, 상기 제1 기간 후의 제2 기간에 있어서, 상기 복수의 논리 회로부에 있어서의 상기 기억 소자에 기억된 정보에 기초하여 상기 복수의 논리 회로부의 전압 상태를 설정하는 리스토어 동작과, 상기 시프트 동작을 이 순서로 행하고,
상기 검사부는, 상기 제2 기간에 있어서, 상기 제1 메모리에 기억된 상기 제1 데이터 또는 상기 제2 데이터에 기초하여, 상기 시프트 동작에 의해 상기 시프트 레지스터로부터 출력된 제3 데이터를 검사하는, 상기 (1)에 기재된 반도체 회로.
(3) 상기 검사부는, 상기 제2 기간에 있어서, 상기 제3 데이터를 검사한 결과에 기초하여 제4 데이터를 생성하고, 그 제4 데이터를 상기 시프트 레지스터에 공급하며,
상기 순서 회로부는, 상기 제2 기간에 있어서, 상기 시프트 동작을 행함으로써, 상기 제4 데이터를 상기 복수의 논리 회로부에 있어서의 상기 플립플롭의 초기 데이터로서 설정하는, 상기 (2)에 기재된 반도체 회로.
(4) 상기 순서 회로부에 대해서 제5 데이터를 공급하는 제1 조합 회로와,
제6 데이터에 기초하여 동작하는 제2 조합 회로
를 더 구비하고,
상기 순서 회로부는, 상기 제2 기간 후의 제3 기간에 있어서, 상기 제5 데이터에 기초하여 상기 제6 데이터를 생성하는 처리 동작을 행하는, 상기 (2) 또는 (3)에 기재된 반도체 회로.
(5) 상기 제1 메모리는, 상기 제2 데이터를 기억하고,
상기 검사부는, 상기 제1 기간에 있어서, 상기 제1 데이터에 기초하여 제1 오류 정정 코드를 생성하고,
상기 제2 데이터는, 상기 제1 오류 정정 코드인, 상기 (3) 또는 (4)에 기재된 반도체 회로.
(6) 상기 검사부는, 상기 제2 기간에 있어서, 상기 제3 데이터에 기초하여 제2 오류 정정 코드를 구하고, 상기 제1 오류 정정 코드와 상기 제2 오류 정정 코드를 비교함으로써, 상기 제3 데이터를 검사하는, 상기 (5)에 기재된 반도체 회로.
(7) 상기 검사부는, 상기 제1 오류 정정 코드와 상기 제2 오류 정정 코드가 일치하지 않는 경우에, 상기 제1 오류 정정 코드에 기초하여 상기 제4 데이터를 생성하는, 상기 (6)에 기재된 반도체 회로.
(8) 상기 검사부는, 상기 제2 기간에 있어서, 상기 제1 오류 정정 코드에 기초하여 상기 제1 데이터를 생성하고, 상기 제1 데이터와 상기 제3 데이터를 비교함으로써, 상기 제3 데이터를 검사하는, 상기 (5)에 기재된 반도체 회로.
(9) 상기 검사부는, 상기 제1 데이터와 상기 제3 데이터가 일치하지 않는 경우에, 상기 제1 데이터를 상기 제4 데이터로 하여, 상기 시프트 레지스터에 공급하는, 상기 (8)에 기재된 반도체 회로.
(10) 상기 제1 메모리는, 상기 제1 데이터를 기억하고,
상기 검사부는, 상기 제2 기간에 있어서, 상기 제3 데이터와, 상기 제1 메모리에 기억된 상기 제1 데이터를 비교함으로써, 상기 제3 데이터를 검사하는, 상기 (3) 또는 (4)에 기재된 반도체 회로.
(11) 상기 검사부는, 상기 제3 데이터와, 상기 제1 메모리에 기억된 상기 제1 데이터가 일치하지 않는 경우에, 상기 제1 데이터를 상기 제4 데이터로 하여, 상기 시프트 레지스터에 공급하는, 상기 (10)에 기재된 반도체 회로.
(12) 상기 제1 기간 및 상기 제2 기간에 있어서, 상기 순서 회로부에 대한 전원 공급을 행하고, 상기 제1 기간과 상기 제2 기간 사이의 제4 기간에 있어서, 상기 순서 회로부에 대한 전원 공급을 정지하도록 전원 제어를 행하는 제어부를 더 구비한, 상기 (2) 내지 (11) 중 어느 한 항에 기재된 반도체 회로.
(13) 상기 제1 기간에 있어서, 상기 순서 회로부는, 상기 시프트 동작을 행한 후에 상기 스토어 동작을 행하는, 상기 (1) 내지 (12) 중 어느 한 항에 기재된 반도체 회로.
(14) 상기 제1 기간에 있어서, 상기 순서 회로부는, 상기 스토어 동작을 행한 후에 상기 시프트 동작을 행하는, 상기 (1) 내지 (12) 중 어느 한 항에 기재된 반도체 회로.
(15) 상기 플립플롭은, 마스터 래치와 슬레이브 래치를 갖고,
상기 기억 소자는, 상기 슬레이브 래치에 접속 가능하게 구성된, 상기 (1) 내지 (14) 중 어느 한 항에 기재된 반도체 회로.
(16) 상기 슬레이브 래치는,
제1 노드에 있어서의 전압에 기초하여, 그 전압의 반전 전압을 생성하고, 그 반전 전압을 제2 노드에 인가 가능하게 구성된 제1 회로와,
상기 제2 노드에 있어서의 전압에 기초하여, 그 전압의 반전 전압을 생성하고, 그 반전 전압을 상기 제1 노드에 인가 가능하게 구성된 제2 회로
를 갖고,
상기 기억 소자는, 상기 제1 노드에 접속 가능하게 구성된 제1 기억 소자와, 상기 제2 노드에 접속 가능하게 구성된 제2 기억 소자를 포함하는, 상기 (15)에 기재된 반도체 회로.
(17) 상기 기억 소자는, 인가되는 전류에 기초하여 정보를 기억하는, 상기 (1) 내지 (16) 중 어느 한 항에 기재된 반도체 회로.
(18) 상기 기억 소자는, 유니폴라형 또는 바이폴라형의 소자인, 상기 (17)에 기재된 반도체 회로.
(19) 상기 기억 소자는, 인가되는 전압에 기초하여 정보를 기억하는, 상기 (1) 내지 (16) 중 어느 한 항에 기재된 반도체 회로.
(20) 상기 제1 메모리의 기억 소자와 동일한 종류의 기억 소자를 갖는 제2 메모리를 더 구비하고,
상기 제1 메모리의 기억 소자의 사이즈는, 상기 제2 메모리의 기억 소자의 사이즈보다도 큰, 상기 (1) 내지 (19) 중 어느 한 항에 기재된 반도체 회로.
(21) 제1 기간에 있어서, 각각이 플립플롭 및 불휘발성의 기억 소자를 포함하는 복수의 논리 회로부를 갖는 순서 회로부에, 상기 복수의 논리 회로부에 있어서의 상기 기억 소자가 상기 복수의 논리 회로부에 있어서의 전압 상태를 각각 기억하는 스토어 동작과, 상기 복수의 논리 회로부에 있어서의 상기 플립플롭이 시프트 레지스터로서 동작하는 시프트 동작을 행하게 하고,
상기 제1 기간에 있어서, 상기 시프트 동작에 의해 상기 시프트 레지스터로부터 출력된 제1 데이터 또는 상기 제1 데이터에 대응하는 제2 데이터를 제1 메모리에 기억시키는, 반도체 회로의 제어 방법.
(22) 상기 제1 기간 후의 제2 기간에 있어서, 상기 순서 회로부에, 상기 복수의 논리 회로부에 있어서의 상기 기억 소자에 기억된 정보에 기초하여 상기 복수의 논리 회로부의 전압 상태를 설정하는 리스토어 동작과, 상기 시프트 동작을 이 순서로 행하게 하고,
상기 제2 기간에 있어서, 검사부에, 상기 제1 메모리에 기억된 데이터에 기초하여, 상기 시프트 동작에 의해 상기 시프트 레지스터로부터 출력된 제3 데이터를 검사시키는, 상기 (21)에 기재된 반도체 회로의 제어 방법.
(23) 반도체 회로와,
상기 반도체 회로에 전원 전압을 공급하는 배터리
를 구비하고,
상기 반도체 회로는,
각각이 플립플롭 및 불휘발성의 기억 소자를 포함하는 복수의 논리 회로부를 갖고, 제1 기간에 있어서, 상기 복수의 논리 회로부에 있어서의 상기 기억 소자가 상기 복수의 논리 회로부에 있어서의 전압 상태를 각각 기억하는 스토어 동작과, 상기 복수의 논리 회로부에 있어서의 상기 플립플롭이 시프트 레지스터로서 동작하는 시프트 동작을 행하는 순서 회로부와,
상기 제1 기간에 있어서, 상기 시프트 동작에 의해 상기 시프트 레지스터로부터 출력된 제1 데이터 또는 상기 제1 데이터에 대응하는 제2 데이터를 기억하는 제1 메모리를 갖는 전자 기기.
본 출원은, 일본 특허청에 있어서 2016년 10월 3일에 출원된 일본 특허출원 번호 제2016-195757호를 기초로 하여 우선권을 주장하는 것이며, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.
당업자라면 설계상의 요건이나 다른 요인에 따라서, 다양한 수정, 콤비네이션, 서브 콤비네이션, 및 변경을 상도할 수 있지만, 그들은 첨부의 청구범위나 그 균등물의 범위에 포함되는 것이 이해된다.

Claims (23)

  1. 각각이 플립플롭 및 불휘발성의 기억 소자를 포함하는 복수의 논리 회로부를 갖고, 제1 기간에 있어서, 상기 복수의 논리 회로부에 있어서의 상기 기억 소자가 상기 복수의 논리 회로부에 있어서의 전압 상태를 각각 기억하는 스토어 동작과, 상기 복수의 논리 회로부에 있어서의 상기 플립플롭이 시프트 레지스터로서 동작하는 시프트 동작을 행하는 순서 회로부와,
    상기 제1 기간에 있어서, 상기 시프트 동작에 의해 상기 시프트 레지스터로부터 출력된 제1 데이터 또는 상기 제1 데이터에 대응하는 제2 데이터를 기억하는 제1 메모리를 구비한, 반도체 회로.
  2. 제1항에 있어서,
    검사부를 더 구비하고,
    상기 순서 회로부는, 상기 제1 기간 후의 제2 기간에 있어서, 상기 복수의 논리 회로부에 있어서의 상기 기억 소자에 기억된 정보에 기초하여 상기 복수의 논리 회로부의 전압 상태를 설정하는 리스토어 동작과, 상기 시프트 동작을 이 순서로 행하고,
    상기 검사부는, 상기 제2 기간에 있어서, 상기 제1 메모리에 기억된 상기 제1 데이터 또는 상기 제2 데이터에 기초하여, 상기 시프트 동작에 의해 상기 시프트 레지스터로부터 출력된 제3 데이터를 검사하는, 반도체 회로.
  3. 제2항에 있어서,
    상기 검사부는, 상기 제2 기간에 있어서, 상기 제3 데이터를 검사한 결과에 기초하여 제4 데이터를 생성하고, 그 제4 데이터를 상기 시프트 레지스터에 공급하며,
    상기 순서 회로부는, 상기 제2 기간에 있어서, 상기 시프트 동작을 행함으로써, 상기 제4 데이터를 상기 복수의 논리 회로부에 있어서의 상기 플립플롭의 초기 데이터로서 설정하는, 반도체 회로.
  4. 제2항에 있어서,
    상기 순서 회로부에 대해서 제5 데이터를 공급하는 제1 조합 회로와,
    제6 데이터에 기초하여 동작하는 제2 조합 회로
    를 더 구비하고,
    상기 순서 회로부는, 상기 제2 기간 후의 제3 기간에 있어서, 상기 제5 데이터에 기초하여 상기 제6 데이터를 생성하는 처리 동작을 행하는, 반도체 회로.
  5. 제3항에 있어서,
    상기 제1 메모리는, 상기 제2 데이터를 기억하고,
    상기 검사부는, 상기 제1 기간에 있어서, 상기 제1 데이터에 기초하여 제1 오류 정정 코드를 생성하고,
    상기 제2 데이터는, 상기 제1 오류 정정 코드인, 반도체 회로.
  6. 제5항에 있어서,
    상기 검사부는, 상기 제2 기간에 있어서, 상기 제3 데이터에 기초하여 제2 오류 정정 코드를 구하고, 상기 제1 오류 정정 코드와 상기 제2 오류 정정 코드를 비교함으로써, 상기 제3 데이터를 검사하는, 반도체 회로.
  7. 제6항에 있어서,
    상기 검사부는, 상기 제1 오류 정정 코드와 상기 제2 오류 정정 코드가 일치하지 않는 경우에, 상기 제1 오류 정정 코드에 기초하여 상기 제4 데이터를 생성하는, 반도체 회로.
  8. 제5항에 있어서,
    상기 검사부는, 상기 제2 기간에 있어서, 상기 제1 오류 정정 코드에 기초하여 상기 제1 데이터를 생성하고, 상기 제1 데이터와 상기 제3 데이터를 비교함으로써, 상기 제3 데이터를 검사하는, 반도체 회로.
  9. 제8항에 있어서,
    상기 검사부는, 상기 제1 데이터와 상기 제3 데이터가 일치하지 않는 경우에, 상기 제1 데이터를 상기 제4 데이터로 하여, 상기 시프트 레지스터에 공급하는, 반도체 회로.
  10. 제3항에 있어서,
    상기 제1 메모리는, 상기 제1 데이터를 기억하고,
    상기 검사부는, 상기 제2 기간에 있어서, 상기 제3 데이터와, 상기 제1 메모리에 기억된 상기 제1 데이터를 비교함으로써, 상기 제3 데이터를 검사하는, 반도체 회로.
  11. 제10항에 있어서,
    상기 검사부는, 상기 제3 데이터와, 상기 제1 메모리에 기억된 상기 제1 데이터가 일치하지 않는 경우에, 상기 제1 데이터를 상기 제4 데이터로 하여, 상기 시프트 레지스터에 공급하는, 반도체 회로.
  12. 제2항에 있어서,
    상기 제1 기간 및 상기 제2 기간에 있어서, 상기 순서 회로부에의 전원 공급을 행하고, 상기 제1 기간과 상기 제2 기간 사이의 제4 기간에 있어서, 상기 순서 회로부에 대한 전원 공급을 정지하도록 전원 제어를 행하는 제어부를 더 구비한, 반도체 회로.
  13. 제1항에 있어서,
    상기 제1 기간에 있어서, 상기 순서 회로부는, 상기 시프트 동작을 행한 후에 상기 스토어 동작을 행하는, 반도체 회로.
  14. 제1항에 있어서,
    상기 제1 기간에 있어서, 상기 순서 회로부는, 상기 스토어 동작을 행한 후에 상기 시프트 동작을 행하는, 반도체 회로.
  15. 제1항에 있어서,
    상기 플립플롭은, 마스터 래치와 슬레이브 래치를 갖고,
    상기 기억 소자는, 상기 슬레이브 래치에 접속 가능하게 구성된 반도체 회로.
  16. 제15항에 있어서,
    상기 슬레이브 래치는,
    제1 노드에 있어서의 전압에 기초하여, 그 전압의 반전 전압을 생성하고, 그 반전 전압을 제2 노드에 인가 가능하게 구성된 제1 회로와,
    상기 제2 노드에 있어서의 전압에 기초하여, 그 전압의 반전 전압을 생성하고, 그 반전 전압을 상기 제1 노드에 인가 가능하게 구성된 제2 회로
    를 갖고,
    상기 기억 소자는, 상기 제1 노드에 접속 가능하게 구성된 제1 기억 소자와, 상기 제2 노드에 접속 가능하게 구성된 제2 기억 소자를 포함하는, 반도체 회로.
  17. 제1항에 있어서,
    상기 기억 소자는 인가되는 전류에 기초하여 정보를 기억하는, 반도체 회로.
  18. 제17항에 있어서,
    상기 기억 소자는 유니폴라형 또는 바이폴라형의 소자인, 반도체 회로.
  19. 제1항에 있어서,
    상기 기억 소자는 인가되는 전압에 기초하여 정보를 기억하는, 반도체 회로.
  20. 제1항에 있어서,
    상기 제1 메모리의 기억 소자와 동일한 종류의 기억 소자를 갖는 제2 메모리를 더 구비하고,
    상기 제1 메모리의 기억 소자의 사이즈는, 상기 제2 메모리의 기억 소자의 사이즈보다도 큰, 반도체 회로.
  21. 제1 기간에 있어서, 각각이 플립플롭 및 불휘발성의 기억 소자를 포함하는 복수의 논리 회로부를 갖는 순서 회로부에, 상기 복수의 논리 회로부에 있어서의 상기 기억 소자가 상기 복수의 논리 회로부에 있어서의 전압 상태를 각각 기억하는 스토어 동작과, 상기 복수의 논리 회로부에 있어서의 상기 플립플롭이 시프트 레지스터로서 동작하는 시프트 동작을 행하게 하고,
    상기 제1 기간에 있어서, 상기 시프트 동작에 의해 상기 시프트 레지스터로부터 출력된 제1 데이터 또는 상기 제1 데이터에 대응하는 제2 데이터를 제1 메모리에 기억시키는, 반도체 회로의 제어 방법.
  22. 제21항에 있어서,
    상기 제1 기간 후의 제2 기간에 있어서, 상기 순서 회로부에, 상기 복수의 논리 회로부에 있어서의 상기 기억 소자에 기억된 정보에 기초하여 상기 복수의 논리 회로부의 전압 상태를 설정하는 리스토어 동작과, 상기 시프트 동작을 이 순서로 행하게 하고,
    상기 제2 기간에 있어서, 검사부에, 상기 제1 메모리에 기억된 데이터에 기초하여, 상기 시프트 동작에 의해 상기 시프트 레지스터로부터 출력된 제3 데이터를 검사시키는, 반도체 회로의 제어 방법.
  23. 반도체 회로와,
    상기 반도체 회로에 전원 전압을 공급하는 배터리
    를 구비하고,
    상기 반도체 회로는,
    각각이 플립플롭 및 불휘발성의 기억 소자를 포함하는 복수의 논리 회로부를 갖고, 제1 기간에 있어서, 상기 복수의 논리 회로부에 있어서의 상기 기억 소자가 상기 복수의 논리 회로부에 있어서의 전압 상태를 각각 기억하는 스토어 동작과, 상기 복수의 논리 회로부에 있어서의 상기 플립플롭이 시프트 레지스터로서 동작하는 시프트 동작을 행하는 순서 회로부와,
    상기 제1 기간에 있어서, 상기 시프트 동작에 의해 상기 시프트 레지스터로부터 출력된 제1 데이터 또는 상기 제1 데이터에 대응하는 제2 데이터를 기억하는 제1 메모리를 갖는, 전자 기기.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11169899B2 (en) * 2019-04-15 2021-11-09 Toyota Motor Engineering & Manufacturing North America, Inc. Mitigating data offsets for machine learning
TWI750856B (zh) * 2020-10-21 2021-12-21 大陸商合肥沛睿微電子股份有限公司 快速恢復工作狀態的方法及電子裝置
JP2022080162A (ja) * 2020-11-17 2022-05-27 ソニーセミコンダクタソリューションズ株式会社 半導体回路
US11495315B1 (en) * 2021-08-11 2022-11-08 Siemens Industry Software Inc. Configurable built-in self-repair chain for fast repair data loading

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040018977A (ko) * 2002-08-27 2004-03-04 후지쯔 가부시끼가이샤 불휘발성 데이터 기억 회로를 갖는 집적 회로 장치
KR20110065093A (ko) * 2009-12-09 2011-06-15 삼성전자주식회사 비휘발성 논리 회로, 상기 비휘발성 논리 회로를 포함하는 집적 회로 및 상기 집적 회로의 동작 방법
JP2012242287A (ja) 2011-05-20 2012-12-10 Nec Corp 試験可能な不揮発論理ゲート
KR20140101688A (ko) * 2013-02-12 2014-08-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5912937A (en) * 1997-03-14 1999-06-15 Xilinx, Inc. CMOS flip-flop having non-volatile storage
JP3910902B2 (ja) 2002-10-02 2007-04-25 松下電器産業株式会社 集積回路装置
DE102005023118B3 (de) * 2005-05-19 2006-12-21 Infineon Technologies Ag Schaltungsanordnung zum Zuführen von Konfigurationsdaten in FPGA-Einrichtungen
US7386775B2 (en) * 2005-08-18 2008-06-10 International Business Machines Corporation Scan verification for a scan-chain device under test
JP4372068B2 (ja) * 2005-09-06 2009-11-25 株式会社東芝 プログラマブルゲートアレイ装置及び回路切替方法
WO2007097039A1 (ja) * 2006-02-27 2007-08-30 Fujitsu Limited プロセッサのデバッグ機構
US20140149773A1 (en) * 2012-11-29 2014-05-29 Agency For Science, Technology And Research Latch circuit and data processing system

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040018977A (ko) * 2002-08-27 2004-03-04 후지쯔 가부시끼가이샤 불휘발성 데이터 기억 회로를 갖는 집적 회로 장치
KR20110065093A (ko) * 2009-12-09 2011-06-15 삼성전자주식회사 비휘발성 논리 회로, 상기 비휘발성 논리 회로를 포함하는 집적 회로 및 상기 집적 회로의 동작 방법
JP2012242287A (ja) 2011-05-20 2012-12-10 Nec Corp 試験可能な不揮発論理ゲート
KR20140101688A (ko) * 2013-02-12 2014-08-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

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