WO2018066246A1 - 半導体回路、半導体回路の制御方法、および電子機器 - Google Patents

半導体回路、半導体回路の制御方法、および電子機器 Download PDF

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    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/329—Spin-exchange coupled multilayers wherein the magnetisation of the free layer is switched by a spin-polarised current, e.g. spin torque effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details

Definitions

  • the present disclosure relates to a semiconductor circuit having a nonvolatile memory element, a method for controlling such a semiconductor circuit, and an electronic device including such a semiconductor circuit.
  • a nonvolatile memory element may be deteriorated over time due to rewriting over many years. Therefore, it is desired that the influence on the circuit operation can be suppressed even when such aged deterioration occurs.
  • a semiconductor circuit includes a sequential circuit unit and a first memory.
  • the sequential circuit portion includes a plurality of logic circuit portions each including a flip-flop and a nonvolatile memory element.
  • the memory elements in the plurality of logic circuit portions indicate voltage states in the plurality of logic circuit portions.
  • a store operation for storing each of them and a shift operation in which flip-flops in a plurality of logic circuit sections operate as shift registers are performed.
  • the first memory stores the first data output from the shift register by the shift operation or the second data corresponding to the first data in the first period.
  • the first memory stores the first data output from the shift register by the shift operation or the second data corresponding to the first data in the first period.
  • a method for controlling a semiconductor circuit includes: a plurality of logic circuits in a sequential circuit unit each having a plurality of logic circuit units each including a flip-flop and a nonvolatile memory element;
  • the storage element in each unit performs a store operation in which the voltage states in the plurality of logic circuit units are respectively stored, and a shift operation in which the flip-flops in the plurality of logic circuit units operate as a shift register.
  • the first data output from the shift register or the second data corresponding to the first data is stored in the first memory.
  • An electronic apparatus includes a semiconductor circuit and a battery that supplies a power supply voltage to the semiconductor circuit.
  • the semiconductor circuit includes a sequential circuit unit and a first memory.
  • the sequential circuit portion includes a plurality of logic circuit portions each including a flip-flop and a nonvolatile memory element.
  • the memory elements in the plurality of logic circuit portions indicate voltage states in the plurality of logic circuit portions.
  • a store operation for storing each of them and a shift operation in which flip-flops in a plurality of logic circuit sections operate as shift registers are performed.
  • the first memory stores the first data output from the shift register by the shift operation or the second data corresponding to the first data in the first period.
  • the first memory stores the first data output from the shift register by the shift operation or the second data corresponding to the first data in the first period.
  • the store operation and the shift operation are performed in the sequential circuit unit in the first period.
  • the voltage states in the plurality of logic circuit units are stored by the storage elements in the plurality of logic circuit units, respectively.
  • flip-flops in a plurality of logic circuit portions operate as shift registers. Then, the first data output from the shift register by the shift operation or the second data corresponding to the first data is stored in the first memory.
  • each logic circuit unit is provided with a nonvolatile memory element, and the first output from the shift register by the shift operation Since the first data or the second data is stored in the first memory, the influence on the circuit operation can be suppressed even when the non-volatile storage element is deteriorated over time.
  • the effect described here is not necessarily limited, and there may be any effect described in the present disclosure.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a sequential circuit unit illustrated in FIG. 1.
  • FIG. 3 is a circuit diagram illustrating a configuration example of a flip-flop and a storage unit illustrated in FIG. 2.
  • FIG. 2 is an explanatory diagram illustrating an example of normal operation of the semiconductor circuit illustrated in FIG. 1.
  • FIG. 3 is an explanatory diagram illustrating an example of a sleep operation of the semiconductor circuit illustrated in FIG. 1.
  • FIG. 3 is an explanatory diagram illustrating an example of a scan test operation of the semiconductor circuit illustrated in FIG. 1. It is a flowchart showing an example of the pre-processing operation
  • FIG. 15 is a flowchart illustrating an example of a preprocessing operation of the semiconductor circuit illustrated in FIG. 15 is a flowchart illustrating an example of a post-processing operation of the semiconductor circuit illustrated in FIG. It is a flowchart showing an example of the post-processing operation
  • FIG. 1 illustrates a configuration example of a semiconductor circuit (semiconductor circuit 1) according to an embodiment.
  • the semiconductor circuit 1 is configured to facilitate evaluation by performing a so-called scan test. Note that a method for controlling a semiconductor circuit according to an embodiment of the present disclosure is embodied by the present embodiment and will be described together.
  • the semiconductor circuit 1 includes a power transistor 51, N combinational circuit units 10 (combination circuit units 10 (1) to 10 (N)), and (N ⁇ 1) sequential circuit units 20 (sequential circuit units 20 ( 1) to 20 (N-1)), selection units 52 and 53, an inspection unit 54, a memory 55, and a control unit 56.
  • the power transistor 51 is a P-type MOS (Metal Oxide Semiconductor) transistor, a gate is supplied with a control signal, a source is supplied with a power supply voltage VDD, and a drain is provided with N combinational circuit units. 10. Connected to (N ⁇ 1) sequential circuit units 20, selection units 52 and 53, and inspection unit 54.
  • P-type MOS Metal Oxide Semiconductor
  • the semiconductor circuit 1 can realize the sleep operation. That is, in the sleep operation, the power supply transistor 51 is turned off to supply power to the N combinational circuit units 10, the (N ⁇ 1) sequential circuit units 20, the selection units 52 and 53, and the inspection unit 54. Stop. In normal operation, the power supply transistor 51 is turned on to supply the power supply voltage VDD to these circuits. In the semiconductor circuit 1, power consumption can be reduced by such so-called power gating.
  • the combinational circuit unit 10 is configured by a so-called combinational circuit in which an output signal is uniquely determined only by a signal input at that time.
  • the combinational circuit unit 10 generates a plurality of signals based on the supplied plurality of signals.
  • the combinational circuit unit 10 (1) generates M signals DI (1) to DI (M) based on a plurality of signals supplied from the outside of the semiconductor circuit 1,
  • the signals DI (1) to DI (M) are supplied to the sequential circuit unit 20 (1).
  • the combinational circuit unit 10 (2) generates a plurality of signals based on the M signals DO (1) to DO (M) supplied from the sequential circuit unit 20 (1), and generates the generated plurality of signals. Is supplied to the sequential circuit section 20 (2).
  • the combinational circuit unit 10 (N) generates a plurality of signals based on the plurality of signals supplied from the sequential circuit unit 20 (N ⁇ 1), and supplies the generated plurality of signals to the outside of the semiconductor circuit 1. It is supposed to be. Thus, in the semiconductor circuit 1, the combinational circuit units 10 (1) to 10 (N) and the sequential circuit units 20 (1) to 20 (N ⁇ 1) are alternately arranged.
  • the sequential circuit unit 20 is configured by a so-called sequential circuit that generates an output signal based on not only a signal input at that time but also a previously input signal.
  • the sequential circuit section 20 performs different operations according to the scan enable signal SE.
  • the sequential circuit unit 20 when the scan enable signal SE is “0” (inactive), the sequential circuit unit 20 includes a plurality of signals and clock signals supplied from the preceding combinational circuit unit 10. A plurality of signals are generated based on CLK, and the generated plurality of signals are supplied to the subsequent combinational circuit unit 10.
  • the sequential circuit unit 20 (1) includes a plurality of signals DI (1) to DI (M) and a clock signal CLK supplied from the preceding combinational circuit unit 10 (1). Signals DO (1) to DO (M) are generated, and the plurality of signals DO (1) to DO (M) are supplied to the subsequent combinational circuit unit 10 (2).
  • the sequential circuit unit 20 (2) generates a plurality of signals based on the plurality of signals and the clock signal CLK supplied from the combination circuit unit 10 (2) at the previous stage, and generates the plurality of signals as a combination circuit at the subsequent stage. Supply to section 10 (3). The same applies to the sequential circuit units 20 (3) to 20 (N-2). Then, the sequential circuit unit 20 (N ⁇ 1) generates a plurality of signals based on the plurality of signals and the clock signal CLK supplied from the preceding combinational circuit unit 10 (N ⁇ 1), and generates the generated plurality of signals. Are supplied to the subsequent combinational circuit unit 10 (N).
  • the sequential circuit unit 20 performs a scan shift operation when the scan enable signal SE is “1” (active). Specifically, for example, the sequential circuit unit 20 (1) receives the signal S (1) supplied from the selection unit 52 and generates a signal S (2) by operating as a shift register. S (2) is supplied to the subsequent sequential circuit section 20 (2). The sequential circuit unit 20 (2) receives the signal S (2) and operates as a shift register to generate the signal S (3). The sequential circuit unit 20 (3) ). The same applies to the sequential circuit units 20 (3) to 20 (N-2). Then, the sequential circuit unit 20 (N ⁇ 1) receives the signal S (N ⁇ 1) supplied from the sequential circuit unit 20 (N ⁇ 2) and operates as a shift register to generate the signal S (N). The signal S (N) is generated and supplied to the selection unit 53.
  • FIG. 2 shows a configuration example of the sequential circuit unit 20 (1).
  • the sequential circuit unit 20 (1) includes M selectors 21 (selectors 21 (1) to 21 (M)), M flip-flops 22 (flip-flops 22 (1) to 22 (M)), M Storage units 23 (storage units 23 (1) to 23 (M)).
  • the M selectors 21, the M flip-flops 22, and the M storage units 23 are provided corresponding to the M signals DI (1) to DI (M).
  • the selector 21 selects one of the signal input to the first input terminal and the signal input to the second input terminal based on the scan enable signal SE, and outputs the selected signal. Is. Specifically, for example, when the scan enable signal SE is “0” (inactive), the selector 21 (1) selects the signal DI (1) and outputs it as the signal D (1). When the scan enable signal SE is “1” (active), the signal S (1) is selected and output as the signal D (1). When the scan enable signal SE is “0” (inactive), the selector 21 (2) selects the signal DI (2) and outputs it as the signal D (2), and the scan enable signal SE is “1”. In the case of “(active)”, the signal DO (1) is selected and output as the signal D (2).
  • the selector 21 (M) selects the signal DI (M) and outputs it as the signal D (M).
  • the signal DO (M ⁇ 1) is selected and output as the signal D (M).
  • the flip-flop 22 is a D-type flip-flop, and samples the signal input to the data input terminal D based on the rising edge of the clock signal CLK and outputs the sampling result from the data output terminal Q. .
  • the flip-flop 22 (1) samples the output signal D (1) of the selector 21 (1) based on the rising edge of the clock signal CLK, and outputs the sampling result as the signal DO (1).
  • the flip-flop 22 (2) samples the output signal D (2) of the selector 21 (2) based on the rising edge of the clock signal CLK, and outputs the sampling result as the signal DO (2).
  • the flip-flop 22 (M) samples the output signal D (M) of the selector 21 (M) based on the rising edge of the clock signal CLK, and outputs the sampling result as a signal DO (M).
  • the signal S (2) is output.
  • the storage unit 23 is a nonvolatile storage unit, and stores the voltage state of the corresponding flip-flop 22 based on the signals SR and CTRL. Specifically, the storage unit 23 (1) stores the voltage state of the flip-flop 22 (1) based on the signals SR and CTRL (store operation) or based on the stored information. The voltage state is set (restoration operation). The same applies to the storage units 23 (2) to 23 (M).
  • FIG. 3 shows a configuration example of the flip-flop 22 (1) and the storage unit 23 (1). The same applies to the flip-flops 22 (2) to 22 (M) and the storage units 23 (2) to 23 (M).
  • the flip-flop 22 (1) includes inverters 24 and 25, a master latch 30, and a slave latch 40.
  • the storage unit 23 (1) includes transistors 46 and 47 and storage elements 48 and 49.
  • the inverter 24 generates the clock signal CB by inverting the clock signal CLK.
  • the inverter 25 generates the clock signal C by inverting the clock signal CB.
  • the master latch 30 has an inverter 31, a transmission gate 32, inverters 33 and 34, and a transmission gate 35.
  • the input terminal of the inverter 31 is connected to the data input terminal D of the flip-flop 22 (1) and the signal D (1) is supplied, and the output terminal is connected to one end of the transmission gate 32.
  • One end of the transmission gate 32 is connected to the output terminal of the inverter 31, and the other end is connected to the node N31.
  • the transmission gate 32 turns on between one end and the other end when the clock signal C is at a low level, and turns off between one end and the other end when the clock signal C is at a high level. Is.
  • the input terminal of the inverter 33 is connected to the node N31, and the output terminal is connected to the node N32.
  • the input terminal of the inverter 34 is connected to the node N 32, and the output terminal is connected to one end of the transmission gate 35.
  • One end of the transmission gate 35 is connected to the output terminal of the inverter 34, and the other end is connected to the node N31.
  • the transmission gate 35 turns on between one end and the other end when the clock signal C is at a high level, and turns off between one end and the other end when the clock signal C is at a low level. Is.
  • the slave latch 40 has a transmission gate 41, inverters 42 and 43, a transmission gate 44, and an inverter 45.
  • One end of the transmission gate 41 is connected to the node N32, and the other end is connected to the node N41.
  • the transmission gate 41 turns on between one end and the other end when the clock signal C is at a high level, and turns off between one end and the other end when the clock signal C is at a low level. Is.
  • the input terminal of the inverter 42 is connected to the node N41, and the output terminal is connected to the node N42.
  • the input terminal of the inverter 43 is connected to the node N 42, and the output terminal is connected to one end of the transmission gate 44.
  • One end of the transmission gate 44 is connected to the output terminal of the inverter 43, and the other end is connected to the node N41.
  • the transmission gate 44 turns on between one end and the other end when the clock signal C is at a low level, and turns off between one end and the other end when the clock signal C is at a high level. Is.
  • the input terminal of the inverter 45 is connected to the node N42, the output terminal is connected to the data output terminal Q of the flip-flop 22 (1), and the inverter 45 outputs the signal DO (1).
  • Transistors 46 and 47 are N-type MOS transistors in this example.
  • the drain of the transistor 46 is connected to the node N 41, the signal SR is supplied to the gate, and the source is connected to one end of the storage element 48.
  • the drain of the transistor 47 is connected to the node N 42, the signal SR is supplied to the gate, and the source is connected to one end of the storage element 49.
  • the storage elements 48 and 49 are non-volatile storage elements.
  • spin injection magnetization reversal type STT that stores information by changing the direction of magnetization of a free layer F (described later) by spin injection.
  • a Spin Transfer Torque magnetic tunnel junction (MTJ) element One end of the memory element 48 is connected to the source of the transistor 46, and the signal CTRL is supplied to the other end.
  • One end of the memory element 49 is connected to the source of the transistor 47, and the signal CTRL is supplied to the other end.
  • the memory element 48 includes a pinned layer P, a tunnel barrier layer I, and a free layer F.
  • the pinned layer P is composed of a ferromagnetic material in which the direction of the magnetization PJ is fixed, for example, in the direction perpendicular to the film surface.
  • the free layer F is composed of a ferromagnetic material whose magnetization FJ direction changes, for example, in the direction perpendicular to the film surface in accordance with the inflowing spin-polarized current.
  • the tunnel barrier layer I functions to cut the magnetic coupling between the pinned layer P and the free layer F and to cause a tunnel current to flow.
  • the memory element 48 for example, when a current is passed from the free layer F to the pinned layer P, polarized electrons having a moment (spin) in the same direction as the magnetization PJ of the pinned layer P are transferred from the pinned layer P to the free layer F.
  • the direction of the magnetization FJ of the free layer F becomes the same direction (parallel state) as the direction of the magnetization PJ of the pinned layer P.
  • the resistance value between both ends is low (low resistance state RL).
  • the resistance state changes between the high resistance state RH and the low resistance state RL by changing the direction of the magnetization FJ of the free layer F in accordance with the direction in which the current flows.
  • the storage elements 48 and 49 can store information by setting the resistance state in this way.
  • the storage unit 23 is provided corresponding to each flip-flop 22.
  • the storage unit 23 stores the voltage state of the flip-flop 22 by performing a store operation immediately before stopping the power supply in the sleep operation.
  • storage part 23 sets the voltage state of the flip-flop 22 based on the information memorize
  • the voltage state of each flip-flop 22 can be returned to the voltage state before the power supply is stopped in a short time after the power supply is resumed.
  • the selection unit 52 selects one of the signal SI supplied from the outside of the semiconductor circuit 1 and the signal SA supplied from the inspection unit 54 based on the control signal supplied from the control unit 56.
  • the selected signal is output as the signal S (1).
  • the selection unit 53 supplies the signal S (N) supplied from the sequential circuit unit 20 (N-1) to the inspection unit 54 as the signal SB, or The signal is output to the outside of the semiconductor circuit 1 as a signal SO.
  • the inspection unit 54 resumes power supply in the sleep operation, and each storage unit 23 in the sequential circuit units 20 (1) to 20 (N-1) performs a restore operation, and then stored in each flip-flop 22. Information is examined. Specifically, as will be described later, the inspection unit 54 first acquires information stored in each flip-flop 22 before stopping power supply, and based on the acquired information, an ECC (ErrorrectCorrecting Code ) To generate an error correction code CODE1. Then, the inspection unit 54 stores the error correction code CODE1 in the memory 55. Then, after the power supply is restarted and each storage unit 23 performs the restore operation, the inspection unit 54 acquires the information stored in each flip-flop 22 again, and the error correction code CODE2 based on the acquired information. Is generated.
  • ECC ErrorrectCorrecting Code
  • the inspection unit 54 inspects information stored in each flip-flop 22 by comparing the error correction code CODE2 with the error correction code CODE1 stored in the memory 55. When the error correction code CODE2 does not match the error correction code CODE1, the inspection unit 54 generates information stored in each flip-flop 22 before the power supply is stopped based on the error correction code CODE1. This information is supplied to each flip-flop 22.
  • the memory 55 is configured using SRAM (Static Random Access Memory), and stores the error correction code CODE1 generated by the inspection unit 54.
  • the memory 55 is configured so that the power supply voltage VDD is supplied even when the power supply transistor 51 is turned off.
  • the memory 55 is configured using SRAM.
  • the present invention is not limited to this. Instead, the memory 55 is configured using volatile memory such as DRAM (Dynamic Random Access Memory). May be. Moreover, you may comprise using a non-volatile memory.
  • the control unit 56 controls the operations of the sequential circuit units 20 (1) to 20 (N-1), the selection units 52 and 53, the inspection unit 54, the memory 55, and the power transistor 51.
  • the control unit 56 may be configured by hardware, or may be configured by using a processor capable of executing a program.
  • the selector 21, the flip-flop 22, and the storage unit 23 correspond to a specific example of “logic circuit unit” in the present disclosure.
  • the sequential circuit unit 20 corresponds to a specific example of “sequential circuit unit” in the present disclosure.
  • the combinational circuit unit 10 corresponds to a specific example of “first combinational circuit unit” and “second combinational circuit unit” in the present disclosure.
  • the memory 55 corresponds to a specific example of “first memory” in the present disclosure.
  • the error correction code CODE1 corresponds to a specific example of “first error correction code” in the present disclosure.
  • the error correction code CODE2 corresponds to a specific example of “second error correction code” in the present disclosure.
  • FIG. 4 shows the operation of the semiconductor circuit 1 when the normal operation OP1 is performed.
  • main signals in the normal operation OP1 are indicated by thick lines.
  • the combinational circuit unit 10 (1) generates M signals DI (1) to DI (M) based on a plurality of signals supplied from the outside of the semiconductor circuit 1.
  • the sequential circuit unit 20 (1) includes a plurality of signals DO (1) to DO (M) based on the plurality of signals DI (1) to DI (M) and the clock signal CLK supplied from the combinational circuit unit 10 (1). ) Is generated.
  • the combinational circuit unit 10 (2) generates a plurality of signals based on the M signals DO (1) to DO (M) supplied from the sequential circuit unit 20 (1).
  • the sequential circuit unit 20 (N ⁇ 1) generates a plurality of signals based on the plurality of signals and the clock signal CLK supplied from the combinational circuit unit 10 (N ⁇ 1).
  • the combinational circuit unit 10 (N) generates a plurality of signals based on the plurality of signals supplied from the sequential circuit unit 20 (N ⁇ 1), and supplies the generated plurality of signals to the outside of the semiconductor circuit 1. To do.
  • FIG. 5 shows the operation of the semiconductor circuit 1 when the sleep operation OP2 is performed.
  • main signals in the sleep operation OP2 are indicated by thick lines.
  • the semiconductor circuit 1 performs the preprocessing operation OP21 before stopping the power supply, and then stops the power supply. Then, the semiconductor circuit 1 performs the post-processing operation OP22 after restarting the power supply.
  • the sequential circuit units 20 (1) to 20 (N-1) perform a scan shift operation.
  • the selection unit 53 supplies the signal S (N) supplied from the sequential circuit unit 20 (N ⁇ 1) to the inspection unit 54 as the signal SB.
  • the inspection unit 54 generates an error correction code CODE1 by performing ECC processing based on the signal SB, and stores the error correction code CODE1 in the memory 55.
  • each storage unit 23 of the sequential circuit units 20 (1) to 20 (N-1) stores the voltage state of the corresponding flip-flop 22 by performing a store operation.
  • the power transistor 51 is turned off based on a control signal from the control unit 56. As a result, the supply of power to the N combinational circuit units 10, the (N ⁇ 1) sequential circuit units 20, the selection units 52 and 53, and the inspection unit 54 is stopped.
  • the power transistor 51 is turned on based on a control signal from the control unit 56.
  • the supply of power to the N combinational circuit units 10, the (N ⁇ 1) sequential circuit units 20, the selection units 52 and 53, and the inspection unit 54 is resumed.
  • each storage unit 23 of the sequential circuit units 20 (1) to 20 (N-1) performs a restore operation, so that a response can be made based on the information stored in the storage unit 23.
  • the voltage state of the flip-flop 22 to be set is set.
  • the sequential circuit units 20 (1) to 20 (N ⁇ 1) perform a scan shift operation.
  • the selection unit 53 supplies the signal S (N) supplied from the sequential circuit unit 20 (N ⁇ 1) to the inspection unit 54 as the signal SB.
  • the inspection unit 54 generates an error correction code CODE2 by performing ECC processing based on the signal SB, and compares the error correction code CODE2 with the error correction code CODE1 stored in the memory 55. The information stored in each flip-flop 22 is examined. When the error correction code CODE2 does not match the error correction code CODE1, the inspection unit 54 generates information stored in each flip-flop 22 before the sleep operation based on the error correction code CODE1. Output as signal SA.
  • the selection unit 52 supplies the signal SA supplied from the inspection unit 54 to the sequential circuit unit 20 (1) as the signal S (1). Then, the sequential circuit units 20 (1) to 20 (N-1) perform a scan shift operation.
  • FIG. 6 shows the operation of the semiconductor circuit 1 when the scan test operation OP3 is performed.
  • main signals in the scan test operation OP3 are indicated by bold lines.
  • the selection unit 52 supplies the signal SI supplied from the outside (for example, a tester) as the signal S (1) to the sequential circuit unit 20 (1).
  • the sequential circuit units 20 (1) to 20 (N-1) perform a scan shift operation. As a result, information included in the signal supplied from the outside is set in each flip-flop 22 of the sequential circuit units 20 (1) to 20 (N-1).
  • the semiconductor circuit 1 performs the normal operation OP1 (FIG. 4) and is supplied with a clock signal CLK for one pulse from the outside. Thereafter, the sequential circuit units 20 (1) to 20 (N ⁇ 1) perform the scan shift operation again.
  • the selection unit 53 supplies the signal S (N) supplied from the sequential circuit unit 20 (N ⁇ 1) to the outside (for example, a tester) as the signal SO.
  • the tester sets the input data of each combinational circuit unit 10 and acquires the output data of each combinational circuit unit 10.
  • the tester compares the output data with the expected data.
  • the inspection of the semiconductor circuit 1 can be efficiently performed by individually inspecting the combinational circuit units 10 (1) to 10 (N) in this way.
  • FIG. 7 shows an example of the preprocessing operation OP21.
  • the inspection unit 54 generates an error correction code CODE1 based on the information stored in each flip-flop 22, stores the error correction code CODE1 in the memory 55, and the storage unit 23 stores the error correction code CODE1. Perform the action. This operation will be described in detail below.
  • the inspection unit 54 acquires information stored in each flip-flop 22 and generates an error correction code CODE1 based on the acquired information (step S1). Specifically, first, the sequential circuit units 20 (1) to 20 (N ⁇ 1) perform a scan shift operation based on the control signal supplied from the control unit 56. Then, based on the control signal supplied from the control unit 56, the selection unit 53 supplies the signal S (N) supplied from the sequential circuit unit 20 (N-1) to the inspection unit 54 as the signal SB. Then, the inspection unit 54 generates an error correction code CODE1 by performing ECC processing based on the signal SB.
  • the inspection unit 54 outputs the signal SB as it is as the signal SA. Then, based on the control signal supplied from the control unit 56, the selection unit 52 supplies this signal SA to the sequential circuit unit 20 (1) as a signal S (1).
  • the sequential circuit units 20 (1) to 20 (N ⁇ 1) continue the scan shift operation until the information stored in each flip-flop 22 becomes the same information as before the scan shift operation is started.
  • the inspection unit 54 stores the error correction code CODE1 generated in step S1 in the memory 55 based on the control signal supplied from the control unit 56 (step S2).
  • control unit 56 turns on the transistors 46 and 47 of each storage unit 23 in the sequential circuit units 20 (1) to 20 (N ⁇ 1) by setting the signal SR to a high level (step S3). Accordingly, each storage unit 23 is electrically connected to the corresponding flip-flop 22.
  • each storage unit 23 in the sequential circuit units 20 (1) to 20 (N-1) performs a store operation (step S4).
  • 8A and 8B show an operation example of the slave latch 40 of the flip-flop 22 and the storage unit 23 in the store operation. 8A and 8B, the transmission gates 41 and 44 and the transistors 46 and 47 are depicted as switches indicating their operating states.
  • the clock signal CLK is stopped and fixed at a low level.
  • the clock signal C becomes low level and the clock signal CB becomes high level.
  • the transmission gate 41 is turned off and the transmission gate 44 is turned on.
  • the inverter 42 inverts the voltage of the node N41 and outputs the inverted result to the node N42
  • the inverter 43 inverts the voltage of the node N42, and the inverted result is transmitted to the transmission gate 44.
  • the slave latch 40 functions as a so-called bistable circuit.
  • the control unit 56 sets the voltage of the signal CTRL to the low level voltage VL (ground level) (FIG. 8A).
  • VL low level voltage
  • the control unit 56 sets the voltage of the signal CTRL to the low level voltage VL (ground level) (FIG. 8A).
  • VN41 at the node N41 is the high level voltage VH
  • the voltage VN42 at the node N42 is the low level voltage VL. Therefore, the store current Istore1 flows in the order of the inverter 43, the transmission gate 44, the transistor 46, and the storage element 48.
  • the store current Istore1 flows from the pinned layer P to the free layer F, so that the direction of the magnetization FJ of the free layer F is opposite to the direction of the magnetization PJ of the pinned layer P (anti-parallel state).
  • the resistance state of the memory element 48 becomes the high resistance state RH.
  • the control unit 56 sets the voltage of the signal CTRL to the high level voltage VH (FIG. 8B).
  • a current flows to the other of the storage elements 48 and 49 according to the information stored in the slave latch 40.
  • the store current Istore2 flows in the order of the storage element 49, the transistor 47, the transmission gate 44, and the inverter 42.
  • the store current Istore2 flows from the free layer F to the pinned layer P, so the direction of the magnetization FJ of the free layer F is the same direction (parallel state) as the direction of the magnetization PJ of the pinned layer P.
  • the resistance state of the memory element 49 becomes the low resistance state RL.
  • each storage unit 23 stores the voltage state of the corresponding flip-flop 22.
  • control unit 56 turns off the transistors 46 and 47 of each storage unit 23 in the sequential circuit units 20 (1) to 20 (N ⁇ 1) by setting the signal SR to a low level (step S5). ). Thereby, each storage unit 23 is electrically disconnected from the corresponding flip-flop 22.
  • control unit 56 turns off the power transistor 51 (step S6).
  • the supply of power to the N combinational circuit units 10, the (N ⁇ 1) sequential circuit units 20, the selection units 52 and 53, and the inspection unit 54 is stopped.
  • the power supply to the memory 55 and the control unit 56 is maintained.
  • the preprocessing operation OP21 is completed.
  • the semiconductor circuit 1 performs a post-processing operation OP22 after a lapse of time.
  • FIG. 9 shows an example of the post-processing operation OP22.
  • the storage unit 23 performs a restore operation, and thereafter the inspection unit 54 inspects information stored in each flip-flop 22. This operation will be described in detail below.
  • control unit 56 turns on the transistors 46 and 47 of each storage unit 23 in the sequential circuit units 20 (1) to 20 (N ⁇ 1) by setting the signal SR to a high level (step S11). Accordingly, each storage unit 23 is electrically connected to the corresponding flip-flop 22.
  • control unit 56 turns on the power supply transistor 51 (step S12). As a result, the supply of power to the N combinational circuit units 10, the (N ⁇ 1) sequential circuit units 20, the selection units 52 and 53, and the inspection unit 54 is resumed.
  • each storage unit 23 in the sequential circuit units 20 (1) to 20 (N-1) performs a restore operation (step S13).
  • FIG. 10 illustrates an operation example of the slave latch 40 of the flip-flop 22 and the storage unit 23 in the restore operation.
  • the clock signal CLK is stopped and fixed at a low level.
  • the transmission gate 41 is turned off and the transmission gate 44 is turned on.
  • the control unit 56 sets the voltage of the signal CTRL to the low level voltage VL (ground level).
  • the node N41 is grounded via the transistor 46 and the storage element 48, and the node N42 is grounded via the transistor 47 and the storage element 49.
  • the voltage state in the slave latch 40 is determined according to the resistance state of the storage elements 48 and 49.
  • the resistance state of the memory element 48 is the high resistance state RH
  • the resistance state of the memory element 49 is the low resistance state RL. Therefore, since the node N41 is pulled down by a high resistance value and the node N42 is pulled down by a low resistance value, the voltage VN41 of the node N41 becomes the high level voltage VH, and the voltage VN42 of the node N42 becomes the low level voltage VL.
  • each storage unit 23 sets the voltage state of the corresponding flip-flop 22 based on the stored information.
  • control unit 56 turns off the transistors 46 and 47 of each storage unit 23 in the sequential circuit units 20 (1) to 20 (N ⁇ 1) by setting the signal SR to a low level (step S14). ). Thereby, each storage unit 23 is electrically disconnected from the corresponding flip-flop 22.
  • the inspection unit 54 acquires information stored in each flip-flop 22 and generates an error correction code CODE2 based on the acquired information (step S15). Specifically, first, the sequential circuit units 20 (1) to 20 (N ⁇ 1) perform a scan shift operation based on the control signal supplied from the control unit 56. Then, based on the control signal supplied from the control unit 56, the selection unit 53 supplies the signal S (N) supplied from the sequential circuit unit 20 (N-1) to the inspection unit 54 as the signal SB. Then, the inspection unit 54 generates an error correction code CODE2 by performing ECC processing based on the signal SB.
  • the inspection unit 54 outputs the signal SB as it is as the signal SA. Then, based on the control signal supplied from the control unit 56, the selection unit 52 supplies this signal SA to the sequential circuit unit 20 (1) as a signal S (1).
  • the sequential circuit units 20 (1) to 20 (N ⁇ 1) continue the scan shift operation until the information stored in each flip-flop 22 becomes the same information as before the scan shift operation is started.
  • the inspection unit 54 compares the error correction code CODE2 generated in step S15 with the error correction code CODE1 stored in the memory 55 (step S16). If the error correction codes CODE1, CODE2 match ("Y" in step S17), this flow ends.
  • the inspection unit 54 stores each flip-flop 22 based on the error correction code CODE1 before the power supply is stopped.
  • the generated information is generated, and the generated information is supplied to the sequential circuit units 20 (1) to 20 (N-1) (step S18).
  • the inspection unit 54 outputs the generated information as a signal SA.
  • the selection unit 52 supplies the signal SA supplied from the inspection unit 54 to the sequential circuit unit 20 (1) as the signal S (1).
  • the sequential circuit units 20 (1) to 20 (N-1) perform a scan shift operation.
  • the semiconductor circuit 1 sets the flip-flops 22 of the sequential circuit units 20 (1) to 20 (N ⁇ 1) based on the information generated by the inspection unit 54.
  • the storage unit 23 for storing the voltage state of each flip-flop 22 since the storage unit 23 for storing the voltage state of each flip-flop 22 is provided, the voltage state of each flip-flop 22 can be obtained in a short time and with less energy after the power supply is resumed. Can be returned to the voltage state before the power supply is stopped. That is, for example, the storage unit 23 is not provided, and the information stored in each flip-flop 22 before the power supply is stopped is generated based on the error correction code CODE1 stored in the memory 55 in the post-processing operation OP22. However, when the generated information is supplied to the sequential circuit units 20 (1) to 20 (N ⁇ 1), it may take time and energy to return the voltage state of each flip-flop 22. On the other hand, in the semiconductor circuit 1, since the storage unit 23 for storing the voltage state of each flip-flop 22 is provided, the voltage state of each flip-flop 22 can be returned in a short time and with less energy.
  • the normal operation OP1 in the post-processing operation OP22, when the error correction code CODE1 and the error correction code CODE2 match, the normal operation OP1 is performed immediately.
  • the normal operation OP1 can be started with time and less energy.
  • the power supply is resumed, and the information stored in each flip-flop 22 is stored after each storage unit 23 in the sequential circuit units 20 (1) to 20 (N ⁇ 1) performs the restore operation. I tried to check.
  • the storage elements 48 and 49 of each storage unit 23 are deteriorated over time, the influence on the circuit operation can be suppressed. That is, in general, non-volatile memory elements may deteriorate over time due to rewriting over many years. In this case, for example, even if information is stored in the storage element, there is a possibility that correct information cannot be stored.
  • the error correction code CODE1 is generated in the pre-processing operation OP21
  • the error correction code CODE2 is generated in the post-processing operation OP22
  • the error correction code CODE1 and the error correction code CODE2 are compared to each flip-flop.
  • the information stored in the program 22 is inspected. Thereby, when the error correction codes CODE1 and CODE2 do not coincide with each other, the inspection unit 54 determines that the information has not been correctly stored in the storage elements 48 and 49 due to aging deterioration in the preprocessing operation OP21. Based on the error correction code CODE1, information stored in each flip-flop 22 before the power supply is stopped is generated. Thereby, in the semiconductor circuit 1, even when the storage elements 48 and 49 are deteriorated with time, the influence on the circuit operation can be suppressed.
  • step S4 the storage unit 23 performs a store operation. Therefore, the possibility that the circuit malfunctions can be reduced. That is, when the storage unit 23 performs a store operation, store currents Istore1 and Istore2 flow as shown in FIGS. 8A and 8B. When the current values of the store currents Istore1 and Istore2 are large, for example, information stored in the slave latch 40 is lost, and so-called disturbance may occur.
  • the inspection unit 54 acquires the information of each flip-flop 22 and generates the error correction code CODE1 after the storage unit 23 performs the store operation, the inspection unit 54 is based on the erroneous information. May generate the error correction code CODE1.
  • the storage unit 23 performs the store operation (step S4) after the inspection unit 54 acquires the information of each flip-flop 22 and generates the error correction code CODE1.
  • the error correction code CODE1 is stored in the memory 55, the storage capacity of the memory 55 is increased as compared with the case where the information stored in each flip-flop 22 is stored in the memory 55 as it is. Can be suppressed.
  • the information stored in each flip-flop 22 is inspected in the sleep operation OP2 by using a mechanism of inspection (scan test operation OP3) after the semiconductor circuit 1 is manufactured. Thereby, the information stored in each flip-flop 22 can be inspected while simplifying the circuit configuration.
  • the normal operation in the post-processing operation, when the error correction codes match each other, the normal operation is performed immediately. Therefore, after the power supply is resumed, the normal operation is performed in a short time and with less energy. Can start.
  • each flip-flop performs a restore operation
  • the information stored in each flip-flop is inspected, so even when the storage element has deteriorated over time, The influence on the circuit operation can be suppressed.
  • the storage unit performs the store operation after the inspection unit acquires the information of each flip-flop and generates the error correction code CODE1, so that the circuit may malfunction. Can be reduced.
  • the error correction code CODE1 since the error correction code CODE1 is stored in the memory, the storage capacity of the memory can be suppressed.
  • the drain of the power transistor 51 is connected to the N combinational circuit units 10, the (N ⁇ 1) sequential circuit units 20, the selection units 52 and 53, and the inspection unit 54.
  • the drain of the power transistor 51 may be further connected to the memory 55A as in the semiconductor circuit 1A shown in FIG.
  • the memory 55A is nonvolatile such as a magnetoresistive memory (MRAM), a phase change memory (PCRAM), and a resistance random access memory (ReRAM). It is configured using the memory.
  • MRAM magnetoresistive memory
  • PCRAM phase change memory
  • ReRAM resistance random access memory
  • the semiconductor circuit 1A in the sleep operation, by turning off the power transistor 51, N combinational circuit units 10, (N-1) sequential circuit units 20, selection units 52 and 53, and an inspection unit 54 In addition, the power supply to the memory 55A is stopped. Thereby, power consumption can be reduced in the semiconductor circuit 1A.
  • a memory 57B and a control unit 56B may be provided.
  • the memory 57B stores various information and is configured using the same type of nonvolatile memory as the memory 55A.
  • the memory 57B is supplied with the power supply voltage VDD when the power supply transistor 51 is turned on.
  • the control unit 56B controls the operation of the semiconductor circuit 1B.
  • the memory 57B corresponds to a specific example of “second memory” in the present disclosure.
  • the size of the memory element of the memory 55A is preferably larger than the size of the memory element of the memory 57B. That is, since the memory 55A stores the error correction code CODE1, it is desired that the write error rate is low. By making the size of the storage element of the memory 55A larger than the size of the storage element of the memory 57B, a reduction in the write error rate is expected.
  • the inspection unit 54 and the memory 55 are provided separately, but the present invention is not limited to this.
  • an inspection unit 54C may be provided inside the memory 55C as in the semiconductor circuit 1C shown in FIG. That is, in general, since a block for performing ECC processing is provided in the memory, the configuration can be simplified by using such a memory as the memory 55C.
  • the inspection unit 54 generates the error correction codes CODE1 and CODE2 by performing the ECC process, but the present invention is not limited to this.
  • the semiconductor circuit 1D according to the present modification will be described in detail.
  • FIG. 14 shows a configuration example of the semiconductor circuit 1D according to the present modification.
  • the semiconductor circuit 1D includes an inspection unit 54D and a memory 55D.
  • the inspection unit 54D stores the information acquired from each flip-flop 22 in the preprocessing operation OP21 in the memory 55D as the save data DATA, and the information acquired from each flip-flop 22 and the save data DATA in the post-processing operation OP22. Are compared.
  • the memory 55D stores save data DATA.
  • FIG. 15 shows an example of the preprocessing operation OP21.
  • the inspection unit 54D acquires information stored in each flip-flop 22 (step S21). Specifically, first, the sequential circuit units 20 (1) to 20 (N ⁇ 1) perform a scan shift operation based on the control signal supplied from the control unit 56. Based on the control signal supplied from the control unit 56, the selection unit 53 supplies the signal S (N) supplied from the sequential circuit unit 20 (N-1) to the inspection unit 54D as the signal SB. Next, based on the control signal supplied from the control unit 56, the inspection unit 54D stores the information acquired in step S21 in the memory 55D as saved data DATA (step S22).
  • control unit 56 turns on the transistors 46 and 47 of each storage unit 23 in the sequential circuit units 20 (1) to 20 (N ⁇ 1) (step S3), and each storage unit 23 performs a store operation ( In step S4), the control unit 56 turns off the transistors 46 and 47 of each storage unit 23 (step S5), and the control unit 56 turns off the power transistor 51 (step S6).
  • FIG. 16 shows an example of the post-processing operation OP22.
  • the control unit 56 turns on the transistors 46 and 47 of each storage unit 23 in the sequential circuit units 20 (1) to 20 (N ⁇ 1) (step S11), and turns on the power transistor 51 (step S12). ), Each storage unit 23 performs a restore operation (step S13), and the control unit 56 turns off the transistors 46 and 47 of each storage unit 23 (step S14).
  • the inspection unit 54D acquires information stored in each flip-flop 22 (step S35). Specifically, first, the sequential circuit units 20 (1) to 20 (N ⁇ 1) perform a scan shift operation based on the control signal supplied from the control unit 56. Based on the control signal supplied from the control unit 56, the selection unit 53 supplies the signal S (N) supplied from the sequential circuit unit 20 (N-1) to the inspection unit 54D as the signal SB.
  • the inspection unit 54D compares the information acquired in step S35 with the saved data DATA stored in the memory 55D (step S36). When the information acquired in step S35 matches the saved data DATA (“Y” in step S37), this flow ends.
  • the inspection unit 54D uses the sequential data units 20 (1) to 20 (N ⁇ 1) to store the saved data DATA. (Step S38). Specifically, the inspection unit 54D outputs the save data DATA as a signal SA. Based on the control signal supplied from the control unit 56, the selection unit 52 supplies the signal SA supplied from the inspection unit 54D to the sequential circuit unit 20 (1) as the signal S (1). Then, the sequential circuit units 20 (1) to 20 (N-1) perform a scan shift operation. As a result, the semiconductor circuit 1D sets the flip-flops 22 of the sequential circuit units 20 (1) to 20 (N ⁇ 1) based on the save data DATA. Then, this flow ends.
  • the configuration of the inspection unit 54D can be simplified.
  • the inspection unit 54 performs the ECC process to generate the error correction codes CODE1 and CODE2, and compares the error correction code CODE1 and the error correction code CODE2.
  • the present invention is not limited to this. .
  • the semiconductor circuit 1E according to this modification will be described in detail.
  • the semiconductor circuit 1E includes an inspection unit 54E.
  • the inspection unit 54E operates in the preprocessing operation OP21 in the same manner as in the above-described embodiment (FIG. 7), and in the postprocessing operation OP22, before the power supply is stopped based on the error correction code CODE1.
  • Information stored in the flip-flop 22 is generated, and the generated information is compared with information acquired from each flip-flop 22.
  • FIG. 17 shows an example of the post-processing operation OP22 related to the semiconductor circuit 1E.
  • the control unit 56 turns on the transistors 46 and 47 of each storage unit 23 in the sequential circuit units 20 (1) to 20 (N ⁇ 1) (step S11), and turns on the power transistor 51 (step S12). ), Each storage unit 23 performs a restore operation (step S13), and the control unit 56 turns off the transistors 46 and 47 of each storage unit 23 (step S14).
  • the inspection unit 54E generates information (data DATA1) stored in each flip-flop 22 before the power supply is stopped based on the error correction code CODE1 stored in the memory 55 (step S45). ).
  • the inspection unit 54E acquires information (data DATA2) stored in each flip-flop 22 (step S46). Specifically, first, the sequential circuit units 20 (1) to 20 (N ⁇ 1) perform a scan shift operation based on the control signal supplied from the control unit 56. Based on the control signal supplied from the control unit 56, the selection unit 53 supplies the signal S (N) supplied from the sequential circuit unit 20 (N-1) to the inspection unit 54E as the signal SB.
  • the inspection unit 54E compares the data DATA1 generated in step S45 with the data DATA2 acquired in step S46 (step S47). When the data DATA1 and the data DATA2 match (“Y” in step S48), this flow ends.
  • step S48 If the data DATA1 and the data DATA2 do not match (“N” in step S48), the inspection unit 54E supplies the data DATA1 to the sequential circuit units 20 (1) to 20 (N ⁇ 1) (step S38). . Then, this flow ends.
  • the storage unit 23 performs the store operation after the inspection unit 54 acquires the information of each flip-flop 22 and generates the error correction code CODE1. It is not limited. Instead of this, for example, in the case of a configuration in which disturbance is unlikely to occur in the store operation, as shown in FIG. 18, after the storage unit 23 performs the store operation (step S4), the inspection unit 54 The error correction code CODE1 may be generated (step S1) by acquiring the information of the group 22.
  • the storage elements 48 and 49 are configured using spin injection magnetization reversal type magnetic tunnel junction elements.
  • the present invention is not limited to this, and the storage elements 48 and 49 can store the voltage state of the flip-flop 22.
  • Any memory element may be used.
  • a current-driven storage element or a voltage-driven storage element may be used.
  • a storage element used in a phase change memory (PCRAM) or a storage element used in a resistance change memory (ReRAM) can be applied in addition to an MTJ element.
  • PCRAM phase change memory
  • ReRAM resistance change memory
  • These storage elements may be a unipolar type or a bipolar type.
  • As the voltage-driven storage element for example, a storage element used in a ferroelectric memory (FeRAM; Ferroelectric Random Access Memory) or a magnetic memory (MeRAM: Magnetoelectric Random Access Memory) can be applied.
  • the sequential circuit unit 20 is configured using the flip-flop 22, but the present invention is not limited to this, and various logic circuits are used instead.
  • a sequential circuit unit can be configured. Specifically, for example, in FIG. 2, a set of circuits including the selector 21, the flip-flop 22, and the storage unit 23 is replaced with a circuit described in Patent Document 1 (for example, the logic circuit 60 shown in FIG. 19). May be.
  • the logic circuit 60 includes an NMOS logic circuit 61, flip-flops 62 and 63, a through current control circuit 64, nonvolatile resistance elements R1 and R2, and transistors P1 to P8.
  • the signal Din corresponds to the signal DI (1) input to the selector 21 (1) shown in FIG. 2, for example.
  • the signals TDin and / TDin correspond to, for example, the signal S (1) input to the selector 21 (1) shown in FIG.
  • Signal CLK corresponds to clock signal CLK shown in FIG.
  • Signals TE and / TE correspond to scan enable signal SE shown in FIG.
  • Signals Q, / Q, TDout, and / TDout correspond to the signal DO (1) shown in FIG.
  • the logic circuit 60 corresponds to a specific example of “logic circuit unit” in the present disclosure.
  • signals Dout, / Dout, Q, and / Q corresponding to the logic of the NMOS logic circuit 61 are generated based on the signal Din.
  • signals TDout and / TDout are generated based on the signals TDin and / TDin.
  • the sequential circuit unit 20 can perform various operations according to the NMOS logic circuit 61 and can increase the degree of freedom of operation.
  • FIG. 20 shows the appearance of a smartphone to which the semiconductor circuit of the above-described embodiment or the like is applied.
  • This smartphone has, for example, a main body part 310, a display part 320, and a battery 330.
  • the semiconductor circuits in the above embodiments and the like can be applied to electronic devices in various fields such as a digital camera, a notebook personal computer, a portable game machine, and a video camera in addition to such a smartphone.
  • the present technology is effective when applied to a portable electronic device having a battery.
  • the power supply transistor 51 is provided and the supply of the power supply voltage VDD is controlled by turning on and off, but the present invention is not limited to this.
  • a transistor may be provided on the ground side, and the supply of the voltage VSS may be controlled by turning on and off.
  • a regulator circuit that supplies a power supply voltage to an internal circuit may be provided, and the supply of the power supply voltage may be controlled by turning on and off the operation of the regulator circuit.
  • Each of the plurality of logic circuit portions each including a flip-flop and a nonvolatile memory element has a voltage state in the plurality of logic circuit portions in the first period.
  • a sequential circuit unit that performs a store operation for storing each of the above and a shift operation in which the flip-flops in the plurality of logic circuit units operate as shift registers, And a first memory that stores first data output from the shift register by the shift operation or second data corresponding to the first data in the first period.
  • the inspection unit In the second period, the inspection unit outputs a third output from the shift register by the shift operation based on the first data or the second data stored in the first memory.
  • the semiconductor circuit according to (1) wherein data is inspected.
  • the inspection unit In the second period, the inspection unit generates fourth data based on a result of inspecting the third data, and supplies the fourth data to the shift register.
  • the sequential circuit unit sets the fourth data as initial data of the flip-flops in the plurality of logic circuit units by performing the shift operation in the second period.
  • the sequential circuit unit performs a processing operation of generating the sixth data based on the fifth data in a third period after the second period.
  • the first memory stores the second data
  • the inspection unit generates a first error correction code based on the first data in the first period;
  • the semiconductor circuit according to (3) or (4), wherein the second data is the first error correction code.
  • the inspection unit obtains a second error correction code based on the third data in the second period, and compares the first error correction code and the second error correction code
  • the inspection unit generates the fourth data based on the first error correction code when the first error correction code and the second error correction code do not match.
  • the inspection unit generates the first data based on the first error correction code in the second period, and compares the first data with the third data.
  • the inspection unit supplies the first data to the shift register as the fourth data when the first data and the third data do not match.
  • Semiconductor circuit (10)
  • the first memory stores the first data;
  • the inspection unit inspects the third data by comparing the third data with the first data stored in the first memory in the second period.
  • the inspection unit uses the first data as the fourth data and performs the shift
  • the semiconductor circuit according to (10) wherein the semiconductor circuit is supplied to a register.
  • (12) In the first period and the second period, power is supplied to the sequential circuit unit, and in the fourth period between the first period and the second period, the order is supplied.
  • the semiconductor circuit according to any one of (1) to (12) wherein in the first period, the sequential circuit unit performs the store operation after performing the shift operation.
  • the sequential circuit unit In the first period, the sequential circuit unit performs the shift operation after performing the store operation.
  • the flip-flop has a master latch and a slave latch, The semiconductor circuit according to any one of (1) to (14), wherein the storage element is configured to be connectable to the slave latch.
  • the slave latch is A first circuit configured to generate an inverted voltage of the voltage based on the voltage at the first node and to apply the inverted voltage to the second node; A second circuit configured to generate an inverted voltage of the voltage based on the voltage at the second node and to apply the inverted voltage to the first node;
  • the storage element includes a first storage element configured to be connectable to the first node, and a second storage element configured to be connectable to the second node.
  • each of the plurality of logic circuit units includes a plurality of logic circuit units including a plurality of logic circuit units each including a flip-flop and a nonvolatile memory element.
  • a store operation for storing each of the voltage states and a shift operation in which the flip-flops in the plurality of logic circuit units operate as shift registers,
  • a method for controlling a semiconductor circuit wherein in the first period, first data output from the shift register by the shift operation or second data corresponding to the first data is stored in a first memory.
  • the sequential circuit section has a voltage state of the plurality of logic circuit sections based on information stored in the memory element in the plurality of logic circuit sections.
  • the inspection unit is configured to inspect the third data output from the shift register by the shift operation based on the data stored in the first memory.
  • the semiconductor circuit is: Each of the plurality of logic circuit portions each including a flip-flop and a non-volatile memory element stores the voltage state in each of the plurality of logic circuit portions in the first period.
  • a sequential circuit unit that performs a store operation and a shift operation in which the flip-flops in the plurality of logic circuit units operate as a shift register;
  • An electronic apparatus comprising: a first memory that stores first data output from the shift register by the shift operation or second data corresponding to the first data in the first period.

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Abstract

本開示の半導体回路は、それぞれがフリップフロップおよび不揮発性の記憶素子を含む複数の論理回路部を有し、第１の期間において、複数の論理回路部における記憶素子が複数の論理回路部における電圧状態をそれぞれ記憶するストア動作と、複数の論理回路部におけるフリップフロップがシフトレジスタとして動作するシフト動作とを行う順序回路部と、第１の期間において、シフト動作によりシフトレジスタから出力された第１のデータまたは第１のデータに対応する第２のデータを記憶する第１のメモリとを備える。

Description

半導体回路、半導体回路の制御方法、および電子機器
　本開示は、不揮発性の記憶素子を有する半導体回路、そのような半導体回路の制御方法、およびそのような半導体回路を備えた電子機器に関する。
　電子機器は、エコロジーの観点から消費電力が低いことが望まれている。半導体回路では、例えば、一部の回路への電源供給を選択的に停止することにより消費電力の低減を図る、いわゆるパワーゲーティングという技術がしばしば用いられる。このように電源供給が停止された回路では、電源供給が再開された後に、すぐに、電源供給が停止される前の動作状態に復帰することが望まれる。そのような短時間での復帰動作を実現する方法の一つに、回路に不揮発性の記憶素子を内蔵する方法がある（例えば特許文献１など）。
特開２０１２－２４２２８７号公報
　ところで、不揮発性の記憶素子は、長年にわたり書き換えを続けることにより、いわゆる経年劣化が生じるおそれがある。そこで、このような経年劣化が生じた場合でも、回路動作への影響を抑えることができることが望まれる。
　不揮発性の記憶素子に経年劣化が生じた場合でも、回路動作への影響を抑えることができる半導体回路、半導体回路の制御方法、および電子機器を提供することが望ましい。
　本開示の一実施の形態に係る半導体回路は、順序回路部と、第１のメモリとを備えている。順序回路部は、それぞれがフリップフロップおよび不揮発性の記憶素子を含む複数の論理回路部を有し、第１の期間において、複数の論理回路部における記憶素子が複数の論理回路部における電圧状態をそれぞれ記憶するストア動作と、複数の論理回路部におけるフリップフロップがシフトレジスタとして動作するシフト動作とを行うものである。第１のメモリは、第１の期間において、シフト動作によりシフトレジスタから出力された第１のデータまたは第１のデータに対応する第２のデータを記憶するものである。第１のメモリは、第１の期間において、シフト動作によりシフトレジスタから出力された第１のデータまたは第１のデータに対応する第２のデータを記憶するものである。
　本開示の一実施の形態に係る半導体回路の制御方法は、第１の期間において、それぞれがフリップフロップおよび不揮発性の記憶素子を含む複数の論理回路部を有する順序回路部に、複数の論理回路部における記憶素子が複数の論理回路部における電圧状態をそれぞれ記憶するストア動作と、複数の論理回路部におけるフリップフロップがシフトレジスタとして動作するシフト動作とを行わせ、第１の期間において、シフト動作によりシフトレジスタから出力された第１のデータまたは第１のデータに対応する第２のデータを第１のメモリに記憶させるものである。
　本開示の一実施の形態に係る電子機器は、半導体回路と、半導体回路に電源電圧を供給するバッテリとを備えたものである。半導体回路は、順序回路部と、第１のメモリとを有している。順序回路部は、それぞれがフリップフロップおよび不揮発性の記憶素子を含む複数の論理回路部を有し、第１の期間において、複数の論理回路部における記憶素子が複数の論理回路部における電圧状態をそれぞれ記憶するストア動作と、複数の論理回路部におけるフリップフロップがシフトレジスタとして動作するシフト動作とを行うものである。第１のメモリは、第１の期間において、シフト動作によりシフトレジスタから出力された第１のデータまたは第１のデータに対応する第２のデータを記憶するものである。第１のメモリは、第１の期間において、シフト動作によりシフトレジスタから出力された第１のデータまたは第１のデータに対応する第２のデータを記憶するものである。
　本開示の一実施の形態に係る半導体回路、半導体回路の制御方法、および電子機器では、第１の期間において、順序回路部において、ストア動作と、シフト動作とが行われる。ストア動作では、複数の論理回路部における記憶素子により、複数の論理回路部における電圧状態がそれぞれ記憶される。シフト動作では、複数の論理回路部におけるフリップフロップがシフトレジスタとして動作する。そして、このシフト動作によりシフトレジスタから出力された第１のデータまたは第１のデータに対応する第２のデータが、第１のメモリに記憶される。
　本開示の一実施の形態に係る半導体回路、半導体回路の制御方法、および電子機器によれば、各論理回路部に不揮発性の記憶素子を設けるとともに、シフト動作によりシフトレジスタから出力された第１のデータまたは第２のデータを第１のメモリに記憶するようにしたので、不揮発性の記憶素子に経年劣化が生じた場合でも、回路動作への影響を抑えることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
本開示の一実施の形態に係る半導体回路の一構成例を表すブロック図である。 図１に示した順序回路部の一構成例を表す回路図である。 図２に示したフリップフロップおよび記憶部の一構成例を表す回路図である。 図１に示した半導体回路の通常動作の一例を表す説明図である。 図１に示した半導体回路のスリープ動作の一例を表す説明図である。 図１に示した半導体回路のスキャンテスト動作の一例を表す説明図である。 スリープ動作における前処理動作の一例を表すフローチャートである。 図３に示した記憶部におけるストア動作の一例を表す説明図である。 図３に示した記憶部におけるストア動作の一例を表す他の説明図である。 スリープ動作における後処理動作の一例を表すフローチャートである。 図３に示した記憶部におけるリストア動作の一例を表す説明図である。 変形例に係る半導体回路の一構成例を表すブロック図である。 他の変形例に係る半導体回路の一構成例を表すブロック図である。 他の変形例に係る半導体回路の一構成例を表すブロック図である。 他の変形例に係る半導体回路の一構成例を表すブロック図である。 図１４に示した半導体回路の前処理動作の一例を表すフローチャートである。 図１４に示した半導体回路の後処理動作の一例を表すフローチャートである。 他の変形例に係る半導体回路の後処理動作の一例を表すフローチャートである。 他の変形例に係る半導体回路の前処理動作の一例を表すフローチャートである。 他の変形例に係る半導体回路における順序回路部の一構成例を表す回路図である。 実施の形態を適用したスマートフォンの外観構成を表す斜視図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態
２．適用例
＜１．実施の形態＞
［構成例］
　図１は、一実施の形態に係る半導体回路（半導体回路１）の一構成例を表すものである。半導体回路１は、いわゆるスキャンテストを行うことにより、評価の容易化を図ることができるように構成されたものである。なお、本開示の実施の形態に係る半導体回路の制御方法は、本実施の形態により具現化されるので、併せて説明する。
　半導体回路１は、電源トランジスタ５１と、Ｎ個の組み合わせ回路部１０（組み合わせ回路部１０（１）～１０（Ｎ））と、（Ｎ－１）個の順序回路部２０（順序回路部２０（１）～２０（Ｎ－１））と、選択部５２，５３と、検査部５４と、メモリ５５と、制御部５６とを備えている。
　電源トランジスタ５１は、この例では、Ｐ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、ゲートには制御信号が供給され、ソースには電源電圧ＶＤＤが供給され、ドレインは、Ｎ個の組み合わせ回路部１０、（Ｎ－１）個の順序回路部２０、選択部５２，５３、および検査部５４に接続されている。
　この構成により、半導体回路１では、スリープ動作を実現することができるようになっている。すなわち、スリープ動作では、電源トランジスタ５１をオフ状態にして、Ｎ個の組み合わせ回路部１０、（Ｎ－１）個の順序回路部２０、選択部５２，５３、および検査部５４への電源供給を停止する。また、通常動作では、電源トランジスタ５１をオン状態にして、これらの回路に電源電圧ＶＤＤを供給する。半導体回路１では、このようないわゆるパワーゲーティングにより、消費電力を低減することができるようになっている。
　組み合わせ回路部１０は、そのときに入力されている信号だけで出力信号が一意的に定まる、いわゆる組み合わせ回路により構成されるものである。この例では、組み合わせ回路部１０は、供給された複数の信号に基づいて複数の信号を生成する。具体的には、例えば、組み合わせ回路部１０（１）は、半導体回路１の外部から供給された複数の信号に基づいてＭ個の信号ＤＩ（１）～ＤＩ（Ｍ）を生成して、その信号ＤＩ（１）～ＤＩ（Ｍ）を順序回路部２０（１）に供給する。また、組み合わせ回路部１０（２）は、順序回路部２０（１）から供給されたＭ個の信号ＤＯ（１）～ＤＯ（Ｍ）に基づいて複数の信号を生成し、生成した複数の信号を順序回路部２０（２）に供給する。組み合わせ回路部１０（３）～１０（Ｎ－１）についても同様である。そして、組み合わせ回路部１０（Ｎ）は、順序回路部２０（Ｎ－１）から供給された複数の信号に基づいて複数の信号を生成し、生成した複数の信号を半導体回路１の外部に供給するようになっている。このように、半導体回路１では、組み合わせ回路部１０（１）～１０（Ｎ）と、順序回路部２０（１）～２０（Ｎ－１）とが、交互に配置されている。
　順序回路部２０は、そのときに入力されている信号だけでなく、以前に入力された信号にも基づいて出力信号を生成する、いわゆる順序回路により構成されるものである。この順序回路部２０は、スキャンイネーブル信号ＳＥに応じて異なる動作を行うようになっている。
　具体的には、後述するように、順序回路部２０は、スキャンイネーブル信号ＳＥが“０”（非アクティブ）である場合には、前段の組み合わせ回路部１０から供給された複数の信号およびクロック信号ＣＬＫに基づいて複数の信号を生成し、生成した複数の信号を、後段の組み合わせ回路部１０に供給する。具体的には、例えば、順序回路部２０（１）は、前段の組み合わせ回路部１０（１）から供給された複数の信号ＤＩ（１）～ＤＩ（Ｍ）およびクロック信号ＣＬＫに基づいて複数の信号ＤＯ（１）～ＤＯ（Ｍ）を生成し、その複数の信号ＤＯ（１）～ＤＯ（Ｍ）を、後段の組み合わせ回路部１０（２）に供給する。順序回路部２０（２）は、前段の組み合わせ回路部１０（２）から供給された複数の信号およびクロック信号ＣＬＫに基づいて複数の信号を生成し、生成した複数の信号を、後段の組み合わせ回路部１０（３）に供給する。順序回路部２０（３）～２０（Ｎ－２）についても同様である。そして、順序回路部２０（Ｎ－１）は、前段の組み合わせ回路部１０（Ｎ－１）から供給された複数の信号およびクロック信号ＣＬＫに基づいて複数の信号を生成し、生成した複数の信号を、後段の組み合わせ回路部１０（Ｎ）に供給するようになっている。
　また、順序回路部２０は、スキャンイネーブル信号ＳＥが“１”（アクティブ）である場合には、スキャンシフト動作を行う。具体的には、例えば、順序回路部２０（１）は、選択部５２から供給された信号Ｓ（１）を受け取るとともに、シフトレジスタとして動作することにより信号Ｓ（２）を生成し、その信号Ｓ（２）を後段の順序回路部２０（２）に供給する。順序回路部２０（２）は、この信号Ｓ（２）を受け取るとともに、シフトレジスタとして動作することにより信号Ｓ（３）を生成し、その信号Ｓ（３）を後段の順序回路部２０（３）に供給する。順序回路部２０（３）～２０（Ｎ－２）についても同様である。そして、順序回路部２０（Ｎ－１）は、順序回路部２０（Ｎ－２）から供給された信号Ｓ（Ｎ－１）を受け取るとともに、シフトレジスタとして動作することにより信号Ｓ（Ｎ）を生成し、その信号Ｓ（Ｎ）を選択部５３に供給するようになっている。
　図２は、順序回路部２０（１）の一構成例を表すものである。なお、順序回路部２０（２）～２０（Ｎ－1）についても同様である。順序回路部２０（１）は、Ｍ個のセレクタ２１（セレクタ２１（１）～２１（Ｍ））と、Ｍ個のフリップフロップ２２（フリップフロップ２２（１）～２２（Ｍ））と、Ｍ個の記憶部２３（記憶部２３（１）～２３（Ｍ））とを有している。Ｍ個のセレクタ２１、Ｍ個のフリップフロップ２２、およびＭ個の記憶部２３は、Ｍ個の信号ＤＩ（１）～ＤＩ（Ｍ）に対応して設けられている。
　セレクタ２１は、スキャンイネーブル信号ＳＥに基づいて、第１の入力端子に入力された信号および第２の入力端子に入力された信号のうちの一方を選択して、その選択された信号を出力するものである。具体的には、例えば、セレクタ２１（１）は、スキャンイネーブル信号ＳＥが“０”（非アクティブ）である場合には、信号ＤＩ（１）を選択して信号Ｄ（１）として出力し、スキャンイネーブル信号ＳＥが“１”（アクティブ）である場合には、信号Ｓ（１）を選択して信号Ｄ（１）として出力する。セレクタ２１（２）は、スキャンイネーブル信号ＳＥが“０”（非アクティブ）である場合には、信号ＤＩ（２）を選択して信号Ｄ（２）として出力し、スキャンイネーブル信号ＳＥが“１”（アクティブ）である場合には、信号ＤＯ（１）を選択して信号Ｄ（２）として出力する。セレクタ２１（３）～２１（Ｍ－１）についても同様である。そして、セレクタ２１（Ｍ）は、スキャンイネーブル信号ＳＥが“０”（非アクティブ）である場合には、信号ＤＩ（Ｍ）を選択して信号Ｄ（Ｍ）として出力し、スキャンイネーブル信号ＳＥが“１”（アクティブ）である場合には、信号ＤＯ（Ｍ－１）を選択して信号Ｄ（Ｍ）として出力するようになっている。
　フリップフロップ２２は、Ｄ型フリップフロップであり、クロック信号ＣＬＫの立ち上がりエッジに基づいて、データ入力端子Ｄに入力された信号をサンプリングして、そのサンプリング結果をデータ出力端子Ｑから出力するものである。具体的には、フリップフロップ２２（１）は、クロック信号ＣＬＫの立ち上がりエッジに基づいて、セレクタ２１（１）の出力信号Ｄ（１）をサンプリングし、そのサンプリング結果を信号ＤＯ（１）として出力する。フリップフロップ２２（２）は、クロック信号ＣＬＫの立ち上がりエッジに基づいて、セレクタ２１（２）の出力信号Ｄ（２）をサンプリングし、そのサンプリング結果を信号ＤＯ（２）として出力する。フリップフロップ２２（３）～２２（Ｍ－１）についても同様である。そして、フリップフロップ２２（Ｍ）は、クロック信号ＣＬＫの立ち上がりエッジに基づいて、セレクタ２１（Ｍ）の出力信号Ｄ（Ｍ）をサンプリングし、そのサンプリング結果を信号ＤＯ（Ｍ）として出力するとともに、信号Ｓ（２）として出力するようになっている。
　記憶部２３は、不揮発性の記憶部であり、信号ＳＲ，ＣＴＲＬに基づいて、対応するフリップフロップ２２の電圧状態を記憶するものである。具体的には、記憶部２３（１）は、信号ＳＲ，ＣＴＲＬに基づいて、フリップフロップ２２（１）の電圧状態を記憶し（ストア動作）、または記憶している情報に基づいてフリップフロップ２２の電圧状態を設定する（リストア動作）ようになっている。記憶部２３（２）～２３（Ｍ）についても同様である。
　図３は、フリップフロップ２２（１）および記憶部２３（１）の一構成例を表すものである。なお、フリップフロップ２２（２）～２２（Ｍ）および記憶部２３（２）～２３（Ｍ）についても同様である。フリップフロップ２２（１）は、インバータ２４，２５と、マスタラッチ３０と、スレーブラッチ４０とを有している。記憶部２３（１）は、トランジスタ４６，４７と、記憶素子４８，４９とを有している。
　インバータ２４は、クロック信号ＣＬＫを反転することによりクロック信号ＣＢを生成するものである。インバータ２５は、クロック信号ＣＢを反転することによりクロック信号Ｃを生成するものである。
　マスタラッチ３０は、インバータ３１と、トランスミッションゲート３２と、インバータ３３，３４と、トランスミッションゲート３５とを有している。インバータ３１の入力端子はフリップフロップ２２（１）のデータ入力端子Ｄに接続されるとともに信号Ｄ（１）が供給され、出力端子はトランスミッションゲート３２の一端に接続されている。トランスミッションゲート３２の一端はインバータ３１の出力端子に接続され、他端はノードＮ３１に接続されている。このトランスミッションゲート３２は、クロック信号Ｃが低レベルであるときに一端と他端との間をオン状態にし、クロック信号Ｃが高レベルであるときに一端と他端との間をオフ状態にするものである。インバータ３３の入力端子はノードＮ３１に接続され、出力端子はノードＮ３２に接続されている。インバータ３４の入力端子はノードＮ３２に接続され、出力端子はトランスミッションゲート３５の一端に接続されている。トランスミッションゲート３５の一端はインバータ３４の出力端子に接続され、他端はノードＮ３１に接続されている。このトランスミッションゲート３５は、クロック信号Ｃが高レベルであるときに一端と他端との間をオン状態にし、クロック信号Ｃが低レベルであるときに一端と他端との間をオフ状態にするものである。
　スレーブラッチ４０は、トランスミッションゲート４１と、インバータ４２，４３と、トランスミッションゲート４４と、インバータ４５とを有している。トランスミッションゲート４１の一端はノードＮ３２に接続され、他端はノードＮ４１に接続されている。このトランスミッションゲート４１は、クロック信号Ｃが高レベルであるときに一端と他端との間をオン状態にし、クロック信号Ｃが低レベルであるときに一端と他端との間をオフ状態にするものである。インバータ４２の入力端子はノードＮ４１に接続され、出力端子はノードＮ４２に接続されている。インバータ４３の入力端子はノードＮ４２に接続され、出力端子はトランスミッションゲート４４の一端に接続されている。トランスミッションゲート４４の一端はインバータ４３の出力端子に接続され、他端はノードＮ４１に接続されている。このトランスミッションゲート４４は、クロック信号Ｃが低レベルであるときに一端と他端との間をオン状態にし、クロック信号Ｃが高レベルであるときに一端と他端との間をオフ状態にするものである。インバータ４５の入力端子はノードＮ４２に接続され、出力端子はフリップフロップ２２（１）のデータ出力端子Ｑに接続され、インバータ４５は信号ＤＯ（１）を出力するものである。
　トランジスタ４６，４７は、この例ではＮ型のＭＯＳトランジスタである。トランジスタ４６のドレインはノードＮ４１に接続され、ゲートには信号ＳＲが供給され、ソースは記憶素子４８の一端に接続されている。トランジスタ４７のドレインはノードＮ４２に接続され、ゲートには信号ＳＲが供給され、ソースは記憶素子４９の一端に接続されている。
　記憶素子４８，４９は、不揮発性の記憶素子であり、この例では、スピン注入により、フリー層Ｆ（後述）の磁化の向きを変えることにより情報の記憶を行う、スピン注入磁化反転型（ＳＴＴ；Spin Transfer Torque）の磁気トンネル接合（ＭＴＪ；Magnetic Tunnel Junction）素子である。記憶素子４８の一端はトランジスタ４６のソースに接続され、他端には信号ＣＴＲＬが供給されている。記憶素子４９の一端はトランジスタ４７のソースに接続され、他端には信号ＣＴＲＬが供給されている。
　以下、記憶素子４８を例に説明する。なお、記憶素子４９についても同様である。記憶素子４８は、ピンド層Ｐと、トンネルバリア層Ｉと、フリー層Ｆとを有している。ピンド層Ｐは、磁化ＰＪの方向が、例えば膜面垂直方向に固定された強磁性体により構成されるものである。フリー層Ｆは、磁化ＦＪの方向が、流入するスピン偏極電流に応じて、例えば膜面垂直方向において変化する強磁性体により構成されるものである。トンネルバリア層Ｉは、ピンド層Ｐとフリー層Ｆとの間の磁気的結合を切るとともに、トンネル電流を流すように機能するものである。
　この構成により、記憶素子４８では、例えば電流をフリー層Ｆからピンド層Ｐに流すと、ピンド層Ｐの磁化ＰＪと同じ方向のモーメント（スピン）を有する偏極電子がピンド層Ｐからフリー層Ｆへ注入され、フリー層Ｆの磁化ＦＪの方向がピンド層Ｐの磁化ＰＪの方向と同じ方向（平行状態）になる。記憶素子４８は、このような平行状態になった場合には、両端間の抵抗値が低くなる（低抵抗状態ＲＬ）。
　また、例えば電流をピンド層Ｐからフリー層Ｆに流すと、電子がフリー層Ｆからピンド層Ｐへ注入される。その際、注入された電子のうち、ピンド層Ｐの磁化ＰＪと同じ方向のモーメントを有する偏極電子はピンド層Ｐを透過し、ピンド層Ｐの磁化ＰＪと反対の方向のモーメントを有する偏極電子は、ピンド層Ｐで反射され、フリー層Ｆへ注入される。これにより、フリー層Ｆの磁化ＦＪの方向は、ピンド層Ｐの磁化ＰＪの方向と反対の方向（反平行状態）になる。記憶素子４８は、このような反平行状態になった場合には、両端間の抵抗値が高くなる（高抵抗状態ＲＨ）。
　このように、記憶素子４８，４９では、電流を流す方向に応じて、フリー層Ｆの磁化ＦＪの方向が変化することにより、抵抗状態が高抵抗状態ＲＨと低抵抗状態ＲＬとの間で変化する。記憶素子４８，４９は、このようにして抵抗状態を設定することにより、情報を記憶することができるようになっている。
　このように、半導体回路１では、各フリップフロップ２２に対応して記憶部２３を設けるようにした。これにより、例えば、記憶部２３は、スリープ動作において、電源供給を停止する直前にストア動作を行うことにより、フリップフロップ２２の電圧状態を記憶する。そして、記憶部２３は、電源供給を再開した後にリストア動作を行うことにより、記憶部２３に記憶された情報に基づいてフリップフロップ２２の電圧状態を設定する。これにより、半導体回路１では、電源供給を再開した後に、短い時間で、各フリップフロップ２２の電圧状態を、電源供給を停止する前の電圧状態に戻すことができるようになっている。
　選択部５２（図１）は、制御部５６から供給された制御信号に基づいて、半導体回路１の外部から供給された信号ＳＩ、および検査部５４から供給された信号ＳＡのうちの一方を選択し、選択された信号を信号Ｓ（１）として出力するものである。
　選択部５３は、制御部５６から供給された制御信号に基づいて、順序回路部２０（Ｎ－１）から供給された信号Ｓ（Ｎ）を、検査部５４に信号ＳＢとして供給し、あるいは、半導体回路１の外部に信号ＳＯとして出力するものである。
　検査部５４は、スリープ動作において、電源供給を再開し、順序回路部２０（１）～２０（Ｎ－１）における各記憶部２３がリストア動作を行った後に、各フリップフロップ２２に記憶された情報を検査するものである。具体的には、後述するように、検査部５４は、まず、電源供給を停止する前に、各フリップフロップ２２に記憶された情報を取得し、取得した情報に基づいて、ＥＣＣ（Error Correcting Code）処理を行うことにより、誤り訂正コードＣＯＤＥ１を生成する。そして、検査部５４は、その誤り訂正コードＣＯＤＥ１を、メモリ５５に記憶させる。そして、検査部５４は、電源供給が再開し、各記憶部２３がリストア動作を行った後に、再度、各フリップフロップ２２に記憶された情報を取得し、取得した情報に基づいて誤り訂正コードＣＯＤＥ２を生成する。そして、検査部５４は、この誤り訂正コードＣＯＤＥ２と、メモリ５５に記憶された誤り訂正コードＣＯＤＥ１とを比較することにより、各フリップフロップ２２に記憶された情報を検査する。そして、検査部５４は、誤り訂正コードＣＯＤＥ２が誤り訂正コードＣＯＤＥ１と一致しない場合には、誤り訂正コードＣＯＤＥ１に基づいて、電源供給が停止する前に各フリップフロップ２２に記憶されていた情報を生成し、この情報を各フリップフロップ２２にそれぞれ供給するようになっている。
　メモリ５５は、この例では、ＳＲＡＭ（Static Random Access Memory）を用いて構成されたものであり、検査部５４が生成した誤り訂正コードＣＯＤＥ１を記憶するものである。メモリ５５は、この例では、電源トランジスタ５１がオフ状態になったときでも電源電圧ＶＤＤが供給されるように構成されている。なお、この例では、メモリ５５を、ＳＲＡＭを用いて構成したが、これに限定されるものではなく、これに代えて、ＤＲＡＭ（Dynamic Random Access Memory）など、揮発性のメモリを用いて構成してもよい。また、不揮発性のメモリを用いて構成してもよい。
　制御部５６は、順序回路部２０（１）～２０（Ｎ－１）、選択部５２，５３、検査部５４、メモリ５５、および電源トランジスタ５１の動作を制御するものである。制御部５６は、例えば、ハードウェアにより構成してもよいし、プログラムを実行可能なプロセッサを用いて構成してもよい。
　ここで、セレクタ２１、フリップフロップ２２、および記憶部２３は、本開示における「論理回路部」の一具体例に対応する。順序回路部２０は、本開示における「順序回路部」の一具体例に対応する。組み合わせ回路部１０は、本開示における「第１の組み合わせ回路部」および「第２の組み合わせ回路部」の一具体例に対応する。メモリ５５は、本開示における「第１のメモリ」の一具体例に対応する。誤り訂正コードＣＯＤＥ１は、本開示における「第１の誤り訂正コード」の一具体例に対応する。誤り訂正コードＣＯＤＥ２は、本開示における「第２の誤り訂正コード」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態の半導体回路１の動作および作用について説明する。
（全体動作概要）
　まず、図１を参照して、半導体回路１の全体動作概要を説明する。以下に、通常動作ＯＰ１を行う場合、スリープ動作ＯＰ２を行う場合、および、半導体回路１を製造した後の検査（スキャンテスト動作ＯＰ３）を行う場合について説明する。
　図４は、通常動作ＯＰ１を行うときの半導体回路１の動作を表すものである。この図４では、通常動作ＯＰ１における主要な信号を太線で示している。組み合わせ回路部１０（１）は、半導体回路１の外部から供給された複数の信号に基づいてＭ個の信号ＤＩ（１）～ＤＩ（Ｍ）を生成する。順序回路部２０（１）は、組み合わせ回路部１０（１）から供給された複数の信号ＤＩ（１）～ＤＩ（Ｍ）およびクロック信号ＣＬＫに基づいて複数の信号ＤＯ（１）～ＤＯ（Ｍ）を生成する。組み合わせ回路部１０（２）は、順序回路部２０（１）から供給されたＭ個の信号ＤＯ（１）～ＤＯ（Ｍ）に基づいて複数の信号を生成する。組み合わせ回路部１０（３）～１０（Ｎ－１）、および順序回路部２０（２）～２０（Ｎ－２）についても同様である。順序回路部２０（Ｎ－１）は、組み合わせ回路部１０（Ｎ－１）から供給された複数の信号およびクロック信号ＣＬＫに基づいて複数の信号を生成する。そして、組み合わせ回路部１０（Ｎ）は、順序回路部２０（Ｎ－１）から供給された複数の信号に基づいて複数の信号を生成し、生成した複数の信号を半導体回路１の外部に供給する。
　図５は、スリープ動作ＯＰ２を行うときの半導体回路１の動作を表すものである。この図５では、スリープ動作ＯＰ２における主要な信号を太線で示している。スリープ動作ＯＰ２では、半導体回路１は、電源供給を停止する前に、前処理動作ＯＰ２１を行い、その後に電源供給を停止する。そして、半導体回路１は、電源供給を再開した後に、後処理動作ＯＰ２２を行う。
　前処理動作ＯＰ２１では、まず、順序回路部２０（１）～２０（Ｎ－１）は、スキャンシフト動作を行う。選択部５３は、順序回路部２０（Ｎ－１）から供給された信号Ｓ（Ｎ）を、信号ＳＢとして検査部５４に供給する。検査部５４は、信号ＳＢに基づいて、ＥＣＣ処理を行うことにより、誤り訂正コードＣＯＤＥ１を生成し、その誤り訂正コードＣＯＤＥ１を、メモリ５５に記憶させる。また、順序回路部２０（１）～２０（Ｎ－１）の各記憶部２３は、ストア動作を行うことにより、対応するフリップフロップ２２の電圧状態を記憶する。そして、電源トランジスタ５１が、制御部５６からの制御信号に基づいてオフ状態になる。これにより、Ｎ個の組み合わせ回路部１０、（Ｎ－１）個の順序回路部２０、選択部５２，５３、および検査部５４への電源供給が停止される。
　そして、後処理動作ＯＰ２２では、まず、電源トランジスタ５１が、制御部５６からの制御信号に基づいてオン状態になる。これにより、Ｎ個の組み合わせ回路部１０、（Ｎ－１）個の順序回路部２０、選択部５２，５３、および検査部５４への電源供給が再開される。そして、この電源供給の再開に伴い、順序回路部２０（１）～２０（Ｎ－１）の各記憶部２３がリストア動作を行うことにより、記憶部２３に記憶された情報に基づいて、対応するフリップフロップ２２の電圧状態を設定する。その後、順序回路部２０（１）～２０（Ｎ－１）は、スキャンシフト動作を行う。選択部５３は、順序回路部２０（Ｎ－１）から供給された信号Ｓ（Ｎ）を、信号ＳＢとして検査部５４に供給する。検査部５４は、信号ＳＢに基づいて、ＥＣＣ処理を行うことにより、誤り訂正コードＣＯＤＥ２を生成し、この誤り訂正コードＣＯＤＥ２と、メモリ５５に記憶された誤り訂正コードＣＯＤＥ１とを比較することにより、各フリップフロップ２２に記憶された情報を検査する。そして、検査部５４は、誤り訂正コードＣＯＤＥ２が誤り訂正コードＣＯＤＥ１と一致しない場合には、誤り訂正コードＣＯＤＥ１に基づいて、スリープ動作の前に各フリップフロップ２２に記憶されていた情報を生成し、信号ＳＡとして出力する。選択部５２は、検査部５４から供給された信号ＳＡを、信号Ｓ（１）として順序回路部２０（１）に供給する。そして、順序回路部２０（１）～２０（Ｎ－１）は、スキャンシフト動作を行う。
　図６は、スキャンテスト動作ＯＰ３を行うときの半導体回路１の動作を表すものである。この図６では、スキャンテスト動作ＯＰ３における主要な信号を太線で示している。選択部５２は、外部（例えばテスタ）から供給された信号ＳＩを信号Ｓ（１）として順序回路部２０（１）に供給する。順序回路部２０（１）～２０（Ｎ－１）は、スキャンシフト動作を行う。これにより、外部から供給された信号に含まれる情報が、順序回路部２０（１）～２０（Ｎ－１）の各フリップフロップ２２に設定される。そして、半導体回路１は、通常動作ＯＰ１（図４）を行うとともに、外部から１パルス分のクロック信号ＣＬＫが供給される。その後、順序回路部２０（１）～２０（Ｎ－１）は、再度スキャンシフト動作を行う。そして、選択部５３は、順序回路部２０（Ｎ－１）から供給された信号Ｓ（Ｎ）を、信号ＳＯとして外部（例えばテスタ）に供給する。このようにして、テスタは、各組み合わせ回路部１０の入力データを設定するとともに、各組み合わせ回路部１０の出力データを取得する。そして、テスタは、出力データを期待されるデータと比較する。半導体回路１では、このようにして、組み合わせ回路部１０（１）～１０（Ｎ）の検査を個別に行うことにより、半導体回路１の検査を効率的に行うことができる。
（スリープ動作ＯＰ２について）
　次に、スリープ動作ＯＰ２における、前処理動作ＯＰ２１および後処理動作ＯＰ２２について詳細に説明する。
　図７は、前処理動作ＯＰ２１の一例を表すものである。前処理動作ＯＰ２１では、検査部５４が、各フリップフロップ２２に記憶された情報に基づいて、誤り訂正コードＣＯＤＥ１を生成し、その誤り訂正コードＣＯＤＥ１をメモリ５５に記憶させるとともに、記憶部２３がストア動作を行う。以下に、この動作について、詳細に説明する。
　まず、検査部５４は、各フリップフロップ２２に記憶された情報を取得し、取得した情報に基づいて誤り訂正コードＣＯＤＥ１を生成する（ステップＳ１）。具体的には、まず、順序回路部２０（１）～２０（Ｎ－１）が、制御部５６から供給された制御信号に基づいて、スキャンシフト動作を行う。そして、選択部５３が、制御部５６から供給された制御信号に基づいて、順序回路部２０（Ｎ－１）から供給された信号Ｓ（Ｎ）を、信号ＳＢとして検査部５４に供給する。そして、検査部５４は、信号ＳＢに基づいて、ＥＣＣ処理を行うことにより、誤り訂正コードＣＯＤＥ１を生成する。
　このとき、検査部５４は、信号ＳＢを信号ＳＡとしてそのまま出力する。そして、選択部５２は、制御部５６から供給された制御信号に基づいて、この信号ＳＡを、信号Ｓ（１）として順序回路部２０（１）に供給する。そして、順序回路部２０（１）～２０（Ｎ－１）は、各フリップフロップ２２に記憶された情報が、スキャンシフト動作を始める前と同じ情報になるまで、スキャンシフト動作を続ける。
　次に、検査部５４は、制御部５６から供給された制御信号に基づいて、ステップＳ１において生成した誤り訂正コードＣＯＤＥ１をメモリ５５に記憶させる（ステップＳ２）。
　次に、制御部５６は、信号ＳＲを高レベルにすることにより、順序回路部２０（１）～２０（Ｎ－１）における各記憶部２３のトランジスタ４６，４７をオン状態にする（ステップＳ３）。これにより、各記憶部２３は、対応するフリップフロップ２２に電気的に接続される。
　次に、順序回路部２０（１）～２０（Ｎ－１）における各記憶部２３は、ストア動作を行う（ステップＳ４）。
　図８Ａ，８Ｂは、ストア動作における、フリップフロップ２２のスレーブラッチ４０、および記憶部２３の一動作例を表すものである。この図８Ａ，８Ｂにおいて、トランスミッションゲート４１，４４、トランジスタ４６，４７は、その動作状態を示すスイッチとして描いている。
　このストア動作では、クロック信号ＣＬＫは停止され、低レベルに固定される。これにより、クロック信号Ｃは低レベルになり、クロック信号ＣＢは高レベルになる。その結果、トランスミッションゲート４１はオフ状態になり、トランスミッションゲート４４はオン状態になる。これにより、スレーブラッチ４０では、インバータ４２が、ノードＮ４１の電圧を反転し、その反転結果をノードＮ４２に出力し、インバータ４３が、ノードＮ４２の電圧を反転し、その反転結果を、トランスミッションゲート４４を介してノードＮ４１に出力する。すなわち、スレーブラッチ４０は、いわゆる双安定回路として機能している。
　まず、制御部５６は、信号ＣＴＲＬの電圧を低レベル電圧ＶＬ（接地レベル）にする（図８Ａ）。これにより、記憶部２３では、スレーブラッチ４０に記憶された情報に応じて、記憶素子４８，４９の一方に電流が流れる。この例では、ノードＮ４１の電圧ＶＮ４１は、高レベル電圧ＶＨであり、ノードＮ４２の電圧ＶＮ４２は、低レベル電圧ＶＬである。よって、インバータ４３、トランスミッションゲート４４、トランジスタ４６、および記憶素子４８の順にストア電流Ｉstore1が流れる。このとき、記憶素子４８では、ストア電流Ｉstore1がピンド層Ｐからフリー層Ｆに流れるので、フリー層Ｆの磁化ＦＪの方向がピンド層Ｐの磁化ＰＪの方向と反対の方向（反平行状態）になり、その結果、記憶素子４８の抵抗状態は、高抵抗状態ＲＨになる。
　次に、制御部５６は、信号ＣＴＲＬの電圧を高レベル電圧ＶＨにする（図８Ｂ）。これにより、記憶部２３では、スレーブラッチ４０に記憶された情報に応じて、記憶素子４８，４９の他方に電流が流れる。この例では、記憶素子４９、トランジスタ４７、トランスミッションゲート４４、インバータ４２の順にストア電流Ｉstore2が流れる。このとき、記憶素子４９では、ストア電流Ｉstore2がフリー層Ｆからピンド層Ｐに流れるので、フリー層Ｆの磁化ＦＪの方向がピンド層Ｐの磁化ＰＪの方向と同じ方向（平行状態）になり、その結果、記憶素子４９の抵抗状態は、低抵抗状態ＲＬになる。
　このようにして、順序回路部２０（１）～２０（Ｎ－１）において、各記憶部２３は、対応するフリップフロップ２２の電圧状態を記憶する。
　次に、制御部５６は、信号ＳＲを低レベルにすることにより、順序回路部２０（１）～２０（Ｎ－１）における各記憶部２３のトランジスタ４６，４７をオフ状態にする（ステップＳ５）。これにより、各記憶部２３は、対応するフリップフロップ２２から電気的に切断される。
　次に、制御部５６は、電源トランジスタ５１をオフ状態にする（ステップＳ６）。これにより、Ｎ個の組み合わせ回路部１０、（Ｎ－１）個の順序回路部２０、選択部５２，５３、および検査部５４への電源供給が停止される。なお、メモリ５５および制御部５６への電源供給は維持される。
　以上で、前処理動作ＯＰ２１は終了する。そして、半導体回路１は、時間が経過した後に後処理動作ＯＰ２２を行う。
　図９は、後処理動作ＯＰ２２の一例を表すものである。後処理動作ＯＰ２２では、記憶部２３がリストア動作を行い、その後に、検査部５４が、各フリップフロップ２２に記憶された情報を検査する。以下に、この動作について、詳細に説明する。
　まず、制御部５６は、信号ＳＲを高レベルにすることにより、順序回路部２０（１）～２０（Ｎ－１）における各記憶部２３のトランジスタ４６，４７をオン状態にする（ステップＳ１１。これにより、各記憶部２３は、対応するフリップフロップ２２に電気的に接続される。
　次に、制御部５６は、電源トランジスタ５１をオン状態にする（ステップＳ１２）。これにより、Ｎ個の組み合わせ回路部１０、（Ｎ－１）個の順序回路部２０、選択部５２，５３、および検査部５４への電源供給が再開される。
　そして、この電源供給の再開に伴い、順序回路部２０（１）～２０（Ｎ－１）における各記憶部２３は、リストア動作を行う（ステップＳ１３）。
　図１０は、リストア動作における、フリップフロップ２２のスレーブラッチ４０、および記憶部２３の一動作例を表すものである。リストア動作では、ストア動作と同様に、クロック信号ＣＬＫは停止され、低レベルに固定される。これにより、トランスミッションゲート４１はオフ状態になり、トランスミッションゲート４４はオン状態になる。また、制御部５６は、信号ＣＴＲＬの電圧を低レベル電圧ＶＬ（接地レベル）にする。
　これにより、ノードＮ４１は、トランジスタ４６および記憶素子４８を介して接地され、ノードＮ４２は、トランジスタ４７および記憶素子４９を介して接地される。このとき、記憶素子４８，４９の抵抗状態は互いに異なるので、記憶素子４８，４９の抵抗状態に応じて、スレーブラッチ４０における電圧状態が定まる。この例では、記憶素子４８の抵抗状態は高抵抗状態ＲＨであり、記憶素子４９の抵抗状態は低抵抗状態ＲＬである。よって、ノードＮ４１が高い抵抗値によりプルダウンされ、ノードＮ４２が低い抵抗値によりプルダウンされるため、ノードＮ４１の電圧ＶＮ４１は高レベル電圧ＶＨになり、ノードＮ４２の電圧ＶＮ４２が低レベル電圧ＶＬになる。
　このようにして、順序回路部２０（１）～２０（Ｎ－１）において、各記憶部２３は、記憶された情報に基づいて、対応するフリップフロップ２２の電圧状態を設定する。
　次に、制御部５６は、信号ＳＲを低レベルにすることにより、順序回路部２０（１）～２０（Ｎ－１）における各記憶部２３のトランジスタ４６，４７をオフ状態にする（ステップＳ１４）。これにより、各記憶部２３は、対応するフリップフロップ２２から電気的に切断される。
　次に、検査部５４は、各フリップフロップ２２に記憶された情報を取得し、取得した情報に基づいて誤り訂正コードＣＯＤＥ２を生成する（ステップＳ１５）。具体的には、まず、順序回路部２０（１）～２０（Ｎ－１）が、制御部５６から供給された制御信号に基づいて、スキャンシフト動作を行う。そして、選択部５３が、制御部５６から供給された制御信号に基づいて、順序回路部２０（Ｎ－１）から供給された信号Ｓ（Ｎ）を、信号ＳＢとして検査部５４に供給する。そして、検査部５４は、信号ＳＢに基づいて、ＥＣＣ処理を行うことにより、誤り訂正コードＣＯＤＥ２を生成する。
　このとき、検査部５４は、信号ＳＢを信号ＳＡとしてそのまま出力する。そして、選択部５２は、制御部５６から供給された制御信号に基づいて、この信号ＳＡを、信号Ｓ（１）として順序回路部２０（１）に供給する。そして、順序回路部２０（１）～２０（Ｎ－１）は、各フリップフロップ２２に記憶された情報が、スキャンシフト動作を始める前と同じ情報になるまで、スキャンシフト動作を続ける。
　次に、検査部５４は、ステップＳ１５において生成した誤り訂正コードＣＯＤＥ２を、メモリ５５が記憶している誤り訂正コードＣＯＤＥ１と比較する（ステップＳ１６）。そして、誤り訂正コードＣＯＤＥ１，ＣＯＤＥ２が一致する場合（ステップＳ１７において“Ｙ”）には、このフローは終了する。
　また、誤り訂正コードＣＯＤＥ１，ＣＯＤＥ２が一致しない場合（ステップＳ１７において“Ｎ”）には、検査部５４は、誤り訂正コードＣＯＤＥ１に基づいて、電源供給が停止する前に各フリップフロップ２２が記憶していた情報を生成し、生成した情報を順序回路部２０（１）～２０（Ｎ－１）に供給する（ステップＳ１８）。具体的には、検査部５４は、生成した情報を信号ＳＡとして出力する。そして、選択部５２が、制御部５６から供給された制御信号に基づいて、検査部５４から供給された信号ＳＡを、信号Ｓ（１）として順序回路部２０（１）に供給する。そして、順序回路部２０（１）～２０（Ｎ－１）は、スキャンシフト動作を行う。これにより、半導体回路１は、検査部５４が生成した情報に基づいて、順序回路部２０（１）～２０（Ｎ－１）の各フリップフロップ２２を設定する。
　以上で、後処理動作ＯＰ２２は終了する。この後、半導体回路１は、通常動作ＯＰ１を行う。
　このように、半導体回路１では、各フリップフロップ２２の電圧状態を記憶する記憶部２３を設けるようにしたので、電源供給を再開した後に、短い時間かつ少ないエネルギーで、各フリップフロップ２２の電圧状態を、電源供給を停止する前の電圧状態に戻すことができる。すなわち、例えば、記憶部２３を設けず、後処理動作ＯＰ２２において、メモリ５５に記憶された誤り訂正コードＣＯＤＥ１に基づいて、電源供給が停止する前に各フリップフロップ２２が記憶していた情報を生成し、生成した情報を順序回路部２０（１）～２０（Ｎ－１）に供給するようにした場合には、各フリップフロップ２２の電圧状態を戻す処理に時間およびエネルギーを要するおそれがある。一方、半導体回路１では、各フリップフロップ２２の電圧状態を記憶する記憶部２３を設けるようにしたので、短い時間かつ少ないエネルギーで、各フリップフロップ２２の電圧状態を戻すことができる。
　また、半導体回路１では、後処理動作ＯＰ２２において、誤り訂正コードＣＯＤＥ１と誤り訂正コードＣＯＤＥ２とが一致する場合には、すぐに通常動作ＯＰ１を行うようにしたので、電源供給を再開した後に、短い時間かつ少ないエネルギーで、通常動作ＯＰ１を開始することができる。
　また、半導体回路１では、電源供給を再開し、順序回路部２０（１）～２０（Ｎ－１）における各記憶部２３がリストア動作を行った後に、各フリップフロップ２２に記憶された情報を検査するようにした。これにより、例えば、各記憶部２３の記憶素子４８，４９に経年劣化が生じた場合でも、回路動作への影響を抑えることができる。すなわち、一般に、不揮発性の記憶素子は、長年にわたり書き換えを続けることにより、経年劣化が生じるおそれがある。この場合には、例えば、記憶素子に情報を記憶させようとしても、正しい情報を記憶させることができなくなるおそれがある。半導体回路１では、前処理動作ＯＰ２１において誤り訂正コードＣＯＤＥ１を生成するとともに、後処理動作ＯＰ２２において誤り訂正コードＣＯＤＥ２を生成し、誤り訂正コードＣＯＤＥ１と誤り訂正コードＣＯＤＥ２とを比較することにより、各フリップフロップ２２に記憶された情報を検査するようにした。これにより、検査部５４は、誤り訂正コードＣＯＤＥ１，ＣＯＤＥ２が互いに一致しない場合には、前処理動作ＯＰ２１において、経年劣化により記憶素子４８，４９に正しく情報を記憶させることができなかったと判断し、誤り訂正コードＣＯＤＥ１に基づいて、電源供給が停止する前に各フリップフロップ２２が記憶していた情報を生成する。これにより、半導体回路１では、記憶素子４８，４９に経年劣化が生じた場合でも、回路動作への影響を抑えることができる。
　また、半導体回路１では、前処理動作ＯＰ２１において、検査部５４が各フリップフロップ２２の情報を取得して誤り訂正コードＣＯＤＥ１を生成（ステップＳ１）した後に、記憶部２３がストア動作（ステップＳ４）を行うようにしたので、回路が誤動作するおそれを低減することができる。すなわち、記憶部２３がストア動作を行う際には、図８Ａ，８Ｂに示したように、ストア電流Ｉstore1，Ｉstore2が流れる。このストア電流Ｉstore1，Ｉstore2の電流値が大きい場合には、例えば、スレーブラッチ４０に記憶された情報が失われてしまい、いわゆるディスターブが生じるおそれがある。よって、仮に、記憶部２３がストア動作を行った後に、検査部５４が各フリップフロップ２２の情報を取得して誤り訂正コードＣＯＤＥ１を生成する場合には、検査部５４は、誤った情報に基づいて誤り訂正コードＣＯＤＥ１を生成してしまうおそれがある。一方、半導体回路１では、検査部５４が各フリップフロップ２２の情報を取得して誤り訂正コードＣＯＤＥ１を生成した後に、記憶部２３がストア動作（ステップＳ４）を行うようにした。これにより、ストア動作において仮にディスターブが生じた場合でも、誤り訂正コードＣＯＤＥ１は、そのディスターブの影響を受けないので、回路が誤動作するおそれを低減することができる。
　また、半導体回路１では、誤り訂正コードＣＯＤＥ１をメモリ５５に記憶させるようにしたので、各フリップフロップ２２に記憶されていた情報をそのままメモリ５５に記憶させる場合に比べて、メモリ５５の記憶容量を抑えることができる。
　また、半導体回路１では、半導体回路１を製造した後の検査（スキャンテスト動作ＯＰ３）の仕組みを利用して、スリープ動作ＯＰ２において、各フリップフロップ２２に記憶された情報を検査するようにした。これにより、回路構成をシンプルにしつつ、各フリップフロップ２２に記憶された情報を検査することができる。
［効果］
　以上のように本実施の形態では、各フリップフロップの電圧状態を記憶する記憶部を設けるようにしたので、電源供給を再開した後に、短い時間かつ少ないエネルギーで、各フリップフロップの電圧状態を、電源供給を停止する前の電圧状態に戻すことができる。
　本実施の形態では、後処理動作において、誤り訂正コードが互いに一致する場合には、すぐに通常動作を行うようにしたので、電源供給を再開した後に、短い時間かつ少ないエネルギーで、通常動作を開始することができる。
　本実施の形態では、電源供給を再開し、各フリップフロップがリストア動作を行った後に、各フリップフロップに記憶された情報を検査するようにしたので、記憶素子に経年劣化が生じた場合でも、回路動作への影響を抑えることができる。
　本実施の形態では、前処理動作において、検査部が各フリップフロップの情報を取得して誤り訂正コードＣＯＤＥ１を生成した後に、記憶部がストア動作を行うようにしたので、回路が誤動作するおそれを低減することができる。
　本実施の形態では、誤り訂正コードＣＯＤＥ１をメモリに記憶させるようにしたので、メモリの記憶容量を抑えることができる。
［変形例１］
　上記実施の形態では、電源トランジスタ５１のドレインを、Ｎ個の組み合わせ回路部１０、（Ｎ－１）個の順序回路部２０、選択部５２，５３、および検査部５４に接続したが、これに限定されるものではなく、これに代えて、図１１に示す半導体回路１Ａのように、電源トランジスタ５１のドレインを、さらにメモリ５５Ａに接続してもよい。メモリ５５Ａは、この例では、磁気抵抗メモリ（ＭＲＡＭ；Magnetoresistive Random Access Memory）、相変化メモリ（ＰＣＲＡＭ；Phase Change Random Access Memory）、抵抗変化型メモリ（ＲｅＲＡＭ；Resistive Random Access Memory）のような不揮発性のメモリを用いて構成されたものである。メモリ５５Ａは、電源トランジスタ５１がオン状態になることにより電源電圧ＶＤＤが供給される。半導体回路１Ａでは、スリープ動作において、電源トランジスタ５１をオフ状態にすることにより、Ｎ個の組み合わせ回路部１０、（Ｎ－１）個の順序回路部２０、選択部５２，５３、および検査部５４に加えて、さらにメモリ５５Ａへの電源供給を停止する。これにより、半導体回路１Ａでは、消費電力を低減することができる。
　また、図１２に示す半導体回路１Ｂのように、メモリ５７Ｂと、制御部５６Ｂとを備えてもよい。メモリ５７Ｂは、様々な情報を記憶するものであり、メモリ５５Ａと同じ種類の不揮発性のメモリを用いて構成されている。メモリ５７Ｂは、電源トランジスタ５１がオン状態になることにより電源電圧ＶＤＤが供給される。制御部５６Ｂは、半導体回路１Ｂの動作を制御するものである。ここで、メモリ５７Ｂは、本開示における「第２のメモリ」の一具体例に対応する。
　この半導体回路１Ｂでは、メモリ５５Ａの記憶素子のサイズは、メモリ５７Ｂの記憶素子のサイズよりも大きいことが望ましい。すなわち、メモリ５５Ａは、誤り訂正コードＣＯＤＥ１を記憶するため、書込エラーレートが低いことが望まれる。メモリ５５Ａの記憶素子のサイズを、メモリ５７Ｂの記憶素子のサイズよりも大きくすることにより、書込エラーレートの低減が期待される。
［変形例２］
　上記実施の形態では、検査部５４と、メモリ５５とを別々に設けたが、これに限定されるものではない。これに代えて、例えば、図１３に示す半導体回路１Ｃのように、メモリ５５Ｃの内部に検査部５４Ｃを設けてもよい。すなわち、一般に、メモリの内部には、ＥＣＣ処理を行うブロックが設けられているので、このようなメモリをメモリ５５Ｃとして用いることにより、構成をシンプルにすることができる。
［変形例３］
　上記実施の形態では、検査部５４は、ＥＣＣ処理を行うことにより、誤り訂正コードＣＯＤＥ１，ＣＯＤＥ２を生成したが、これに限定されるものではない。以下に、本変形例に係る半導体回路１Ｄについて詳細に説明する。
　図１４は、本変形例に係る半導体回路１Ｄの一構成例を表すものである。半導体回路１Ｄは、検査部５４Ｄと、メモリ５５Ｄとを備えている。検査部５４Ｄは、前処理動作ＯＰ２１において、各フリップフロップ２２から取得した情報を退避データＤＡＴＡとして、メモリ５５Ｄに記憶させるとともに、後処理動作ＯＰ２２において、各フリップフロップ２２から取得した情報と退避データＤＡＴＡとを比較するものである。メモリ５５Ｄは、退避データＤＡＴＡを記憶するものである。
　次に、半導体回路１Ｄに係るスリープ動作ＯＰ２における、前処理動作ＯＰ２１および後処理動作ＯＰ２２について詳細に説明する。
　図１５は、前処理動作ＯＰ２１の一例を表すものである。まず、検査部５４Ｄは、各フリップフロップ２２に記憶された情報を取得する（ステップＳ２１）。具体的には、まず、順序回路部２０（１）～２０（Ｎ－１）が、制御部５６から供給された制御信号に基づいて、スキャンシフト動作を行う。そして、選択部５３が、制御部５６から供給された制御信号に基づいて、順序回路部２０（Ｎ－１）から供給された信号Ｓ（Ｎ）を、信号ＳＢとして検査部５４Ｄに供給する。次に、検査部５４Ｄは、制御部５６から供給された制御信号に基づいて、ステップＳ２１において取得した情報を、退避データＤＡＴＡとしてメモリ５５Ｄに記憶させる（ステップＳ２２）。そして、制御部５６は、順序回路部２０（１）～２０（Ｎ－１）における各記憶部２３のトランジスタ４６，４７をオン状態にし（ステップＳ３）、各記憶部２３はストア動作を行い（ステップＳ４）、制御部５６は、各記憶部２３のトランジスタ４６，４７をオフ状態にし（ステップＳ５）、制御部５６は、電源トランジスタ５１をオフ状態にする（ステップＳ６）。
　図１６は、後処理動作ＯＰ２２の一例を表すものである。まず、制御部５６は、順序回路部２０（１）～２０（Ｎ－１）における各記憶部２３のトランジスタ４６，４７をオン状態にし（ステップＳ１１）、電源トランジスタ５１をオン状態し（ステップＳ１２）、各記憶部２３はリストア動作を行い（ステップＳ１３）、制御部５６は、各記憶部２３のトランジスタ４６，４７をオフ状態にする（ステップＳ１４）。
　次に、検査部５４Ｄは、各フリップフロップ２２に記憶された情報を取得する（ステップＳ３５）。具体的には、まず、順序回路部２０（１）～２０（Ｎ－１）が、制御部５６から供給された制御信号に基づいて、スキャンシフト動作を行う。そして、選択部５３が、制御部５６から供給された制御信号に基づいて、順序回路部２０（Ｎ－１）から供給された信号Ｓ（Ｎ）を、信号ＳＢとして検査部５４Ｄに供給する。
　次に、検査部５４Ｄは、ステップＳ３５において取得した情報を、メモリ５５Ｄが記憶している退避データＤＡＴＡと比較する（ステップＳ３６）。そして、ステップＳ３５において取得した情報と退避データＤＡＴＡが一致する場合（ステップＳ３７において“Ｙ”）には、このフローは終了する。
　また、ステップＳ３５において取得した情報と退避データＤＡＴＡが一致しない場合（ステップＳ３７において“Ｎ”）には、検査部５４Ｄは、退避データＤＡＴＡを順序回路部２０（１）～２０（Ｎ－１）に供給する（ステップＳ３８）。具体的には、検査部５４Ｄは、退避データＤＡＴＡを信号ＳＡとして出力する。そして、選択部５２が、制御部５６から供給された制御信号に基づいて、検査部５４Ｄから供給された信号ＳＡを、信号Ｓ（１）として順序回路部２０（１）に供給する。そして、順序回路部２０（１）～２０（Ｎ－１）は、スキャンシフト動作を行う。これにより、半導体回路１Ｄは、退避データＤＡＴＡに基づいて、順序回路部２０（１）～２０（Ｎ－１）の各フリップフロップ２２を設定する。そして、このフローは終了する。
　このように、半導体回路１Ｄでは、検査部５４ＤがＥＣＣ処理を行わないようにしたので、検査部５４Ｄの構成をシンプルにすることができる。
［変形例４］
　上記実施の形態では、検査部５４は、ＥＣＣ処理を行うことにより、誤り訂正コードＣＯＤＥ１，ＣＯＤＥ２を生成し、誤り訂正コードＣＯＤＥ１および誤り訂正コードＣＯＤＥ２を比較したが、これに限定されるものではない。以下に、本変形例に係る半導体回路１Ｅについて詳細に説明する。
　半導体回路１Ｅは、検査部５４Ｅを備えている。検査部５４Ｅは、前処理動作ＯＰ２１において、上記実施の形態の場合（図７）と同様に動作するとともに、後処理動作ＯＰ２２において、誤り訂正コードＣＯＤＥ１に基づいて、電源供給が停止する前に各フリップフロップ２２に記憶されていた情報を生成し、この生成した情報と、各フリップフロップ２２から取得した情報とを比較するものである。
　図１７は、半導体回路１Ｅに係る後処理動作ＯＰ２２の一例を表すものである。まず、制御部５６は、順序回路部２０（１）～２０（Ｎ－１）における各記憶部２３のトランジスタ４６，４７をオン状態にし（ステップＳ１１）、電源トランジスタ５１をオン状態し（ステップＳ１２）、各記憶部２３はリストア動作を行い（ステップＳ１３）、制御部５６は、各記憶部２３のトランジスタ４６，４７をオフ状態にする（ステップＳ１４）。
　次に、検査部５４Ｅは、メモリ５５が記憶している誤り訂正コードＣＯＤＥ１に基づいて、電源供給が停止する前に各フリップフロップ２２が記憶していた情報（データＤＡＴＡ１）を生成する（ステップＳ４５）。
　次に、検査部５４Ｅは、各フリップフロップ２２に記憶された情報（データＤＡＴＡ２）を取得する（ステップＳ４６）。具体的には、まず、順序回路部２０（１）～２０（Ｎ－１）が、制御部５６から供給された制御信号に基づいて、スキャンシフト動作を行う。そして、選択部５３が、制御部５６から供給された制御信号に基づいて、順序回路部２０（Ｎ－１）から供給された信号Ｓ（Ｎ）を、信号ＳＢとして検査部５４Ｅに供給する。
　次に、検査部５４Ｅは、ステップＳ４５において生成したデータＤＡＴＡ１と、ステップＳ４６において取得したデータＤＡＴＡ２とを比較する（ステップＳ４７）。そして、データＤＡＴＡ１とデータＤＡＴＡ２が一致する場合（ステップＳ４８において“Ｙ”）には、このフローは終了する。
　また、データＤＡＴＡ１とデータＤＡＴＡ２一致しない場合（ステップＳ４８において“Ｎ”）には、検査部５４Ｅは、データＤＡＴＡ１を順序回路部２０（１）～２０（Ｎ－１）に供給する（ステップＳ３８）。そして、このフローは終了する。
　このように構成しても、上記実施の形態の場合と同様の効果を得ることができる。
［変形例５］
　上記実施の形態では、前処理動作ＯＰ２１において、検査部５４が各フリップフロップ２２の情報を取得して誤り訂正コードＣＯＤＥ１を生成した後に、記憶部２３がストア動作を行うようにしたが、これに限定されるものではない。これに代えて、例えば、ストア動作においてディスターブが生じにくい構成である場合には、図１８に示したように、記憶部２３がストア動作（ステップＳ４）を行った後に、検査部５４が各フリップフロップ２２の情報を取得して誤り訂正コードＣＯＤＥ１を生成（ステップＳ１）してもよい。
［変形例６］
　上記実施の形態では、スピン注入磁化反転型の磁気トンネル接合素子を用いて記憶素子４８，４９を構成したが、これに限定されるものではなく、フリップフロップ２２の電圧状態を記憶できるものであれば、どのような記憶素子を用いてもよい。具体的には、例えば、電流駆動型の記憶素子を用いてもよいし、電圧駆動型の記憶素子を用いてもよい。電流駆動型の記憶素子は、例えば、ＭＴＪ素子の他、相変化メモリ（ＰＣＲＡＭ）において用いられる記憶素子や、抵抗変化型メモリ（ＲｅＲＡＭ）において用いられる記憶素子を適用可能である。これらの記憶素子は、ユニポーラ型であってもよいし、バイポーラ型であってもよい。電圧駆動型の記憶素子は、例えば、強誘電体メモリ（ＦｅＲＡＭ；Ferroelectric Random Access Memory）において用いられる記憶素子や、磁性メモリ（ＭｅＲＡＭ；Magnetoelectric Random Access Memory）を適用可能である。
［変形例７］
　上記実施の形態では、図２に示したように、フリップフロップ２２を用いて順序回路部２０を構成したが、これに限定されるものではなく、これに代えて、様々な論理回路を用いて順序回路部を構成することができる。具体的には、例えば、図２において、セレクタ２１、フリップフロップ２２、記憶部２３とからなる一組の回路を、特許文献１に記載の回路（例えば、図１９に示す論理回路６０）に置き換えてもよい。
　この論理回路６０は、ＮＭＯＳ論理回路６１と、フリップフロップ６２，６３と、貫通電流制御回路６４と、不揮発性抵抗素子Ｒ１，Ｒ２と、トランジスタＰ１～Ｐ８とを有している。以下に、上記実施の形態におけるセレクタ２１（１）、フリップフロップ２２（１）、および記憶部２３（１）を置き換えた場合における対応関係を説明する。信号Ｄinは、例えば図２に示したセレクタ２１（１）に入力される信号ＤＩ（１）に対応する。信号ＴＤin，／ＴＤinは、例えば図２に示したセレクタ２１（１）に入力される信号Ｓ（１）に対応する。信号ＣＬＫは、図２に示したクロック信号ＣＬＫに対応する。信号ＴＥ，／ＴＥは、図２に示したスキャンイネーブル信号ＳＥに対応する。信号Ｑ，／Ｑ，ＴＤout，／ＴＤoutは、図２に示した信号ＤＯ（１）に対応する。ここで、論理回路６０は、本開示における「論理回路部」の一具体例に対応する。
　通常動作ＯＰ１では、信号Ｄinに基づいて、ＮＭＯＳ論理回路６１の論理に応じた信号Ｄout，／Ｄout、Ｑ，／Ｑが生成される。また、スリープ動作ＯＰ２およびスキャンテスト動作ＯＰ３では、信号ＴＤin，／ＴＤinに基づいて、信号ＴＤout，／ＴＤoutが生成される。
　このように構成することにより、順序回路部２０は、ＮＭＯＳ論理回路６１に応じた様々な演算を行うことができ、動作の自由度を高めることができる。
［その他の変形例］
　また、これらの変形例のうちの２以上を組み合わせてもよい。
＜２．適用例＞
　次に、上記実施の形態および変形例で説明した半導体回路の適用例について説明する。
　図２０は、上記実施の形態等の半導体回路が適用されるスマートフォンの外観を表すものである。このスマートフォンは、例えば、本体部３１０、表示部３２０、およびバッテリ３３０を有している。
　上記実施の形態等の半導体回路は、このようなスマートフォンの他、デジタルカメラ、ノート型パーソナルコンピュータ、携帯型ゲーム機、ビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。特に、本技術は、バッテリを有する携帯型の電子機器に適用すると効果的である。
　以上、いくつかの実施の形態および変形例、ならびにそれらの具体的な応用例および電子機器への適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
　例えば、上記の実施の形態等では、電源トランジスタ５１を設け、オンオフすることにより電源電圧ＶＤＤの供給を制御するようにしたが、これに限定されたものではない。これに代えて、例えば、接地側にトランジスタを設け、オンオフすることにより電圧ＶＳＳの供給を制御するようにしてもよい。また、例えば、内部回路に電源電圧を供給するレギュレータ回路を設け、レギュレータ回路の動作をオンオフすることにより、電源電圧の供給を制御するようにしてもよい。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成とすることができる。
（１）それぞれがフリップフロップおよび不揮発性の記憶素子を含む複数の論理回路部を有し、第１の期間において、前記複数の論理回路部における前記記憶素子が前記複数の論理回路部における電圧状態をそれぞれ記憶するストア動作と、前記複数の論理回路部における前記フリップフロップがシフトレジスタとして動作するシフト動作とを行う順序回路部と、
　前記第１の期間において、前記シフト動作により前記シフトレジスタから出力された第１のデータまたは前記第１のデータに対応する第２のデータを記憶する第１のメモリと
　を備えた半導体回路。
（２）検査部をさらに備え、
　前記順序回路部は、前記第１の期間の後の第２の期間において、前記複数の論理回路部における前記記憶素子に記憶された情報に基づいて前記複数の論理回路部の電圧状態を設定するリストア動作と、前記シフト動作とをこの順で行い、
　前記検査部は、前記第２の期間において、前記第１のメモリに記憶された前記第１のデータまたは前記第２のデータに基づいて、前記シフト動作により前記シフトレジスタから出力された第３のデータを検査する
　前記（１）に記載の半導体回路。
（３）前記検査部は、前記第２の期間において、前記第３のデータを検査した結果に基づいて第４のデータを生成し、その第４のデータを前記シフトレジスタに供給し、
　前記順序回路部は、前記第２の期間において、前記シフト動作を行うことにより、前記第４のデータを前記複数の論理回路部における前記フリップフロップの初期データとして設定する
　前記（２）に記載の半導体回路。
（４）前記順序回路部に対して第５のデータを供給する第１の組み合わせ回路と、
　第６のデータに基づいて動作する第２の組み合わせ回路と
　をさらに備え、
　前記順序回路部は、前記第２の期間の後の第３の期間において、前記第５のデータに基づいて前記第６のデータを生成する処理動作を行う
　前記（２）または（３）に記載の半導体回路。
（５）前記第１のメモリは、前記第２のデータを記憶し、
　前記検査部は、前記第１の期間において、前記第１のデータに基づいて第１の誤り訂正コードを生成し、
　前記第２のデータは、前記第１の誤り訂正コードである
　前記（３）または（４）に記載の半導体回路。
（６）前記検査部は、前記第２の期間において、前記第３のデータに基づいて第２の誤り訂正コードを求め、前記第１の誤り訂正コードと前記第２の誤り訂正コードとを比較することにより、前記第３のデータを検査する
　前記（５）に記載の半導体回路。
（７）前記検査部は、前記第１の誤り訂正コードと前記第２の誤り訂正コードとが一致しない場合に、前記第１の誤り訂正コードに基づいて前記第４のデータを生成する
　前記（６）に記載の半導体回路。
（８）前記検査部は、前記第２の期間において、前記第１の誤り訂正コードに基づいて前記第１のデータを生成し、前記第１のデータと前記第３のデータとを比較することにより、前記第３のデータを検査する
　前記（５）に記載の半導体回路。
（９）前記検査部は、前記第１のデータと前記第３のデータとが一致しない場合に、前記１のデータを前記第４のデータとして、前記シフトレジスタに供給する
　前記（８）に記載の半導体回路。
（１０）前記第１のメモリは、前記第１のデータを記憶し、
　前記検査部は、前記第２の期間において、前記第３のデータと、前記第１のメモリに記憶された前記第１のデータとを比較することにより、前記第３のデータを検査する
　前記（３）または（４）に記載の半導体回路。
（１１）前記検査部は、前記第３のデータと、前記第１のメモリに記憶された前記第１のデータとが一致しない場合に、前記１のデータを前記第４のデータとして、前記シフトレジスタに供給する
　前記（１０）に記載の半導体回路。
（１２）前記第１の期間および前記第２の期間において、前記順序回路部への電源供給を行い、前記第１の期間と前記第２の期間との間の第４の期間において、前記順序回路部への電源供給を停止するように電源制御を行う制御部をさらに備えた
　前記（２）から（１１）のいずれかに記載の半導体回路。
（１３）前記第１の期間において、前記順序回路部は、前記シフト動作を行った後に前記ストア動作を行う
　前記（１）から（１２）のいずれかに記載の半導体回路。
（１４）前記第１の期間において、前記順序回路部は、前記ストア動作を行った後に前記シフト動作を行う
　前記（１）から（１２）のいずれかに記載の半導体回路。
（１５）前記フリップフロップは、マスタラッチとスレーブラッチとを有し、
　前記記憶素子は、前記スレーブラッチに接続可能に構成された
　前記（１）から（１４）のいずれかに記載の半導体回路。
（１６）前記スレーブラッチは、
　第１のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能に構成された第１の回路と、
　前記第２のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能に構成された第２の回路と
　を有し、
　前記記憶素子は、前記第１のノードに接続可能に構成された第１の記憶素子と、前記第２のノードに接続可能に構成された第２の記憶素子とを含む
　前記（１５）に記載の半導体回路。
（１７）前記記憶素子は、印加される電流に基づいて情報を記憶する
　前記（１）から（１６）のいずれかに記載の半導体回路。
（１８）前記記憶素子は、ユニポーラ型またはバイポーラ型の素子である
　前記（１７）に記載の半導体回路。
（１９）前記記憶素子は、印加される電圧に基づいて情報を記憶する
　前記（１）から（１６）のいずれかに記載の半導体回路。
（２０）前記第１のメモリの記憶素子と同じ種類の記憶素子を有する第２のメモリをさらに備え、
　前記第１のメモリの記憶素子のサイズは、前記第２のメモリの記憶素子のサイズよりも大きい
　前記（１）から（１９）のいずれかに記載の半導体回路。
（２１）第１の期間において、それぞれがフリップフロップおよび不揮発性の記憶素子を含む複数の論理回路部を有する順序回路部に、前記複数の論理回路部における前記記憶素子が前記複数の論理回路部における電圧状態をそれぞれ記憶するストア動作と、前記複数の論理回路部における前記フリップフロップがシフトレジスタとして動作するシフト動作とを行わせ、
　前記第１の期間において、前記シフト動作により前記シフトレジスタから出力された第１のデータまたは前記第１のデータに対応する第２のデータを第１のメモリに記憶させる
　半導体回路の制御方法。
（２２）前記第１の期間の後の第２の期間において、前記順序回路部に、前記複数の論理回路部における前記記憶素子に記憶された情報に基づいて前記複数の論理回路部の電圧状態を設定するリストア動作と、前記シフト動作とをこの順で行わせ、
　前記第２の期間において、検査部に、前記第１のメモリに記憶されたデータに基づいて、前記シフト動作により前記シフトレジスタから出力された第３のデータを検査させる
　前記（２１）に記載の半導体回路の制御方法。
（２３）半導体回路と、
　前記半導体回路に電源電圧を供給するバッテリと
　を備え、
　前記半導体回路は、
　それぞれがフリップフロップおよび不揮発性の記憶素子を含む複数の論理回路部を有し、第１の期間において、前記複数の論理回路部における前記記憶素子が前記複数の論理回路部における電圧状態をそれぞれ記憶するストア動作と、前記複数の論理回路部における前記フリップフロップがシフトレジスタとして動作するシフト動作とを行う順序回路部と、
　前記第１の期間において、前記シフト動作により前記シフトレジスタから出力された第１のデータまたは前記第１のデータに対応する第２のデータを記憶する第１のメモリと
　を有する
　電子機器。
　本出願は、日本国特許庁において２０１６年１０月３日に出願された日本特許出願番号２０１６－１９５７５７号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (23)

  1. 　それぞれがフリップフロップおよび不揮発性の記憶素子を含む複数の論理回路部を有し、第１の期間において、前記複数の論理回路部における前記記憶素子が前記複数の論理回路部における電圧状態をそれぞれ記憶するストア動作と、前記複数の論理回路部における前記フリップフロップがシフトレジスタとして動作するシフト動作とを行う順序回路部と、
    　前記第１の期間において、前記シフト動作により前記シフトレジスタから出力された第１のデータまたは前記第１のデータに対応する第２のデータを記憶する第１のメモリと
    　を備えた半導体回路。
  2. 　検査部をさらに備え、
    　前記順序回路部は、前記第１の期間の後の第２の期間において、前記複数の論理回路部における前記記憶素子に記憶された情報に基づいて前記複数の論理回路部の電圧状態を設定するリストア動作と、前記シフト動作とをこの順で行い、
    　前記検査部は、前記第２の期間において、前記第１のメモリに記憶された前記第１のデータまたは前記第２のデータに基づいて、前記シフト動作により前記シフトレジスタから出力された第３のデータを検査する
    　請求項１に記載の半導体回路。
  3. 　前記検査部は、前記第２の期間において、前記第３のデータを検査した結果に基づいて第４のデータを生成し、その第４のデータを前記シフトレジスタに供給し、
    　前記順序回路部は、前記第２の期間において、前記シフト動作を行うことにより、前記第４のデータを前記複数の論理回路部における前記フリップフロップの初期データとして設定する
    　請求項２に記載の半導体回路。
  4. 　前記順序回路部に対して第５のデータを供給する第１の組み合わせ回路と、
    　第６のデータに基づいて動作する第２の組み合わせ回路と
    　をさらに備え、
    　前記順序回路部は、前記第２の期間の後の第３の期間において、前記第５のデータに基づいて前記第６のデータを生成する処理動作を行う
    　請求項２に記載の半導体回路。
  5. 　前記第１のメモリは、前記第２のデータを記憶し、
    　前記検査部は、前記第１の期間において、前記第１のデータに基づいて第１の誤り訂正コードを生成し、
    　前記第２のデータは、前記第１の誤り訂正コードである
    　請求項３に記載の半導体回路。
  6. 　前記検査部は、前記第２の期間において、前記第３のデータに基づいて第２の誤り訂正コードを求め、前記第１の誤り訂正コードと前記第２の誤り訂正コードとを比較することにより、前記第３のデータを検査する
    　請求項５に記載の半導体回路。
  7. 　前記検査部は、前記第１の誤り訂正コードと前記第２の誤り訂正コードとが一致しない場合に、前記第１の誤り訂正コードに基づいて前記第４のデータを生成する
    　請求項６に記載の半導体回路。
  8. 　前記検査部は、前記第２の期間において、前記第１の誤り訂正コードに基づいて前記第１のデータを生成し、前記第１のデータと前記第３のデータとを比較することにより、前記第３のデータを検査する
    　請求項５に記載の半導体回路。
  9. 　前記検査部は、前記第１のデータと前記第３のデータとが一致しない場合に、前記１のデータを前記第４のデータとして、前記シフトレジスタに供給する
    　請求項８に記載の半導体回路。
  10. 　前記第１のメモリは、前記第１のデータを記憶し、
    　前記検査部は、前記第２の期間において、前記第３のデータと、前記第１のメモリに記憶された前記第１のデータとを比較することにより、前記第３のデータを検査する
    　請求項３に記載の半導体回路。
  11. 　前記検査部は、前記第３のデータと、前記第１のメモリに記憶された前記第１のデータとが一致しない場合に、前記１のデータを前記第４のデータとして、前記シフトレジスタに供給する
    　請求項１０に記載の半導体回路。
  12. 　前記第１の期間および前記第２の期間において、前記順序回路部への電源供給を行い、前記第１の期間と前記第２の期間との間の第４の期間において、前記順序回路部への電源供給を停止するように電源制御を行う制御部をさらに備えた
    　請求項２に記載の半導体回路。
  13. 　前記第１の期間において、前記順序回路部は、前記シフト動作を行った後に前記ストア動作を行う
    　請求項１に記載の半導体回路。
  14. 　前記第１の期間において、前記順序回路部は、前記ストア動作を行った後に前記シフト動作を行う
    　請求項１に記載の半導体回路。
  15. 　前記フリップフロップは、マスタラッチとスレーブラッチとを有し、
    　前記記憶素子は、前記スレーブラッチに接続可能に構成された
    　請求項１に記載の半導体回路。
  16. 　前記スレーブラッチは、
    　第１のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能に構成された第１の回路と、
    　前記第２のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能に構成された第２の回路と
    　を有し、
    　前記記憶素子は、前記第１のノードに接続可能に構成された第１の記憶素子と、前記第２のノードに接続可能に構成された第２の記憶素子とを含む
    　請求項１５に記載の半導体回路。
  17. 　前記記憶素子は、印加される電流に基づいて情報を記憶する
    　請求項１に記載の半導体回路。
  18. 　前記記憶素子は、ユニポーラ型またはバイポーラ型の素子である
    　請求項１７に記載の半導体回路。
  19. 　前記記憶素子は、印加される電圧に基づいて情報を記憶する
    　請求項１に記載の半導体回路。
  20. 　前記第１のメモリの記憶素子と同じ種類の記憶素子を有する第２のメモリをさらに備え、
    　前記第１のメモリの記憶素子のサイズは、前記第２のメモリの記憶素子のサイズよりも大きい
    　請求項１に記載の半導体回路。
  21. 　第１の期間において、それぞれがフリップフロップおよび不揮発性の記憶素子を含む複数の論理回路部を有する順序回路部に、前記複数の論理回路部における前記記憶素子が前記複数の論理回路部における電圧状態をそれぞれ記憶するストア動作と、前記複数の論理回路部における前記フリップフロップがシフトレジスタとして動作するシフト動作とを行わせ、
    　前記第１の期間において、前記シフト動作により前記シフトレジスタから出力された第１のデータまたは前記第１のデータに対応する第２のデータを第１のメモリに記憶させる
    　半導体回路の制御方法。
  22. 　前記第１の期間の後の第２の期間において、前記順序回路部に、前記複数の論理回路部における前記記憶素子に記憶された情報に基づいて前記複数の論理回路部の電圧状態を設定するリストア動作と、前記シフト動作とをこの順で行わせ、
    　前記第２の期間において、検査部に、前記第１のメモリに記憶されたデータに基づいて、前記シフト動作により前記シフトレジスタから出力された第３のデータを検査させる
    　請求項２１に記載の半導体回路の制御方法。
  23. 　半導体回路と、
    　前記半導体回路に電源電圧を供給するバッテリと
    　を備え、
    　前記半導体回路は、
    　それぞれがフリップフロップおよび不揮発性の記憶素子を含む複数の論理回路部を有し、第１の期間において、前記複数の論理回路部における前記記憶素子が前記複数の論理回路部における電圧状態をそれぞれ記憶するストア動作と、前記複数の論理回路部における前記フリップフロップがシフトレジスタとして動作するシフト動作とを行う順序回路部と、
    　前記第１の期間において、前記シフト動作により前記シフトレジスタから出力された第１のデータまたは前記第１のデータに対応する第２のデータを記憶する第１のメモリと
    　を有する
    　電子機器。
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