TWI744384B - 半導體電路、半導體電路之控制方法、及電子機器 - Google Patents

半導體電路、半導體電路之控制方法、及電子機器 Download PDF

Info

Publication number
TWI744384B
TWI744384B TW106132382A TW106132382A TWI744384B TW I744384 B TWI744384 B TW I744384B TW 106132382 A TW106132382 A TW 106132382A TW 106132382 A TW106132382 A TW 106132382A TW I744384 B TWI744384 B TW I744384B
Authority
TW
Taiwan
Prior art keywords
data
memory
previous
period
circuit
Prior art date
Application number
TW106132382A
Other languages
English (en)
Other versions
TW201814721A (zh
Inventor
平賀啓三
Original Assignee
日商索尼股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商索尼股份有限公司 filed Critical 日商索尼股份有限公司
Publication of TW201814721A publication Critical patent/TW201814721A/zh
Application granted granted Critical
Publication of TWI744384B publication Critical patent/TWI744384B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/02—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements
    • G11C19/08—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements using thin films in plane structure
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3177—Testing of logic operation, e.g. by logic analysers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/32—Serial access; Scan testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G11C29/4401—Indication or identification of errors, e.g. for repair for self repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C2029/3202—Scan chain
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5004—Voltage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/3286—Spin-exchange coupled multilayers having at least one layer with perpendicular magnetic anisotropy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/329—Spin-exchange coupled multilayers wherein the magnetisation of the free layer is switched by a spin-polarised current, e.g. spin torque effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details

Abstract

本揭露的半導體電路係具備：順序電路部，係具有分別含有正反器及非揮發性之記憶元件的複數邏輯電路部，於第1期間中，進行：由複數邏輯電路部中的記憶元件來將複數邏輯電路部中的電壓狀態分別予以記憶的儲存動作、和由複數邏輯電路部中的正反器來作為平移暫存器而動作的平移動作；和第1記憶體，係於第1期間中，將藉由平移動作而從平移暫存器所被輸出之第1資料或第1資料所對應之第2資料，加以記憶。

Description

半導體電路、半導體電路之控制方法、及電子機器
[0001] 本揭露係有關於，具有非揮發性之記憶元件的半導體電路、此種半導體電路之控制方法、及具備此種半導體電路的電子機器。
[0002] 電子機器，係從環保的觀點來看，消耗電力越低越為理想。在半導體電路中，例如，藉由選擇性停止往一部分之電路的電源供給以謀求消耗電力之減低，所謂的電源閘控之技術，係逐漸被使用。在如此被停止電源供給的電路中，在電源供給被回復後，希望能夠立刻恢復到電源供給停止前的動作狀態。如此實現在短時間內之恢復動作的方法之一，係有在電路中內藏非揮發性之記憶元件的方法(例如專利文獻1等)。 　　[先前技術文獻] 　　[專利文獻] 　　[0003] 　　[專利文獻1]日本特開2012-242287號公報
[0004] 可是，非揮發性之記憶元件，係隨著長年的持續抹寫，而恐怕會發生所謂的經年劣化。於是，即使在此種經年劣化發生時，仍可抑制對電路動作之影響，係被期望。 　　[0005] 提供一種即使在非揮發性之記憶元件發生了經年劣化的情況下，仍可抑制對電路動作之影響的半導體電路、半導體電路之控制方法、及電子機器，係被期望。 　　[0006] 本揭露的一實施形態所述之半導體電路，係具備順序電路部、和第1記憶體。順序電路部，係具有分別含有正反器及非揮發性之記憶元件的複數邏輯電路部，於第1期間中，進行：由複數邏輯電路部中的記憶元件來將複數邏輯電路部中的電壓狀態分別予以記憶的儲存動作、和由複數邏輯電路部中的正反器來作為平移暫存器而動作的平移動作。第1記憶體，係於第1期間中，將藉由平移動作而從平移暫存器所被輸出之第1資料或第1資料所對應之第2資料，加以記憶。第1記憶體，係於第1期間中，將藉由平移動作而從平移暫存器所被輸出之第1資料或第1資料所對應之第2資料，加以記憶。 　　[0007] 本揭露的一實施形態所述之半導體電路之控制方法，係於第1期間中，令具有分別含有正反器及非揮發性之記憶元件的複數邏輯電路部的順序電路部，進行：由複數邏輯電路部中的記憶元件來將複數邏輯電路部中的電壓狀態分別予以記憶的儲存動作、和由複數邏輯電路部中的正反器來作為平移暫存器而動作的平移動作；於第1期間中，令藉由平移動作而從平移暫存器所被輸出之第1資料或第1資料所對應之第2資料，被第1記憶體所記憶。 　　[0008] 本揭露之一實施形態所述之電子機器，係具備：半導體電路、和向半導體電路供給電源電壓的電池。半導體電路係具有順序電路部、和第1記憶體。順序電路部，係具有分別含有正反器及非揮發性之記憶元件的複數邏輯電路部，於第1期間中，進行：由複數邏輯電路部中的記憶元件來將複數邏輯電路部中的電壓狀態分別予以記憶的儲存動作、和由複數邏輯電路部中的正反器來作為平移暫存器而動作的平移動作。第1記憶體，係於第1期間中，將藉由平移動作而從平移暫存器所被輸出之第1資料或第1資料所對應之第2資料，加以記憶。第1記憶體，係於第1期間中，將藉由平移動作而從平移暫存器所被輸出之第1資料或第1資料所對應之第2資料，加以記憶。 　　[0009] 在本揭露之一實施形態所述之半導體電路、半導體電路之控制方法、及電子機器中，係於第1期間中，於順序電路部中，進行儲存動作、和平移動作。在儲存動作中，係藉由複數邏輯電路部中的記憶元件，而將複數邏輯電路部中的電壓狀態分別加以記憶。在平移動作中，係由複數邏輯電路部中的正反器來作為平移暫存器而動作。然後，該藉由平移動作而從平移暫存器所被輸出之第1資料或第1資料所對應之第2資料，係被第1記憶體所記憶。 　　[0010] 若依據本揭露的一實施形態所述之半導體電路、半導體電路之控制方法、及電子機器，則在各邏輯電路部中設置非揮發性之記憶元件，並且，將藉由平移動作而從平移暫存器所被輸出之第1資料或第2資料，記憶在第1記憶體，因此，即使非揮發性之記憶元件發生經年劣化的情況下，仍可抑制對電路動作之影響。此外，並非一定限定於這裡所記載的效果，亦可有本揭露中所記載之任一效果。
[0012] 以下，參照圖式來詳細說明本揭露的實施形態。此外，說明係用以下順序來進行。 　　1.實施形態 　　2.適用例 　　[0013] 　　＜1.實施形態＞ 　　[構成例] 　　圖1係表示一實施形態所述之半導體電路(半導體電路1)之一構成例。半導體電路1係被構成為，藉由進行所謂的掃描測試而，而可達成評價的容易化。此外，本揭露之實施形態所述之半導體電路之控制方法，係藉由本實施形態而被具體化，因此一併說明。 　　[0014] 半導體電路1係具備：電源電晶體51、N個組合電路部10(組合電路部10(1)～10(N))、(N-1)個順序電路部20(順序電路部20(1)～20(N-1))、選擇部52, 53、檢查部54、記憶體55、控制部56。 　　[0015] 電源電晶體51，在此例中，係為P型的MOS(Metal Oxide Semiconductor)電晶體，對閘極係供給控制訊號，對源極係供給電源電壓VDD，汲極係被連接至N個組合電路部10、(N-1)個順序電路部20、選擇部52, 53、及檢查部54。 　　[0016] 藉由該構成，在半導體電路1中，可實現睡眠動作。亦即，在睡眠動作中，係將電源電晶體51設成斷開狀態，停止對N個組合電路部10、(N-1)個順序電路部20、選擇部52, 53、及檢查部54的電源供給。又，在通常動作中，係將電源電晶體51設成導通狀態，而對這些電路供給電源電壓VDD。在半導體電路1中，藉由如此所謂的電源閘控，而可降低消耗電力。 　　[0017] 組合電路部10係藉由，只根據此時所被輸入的訊號而無歧義地決定輸出訊號，也就是所謂的組合電路，而被構成。在此例中，組合電路部10，係基於所被供給之複數訊號，而生成複數訊號。具體而言，例如，組合電路部10(1)，係基於從半導體電路1之外部所被供給之複數訊號而生成M個訊號DI(1)～DI(M)，並將該訊號DI(1)～DI(M)供給至順序電路部20(1)。又，組合電路部10(2)，係基於從順序電路部20(1)所被供給之M個訊號DO(1)～DO(M)而生成複數訊號，將已生成之複數訊號，供給至順序電路部20(2)。關於組合電路部10(3)～10(N-1)也是同樣如此。然後，組合電路部10(N)，係基於從順序電路部20(N-1)所被供給之複數訊號而生成複數訊號，將已生成之複數訊號，供給至半導體電路1之外部。如此，在半導體電路1中，組合電路部10(1)～10(N)、與順序電路部20(1)～20(N-1)，係被交互配置。 　　[0018] 順序電路部20係藉由，不只根據此時所被輸入的訊號，還會基於以前所被輸入的訊號，而生成輸出訊號，也就是所謂的順序電路，而被構成。該順序電路部20，係隨應於掃描啟用訊號SE而會進行不同的動作。 　　[0019] 具體而言，如後述，順序電路部20，係在掃描啟用訊號SE為“0”(非活化)的情況下，則基於從前段的組合電路部10所被供給之複數訊號及時脈訊號CLK而生成複數訊號，將已生成之複數訊號，供給至後段的組合電路部10。具體而言，例如，順序電路部20(1)，係將基於前段的組合電路部10(1)所被供給之複數訊號DI(1)～DI(M)及時脈訊號CLK而生成複數訊號DO(1)～DO(M)，將該複數訊號DO(1)～DO(M)，供給至後段的組合電路部10(2)。順序電路部20(2)，係基於從前段的組合電路部10(2)所被供給之複數訊號及時脈訊號CLK而生成複數訊號，將已生成之複數訊號，供給至後段的組合電路部10(3)。關於順序電路部20(3)～20(N-2)也是同樣如此。然後，順序電路部20(N-1)，係基於從前段的組合電路部10(N-1)所被供給之複數訊號及時脈訊號CLK而生成複數訊號，將已生成之複數訊號，供給至後段的組合電路部10(N)。 　　[0020] 又，順序電路部20，係在掃描啟用訊號SE為“1”(活化)的情況，進行掃描平移動作。具體而言，例如，順序電路部20(1)，係將從選擇部52所被供給之訊號S(1)予以收取，同時，成為平移暫存器而動作，藉此而生成訊號S(2)，並將該訊號S(2)，供給至後段的順序電路部20(2)。順序電路部20(2)，係收取該訊號S(2)，同時，成為平移暫存器而動作，藉此而生成訊號S(3)，並將該訊號S(3)，供給至後段的順序電路部20(3)。關於順序電路部20(3)～20(N-2)也是同樣如此。然後，順序電路部20(N-1)，係將從順序電路部20(N-2)所被供給之訊號S(N-1)予以收取，同時，成為平移暫存器而動作，藉此而生成訊號S(N)，並將該訊號S(N)，供給至選擇部53。 　　[0021] 圖2係表示順序電路部20(1)之一構成例。此外，關於順序電路部20(2)～20(N-1)也是同樣如此。順序電路部20(1)係具有：M個選擇器21(選擇器21(1)～21(M))、M個正反器22(正反器22(1)～22(M))、M個記憶部23(記憶部23(1)～23(M))。M個選擇器21、M個正反器22、及M個記憶部23，係對應於M個訊號DI(1)～DI(M)而被設置。 　　[0022] 選擇器21，係基於掃描啟用訊號SE，來選擇被輸入至第1輸入端子的訊號及被輸入至第2輸入端子的訊號之其中一方，將該已被選擇之訊號予以輸出。具體而言，例如，選擇器21(1)，係在掃描啟用訊號SE為“0”(非活化)的情況下，則選擇訊號DI(1)來作為訊號D(1)並予以輸出，在掃描啟用訊號SE為“1”(活化)的情況下，則選擇訊號S(1)來作為訊號D(1)並予以輸出。選擇器21(2)，係在掃描啟用訊號SE為“0”(非活化)的情況下，則選擇訊號DI(2)來作為訊號D(2)並予以輸出，在掃描啟用訊號SE為“1”(活化)的情況下，則選擇訊號DO(1)來作為訊號D(2)並予以輸出。關於選擇器21(3)～21(M-1)也是同樣如此。然後，選擇器21(M)，係在掃描啟用訊號SE為“0”(非活化)的情況下，則選擇訊號DI(M)來作為訊號D(M)並予以輸出，在掃描啟用訊號SE為“1”(活化)的情況下，則選擇訊號DO(M-1)來作為訊號D(M)並予以輸出。 　　[0023] 正反器22，係為D型正反器，基於時脈訊號CLK的上揚邊緣，將已被輸入至資料輸入端子D的訊號加以取樣，並將該取樣結果，從資料輸出端子Q予以輸出。具體而言，正反器22(1)，係基於時脈訊號CLK的上揚邊緣，而將選擇器21(1)的輸出訊號D(1)加以取樣，將該取樣結果當作訊號DO(1)而予以輸出。正反器22(2)，係基於時脈訊號CLK的上揚邊緣，而將選擇器21(2)的輸出訊號D(2)加以取樣，將該取樣結果當作訊號DO(2)而予以輸出。關於正反器22(3)～22(M-1)也是同樣如此。然後，正反器22(M)，係基於時脈訊號CLK的上揚邊緣，而將選擇器21(M)的輸出訊號D(M)加以取樣，將該取樣結果當作訊號DO(M)而予以輸出，並且當作訊號S(2)而予以輸出。 　　[0024] 記憶部23，係為非揮發性之記憶部，基於訊號SR, CTRL，而將對應之正反器22的電壓狀態，加以記憶。具體而言，記憶部23(1)，係基於訊號SR, CTRL，而將正反器22(1)的電壓狀態加以記憶(儲存動作)，或基於所記憶之資訊而將正反器22的電壓狀態加以設定(回存動作)。關於記憶部23(2)～23(M)也是同樣如此。 　　[0025] 圖3係表示正反器22(1)及記憶部23(1)之一構成例。此外，關於正反器22(2)～22(M)及記憶部23(2)～23(M)也是同樣如此。正反器22(1)係具有：反向器24, 25、主鎖存器30、副鎖存器40。記憶部23(1)係具有：電晶體46, 47、和記憶元件48, 49。 　　[0026] 反向器24，係藉由將時脈訊號CLK加以反轉而生成時脈訊號CB。反向器25，係藉由將時脈訊號CB加以反轉而生成時脈訊號C。 　　[0027] 主鎖存器30係具有：反向器31、傳輸閘32、反向器33, 34、傳輸閘35。反向器31的輸入端子係被連接至正反器22(1)的資料輸入端子D並且被供給有訊號D(1)，輸出端子係被連接至傳輸閘32之一端。傳輸閘32之一端係被連接至反向器31的輸出端子，他端係被連接至節點N31。該傳輸閘32，係在時脈訊號C為低位準時會將一端與他端之間設成導通狀態，在時脈訊號C為高位準時會將一端與他端之間設成斷開狀態。反向器33的輸入端子係被連接至節點N31，輸出端子係被連接至節點N32。反向器34的輸入端子係被連接至節點N32，輸出端子係被連接至傳輸閘35之一端。傳輸閘35之一端係被連接至反向器34的輸出端子，他端係被連接至節點N31。該傳輸閘35，係在時脈訊號C為高位準時會將一端與他端之間設成導通狀態，在時脈訊號C為低位準時會將一端與他端之間設成斷開狀態。 　　[0028] 副鎖存器40係具有：傳輸閘41、反向器42, 43、傳輸閘44、反向器45。傳輸閘41之一端係被連接至節點N32，他端係被連接至節點N41。該傳輸閘41，係在時脈訊號C為高位準時會將一端與他端之間設成導通狀態，在時脈訊號C為低位準時會將一端與他端之間設成斷開狀態。反向器42的輸入端子係被連接至節點N41，輸出端子係被連接至節點N42。反向器43的輸入端子係被連接至節點N42，輸出端子係被連接至傳輸閘44之一端。傳輸閘44之一端係被連接至反向器43的輸出端子，他端係被連接至節點N41。該傳輸閘44，係在時脈訊號C為低位準時會將一端與他端之間設成導通狀態，在時脈訊號C為高位準時會將一端與他端之間設成斷開狀態。反向器45的輸入端子係被連接至節點N42，輸出端子係被連接至正反器22(1)的資料輸出端子Q，反向器45係將訊號DO(1)予以輸出。 　　[0029] 電晶體46, 47，在此例中係為N型的MOS電晶體。電晶體46的汲極係被連接至節點N41，對閘極係被供給有訊號SR，源極係被連接至記憶元件48之一端。電晶體47的汲極係被連接至節點N42，對閘極係被供給有訊號SR，源極係被連接至記憶元件49之一端。 　　[0030] 記憶元件48, 49，係為非揮發性之記憶元件，在此例中，藉由自旋轉移力矩，來改變自由層F(後述)的磁化之朝向以進行資訊之記憶，係為自旋轉移力矩磁化反轉型(STT；Spin Transfer Torque)的磁性穿隧接合(MTJ；Magnetic Tunnel Junction)元件。記憶元件48之一端係被連接至電晶體46的源極，他端係被供給有訊號CTRL。記憶元件49之一端係被連接至電晶體47的源極，他端係被供給有訊號CTRL。 　　[0031] 以下，以記憶元件48為例來說明。此外，關於記憶元件49也是同樣如此。記憶元件48係具有：釘紮層P、穿隧阻擋層I、自由層F。釘紮層P，係由磁化PJ之方向是被固定成例如膜面垂直方向的強磁性體所構成。自由層F係由，磁化FJ之方向，會隨著流入的自旋偏極電流，而於例如膜面垂直方向上會發生變化的強磁性體所構成。穿隧阻擋層I，係將釘紮層P與自由層F之間的磁性耦合予以切斷，同時，使穿隧電流流過而發揮機能。 　　[0032] 藉由該構成，在記憶元件48中，例如一旦使電流從自由層F往釘紮層P流動，則具有與釘紮層P之磁化PJ相同方向之力矩(自旋)的偏極電子，就會從釘紮層P被注入至自由層F，自由層F的磁化FJ之方向就會變成和釘紮層P的磁化PJ之方向相同方向(平行狀態)。記憶元件48，係在變成此種平行狀態的情況下，則兩端間的電阻值會變低(低電阻狀態RL)。 　　[0033] 又，例如一旦使電流從釘紮層P往自由層F流動，則電子會從自由層F被注入至釘紮層P。此時，所被注入的電子之中，具有與釘紮層P之磁化PJ相同方向之力矩的偏極電子係會穿透過釘紮層P，具有與釘紮層P之磁化PJ相反方向之力矩的偏極電子係被釘紮層P所反射，而被注入至自由層F。藉此，自由層F的磁化FJ之方向，係變成與釘紮層P的磁化PJ之方向相反之方向(反平行狀態)。記憶元件48，係在變成此種反平行狀態的情況下，則兩端間的電阻值會變高(高電阻狀態RH)。 　　[0034] 如此，在記憶元件48, 49中，隨應於電流的流動方向，自由層F的磁化FJ之方向係會改變，藉此，電阻狀態就會在高電阻狀態RH與低電阻狀態RL之間做變化。記憶元件48, 49，係藉由如此設定電阻狀態，就可將資訊加以記憶。 　　[0035] 如此，在半導體電路1中，係隨應於各正反器22而設置記憶部23。藉此，例如，記憶部23，係在睡眠動作中，在正要停止電源供給之前進行儲存動作，藉此以將正反器22的電壓狀態加以記憶。然後，記憶部23，係藉由在電源供給回復後進行回存動作，以基於記憶部23中所被記憶之資訊而將正反器22的電壓狀態加以設定。藉此，在半導體電路1中，係在電源供給回復後，可在短時間內，將各正反器22的電壓狀態，恢復成電源供給停止前的電壓狀態。 　　[0036] 選擇部52(圖1)，係基於從控制部56所被供給之控制訊號，而選擇從半導體電路1之外部所被供給之訊號SI、及從檢查部54所被供給之訊號SA之其中一方，將已被選擇之訊號，當作訊號S(1)而予以輸出。 　　[0037] 選擇部53，係基於從控制部56所被供給之控制訊號，將從順序電路部20(N-1)所被供給之訊號S(N)，向檢查部54當作訊號SB而予以供給，或者，向半導體電路1之外部當作訊號SO而予以輸出。 　　[0038] 檢查部54，係於睡眠動作中，在電源供給回復，順序電路部20(1)～20(N-1)中的各記憶部23進行了回存動作之後，檢查各正反器22中所被記憶之資訊。具體而言，如後述，檢查部54，係首先在電源供給停止之前，取得各正反器22中所被記憶之資訊，基於所取得之資訊，進行ECC(Error Correcting Code)處理，藉此而生成錯誤訂正碼CODE1。然後，檢查部54，係將該錯誤訂正碼CODE1，記憶在記憶體55中。然後，檢查部54，係在電源供給回復，各記憶部23進行了回存動作之後，再度取得各正反器22中所被記憶之資訊，基於所取得之資訊而生成錯誤訂正碼CODE2。然後，檢查部54，係藉由將該錯誤訂正碼CODE2、與記憶體55中所被記憶之錯誤訂正碼CODE1進行比較，以檢查各正反器22中所被記憶之資訊。然後，檢查部54，係在錯誤訂正碼CODE2與錯誤訂正碼CODE1不一致的情況下，基於錯誤訂正碼CODE1，生成電源供給停止前就被記憶在各正反器22中的資訊，將該資訊分別供給至各正反器22。 　　[0039] 記憶體55，在此例中是使用SRAM(Static Random Access Memory)所構成，會將檢查部54所生成的錯誤訂正碼CODE1，加以記憶。記憶體55，在此例中係被構成為，即使電源電晶體51是斷開狀態時，仍會被供給電源電壓VDD。此外，在此例中，雖然記憶體55是使用SRAM來構成，但不限定於此，亦可取而代之，改用DRAM(Dynamic Random Access Memory)等、揮發性之記憶體來構成。又，亦可使用非揮發性之記憶體來構成。 　　[0040] 控制部56，係控制順序電路部20(1)～20(N-1)、選擇部52, 53、檢查部54、記憶體55、及電源電晶體51的動作。控制部56係例如可由硬體來構成，也可使用可執行程式的處理器來構成。 　　[0041] 此處，選擇器21、正反器22、及記憶部23，係對應於本揭露中的「邏輯電路部」的一具體例。順序電路部20，係對應於本揭露中的「順序電路部」的一具體例。組合電路部10，係對應於本揭露中的「第1組合電路部」及「第2組合電路部」的一具體例。記憶體55，係對應於本揭露中的「第1記憶體」的一具體例。錯誤訂正碼CODE1，係對應於本揭露中的「第1錯誤訂正碼」的一具體例。錯誤訂正碼CODE2，係對應於本揭露中的「第2錯誤訂正碼」的一具體例。 　　[0042] 　　[動作及作用] 　　接著，說明本實施形態之半導體電路1的動作及作用。 　　[0043] 　　(整體動作概要) 　　首先，參照圖1，說明半導體電路1的全體動作概要。以下，針對進行通常動作OP1的情況、進行睡眠動作OP2的情況、及在半導體電路1製造之後進行檢查(掃描測試動作OP3)的情況，加以說明。 　　[0044] 圖4係表示進行通常動作OP1時的半導體電路1的動作。在該圖4中，通常動作OP1中的主要訊號係以粗線表示。組合電路部10(1)，係基於從半導體電路1之外部所被供給之複數訊號而生成M個訊號DI(1)～DI(M)。順序電路部20(1)，係基於從組合電路部10(1)所被供給之複數訊號DI(1)～DI(M)及時脈訊號CLK，而生成複數訊號DO(1)～DO(M)。組合電路部10(2)，係基於從順序電路部20(1)所被供給之M個訊號DO(1)～DO(M)，而生成複數訊號。關於組合電路部10(3)～10(N-1)、及順序電路部20(2)～20(N-2)也是同樣如此。順序電路部20(N-1)，係基於從組合電路部10(N-1)所被供給之複數訊號及時脈訊號CLK，而生成複數訊號。然後，組合電路部10(N)，係基於從順序電路部20(N-1)所被供給之複數訊號而生成複數訊號，將已生成之複數訊號，供給至半導體電路1之外部。 　　[0045] 圖5係表示進行睡眠動作OP2時的半導體電路1的動作。在該圖5中，睡眠動作OP2中的主要訊號係以粗線表示。在睡眠動作OP2中，半導體電路1，係在電源供給停止前，進行前處理動作OP21，其後停止電源供給。然後，半導體電路1，係在電源供給回復後，進行後處理動作OP22。 　　[0046] 在前處理動作OP21中，首先，順序電路部20(1)～20(N-1)係進行掃描平移動作。選擇部53，係將從順序電路部20(N-1)所被供給之訊號S(N)，當作訊號SB而供給至檢查部54。檢查部54，係基於訊號SB，來進行ECC處理，以生成錯誤訂正碼CODE1，並將該錯誤訂正碼CODE1，記憶在記憶體55中。又，順序電路部20(1)～20(N-1)的各記憶部23，係藉由進行儲存動作，而將對應之正反器22的電壓狀態加以記憶。然後，電源電晶體51，係基於來自控制部56的控制訊號而變成斷開狀態。藉此，往N個組合電路部10、(N-1)個順序電路部20、選擇部52, 53、及檢查部54的電源供給係被停止。 　　[0047] 然後，在後處理動作OP22中，首先，電源電晶體51，係基於來自控制部56的控制訊號而變成導通狀態。藉此，往N個組合電路部10、(N-1)個順序電路部20、選擇部52, 53、及檢查部54的電源供給係被回復。然後，伴隨該電源供給之回復，順序電路部20(1)～20(N-1)的各記憶部23會進行回存動作，藉此，基於記憶部23中所被記憶之資訊，而將對應之正反器22的電壓狀態加以設定。其後，順序電路部20(1)～20(N-1)係進行掃描平移動作。選擇部53，係將從順序電路部20(N-1)所被供給之訊號S(N)，當作訊號SB而供給至檢查部54。檢查部54，係基於訊號SB，來進行ECC處理，以生成錯誤訂正碼CODE2，藉由將該錯誤訂正碼CODE2，與記憶體55中所被記憶之錯誤訂正碼CODE1進行比較，以檢查各正反器22中所被記憶之資訊。然後，檢查部54，係在錯誤訂正碼CODE2與錯誤訂正碼CODE1不一致的情況下，基於錯誤訂正碼CODE1，生成睡眠動作之前就被記憶在各正反器22中的資訊，當作訊號SA而予以輸出。選擇部52，係將從檢查部54所被供給之訊號SA，當作訊號S(1)而供給至順序電路部20(1)。然後，順序電路部20(1)～20(N-1)係進行掃描平移動作。 　　[0048] 圖6係表示進行掃描測試動作OP3時的半導體電路1的動作。在該圖6中，掃描測試動作OP3中的主要訊號係以粗線表示。選擇部52，係將從外部(例如測試器)所被供給之訊號SI，當作訊號S(1)而供給至順序電路部20(1)。順序電路部20(1)～20(N-1)係進行掃描平移動作。藉此，從外部所被供給之訊號中所含之資訊，係被設定至順序電路部20(1)～20(N-1)的各正反器22。然後，半導體電路1，係進行通常動作OP1(圖4)，同時，從外部被供給1脈衝份的時脈訊號CLK。其後，順序電路部20(1)～20(N-1)係再度進行掃描平移動作。然後，選擇部53，係將從順序電路部20(N-1)所被供給之訊號S(N)，當作訊號SO而供給至外部(例如測試器)。如此一來，測試器，係將各組合電路部10之輸入資料加以設定，同時，取得各組合電路部10之輸出資料。然後，測試器，係將輸出資料與所被期待的資料，進行比較。在半導體電路1中，如此一來，藉由個別進行組合電路部10(1)～10(N)之檢查，就可有效率地進行半導體電路1之檢查。 　　[0049] 　　(關於睡眠動作OP2) 　　接著，詳細說明睡眠動作OP2中的，前處理動作OP21及後處理動作OP22。 　　[0050] 圖7係表示前處理動作OP21之一例。在前處理動作OP21中，檢查部54係基於各正反器22中所被記憶之資訊，而生成錯誤訂正碼CODE1，將該錯誤訂正碼CODE1記憶在記憶體55中，同時，記憶部23係進行儲存動作。以下，針對該動作，做詳細說明。 　　[0051] 首先，檢查部54，係取得各正反器22中所被記憶之資訊，基於所取得之資訊而生成錯誤訂正碼CODE1(步驟S1)。具體而言，首先，順序電路部20(1)～20(N-1)，係基於從控制部56所被供給之控制訊號，而進行掃描平移動作。然後，選擇部53，係基於從控制部56所被供給之控制訊號，而將從順序電路部20(N-1)所被供給之訊號S(N)，當作訊號SB而供給至檢查部54。然後，檢查部54，係基於訊號SB，來進行ECC處理，以生成錯誤訂正碼CODE1。 　　[0052] 此時，檢查部54，係將訊號SB當作訊號SA而直接予以輸出。然後，選擇部52，係基於從控制部56所被供給之控制訊號，而將該訊號SA，當作訊號S(1)而供給至順序電路部20(1)。然後，順序電路部20(1)～20(N-1)，係直到各正反器22中所被記憶之資訊，變成和掃描平移動作開始前相同的資訊為止，持續掃描平移動作。 　　[0053] 接著，檢查部54，係基於從控制部56所被供給之控制訊號，而將步驟S1中所生成之錯誤訂正碼CODE1，記憶在記憶體55中(步驟S2)。 　　[0054] 接著，控制部56，係藉由將訊號SR設成高位準，以使順序電路部20(1)～20(N-1)中的各記憶部23的電晶體46, 47變成導通狀態(步驟S3)。藉此，各記憶部23，係被電性連接至對應之正反器22。 　　[0055] 接著，順序電路部20(1)～20(N-1)中的各記憶部23，係進行儲存動作(步驟S4)。 　　[0056] 圖8A, 8B係表示，儲存動作中的，正反器22之副鎖存器40、及記憶部23之一動作例。於該圖8A, 8B中，傳輸閘41, 44、電晶體46, 47，係作為表示其動作狀態的開關而被描繪。 　　[0057] 在該儲存動作中，時脈訊號CLK係被停止，被固定在低位準。藉此，時脈訊號C係變成低位準，時脈訊號CB係變成高位準。其結果為，傳輸閘41係變成斷開狀態，傳輸閘44係變成導通狀態。藉此，在副鎖存器40中，反向器42係將節點N41之電壓予以反轉，並將其反轉結果輸出至節點N42，反向器43係將節點N42之電壓予以反轉，並將其反轉結果，透過傳輸閘44而輸出至節點N41。亦即，副鎖存器40係成為所謂的雙穩定電路而發揮機能。 　　[0058] 首先，控制部56，係將訊號CTRL之電壓，設成低位準電壓VL(接地位準)(圖8A)。藉此，在記憶部23中，隨應於副鎖存器40中所被記憶之資訊，記憶元件48, 49之一方中會有電流流動。在此例中，節點N41之電壓VN41，係為高位準電壓VH，節點N42之電壓VN42，係為低位準電壓VL。因此，依照反向器43、傳輸閘44、電晶體46、及記憶元件48之順序，儲存電流Istore1係會流動。此時，在記憶元件48中，儲存電流Istore1係從釘紮層P流向自由層F，因此自由層F的磁化FJ之方向會變成與釘紮層P的磁化PJ之方向相反之方向(反平行狀態)，其結果為，記憶元件48之電阻狀態，係變成高電阻狀態RH。 　　[0059] 接著，控制部56，係將訊號CTRL之電壓，設成高位準電壓VH(圖8B)。藉此，在記憶部23中，隨應於副鎖存器40中所被記憶之資訊，記憶元件48, 49之他方中會有電流流動。在此例中，係依照記憶元件49、電晶體47、傳輸閘44、反向器42之順序，儲存電流Istore2係會流動。此時，在記憶元件49中，儲存電流Istore2係從自由層F流向釘紮層P，因此自由層F的磁化FJ之方向會變成與釘紮層P的磁化PJ之方向相同方向(平行狀態)，其結果為，記憶元件49之電阻狀態，係變成低電阻狀態RL。 　　[0060] 如此一來，於順序電路部20(1)～20(N-1)中，各記憶部23，係將對應之正反器22的電壓狀態，加以記憶。 　　[0061] 接著，控制部56，係藉由將訊號SR設成低位準，以使順序電路部20(1)～20(N-1)中的各記憶部23的電晶體46, 47變成斷開狀態(步驟S5)。藉此，各記憶部23，係從對應之正反器22被電性切斷。 　　[0062] 接著，控制部56，係將電源電晶體51設成斷開狀態(步驟S6)。藉此，往N個組合電路部10、(N-1)個順序電路部20、選擇部52, 53、及檢查部54的電源供給係被停止。此外，對記憶體55及控制部56的電源供給係被維持。 　　[0063] 以上，前處理動作OP21就結束。然後，半導體電路1，係在時間經過後，進行後處理動作OP22。 　　[0064] 圖9係表示後處理動作OP22之一例。在後處理動作OP22中，記憶部23係進行回存動作，其後，檢查部54係檢查各正反器22中所被記憶之資訊。以下，針對該動作，做詳細說明。 　　[0065] 首先，控制部56，係藉由將訊號SR設成高位準，以使順序電路部20(1)～20(N-1)中的各記憶部23的電晶體46, 47變成導通狀態(步驟S11)。藉此，各記憶部23，係被電性連接至對應之正反器22。 　　[0066] 接著，控制部56，係將電源電晶體51設成導通狀態(步驟S12)。藉此，往N個組合電路部10、(N-1)個順序電路部20、選擇部52, 53、及檢查部54的電源供給係被回復。 　　[0067] 然後，伴隨該電源供給之回復，順序電路部20(1)～20(N-1)中的各記憶部23，係進行回存動作(步驟S13)。 　　[0068] 圖10係表示，回存動作中的，正反器22之副鎖存器40、及記憶部23之一動作例。在回存動作中，與儲存動作同樣地，時脈訊號CLK係被停止，被固定在低位準。藉此，傳輸閘41係變成斷開狀態，傳輸閘44係變成導通狀態。又，控制部56，係將訊號CTRL之電壓，設成低位準電壓VL(接地位準)。 　　[0069] 藉此，節點N41係透過電晶體46及記憶元件48而被接地，節點N42係透過電晶體47及記憶元件49而被接地。此時，記憶元件48, 49之電阻狀態係為彼此互異，因此隨應於記憶元件48, 49之電阻狀態，副鎖存器40中的電壓狀態會被決定。在此例中，記憶元件48之電阻狀態係為高電阻狀態RH，記憶元件49之電阻狀態係為低電阻狀態RL。因此，節點N41係由高電阻值而被下拉，節點N42係由低電阻值而被下拉，因此節點N41的電壓VN41係變成高位準電壓VH，節點N42的電壓VN42係變成低位準電壓VL。 　　[0070] 如此一來，於順序電路部20(1)～20(N-1)中，各記憶部23，係基於所被記憶之資訊，而將對應之正反器22的電壓狀態，加以設定。 　　[0071] 接著，控制部56，係藉由將訊號SR設成低位準，以使順序電路部20(1)～20(N-1)中的各記憶部23的電晶體46, 47變成斷開狀態(步驟S14)。藉此，各記憶部23，係從對應之正反器22被電性切斷。 　　[0072] 接著，檢查部54，係取得各正反器22中所被記憶之資訊，基於所取得之資訊而生成錯誤訂正碼CODE2(步驟S15)。具體而言，首先，順序電路部20(1)～20(N-1)，係基於從控制部56所被供給之控制訊號，而進行掃描平移動作。然後，選擇部53，係基於從控制部56所被供給之控制訊號，而將從順序電路部20(N-1)所被供給之訊號S(N)，當作訊號SB而供給至檢查部54。然後，檢查部54，係基於訊號SB，來進行ECC處理，以生成錯誤訂正碼CODE2。 　　[0073] 此時，檢查部54，係將訊號SB當作訊號SA而直接予以輸出。然後，選擇部52，係基於從控制部56所被供給之控制訊號，而將該訊號SA，當作訊號S(1)而供給至順序電路部20(1)。然後，順序電路部20(1)～20(N-1)，係直到各正反器22中所被記憶之資訊，變成和掃描平移動作開始前相同的資訊為止，持續掃描平移動作。 　　[0074] 接著，檢查部54，係將步驟S15中所生成之錯誤訂正碼CODE2，與記憶體55中所記憶之錯誤訂正碼CODE1，進行比較(步驟S16)。然後，若錯誤訂正碼CODE1, CODE2為一致(於步驟S17中“Y”)，則該流程係結束。 　　[0075] 又，若錯誤訂正碼CODE1, CODE2為不一致(於步驟S17中“N”)，則檢查部54，係基於錯誤訂正碼CODE1，而生成電源供給停止前就被各正反器22所記憶之資訊，將所生成之資訊，供給至順序電路部20(1)～20(N-1)(步驟S18)。具體而言，檢查部54係將所生成之資訊，當作訊號SA而予以輸出。然後，選擇部52，係基於從控制部56所被供給之控制訊號，而將從檢查部54所被供給之訊號SA，當作訊號S(1)而供給至順序電路部20(1)。然後，順序電路部20(1)～20(N-1)係進行掃描平移動作。藉此，半導體電路1，係基於檢查部54所生成之資訊，而將順序電路部20(1)～20(N-1)的各正反器22加以設定。 　　[0076] 以上，後處理動作OP22就結束。其後，半導體電路1係進行通常動作OP1。 　　[0077] 如此，在半導體電路1中，係藉由設置記憶各正反器22之電壓狀態的記憶部23，因此，在電源供給回復後，可在短時間且以少的能量，將各正反器22的電壓狀態，恢復成電源供給停止前的電壓狀態。亦即，例如，未設置記憶部23，於後處理動作OP22中，基於記憶體55中所被記憶之錯誤訂正碼CODE1，而生成電源供給停止前就被各正反器22所記憶之資訊，將所生成之資訊供給至順序電路部20(1)～20(N-1)的此種情況下，將各正反器22的電壓狀態予以恢復之處理，恐怕會需要時間及能量。另一方面，在半導體電路1中，係藉由設置記憶各正反器22之電壓狀態的記憶部23，因此，可在短時間且以少的能量，將各正反器22的電壓狀態予以恢復。 　　[0078] 又，在半導體電路1中，係於後處理動作OP22中，在錯誤訂正碼CODE1與錯誤訂正碼CODE2為一致的情況下，則立刻進行通常動作OP1，因此在電源供給回復後，可在短時間且以少的能量，開始通常動作OP1。 　　[0079] 又，在半導體電路1中，係在電源供給回復，順序電路部20(1)～20(N-1)中的各記憶部23進行了回存動作後，會檢查各正反器22中所被記憶之資訊。藉此，例如，即使各記憶部23之記憶元件48, 49發生了經年劣化的情況下，仍可抑制對電路動作之影響。亦即，一般而言，非揮發性之記憶元件，係隨著長年的持續抹寫，而恐怕會發生經年劣化。此情況下，例如，即使欲在記憶元件中記憶資訊，仍恐怕會無法記憶正確的資訊。在半導體電路1中，係於前處理動作OP21中生成錯誤訂正碼CODE1，並且，於後處理動作OP22中生成錯誤訂正碼CODE2，藉由將錯誤訂正碼CODE1與錯誤訂正碼CODE2進行比較，而檢查各正反器22中所被記憶之資訊。藉此，檢查部54，係在錯誤訂正碼CODE1, CODE2為彼此不一致的情況下，則於前處理動作OP21中，判斷成因為經年劣化而導致無法在記憶元件48, 49中正確地記憶資訊，並基於錯誤訂正碼CODE1，來生成電源供給停止前就被各正反器22所記憶之資訊。藉此，在半導體元件1中，即使記憶元件48, 49發生了經年劣化的情況下，仍可抑制對電路動作之影響。 　　[0080] 又，在半導體電路1中，係於前處理動作OP21中，檢查部54取得各正反器22之資訊而生成錯誤訂正碼CODE1(步驟S1)之後，記憶部23會進行儲存動作(步驟S4)，因此可降低電路發生誤動作之疑慮。亦即，記憶部23在進行儲存動作之際，係如圖8A, 8B所示，會有儲存電流Istore1, Istore2流動。該儲存電流Istore1, Istore2之電流值較大的情況下，則可能會發生例如，副鎖存器40中所被記憶之資訊會遺失，也就是所謂的擾動。因此，假設在記憶部23進行了儲存動作後，檢查部54取得各正反器22之資訊而生成錯誤訂正碼CODE1的情況下，則檢查部54，係有可能會基於錯誤的資訊而生成錯誤訂正碼CODE1。另一方面，在半導體電路1中，係在檢查部54取得各正反器22之資訊而生成了錯誤訂正碼CODE1之後，記憶部23會進行儲存動作(步驟S4)。藉此，即使在儲存動作中發生擾動的情況下，錯誤訂正碼CODE1，係仍不受該擾動之影響，因此可降低電路發生誤動作的可能性。 　　[0081] 又，在半導體電路1中，係因為是將錯誤訂正碼CODE1記憶在記憶體55中，所以相較於將各正反器22中所被記憶之資訊直接記憶至記憶體55的情況，可抑制記憶體55的記憶容量。 　　[0082] 又，在半導體電路1中，係利用在半導體電路1製造後的檢查(掃描測試動作OP3)之機制，於睡眠動作OP2中，檢查各正反器22中所被記憶之資訊。藉此，可使電路構成簡化，同時還可檢查各正反器22中所被記憶之資訊。 　　[0083] 　　[效果] 　　如以上，在本實施形態中，係藉由設置記憶各正反器之電壓狀態的記憶部，因此，在電源供給回復後，可在短時間且以少的能量，將各正反器的電壓狀態，恢復成電源供給停止前的電壓狀態。 　　[0084] 在本實施形態中，係於後處理動作中，在錯誤訂正碼為彼此一致的情況下，則立刻進行通常動作，因此在電源供給回復後，可在短時間且以少的能量，開始通常動作。 　　[0085] 在本實施形態中，係在電源供給回復，各正反器進行了回存動作後，會檢查各正反器中所被記憶之資訊，因此即使記憶元件發生經年劣化的情況下，仍可抑制對電路動作之影響。 　　[0086] 在本實施形態中，係於前處理動作中，在檢查部取得各正反器之資訊而生成了錯誤訂正碼CODE1之後，記憶部會進行儲存動作，因此可降低電路發生誤動作之疑慮。 　　[0087] 在本實施形態中，由於是將錯誤訂正碼CODE1記憶在記憶體中，因此可抑制記憶體的記憶容量。 　　[0088] 　　[變形例1] 　　在上記實施形態中，雖然是將電源電晶體51的汲極，連接至N個組合電路部10、(N-1)個順序電路部20、選擇部52, 53、及檢查部54，但不限定於此，亦可取而代之，如圖11所示的半導體電路1A般地，將電源電晶體51的汲極，還連接至記憶體55A。記憶體55A，在此例中係使用：磁阻記憶體(MRAM；Magnetoresistive Random Access Memory)、相變記憶體(PCRAM；Phase Change Random Access Memory)、電阻變化型記憶體(ReRAM；Resistive Random Access Memory)這類非揮發性之記憶體。記憶體55A，係藉由電源電晶體51變成導通狀態，而被供給電源電壓VDD。在半導體電路1A中，係於睡眠動作中，藉由將電源電晶體51設成斷開狀態，以停止對N個組合電路部10、(N-1)個順序電路部20、選擇部52, 53、及檢查部54，還有記憶體55A的電源供給。藉此，在半導體電路1A中，可降低消耗電力。 　　[0089] 又，亦可如圖12所示的半導體電路1B般地，具備記憶體57B、控制部56B。記憶體57B，係將各式各樣的資訊加以記憶，使用和記憶體55A同種類的非揮發性之記憶體而被構成。記憶體57B，係藉由電源電晶體51變成導通狀態，而被供給電源電壓VDD。控制部56B，係控制半導體電路1B的動作。此處，記憶體57B，係對應於本揭露中的「第2記憶體」的一具體例。 　　[0090] 在該半導體電路1B中，記憶體55A的記憶元件之大小，係比記憶體57B的記憶元件之大小還大，較為理想。亦即，記憶體55A，係為了記憶錯誤訂正碼CODE1，因此寫入錯誤率越低越理想。藉由將記憶體55A的記憶元件之大小，設成比記憶體57B的記憶元件之大小還大，就可期待寫入錯誤率的降低。 　　[0091] 　　[變形例2] 　　在上記實施形態中，檢查部54、記憶體55雖然是個別設置，但不限定於此。亦可取而代之，例如，如圖13所示的半導體電路1C般地，在記憶體55C之內部，設置檢查部54C。亦即，一般而言，在記憶體之內部，係設置有進行ECC處理的區塊，因此藉由把此種記憶體當成記憶體55C來使用，就可簡化構成。 　　[0092] 　　[變形例3] 　　在上記實施形態中，檢查部54，係藉由進行ECC處理，以生成錯誤訂正碼CODE1, CODE2，但不限定於此。以下，詳細說明本變形例所述之半導體電路1D。 　　[0093] 圖14係表示本變形例所述之半導體電路1D之一構成例。半導體電路1D係具備：檢查部54D、記憶體55D。檢查部54D，係於前處理動作OP21中，將從各正反器22所取得的資訊當作退避資料DATA，記憶在記憶體55D中，並且，於後處理動作OP22中，將從各正反器22所取得的資訊與退避資料DATA進行比較。記憶體55D，係將退避資料DATA加以記憶。 　　[0094] 接著，詳細說明半導體電路1D所述及之睡眠動作OP2中的，前處理動作OP21及後處理動作OP22。 　　[0095] 圖15係表示前處理動作OP21之一例。首先，檢查部54D係取得各正反器22中所被記憶之資訊(步驟S21)。具體而言，首先，順序電路部20(1)～20(N-1)，係基於從控制部56所被供給之控制訊號，而進行掃描平移動作。然後，選擇部53，係基於從控制部56所被供給之控制訊號，而將從順序電路部20(N-1)所被供給之訊號S(N)，當作訊號SB而供給至檢查部54D。接著，檢查部54D，係基於從控制部56所被供給之控制訊號，而將步驟S21中所取得之資訊，當作退避資料DATA而記憶在記憶體55D中(步驟S22)。然後，控制部56係將順序電路部20(1)～20(N-1)中的各記憶部23的電晶體46, 47設成導通狀態(步驟S3)，各記憶部23係進行儲存動作(步驟S4)，控制部56係將各記憶部23的電晶體46, 47設成斷開狀態(步驟S5)，控制部56係將電源電晶體51設成斷開狀態(步驟S6)。 　　[0096] 圖16係表示後處理動作OP22之一例。首先，控制部56係將順序電路部20(1)～20(N-1)中的各記憶部23的電晶體46, 47設成導通狀態(步驟S11)，將電源電晶體51設成導通狀態(步驟S12)，各記憶部23係進行回存動作(步驟S13)，控制部56係將各記憶部23的電晶體46, 47設成斷開狀態(步驟S14)。 　　[0097] 接著，檢查部54D係取得各正反器22中所被記憶之資訊(步驟S35)。具體而言，首先，順序電路部20(1)～20(N-1)，係基於從控制部56所被供給之控制訊號，而進行掃描平移動作。然後，選擇部53，係基於從控制部56所被供給之控制訊號，而將從順序電路部20(N-1)所被供給之訊號S(N)，當作訊號SB而供給至檢查部54D。 　　[0098] 接著，檢查部54D，係將步驟S35中所取得之資訊，與記憶體55D所記憶的退避資料DATA，進行比較(步驟S36)。然後，若步驟S35中所取得之資訊與退避資料DATA為一致(於步驟S37中“Y”)，則結束該流程。 　　[0099] 又，若步驟S35中所取得之資訊與退避資料DATA為不一致(於步驟S37中“N”)，則檢查部54D，係將退避資料DATA供給至順序電路部20(1)～20(N-1)(步驟S38)。具體而言，檢查部54D係將退避資料DATA當作訊號SA而予以輸出。然後，選擇部52，係基於從控制部56所被供給之控制訊號，而將從檢查部54D所被供給之訊號SA，當作訊號S(1)而供給至順序電路部20(1)。然後，順序電路部20(1)～20(N-1)係進行掃描平移動作。藉此，半導體電路1D，係基於退避資料DATA，而將順序電路部20(1)～20(N-1)的各正反器22加以設定。然後，結束該流程。 　　[0100] 如此，在半導體電路1D中，係使檢查部54D不進行ECC處理，因此可簡化檢查部54D之構成。 　　[0101] 　　[變形例4] 　　在上記實施形態中，檢查部54，係藉由進行ECC處理，以生成錯誤訂正碼CODE1, CODE2，並比較錯誤訂正碼CODE1及錯誤訂正碼CODE2，但不限定於此。以下，詳細說明本變形例所述之半導體電路1E。 　　[0102] 半導體電路1E係具備檢查部54E。檢查部54E，係於前處理動作OP21中，和上記實施形態(圖7)同樣地動作，並且，於後處理動作OP22中，基於錯誤訂正碼CODE1，而生成電源供給停止前就被各正反器22所記憶之資訊，將該所生成之資訊、與從各正反器22所取得之資訊，進行比較。 　　[0103] 圖17係表示半導體電路1E所涉及之後處理動作OP22之一例。首先，控制部56係將順序電路部20(1)～20(N-1)中的各記憶部23的電晶體46, 47設成導通狀態(步驟S11)，將電源電晶體51設成導通狀態(步驟S12)，各記憶部23係進行回存動作(步驟S13)，控制部56係將各記憶部23的電晶體46, 47設成斷開狀態(步驟S14)。 　　[0104] 接著，檢查部54E，係基於記憶體55所記憶的錯誤訂正碼CODE1，生成電源供給停止前就被各正反器22所記憶的資訊(資料DATA1)(步驟S45)。 　　[0105] 接著，檢查部54E係取得各正反器22中所被記憶之資訊(資料DATA2)(步驟S46)。具體而言，首先，順序電路部20(1)～20(N-1)，係基於從控制部56所被供給之控制訊號，而進行掃描平移動作。然後，選擇部53，係基於從控制部56所被供給之控制訊號，而將從順序電路部20(N-1)所被供給之訊號S(N)，當作訊號SB而供給至檢查部54E。 　　[0106] 接著，檢查部54E，係將步驟S45中所生成之資料DATA1、與步驟S46中所取得之資料DATA2，進行比較(步驟S47)。然後，若資料DATA1與資料DATA2為一致(步驟S48中“Y”)，則該流程係結束。 　　[0107] 又，若資料DATA1與資料DATA2為不一致(於步驟S48中“N”)，則檢查部54E係將資料DATA1，供給至順序電路部20(1)～20(N-1)(步驟S38)。然後，結束該流程。 　　[0108] 即使如此構成，仍可獲得和上記實施形態相同的效果。 　　[0109] 　　[變形例5] 　　在上記實施形態中，於前處理動作OP21中，在檢查部54取得各正反器22之資訊而生成了錯誤訂正碼CODE1之後，由記憶部23來進行儲存動作，但並非限定於此。亦可取而代之，例如，若為在儲存動作中難以發生擾動的構成，則如圖18所示，在記憶部23進行了儲存動作(步驟S4)後，由檢查部54來取得各正反器22之資訊而生成錯誤訂正碼CODE1(步驟S1)。 　　[0110] 　　[變形例6] 　　上記實施形態中，雖然是使用自旋注入磁化反轉型的磁性穿隧接合元件來構成記憶元件48, 49，但並非限定於此，只要是能夠記憶正反器22的電壓狀態者，則無論使用哪種記憶元件均可。具體而言，例如，亦可使用電流驅動型的記憶元件，也可使用電壓驅動型的記憶元件。電流驅動型的記憶元件係例如MTJ元件以外，還可適用，於相變記憶體(PCRAM)中所被使用的記憶元件、或於電阻變化型記憶體(ReRAM)中所被使用的記憶元件。這些記憶元件，係可為單極型，也可為雙極型。電壓驅動型的記憶元件係可適用例如：強介電體記憶體(FeRAM；Ferroelectric Random Access Memory)中所被使用的記憶元件、或磁性記憶體(MeRAM；Magnetoelectric Random Access Memory)。 　　[0111] 　　[變形例7] 　　在上記實施形態中，如圖2所示，是使用正反器22來構成順序電路部20，但並非限定於此，亦可取而代之，使用各式各樣的邏輯電路來構成順序電路部。具體而言，例如，於圖2中，亦可將由選擇器21、正反器22、記憶部23所成的一組之電路，置換成專利文獻1中所記載之電路(例如圖19所示的邏輯電路60)。 　　[0112] 該邏輯電路60係具有：NMOS邏輯電路61、正反器62, 63、貫通電流控制電路64、非揮發性電阻元件R1, R2、電晶體P1～P8。以下說明，將上記實施形態中的選擇器21(1)、正反器22(1)、及記憶部23(1)加以置換時的對應關係。訊號Din，係對應於例如圖2中所示的對選擇器21(1)所被輸入的訊號DI(1)。訊號TDin, /TDin，係對應於例如圖2中所示的對選擇器21(1)所被輸入的訊號S(1)。訊號CLK，係對應於圖2中所示的時脈訊號CLK。訊號TE, /TE，係對應於圖2中所示的掃描啟用訊號SE。訊號Q, /Q, TDout, /TDout，係對應於圖2中所示的訊號DO(1)。此處，邏輯電路60，係對應於本揭露中的「邏輯電路部」的一具體例。 　　[0113] 在通常動作OP1中，係基於訊號Din，而生成NMOS邏輯電路61之邏輯所相應的訊號Dout, /Dout、Q, /Q。又，在睡眠動作OP2及掃描測試動作OP3中，係基於訊號TDin, /TDin，而生成訊號TDout, /TDout。 　　[0114] 藉由如此構成，順序電路部20，係可進行相應於NMOS邏輯電路61的各式各樣的演算，可提更動作的自由度。 　　[0115] 　　[其他變形例] 　　又，亦可將這些變形例之其中2者以上加以組合。 　　[0116] 　　＜2.適用例＞ 　　接著說明，上記實施形態及變形例中所說明之半導體電路之適用例。 　　[0117] 圖20係表示上記實施形態等之半導體電路所被適用的智慧型手機之外觀。該智慧型手機係具有例如：本體部310、顯示部320、及電池330。 　　[0118] 上記實施形態等之半導體電路，係除了如此的智慧型手機以外，還可適用於數位相機、筆記型個人電腦、攜帶型遊戲機、視訊攝影機等之任意領域之電子機器。尤其是，本技術係適用於具有電池的攜帶型的電子機器，特別有效。 　　[0119] 以上雖然舉出數個實施形態及變形例、以及這些具體的應用例及對電子機器的適用例來說明了本技術，但本技術係並非限定於這些實施形態等，可作各種變形。 　　[0120] 例如，在上記的實施形態等中，雖然設有電源電晶體51，藉由導通斷開來控制電源電壓VDD之供給，但並非限定於此。亦可取而代之，例如，在接地側設置電晶體，藉由導通斷開來控制電壓VSS之供給。又，例如，亦可在內部電路設置供給電源電壓的調控電路，藉由將調控電路的動作予以開啟關閉，來控制電源電壓之供給。 　　[0121] 此外，本說明書中所記載之效果僅為例示並非限定，亦可還有其他效果。 　　[0122] 此外，本技術係亦可視為如下之構成。 　　[0123] (1)一種半導體電路，係具備： 　　順序電路部，係具有分別含有正反器及非揮發性之記憶元件的複數邏輯電路部，於第1期間中，進行：由前記複數邏輯電路部中的前記記憶元件來將前記複數邏輯電路部中的電壓狀態分別予以記憶的儲存動作、和由前記複數邏輯電路部中的前記正反器來作為平移暫存器而動作的平移動作；和 　　第1記憶體，係於前記第1期間中，將藉由前記平移動作而從前記平移暫存器所被輸出之第1資料或前記第1資料所對應之第2資料，加以記憶。 　　(2)如前記(1)所記載之半導體電路，其中， 　　還具備：檢查部； 　　前記順序電路部，係於前記第1期間之後的第2期間中，依序進行：基於前記複數邏輯電路部中的前記記憶元件中所被記憶之資訊而將前記複數邏輯電路部的電壓狀態予以設定的回存動作、和前記平移動作； 　　前記檢查部，係於前記第2期間中，基於前記第1記憶體中所被記憶之前記第1資料或前記第2資料，而檢查藉由前記平移動作而從前記平移暫存器所被輸出之第3資料。 　　(3)如前記(2)所記載之半導體電路，其中， 　　前記檢查部，係於前記第2期間中，基於前記第3資料的檢查之結果而生成第4資料，將該第4資料供給至前記平移暫存器； 　　前記順序電路部，係於前記第2期間中，藉由進行前記平移動作，而將前記第4資料當作前記複數邏輯電路部中的前記正反器的初期資料而予以設定。 　　(4)如前記(2)或(3)所記載之半導體電路，其中， 　　還具備： 　　第1組合電路，係對前記順序電路部供給第5資料；和 　　第2組合電路，係基於第6資料而動作； 　　前記順序電路部，係於前記第2期間之後的第3期間中，進行基於前記第5資料而生成前記第6資料的處理動作。 　　(5)如前記(3)或(4)所記載之半導體電路，其中， 　　前記第1記憶體，係將前記第2資料加以記憶； 　　前記檢查部，係於前記第1期間中，基於前記第1資料而生成第1錯誤訂正碼； 　　前記第2資料，係為前記第1錯誤訂正碼。 　　(6)如前記(5)所記載之半導體電路，其中， 　　前記檢查部，係於前記第2期間中，基於前記第3資料而求出第2錯誤訂正碼，藉由將前記第1錯誤訂正碼與前記第2錯誤訂正碼進行比較，以檢查前記第3資料。 　　(7)如前記(6)所記載之半導體電路，其中， 　　前記檢查部，係在前記第1錯誤訂正碼與前記第2錯誤訂正碼為不一致的情況下，基於前記第1錯誤訂正碼而生成前記第4資料。 　　(8)如前記(5)所記載之半導體電路，其中， 　　前記檢查部，係於前記第2期間中，基於前記第1錯誤訂正碼而生成前記第1資料，藉由將前記第1資料與前記第3資料進行比較，以檢查前記第3資料。 　　(9)如前記(8)所記載之半導體電路，其中， 　　前記檢查部，係在前記第1資料與前記第3資料為不一致的情況下，將前記第1資料當作前記第4資料，供給至前記平移暫存器。 　　(10)如前記(3)或(4)所記載之半導體電路，其中， 　　前記第1記憶體，係將前記第1資料加以記憶； 　　前記檢查部，係於前記第2期間中，藉由將前記第3資料、與前記第1記憶體中所被記憶之前記第1資料進行比較，以檢查前記第3資料。 　　(11)如前記(10)所記載之半導體電路，其中， 　　前記檢查部，係在前記第3資料、與前記第1記憶體中所被記憶之前記第1資料為不一致的情況下，將前記第1資料當作前記第4資料，供給至前記平移暫存器。 　　(12)如前記(2)至(11)之任一項所記載之半導體電路，其中， 　　還具備：控制部，係於前記第1期間及前記第2期間中，進行對前記順序電路部的電源供給，於前記第1期間與前記第2期間之間的第4期間中，進行電源控制以停止對前記順序電路部之電源供給。 　　(13)如前記(1)至(12)之任一項所記載之半導體電路，其中， 　　於前記第1期間中，前記順序電路部，係在進行了前記平移動作後，進行前記儲存動作。 　　(14)如前記(1)至(12)之任一項所記載之半導體電路，其中， 　　於前記第1期間中，前記順序電路部，係在進行了前記儲存動作後，進行前記平移動作。 　　(15)如前記(1)至(14)之任一項所記載之半導體電路，其中， 　　前記正反器係具有主鎖存器和副鎖存器； 　　前記記憶元件係被構成為，可連接至前記副鎖存器。 　　(16)如前記(15)所記載之半導體電路，其中， 　　前記副鎖存器係具有： 　　第1電路，係被構成為，基於第1節點上的電壓，生成該電壓之反轉電壓，可將該反轉電壓施加至第2節點；和 　　第2電路，係被構成為，基於前記第2節點上的電壓，生成該電壓之反轉電壓，可將該反轉電壓施加至前記第1節點； 　　前記記憶元件係含有：被構成為可連接至前記第1節點的第1記憶元件、和被構成為可連接至前記第2節點的第2記憶元件。 　　(17)如前記(1)至(16)之任一項所記載之半導體電路，其中， 　　前記記憶元件，係基於所被施加的電流，而將資訊加以記憶。 　　(18)如前記(17)所記載之半導體電路，其中， 　　前記記憶元件係為單極型或雙極型的元件。 　　(19)如前記(1)至(16)之任一項所記載之半導體電路，其中， 　　前記記憶元件，係基於所被施加的電壓，而將資訊加以記憶。 　　(20)如前記(1)至(19)之任一項所記載之半導體電路，其中， 　　還具備：第2記憶體，係具有與前記第1記憶體之記憶元件相同種類的記憶元件； 　　前記第1記憶體的記憶元件之大小，係比前記第2記憶體的記憶元件之大小還大。 　　(21)一種半導體電路之控制方法，係 　　於第1期間中，令具有分別含有正反器及非揮發性之記憶元件的複數邏輯電路部的順序電路部，進行：由前記複數邏輯電路部中的前記記憶元件來將前記複數邏輯電路部中的電壓狀態分別予以記憶的儲存動作、和由前記複數邏輯電路部中的前記正反器來作為平移暫存器而動作的平移動作； 　　於前記第1期間中，令藉由前記平移動作而從前記平移暫存器所被輸出之第1資料或前記第1資料所對應之第2資料，被第1記憶體所記憶。 　　(22)如前記(21)所記載之半導體電路之控制方法，其中， 　　於前記第1期間之後的第2期間中，令前記順序電路部依序進行：基於前記複數邏輯電路部中的前記記憶元件中所被記憶之資訊而將前記複數邏輯電路部的電壓狀態予以設定的回存動作、和前記平移動作； 　　於前記第2期間中，令檢查部，基於前記第1記憶體中所被記憶之資料，來檢查藉由前記平移動作而從前記平移暫存器所被輸出之第3資料。 　　(23)一種電子機器，係 　　具備： 　　半導體電路；和 　　向前記半導體電路供給電源電壓的電池； 　　前記半導體電路係具有： 　　順序電路部，係具有分別含有正反器及非揮發性之記憶元件的複數邏輯電路部，於第1期間中，進行：由前記複數邏輯電路部中的前記記憶元件來將前記複數邏輯電路部中的電壓狀態分別予以記憶的儲存動作、和由前記複數邏輯電路部中的前記正反器來作為平移暫存器而動作的平移動作；和 　　第1記憶體，係於前記第1期間中，將藉由前記平移動作而從前記平移暫存器所被輸出之第1資料或前記第1資料所對應之第2資料，加以記憶。 　　[0124] 本申請案係以在日本國特許廳2016年10月3日申請的日本專利申請號碼2016-195757號為基礎而主張優先權，該申請案的全部內容係藉由參照而引用於本申請案。 　　[0125] 只要是當業者，可隨著設計上之要件或其他因素，而想到各種修正、結合、次結合、及變更，但這些係被添附的申請專利範圍或其均等物之範圍所包含，這點必須理解。
[0126]1‧‧‧半導體裝置10‧‧‧組合電路部20‧‧‧順序電路部21‧‧‧選擇器22‧‧‧正反器23‧‧‧記憶部24‧‧‧反向器25‧‧‧反向器30‧‧‧主鎖存器31‧‧‧反向器32‧‧‧傳輸閘33‧‧‧反向器34‧‧‧反向器35‧‧‧傳輸閘40‧‧‧副鎖存器41‧‧‧傳輸閘42‧‧‧反向器43‧‧‧反向器44‧‧‧傳輸閘45‧‧‧反向器46‧‧‧電晶體47‧‧‧電晶體48‧‧‧記憶元件49‧‧‧記憶元件51‧‧‧電源電晶體52‧‧‧選擇部53‧‧‧選擇部54‧‧‧檢查部55‧‧‧記憶體56‧‧‧控制部60‧‧‧邏輯電路61‧‧‧NMOS邏輯電路62‧‧‧正反器63‧‧‧正反器64‧‧‧貫通電流控制電路310‧‧‧本體部320‧‧‧顯示部330‧‧‧電池
[0011] 　　[圖1]本揭露之一實施形態所述之半導體電路之一構成例的區塊圖。 　　[圖2]圖1中所示的順序電路部之一構成例的電路圖。 　　[圖3]圖2中所示的正反器及記憶部之一構成例的電路圖。 　　[圖4]圖1中所示的半導體電路的通常動作之一例的說明圖。 　　[圖5]圖1中所示的半導體電路的睡眠動作之一例的說明圖。 　　[圖6]圖1中所示的半導體電路的掃描測試動作之一例的說明圖。 　　[圖7]睡眠動作中的前處理動作之一例的流程圖。 　　[圖8A]圖3中所示的記憶部中的儲存動作之一例的說明圖。 　　[圖8B]圖3中所示的記憶部中的儲存動作之一例的另一說明圖。 　　[圖9]睡眠動作中的後處理動作之一例的流程圖。 　　[圖10]圖3中所示的記憶部中的回存動作之一例的說明圖。 　　[圖11]變形例所述之半導體電路之一構成例的區塊圖。 　　[圖12]其他變形例所述之半導體電路之一構成例的區塊圖。 　　[圖13]其他變形例所述之半導體電路之一構成例的區塊圖。 　　[圖14]其他變形例所述之半導體電路之一構成例的區塊圖。 　　[圖15]圖14中所示的半導體電路的前處理動作之一例的流程圖。 　　[圖16]圖14中所示的半導體電路的後處理動作之一例的流程圖。 　　[圖17]其他變形例所述之半導體電路的後處理動作之一例的流程圖。 　　[圖18]其他變形例所述之半導體電路的前處理動作之一例的流程圖。 　　[圖19]其他變形例所述之半導體電路中的順序電路部之一構成例的電路圖。 　　[圖20]適用了實施形態的智慧型手機的外觀構成的斜視圖。
1‧‧‧半導體裝置
10‧‧‧組合電路部
20‧‧‧順序電路部
51‧‧‧電源電晶體
52‧‧‧選擇部
53‧‧‧選擇部
54‧‧‧檢查部
55‧‧‧記憶體
56‧‧‧控制部

Claims (21)

  1. 一種半導體電路，係具備：順序電路部，係具有分別含有正反器及非揮發性之記憶元件的複數邏輯電路部，於第1期間中，進行：由前記複數邏輯電路部中的前記記憶元件來將前記複數邏輯電路部中的電壓狀態分別予以記憶的儲存動作、和由前記複數邏輯電路部中的前記正反器來作為平移暫存器而動作的平移動作；和第1記憶體，係於前記第1期間中，將藉由前記平移動作而從前記平移暫存器所被輸出之第1資料或前記第1資料所對應之第2資料，加以記憶；和檢查部；前記順序電路部，係於前記第1期間之後的第2期間中，依序進行：基於前記複數邏輯電路部中的前記記憶元件中所被記憶之資訊而將前記複數邏輯電路部的電壓狀態予以設定的回存動作、和前記平移動作；前記檢查部，係於前記第2期間中，基於前記第1記憶體中所被記憶之前記第1資料或前記第2資料，而檢查藉由前記平移動作而從前記平移暫存器所被輸出之第3資料。
  2. 如請求項1所記載之半導體電路，其中，前記檢查部，係於前記第2期間中，基於前記第3資料的檢查之結果而生成第4資料，將該第4資料供給至前記平 移暫存器；前記順序電路部，係於前記第2期間中，藉由進行前記平移動作，而將前記第4資料當作前記複數邏輯電路部中的前記正反器的初期資料而予以設定。
  3. 如請求項1所記載之半導體電路，其中，還具備：第1組合電路，係對前記順序電路部供給第5資料；和第2組合電路，係基於第6資料而動作；前記順序電路部，係於前記第2期間之後的第3期間中，進行基於前記第5資料而生成前記第6資料的處理動作。
  4. 如請求項2所記載之半導體電路，其中，前記第1記憶體，係將前記第2資料加以記憶；前記檢查部，係於前記第1期間中，基於前記第1資料而生成第1錯誤訂正碼；前記第2資料，係為前記第1錯誤訂正碼。
  5. 如請求項4所記載之半導體電路，其中，前記檢查部，係於前記第2期間中，基於前記第3資料而求出第2錯誤訂正碼，藉由將前記第1錯誤訂正碼與前記第2錯誤訂正碼進行比較，以檢查前記第3資料。
  6. 如請求項5所記載之半導體電路，其中，前記檢查部，係在前記第1錯誤訂正碼與前記第2錯誤訂正碼為不一致的情況下，基於前記第1錯誤訂正碼而生成前記第4資料。
  7. 如請求項4所記載之半導體電路，其中，前記檢查部，係於前記第2期間中，基於前記第1錯誤訂正碼而生成前記第1資料，藉由將前記第1資料與前記第3資料進行比較，以檢查前記第3資料。
  8. 如請求項7所記載之半導體電路，其中，前記檢查部，係在前記第1資料與前記第3資料為不一致的情況下，將前記第1資料當作前記第4資料，供給至前記平移暫存器。
  9. 如請求項2所記載之半導體電路，其中，前記第1記憶體，係將前記第1資料加以記憶；前記檢查部，係於前記第2期間中，藉由將前記第3資料、與前記第1記憶體中所被記憶之前記第1資料進行比較，以檢查前記第3資料。
  10. 如請求項9所記載之半導體電路，其中，前記檢查部，係在前記第3資料、與前記第1記憶體中所被記憶之前記第1資料為不一致的情況下，將前記第1資 料當作前記第4資料，供給至前記平移暫存器。
  11. 如請求項1所記載之半導體電路，其中，還具備：控制部，係於前記第1期間及前記第2期間中，進行對前記順序電路部的電源供給，於前記第1期間與前記第2期間之間的第4期間中，進行電源控制以停止對前記順序電路部之電源供給。
  12. 如請求項1所記載之半導體電路，其中，於前記第1期間中，前記順序電路部，係在進行了前記平移動作後，進行前記儲存動作。
  13. 如請求項1所記載之半導體電路，其中，於前記第1期間中，前記順序電路部，係在進行了前記儲存動作後，進行前記平移動作。
  14. 如請求項1所記載之半導體電路，其中，前記正反器係具有主鎖存器和副鎖存器；前記記憶元件係被構成為，可連接至前記副鎖存器。
  15. 如請求項14所記載之半導體電路，其中，前記副鎖存器係具有：第1電路，係被構成為，基於第1節點上的電壓，生成該電壓之反轉電壓，可將該反轉電壓施加至第2節點；和 第2電路，係被構成為，基於前記第2節點上的電壓，生成該電壓之反轉電壓，可將該反轉電壓施加至前記第1節點；前記記憶元件係含有：被構成為可連接至前記第1節點的第1記憶元件、和被構成為可連接至前記第2節點的第2記憶元件。
  16. 如請求項1所記載之半導體電路，其中，前記記憶元件，係基於所被施加的電流，而將資訊加以記憶。
  17. 如請求項16所記載之半導體電路，其中，前記記憶元件係為單極型或雙極型的元件。
  18. 如請求項1所記載之半導體電路，其中，前記記憶元件，係基於所被施加的電壓，而將資訊加以記憶。
  19. 如請求項1所記載之半導體電路，其中，還具備：第2記憶體，係具有與前記第1記憶體之記憶元件相同種類的記憶元件；前記第1記憶體的記憶元件之大小，係比前記第2記憶體的記憶元件之大小還大。
  20. 一種半導體電路之控制方法，係於第1期間中，令具有分別含有正反器及非揮發性之記憶元件的複數邏輯電路部的順序電路部，進行：由前記複數邏輯電路部中的前記記憶元件來將前記複數邏輯電路部中的電壓狀態分別予以記憶的儲存動作、和由前記複數邏輯電路部中的前記正反器來作為平移暫存器而動作的平移動作；於前記第1期間中，令藉由前記平移動作而從前記平移暫存器所被輸出之第1資料或前記第1資料所對應之第2資料，被第1記憶體所記憶；於前記第1期間之後的第2期間中，令前記順序電路部依序進行：基於前記複數邏輯電路部中的前記記憶元件中所被記憶之資訊而將前記複數邏輯電路部的電壓狀態予以設定的回存動作、和前記平移動作；於前記第2期間中，令檢查部，基於前記第1記憶體中所被記憶之資料，來檢查藉由前記平移動作而從前記平移暫存器所被輸出之第3資料。
  21. 一種電子機器，其特徵為，具備：半導體電路；和向前記半導體電路供給電源電壓的電池；前記半導體電路係具有：順序電路部，係具有分別含有正反器及非揮發性之記 憶元件的複數邏輯電路部，於第1期間中，進行：由前記複數邏輯電路部中的前記記憶元件來將前記複數邏輯電路部中的電壓狀態分別予以記憶的儲存動作、和由前記複數邏輯電路部中的前記正反器來作為平移暫存器而動作的平移動作；和第1記憶體，係於前記第1期間中，將藉由前記平移動作而從前記平移暫存器所被輸出之第1資料或前記第1資料所對應之第2資料，加以記憶；和檢查部；前記順序電路部，係於前記第1期間之後的第2期間中，依序進行：基於前記複數邏輯電路部中的前記記憶元件中所被記憶之資訊而將前記複數邏輯電路部的電壓狀態予以設定的回存動作、和前記平移動作；前記檢查部，係於前記第2期間中，基於前記第1記憶體中所被記憶之前記第1資料或前記第2資料，而檢查藉由前記平移動作而從前記平移暫存器所被輸出之第3資料。
TW106132382A 2016-10-03 2017-09-21 半導體電路、半導體電路之控制方法、及電子機器 TWI744384B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016195757A JP2018060277A (ja) 2016-10-03 2016-10-03 半導体回路、半導体回路の制御方法、および電子機器
JP2016-195757 2016-10-03

Publications (2)

Publication Number Publication Date
TW201814721A TW201814721A (zh) 2018-04-16
TWI744384B true TWI744384B (zh) 2021-11-01

Family

ID=61831723

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106132382A TWI744384B (zh) 2016-10-03 2017-09-21 半導體電路、半導體電路之控制方法、及電子機器

Country Status (5)

Country Link
US (1) US10818369B2 (zh)
JP (1) JP2018060277A (zh)
KR (1) KR102414605B1 (zh)
TW (1) TWI744384B (zh)
WO (1) WO2018066246A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11169899B2 (en) * 2019-04-15 2021-11-09 Toyota Motor Engineering & Manufacturing North America, Inc. Mitigating data offsets for machine learning
TWI750856B (zh) * 2020-10-21 2021-12-21 大陸商合肥沛睿微電子股份有限公司 快速恢復工作狀態的方法及電子裝置
JP2022080162A (ja) * 2020-11-17 2022-05-27 ソニーセミコンダクタソリューションズ株式会社 半導体回路
US11495315B1 (en) * 2021-08-11 2022-11-08 Siemens Industry Software Inc. Configurable built-in self-repair chain for fast repair data loading

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090063830A1 (en) * 2006-02-27 2009-03-05 Fujitsu Limited Debugging mechanism for a processor, arithmetic operation unit and processor

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5912937A (en) * 1997-03-14 1999-06-15 Xilinx, Inc. CMOS flip-flop having non-volatile storage
JP3986393B2 (ja) * 2002-08-27 2007-10-03 富士通株式会社 不揮発性データ記憶回路を有する集積回路装置
JP3910902B2 (ja) * 2002-10-02 2007-04-25 松下電器産業株式会社 集積回路装置
DE102005023118B3 (de) * 2005-05-19 2006-12-21 Infineon Technologies Ag Schaltungsanordnung zum Zuführen von Konfigurationsdaten in FPGA-Einrichtungen
US7386775B2 (en) * 2005-08-18 2008-06-10 International Business Machines Corporation Scan verification for a scan-chain device under test
JP4372068B2 (ja) * 2005-09-06 2009-11-25 株式会社東芝 プログラマブルゲートアレイ装置及び回路切替方法
KR101611416B1 (ko) * 2009-12-09 2016-04-12 삼성전자주식회사 비휘발성 논리 회로, 상기 비휘발성 논리 회로를 포함하는 집적 회로 및 상기 집적 회로의 동작 방법
JP5807287B2 (ja) 2011-05-20 2015-11-10 日本電気株式会社 試験可能な不揮発論理ゲート
US20140149773A1 (en) * 2012-11-29 2014-05-29 Agency For Science, Technology And Research Latch circuit and data processing system
KR102112367B1 (ko) * 2013-02-12 2020-05-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090063830A1 (en) * 2006-02-27 2009-03-05 Fujitsu Limited Debugging mechanism for a processor, arithmetic operation unit and processor

Also Published As

Publication number Publication date
KR102414605B1 (ko) 2022-06-30
US10818369B2 (en) 2020-10-27
JP2018060277A (ja) 2018-04-12
TW201814721A (zh) 2018-04-16
WO2018066246A1 (ja) 2018-04-12
US20190228829A1 (en) 2019-07-25
KR20190060988A (ko) 2019-06-04

Similar Documents

Publication Publication Date Title
US9672886B2 (en) Fast and low-power sense amplifier and writing circuit for high-speed MRAM
TWI744384B (zh) 半導體電路、半導體電路之控制方法、及電子機器
TWI579841B (zh) Memory circuit
KR101985183B1 (ko) 에러 정정 코드에 의한 스핀 토크 자기 랜덤 액세스 메모리에 대한 판독 및 기록 방법
TWI409939B (zh) 半導體積體電路
US9412448B2 (en) C-element with non-volatile back-up
US20150036415A1 (en) Non-volatile memory cell
US9183911B2 (en) Hybrid read scheme for spin torque MRAM
US10802827B2 (en) Memory device having in-situ in-memory stateful vector logic operation
JP5479656B1 (ja) 記憶回路
CN102456393B (zh) 磁存储元件的场辅助切换
JP2017208146A (ja) 半導体回路、駆動方法、および電子機器
Jovanović et al. Comparative analysis of MTJ/CMOS hybrid cells based on TAS and in-plane STT magnetic tunnel junctions
CN113129953B (zh) 磁性随机存储器的读电路
JP2008118047A (ja) 半導体集積回路
JP2012059326A (ja) 半導体記憶装置
Chen et al. Combined magnetic-and circuit-level enhancements for the nondestructive self-reference scheme of STT-RAM
US20170131910A1 (en) Register having non-volatile memory for backing up and restoring volatile memory
JP2008217842A (ja) 不揮発性記憶装置
TWI761000B (zh) 記憶體裝置及其操作方法
KR101704929B1 (ko) 센싱 마진을 향상시키는 메모리 셀 읽기 회로
CN111164892B (zh) 半导体电路及其控制方法
US20240105261A1 (en) Non-volatile storage circuit
CN108733305B (zh) 存储器装置、系统及其操作方法
Onizawa et al. A Soft/Write-Error Resilient CMOS/MTJ Nonvolatile Flip-Flop Based on Majority-Decision Shared Writing