KR101704929B1 - 센싱 마진을 향상시키는 메모리 셀 읽기 회로 - Google Patents
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Abstract
메모리 셀 읽기 회로가 개시된다. 개시된 메모리 셀 읽기 회로는 전원 공급을 위해 대칭적으로 연결된 적어도 하나의 제1 트랜지스터 및 적어도 하나의 제2 트랜지스터와, 읽기 동작을 위해 대칭적으로 연결된 제3 트랜지스터 및 제4 트랜지스터와, 다수의 제1 스위치를 포함하는 센스 앰프; 제2 스위치가 온되는 경우 제5 트랜지스터를 통해 상기 센스 앰프와 연결되는 데이터 셀, 제3 스위치가 온되는 경우 상기 제5 트랜지스터를 통해 상기 센스 앰프와 연결되는 제1 레퍼런스 셀 및 제4 스위치가 온되는 경우 제6 트랜지스터를 통해 상기 센스 앰프와 연결되는 제2 레퍼런스 셀을 포함하는 셀부; 다수의 제5 스위치 및 다수의 캐패시터를 포함하며, 상기 다수의 제1 스위치 및 상기 제5 스위치의 온/오프 제어를 통해 상기 적어도 하나의 제1 트랜지스터와 적어도 하나의 제2 트랜지스터 간의 미스매치에 의한 전압, 상기 제5 트랜지스터와 상기 제6 트랜지스터 간의 미스매치에 의한 전압 및 상기 제1 레퍼런스 셀에 의한 레퍼런스 전압을 저장하는 캐패시터부;를 포함하되, 상기 센스 앰프는 상기 캐패시터부에 저장된 전압을 이용하여 메모리 셀의 읽기 동작을 수행한다.
Description
본 발명의 실시예들은 메모리 셀 읽기 회로에 관한 것으로서, 보다 상세하게는 미스매치(mismatch)에 의한 오프셋 전압을 제거하여 읽기 에러를 제거하고, 센싱 마진(margin)을 극대화하는 메모리 셀 읽기 회로에 관한 것이다.
랜덤 액세스 메모리(Random Access Memory, RAM)는 휘발성 또는 비-휘발성일 수 있다. 휘발성 RAM은 전원이 제거될 때마다 휘발성 RAM에 저장된 정보를 잃는 반면에, 비-휘발성 RAM은 전원이 메모리로부터 제거되는 때조차도 비휘발성 RAM의 메모리 콘텐츠들을 유지할 수 있다. 다만, 비록 비-휘발성 RAM은 전원을 가하지 않고도 정보를 유지할 수 있다는 장점이 있지만, 통상의 비-휘발성 RAM은 휘발성 RAM보다 느린 쓰기/읽기 시간을 가진다.
자기 저항 랜덤 액세스 메모리(Magnetic Random Access Memory, MRAM)는 휘발성 메모리에 비교할만한 쓰기/읽기 시간을 가지는 비-휘발성 메모리로서, 동작 속도가 빠르고 전력 소모량이 낮은 DRAM(Dynamic Random Access Memory)의 장점 및 전원이 오프되어도 저장된 정보를 잃지 않는 비휘발성 메모리의 장점을 고루 지닌 메모리이다. MRAM은 자성체의 극성 변화에 따른 저항 변화를 디지털 신호로 이용한 것으로, 자성을 이용하기 때문에 안전성이 우수한 장점이 있다.
일반적으로 MRAM은 비트라인, 워드라인 및 워드라인과 평행한 디지트 라인을 구비하며, 비트라인과 디지트 라인에 동시에 전류가 흐를 때 발생하는 자기장의 벡터 합을 이용하여 데이터를 기록한다. 이러한 MRAM은 추가의 디지트 라인이 필요하기 때문에 셀의 크기를 소형화하는 데 한계가 있다. 또한, 하나의 셀을 선택하여 데이터를 기록할 때, 선택되지 않은 셀들이 자기장에 노출될 수 있고, 이로 인해 비선택 셀의 데이터 저장 상태가 반전되는 문제가 발생할 수 있다.
이러한 MRAM의 문제를 해결하기 위해 스핀 전달을 이용한 자기 메모리 장치(Spin Transfer Torque Magnetic Random Access Memory, STT-MRAN)가 개발되었다.
STT-MRAM은 정렬된 스핀 방향을 갖는 고밀도 전류가 강자성체에 입사할 경우, 강자성체의 자화 방향이 전류의 스핀 방향과 일치하지 않으면 전류의 스핀 방향으로 정렬하는 현상 즉, STT(Spin Transfer Torque) 현상을 이용한 것이다. STT-MRAM은 비트라인과 소스라인 사이에 연결되는 하나의 선택 트랜지스터 및 하나의 자기 터널 접합(Magnetic Tunnel Junction; MTJ) 소자를 포함한다.
도 1은 일반적인 STT-MRAM에 적용되는 MTJ(Magnetic Tunnel Junction) 소자의 일례를 도시한 도면이다.
도 1을 참조하면, MTJ 소자는 고정층(100), 터널 장벽층(102) 및 자유층(104)을 포함한다.
고정층(100) 및 자유층(104)은 강자성체 물질로 구성되어 각기 자화 방향을 보유할 수 있으며, 터널 장벽층(102)에 의해 분리된다.
고정층(100)은 특정한 극성으로 설정되며, 자유층(104)의 극성은 인가될 수 있는 외부 장(field)의 극성과 일치하도록 자유롭게 변화할 수 있다.
자유층(104)의 극성 변화는 MTJ 소자의 저항을 변화시킨다. 예를 들어, MTJ 소자는 극성들이 정렬되는 경우(도 1의 A) 낮은 저항 상태를 가지며, 극성들이 정렬되지 않는 경우(도 1의 B) 높은 저항 상태를 가진다.
이러한 MTJ 소자는 전류의 방향에 따라 그 저항값이 변화되어 데이터 "0" 또는 "1"을 기록한다.
도 2는 MTJ 소자에 대한 데이터 기록 원리를 설명하기 위한 도면이다.
먼저, 도 2의 (a)는 MTJ 소자에 논리 로우(0) 레벨의 데이터를 기록하는 원리를 설명하기 위한 도면이다. 데이터를 기록하고자 함에 따라, 해당 워드라인이 활성화되어 선택 트랜지스터(ST)가 턴온된다. 그리고, 비트라인(BL)으로부터 소스라인(SL) 방향 즉, MTJ 소자의 상부전극인 제1 전극층으로부터 하부전극인 제2 전극층으로 전류가 흐르게 되면(점선 화살표 방향), 자유 자성층인 제 1 자성층의 방향과 고정 자성층인 제 2 자성층의 자화 방향이 평행(Parallel)하게 되면서, 저저항 상태(RL)가 되며, 이 때의 데이터를 논리 로우(0)로 정의할 수 있다.
다음으로, 도 2의 (b)는 MTJ 소자에 논리 하이(1) 상태의 데이터를 기록하는 원리를 설명하기 위한 도면이다. 마찬가지로, 해당 워드라인이 활성화되어 선택 트랜지스터(ST)가 턴온된다. 그리고, 소스라인(SL)으로부터 비트라인(BL) 방향 즉, 제2 전극층으로부터 제1 전극층으로 전류가 흐르게 되면(화살표 방향), 제1 자성층의 방향과 제2 자성층의 자화 방향이 서로 반평행(anti-parallel) 상태가 되면서 MTJ 소자가 고저항 상태(RH)를 갖게 되고, 이 때의 데이터를 논리 하이(1)로 정의할 수 있다.
한편, STT-MRAM에서는 메모리 셀에 저장된 데이터를 판독하기 위해 레퍼런스 셀을 이용한다. 즉, 판독대상 메모리 셀에 흐르는 전류량과 레퍼런스 셀에 흐르는 전류량의 차이를 이용하여 메모리 셀에 저장된 데이터가 논리 로우 상태인지 논리 하이 상태인지 판별한다.
따라서, 레퍼런스 셀에는 데이터 판독의 기준이 될 수 있는 정확한 데이터가 기록되어 있어야 한다. 또한, 메모리 셀에 저장된 데이터가 논리 로우인지, 또는 논리 하이인지 판별하기 위해서는 레퍼런스 셀에도 각각 논리 로우 상태 및 논리 하이 상태를 기록해 두어야 한다. 그리고, 메모리 셀에 저장된 데이터를 읽기 위해서는 많은 경우 전류를 흘려주고, 이를 통해 데이터 셀과 레퍼런스 셀에 발생하는 전압을 비교한다.
도 3은 메모리 셀에 저장된 데이터를 읽기 위한 종래의 메모리 셀의 읽기 회로를 도시한 도면이다.
종래의 읽기 회로는 데이터 전압과 레퍼런스 전압을 동시에 생성한다. 이 때, 데이터 브랜치(branch)와 레퍼런스 브랜치 사이에는 미스매치(mismatch)에 의해 큰 오프셋 전압이 발생되며, 이로 인해 센싱 마진이 제한된다.
또한, 센싱 회로에서 발생한 데이터 전압과 레퍼런스 전압이 센스 앰프의 입력으로 들어갈 때 센스 앰프 소자들의 미스매치에 의해서 오프셋 전압이 발생하게 되어 읽기 에러가 발생하는 문제점이 있다.
보다 상세하게, 도 3를 참조하면, 데이터와 레퍼런스 브랜치에서 동시에 생성된 각 각의 전압이 센스 앰프의 입력으로 들어간다. 그 후 데이터 전압과 레퍼런스 전압의 차이에 따라 래치가 동작하고, 그 결과값이 0 또는 1로 출력된다. 오프셋 상쇄 기능이 없는 회로의 경우에는, 소자들의 파라미터 미스매치 즉, 문턱 전압과 소자의 크기 등의 편차 때문에 큰 오프셋 전압이 데이터 전압과 레퍼런스 전압의 사이에 존재하며, 이는 제한된 센싱 마진을 야기한다.
상기한 바와 같은 종래기술의 문제점을 해결하기 위해, 본 발명에서는 미스매치(mismatch)에 의한 오프셋 전압을 제거하여 읽기 에러를 제거하고, 센싱 마진(margin)을 극대화하는 메모리 셀 읽기 회로를 제안하고자 한다.
본 발명의 다른 목적들은 하기의 실시예를 통해 당업자에 의해 도출될 수 있을 것이다.
상기한 목적을 달성하기 위해 본 발명의 바람직한 일 실시예에 따르면, 전원 공급을 위해 대칭적으로 연결된 적어도 하나의 제1 트랜지스터 및 적어도 하나의 제2 트랜지스터와, 읽기 동작을 위해 대칭적으로 연결된 제3 트랜지스터 및 제4 트랜지스터와, 다수의 제1 스위치를 포함하는 센스 앰프; 제2 스위치가 온되는 경우 제5 트랜지스터를 통해 상기 센스 앰프와 연결되는 데이터 셀, 제3 스위치가 온되는 경우 상기 제5 트랜지스터를 통해 상기 센스 앰프와 연결되는 제1 레퍼런스 셀 및 제4 스위치가 온되는 경우 제6 트랜지스터를 통해 상기 센스 앰프와 연결되는 제2 레퍼런스 셀을 포함하는 셀부; 다수의 제5 스위치 및 다수의 캐패시터를 포함하며, 상기 다수의 제1 스위치 및 상기 제5 스위치의 온/오프 제어를 통해 상기 적어도 하나의 제1 트랜지스터와 적어도 하나의 제2 트랜지스터 간의 미스매치에 의한 전압, 상기 제5 트랜지스터와 상기 제6 트랜지스터 간의 미스매치에 의한 전압 및 상기 제1 레퍼런스 셀에 의한 레퍼런스 전압을 저장하는 캐패시터부;를 포함하되, 상기 센스 앰프는 상기 캐패시터부에 저장된 전압을 이용하여 메모리 셀의 읽기 동작을 수행하는 것을 특징으로 하는 메모리 셀 읽기 회로가 제공된다.
상기 다수의 제5 스위치는 제5-1 스위치, 제5-2 스위치 및 제5-3 스위치를 포함하고, 상기 다수의 캐패시터는 제1 캐패시터 및 제2 캐패시터를 포함하되, 상기 제1 캐패시터의 일단은 상기 제5-1 스위치의 타단과 연결되고, 상기 제1 캐패시터의 타단은 상기 제5-2 스위치의 일단과 연결되고, 상기 제2 캐패시터의 일단은 상기 제5-3 스위치의 타단과 연결되고, 상기 제2 캐패시터의 타단은 접지와 연결되고, 상기 제5-2 스위치의 타단과 상기 제5-3 스위치의 일단은 제1 노드에서 연결될 수 있다.
상기 적어도 하나의 제1 트랜지스터는 제1-1 트랜지스터 및 제1-2 트랜지스터를 포함하고, 상기 적어도 하나의 제2 트랜지스터는 제2-1 트랜지스터 및 제2-2 트랜지스터를 포함하되, 상기 제1-1 트랜지스터의 게이트 전극은 상기 제3 트랜지스터의 게이트 전극, 상기 제2-1 트랜지스터의 드레인 전극 및 상기 제5-1 스위치의 일단과 연결되고, 상기 제1-1 트랜지스터의 드레인 전극은 상기 제3 트랜지스터의 드레인 전극과 연결되고, 상기 제1-1 트랜지스터의 소스 전극은 상기 제1-2 트랜지스터의 드레인 전극과 연결되고, 상기 제2-1 트랜지스터의 게이트 전극은 상기 제4 트랜지스터의 게이트 전극 및 상기 제5-1 스위치의 타단과 연결되고, 상기 제2-1 트랜지스터의 드레인 전극은 상기 제4 트랜지스터의 드레인 전극과 연결되고, 상기 제2-1 트랜지스터의 소스 전극은 상기 제2-2 트랜지스터의 드레인 전극과 연결되고, 상기 제1-2 트랜지스터의 게이트 전극 및 상기 제2-2 트랜지스터의 게이트 전극은 접지와 연결되고, 상기 제1-2 트랜지스터의 소스 전극 및 상기 제2-2 트랜지스터의 소스 전극은 전원전압단과 연결될 수 있다.
상기 제5 트랜지스터의 드레인 전극은 상기 제1-1 트랜지스터의 드레인 전극 및 상기 제3 트랜지스터의 드레인 전극과 연결되고, 상기 제5 트랜지스터의 소스 전극은 상기 데이터 셀 및 상기 제1 레퍼런스 셀과 연결되고, 상기 제6 트랜지스터의 드레인 전극은 상기 제2-1 트랜지스터의 드레인 전극 및 상기 제4 트랜지스터의 드레인 전극과 연결되고, 상기 제6 트랜지스터의 소스 전극은 상기 제2 레퍼런스 셀과 연결될 수 있다.
상기 다수의 제1 스위치는 제1-1 스위치, 제1-2 스위치 및 상기 1-3 스위치를 포함하되, 상기 제1-1 스위치의 일단은 상기 제1 노드와 연결되고, 상기 제1-1 스위치의 타단은 상기 제1-1 트랜지스터의 드레인 전극 및 상기 제3 트랜지스터의 드레인 전극과 연결되고, 상기 제1-2 스위치의 일단은 상기 제1 노드와 연결되고, 상기 제1-2 스위치의 타단은 상기 제2-1 트랜지스터의 드레인 전극 및 상기 제4 트랜지스터의 드레인 전극과 연결되고, 상기 제1-3 스위치의 일단은 상기 제3 트랜지스터의 소스 전극 및 상기 제4 트랜지스터의 소스 전극과 연결되고, 상기 제1-3 스위치의 타단은 접지와 연결될 수 있다.
상기 다수의 제1 스위치, 상기 제2 스위치, 상기 제3 스위치, 상기 제4 스위치 및 상기 다수의 제5 스위치 각각은 시간적으로 연속된 제1 시간, 제2 시간, 제3 시간 및 제4 시간을 포함하는 제어 주기에 따라 제어될 수 있다.
상기 제1 시간에서, 상기 제1-1 스위치, 상기 제3 스위치, 상기 제4 스위치, 상기 제5-1 스위치, 상기 제5-2 스위치 및 상기 제5-3 스위치는 온되고, 상기 제1-2 스위치, 상기 제1-3 스위치 및 상기 제2 스위치는 오프될 수 있다.
상기 제2 시간에서, 상기 제2 스위치, 상기 제4 스위치, 상기 제5-2 스위치 및 상기 제5-3 스위치는 온되고, 상기 제1-1 스위치, 상기 제1-2 스위치, 상기 제1-3 스위치, 상기 제3 스위치 및 상기 제5-1 스위치는 오프될 수 있다.
상기 제3 시간에서, 상기 제1-1 스위치, 상기 제2 스위치, 상기 제4 스위치 및 상기 제5-2 스위치는 온되고, 상기 제1-2 스위치, 상기 제1-3 스위치, 상기 제3 스위치, 상기 제5-1 스위치 및 상기 제5-3 스위치는 오프될 수 있다.
상기 제4 시간에서, 상기 제1-1 스위치, 상기 제 1-2 스위치 및 상기 제1-3 스위치는 온되고, 상기 제2 스위치, 상기 제3 스위치, 상기 제4 스위치, 상기 제5-1 스위치, 제5-2 스위치 및 상기 제5-3 스위치는 오프될 수 있다.
상기 제1-1 트랜지스터의 드레인 전극 및 상기 제3 트랜지스터의 드레인 전극이 연결된 지점과, 상기 제2-1 트랜지스터의 드레인 전극 및 상기 제4 트랜지스터의 드레인 전극이 연결된 지점에서 출력 신호가 출력될 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 전원 공급을 위해 대칭적으로 연결된 적어도 하나의 제1 트랜지스터 및 적어도 하나의 제2 트랜지스터와, 읽기 동작을 위해 대칭적으로 연결된 제3 트랜지스터 및 제4 트랜지스터와, 다수의 제1 스위치를 포함하는 센스 앰프; 제2 스위치 및 제5 트랜지스터를 통해 상기 센스 앰프와 연결되는 데이터 셀, 제3 스위치 및 상기 제5 트랜지스터를 통해 상기 센스 앰프와 연결되는 제1 레퍼런스 셀 및 제3 스위치 및 제6 트랜지스터를 통해 상기 센스 앰프와 연결되는 제2 레퍼런스 셀을 포함하는 셀부; 및 상기 센스 앰프 및 상기 셀부와 연결되고, 제1 캐패시터, 제2 캐패시터, 제5-1 스위치, 제5-2 스위치 및 제5-3 스위치를 포함하되, 상기 제1 캐패시터의 일단은 상기 제5-1 스위치의 타단과 연결되고, 상기 제1 캐패시터의 타단은 상기 제5-2 스위치의 일단과 연결되고, 상기 제2 캐패시터의 일단은 상기 제5-3 스위치의 타단과 연결되고, 상기 제2 캐패시터의 타단은 접지와 연결되고, 상기 제5-2 스위치의 타단과 상기 제5-3 스위치의 일단은 제1 노드에서 연결되는 캐패시터부;를 포함하되, 상기 센스 앰프는 상기 제1 캐패시터 및 상기 제2 캐패시터에 저장된 전압을 이용하여 메모리 셀의 읽기 동작을 수행하는 것을 특징으로 하는 메모리 셀 읽기 회로가 제공된다.
본 발명에 따르면, 미스매치에 의한 오프셋 전압을 제거하여 읽기 에러를 제거하고, 센싱 마진을 극대화하는 장점이 있다.
도 1은 일반적인 STT-MRAM에 적용되는 MTJ(Magnetic Tunnel Junction) 소자의 일례를 도시한 도면이다.
도 2는 MTJ 소자에 대한 데이터 기록 원리를 설명하기 위한 도면이다.
도 3은 메모리 셀에 저장된 데이터를 읽기 위한 종래의 메모리 셀의 읽기 회로를 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 메모리 셀 읽기 회로의 개략적인 구성을 도시한 도면이다.
도 5 내지 도 9는 메모리 셀 읽기 회로의 단계 별 동작을 설명하기 위한 도면이다.
도 2는 MTJ 소자에 대한 데이터 기록 원리를 설명하기 위한 도면이다.
도 3은 메모리 셀에 저장된 데이터를 읽기 위한 종래의 메모리 셀의 읽기 회로를 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 메모리 셀 읽기 회로의 개략적인 구성을 도시한 도면이다.
도 5 내지 도 9는 메모리 셀 읽기 회로의 단계 별 동작을 설명하기 위한 도면이다.
본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다. 또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
이하, 본 발명의 다양한 실시예들을 첨부된 도면을 참조하여 상술한다.
도 4는 본 발명의 일 실시예에 따른 메모리 셀 읽기 회로의 개략적인 구성을 도시한 도면이다.
본 발명의 일 실시예에 따른 메모리 셀 읽기 회로는 메모리 셀에 저장된 데이터를 읽기 위해 사용되는 것으로서, 일례로 메모리 셀은 STT-MRAM 일 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 모든 메모리 장치에 본 발명이 적용될 수 있다.
도 4를 참조하면, 메모리 셀 읽기 회로(400)는 센스 앰프(410), 셀부(420) 및 캐패시터부(430)를 포함한다.
센스 앰프는 전원 공급을 위해 대칭적으로 연결된 적어도 하나의 제1 트랜지스터 및 적어도 하나의 제2 트랜지스터와, 읽기 동작을 위해 대칭적으로 연결된 제3 트랜지스터 및 제4 트랜지스터와, 다수의 제1 스위치를 포함한다.
여기서, 적어도 하나의 제1 트랜지스터는 제1-1 트랜지스터 및 제1-2 트랜지스터를 포함하고, 적어도 하나의 제2 트랜지스터는 제2-1 트랜지스터 및 제2-2 트랜지스터를 포함한다. 여기서, 제1-1 트랜지스터, 제1-2 트랜지스터, 제2-1 트랜지스터 및 제2-2 트랜지스터는 PMOS 트랜지스터일 수 있다. 또한, 다수의 제1 스위치는 제1-1 스위치, 제1-2 스위치 및 제1-3 스위치를 포함한다.
보다 상세하게, 제1-1 트랜지스터의 게이트 전극은 제3 트랜지스터의 게이트 전극 및 제2-1 트랜지스터의 드레인 전극과 연결되고, 제1-1 트랜지스터의 드레인 전극은 제3 트랜지스터의 드레인 전극과 연결되고, 제1-1 트랜지스터의 소스 전극은 제1-2 트랜지스터의 드레인 전극과 연결된다.
그리고, 제2-1 트랜지스터의 게이트 전극은 제4 트랜지스터의 게이트 전극과 연결되고, 제2-1 트랜지스터의 드레인 전극은 제4 트랜지스터의 드레인 전극과 연결되고, 제2-1 트랜지스터의 소스 전극은 제2-2 트랜지스터의 드레인 전극과 연결되고, 제1-2 트랜지스터의 게이트 전극 및 제2-2 트랜지스터의 게이트 전극은 접지와 연결되고, 제1-2 트랜지스터의 소스 전극 및 제2-2 트랜지스터의 소스 전극은 전원전압단과 연결된다.
또한, 제1-1 스위치의 일단은 제1 노드와 연결되고, 제1-1 스위치의 타단은 제1-1 트랜지스터의 드레인 전극 및 제3 트랜지스터의 드레인 전극과 연결되고, 제1-2 스위치의 일단은 제1 노드와 연결되고, 제1-2 스위치의 타단은 제2-1 트랜지스터의 드레인 전극 및 제4 트랜지스터의 드레인 전극과 연결되고, 제1-3 스위치의 일단은 제3 트랜지스터의 소스 전극 및 제4 트랜지스터의 소스 전극과 연결되고, 제1-3 스위치의 타단은 접지와 연결된다.
셀부는 데이터 셀, 제1 레퍼런스 셀 및 제2 레퍼런스 셀을 포함한다.
데이터 셀은 데이터 전압을 저장하기 위한 구성요소로서, 제2 스위치 및 제5 트랜지스터에 의해 센스 앰프와 연결된다. 즉, 데이터 셀은 제2 스위치가 온되는 경우 제5 트랜지스터를 통해 센스 앰프와 연결된다. 이 때, 데이터 셀부는 MTJ(Magnetic Tunnel Junction) 소자 및 제7 트랜지스터를 포함할 수 있으며, 이러한 구조는 당업자에게 자명한 것이므로, 상세한 설명은 생략한다.
제1 레퍼런스 셀은 레퍼런스 전압을 저장하기 위한 구성요소로서, 제3 스위치 및 제5 트랜지스터에 의해 센스 앰프와 연결된다. 즉, 제1 레퍼런스 셀은 제3 스위치가 온되는 경우 제5 트랜지스터를 통해 센스 앰프와 연결된다. 이 때, 제1 레퍼런스 셀은 MTJ 소자 및 제8 트랜지스터를 포함한다.
제2 레퍼런스 셀은 레퍼런스 전압을 저장하기 위한 구성요소로서, 제4 스위치 및 제6 트랜지스터에 의해 센스 앰프와 연결된다. 즉, 제2 레퍼런스 셀은 제4 스위치가 온되는 경우 제6 트랜지스터를 통해 센스 앰프와 연결된다. 이 때, 제2 레퍼런스 셀은 MTJ 소자 및 제9 트랜지스터를 포함한다.
보다 상세하게, 제5 트랜지스터의 드레인 전극은 제1-1 트랜지스터의 드레인 전극 및 제3 트랜지스터의 드레인 전극과 연결되고, 제5 트랜지스터의 소스 전극은 데이터 셀 및 제1 레퍼런스 셀과 연결된다. 그리고, 제6 트랜지스터의 드레인 전극은 제2-1 트랜지스터의 드레인 전극 및 제4 트랜지스터의 드레인 전극과 연결되고, 제6 트랜지스터의 소스 전극은 제2 레퍼런스 셀과 연결된다.
캐패시터부는 다수의 제5 스위치 및 다수의 캐패시터를 포함하며, 다수의 제1 스위치 및 제5 스위치의 온/오프 제어를 통해 적어도 하나의 제1 트랜지스터와 적어도 하나의 제2 트랜지스터 간의 미스매치에 의한 전압, 제5 트랜지스터와 제6 트랜지스터 간의 미스매치에 의한 전압 및 제1 레퍼런스 셀에 의한 레퍼런스 전압을 저장한다. 즉, 이 때, 센스 앰프는 캐패시터부에 저장된 전압을 이용하여 메모리 셀의 읽기 동작을 수행한다. 캐패시터부의 구성 요소의 연결 관계 및 동작을 보다 상세하게 살펴보면 다음과 같다.
제5-1 스위치의 일단은 제1-1 트랜지스터의 게이트 전극, 제3 트랜지스터의 게이트 전극 및 제2-1 트랜지스터의 드레인 전극과 연결되고, 제5-1 스위치의 타단은 제1 캐패시터의 일단, 상기 제2-1 트랜지스터의 게이트 전극, 제4 트랜지스터의 게이트 전극 및 제1-2 스위치의 일단과 연결된다.
제5-2 스위치의 일단은 제1 캐패시터의 타단과 연결되고, 제5-2 스위치의 타단은 제1 노드와 연결된다. 그리고, 제5-3 스위치의 일단은 제1 노드와 연결되고, 제5-3 스위치의 타단은 제2 캐패시터의 일단과 연결되고, 제2 캐패시터의 타단은 접지와 연결된다.
그리고, 제1 캐패시터는 대칭적으로 연결된 트랜지스터 각각에 대한 미스매치에 의한 전압을 저장한다. 즉, 제1 캐패시터는 다수의 제1 스위치 및 다수의 제5 스위치의 온/오프 제어를 통해 제1-1 트랜지스터/제1-2 트랜지스터/제5 트랜지스터와, 제2-1 트랜지스터/제2-2 트랜지스터/제6 트랜지스터 사이의 미스매치에 의한 전압을 저장한다. 또한, 제2 캐패시터는 다수의 제1 스위치 및 다수의 제5 스위치의 온/오프 제어를 통해 제1 레퍼런스 셀에 의한 레퍼런스 전압을 저장한다.
이 때, 본 발명의 일 실시예에 따르면, 다수의 제1 스위치, 제2 스위치, 제3 스위치, 제4 스위치 및 다수의 제5 스위치 각각은 시간적으로 연속된 제1 시간(페이즈 1), 제2 시간(페이즈 2), 제3 시간(페이즈 3) 및 제4 시간(페이즈 4)을 포함하는 제어 주기에 따라 제어되며, 제어 신호는 도 5의 (a)에 도시된 바와 같다. 이하, 도 5 내지 도 9를 참조하여 메모리 셀 읽기 회로의 단계 별 동작을 상세하게 설명한다.
도 6은 본 발명의 일 실시예에 따른 페이즈 1에서의 메모리 셀 읽기 회로의 구성을 도시한 도면이다.
도 6을 참조하면, 메모리 셀 읽기 회로는 제1 시간에서, 제1-1 스위치, 제3 스위치, 제4 스위치, 제5-1 스위치, 제5-2 스위치 및 제5-3 스위치는 온되고, 제1-2 스위치, 제1-3 스위치 및 제2 스위치는 오프된다. 따라서, 제1-1 트랜지스터의 드레인 전극과 제1 레퍼런스 셀이 연결되고, 제2-1 트랜지스터의 드레인 전극과 제2 레퍼런스 셀이 연결된다.
페이즈 1의 경우, 제1 레퍼런스 셀의 전압과 제2 레퍼런스 셀의 전압은 동일한 전압일 수 있으며, 제1 레퍼런스 셀이 포함된 브랜치와 제2 레퍼런스 셀이 포함된 브랜치는 동일한 상황이 되게 설정된다. 이에 따라 제1-1 트랜지스터/제1-2 트랜지스터/제5 트랜지스터와, 제2-1 트랜지스터/제2-2 트랜지스터/제6 트랜지스터 사이의 공정상 차이 등에 대한 오프셋 전압이 제1 캐패시터에 저장된다. 즉, 데이터 전압과 대응되는 제1 레퍼런스 셀의 전압과 제2 레퍼런스 셀의 전압의 미스매치에 의해서 발생하는 오프셋 전압이 제1 캐패시터에 저장된다. 또한, 제1 레퍼런스 셀의 전압이 제2 캐패시터에 저장된다. 페이즈 1는 일정시간 지속되어 제1 캐패시터 및 제2 캐패시터가 완전히 충전되게 된다.
도 7은 본 발명의 일 실시예에 따른 페이즈 2에서의 메모리 셀 읽기 회로의 구성을 도시한 도면이다.
도 7을 참조하면, 메모리 셀 읽기 회로는 제2 시간에서, 제2 스위치, 제4 스위치, 제5-2 스위치 및 제5-3 스위치는 온되고, 제1-1 스위치, 제1-2 스위치, 제1-3 스위치, 제3 스위치 및 제5-1 스위치는 오프된다. 따라서, 제1-1 트랜지스터의 드레인 전극과 데이터 셀이 연결되고, 제2-1 트랜지스터의 드레인 전극과 제2 레퍼런스 셀이 연결된다.
페이즈 2는 미스매치 전압을 유지하기 위한 플로딩 단계이다. 또한, 페이즈 2는 페이즈 1에 생성된 레퍼런스 셀 전압을 기준으로 데이터 셀의 전압을 생성하는 단계이다. 이 경우, 같은 소자 쌍을 사용했기 때문에 센싱 회로의 소자(트랜지스터)에 의한 오프셋 전압을 없앨 수 있다. 또한, 데이터 셀의 전압이 제1-1 트랜지스터에 연결되었으므로, 데이터 셀의 전압과 제1 레퍼런스 셀의 전압의 차이인 △V가 발생하게 된다.
도 8은 본 발명의 일 실시예에 따른 페이즈 3에서의 메모리 셀 읽기 회로의 구성을 도시한 도면이다.
도 8을 참조하면, 메모리 셀 읽기 회로는 제3 시간에서, 제1-1 스위치, 제2 스위치, 제4 스위치 및 제5-2 스위치는 온되고, 제1-2 스위치, 제1-3 스위치, 제3 스위치, 제5-1 스위치 및 제5-3 스위치는 오프된다. 따라서, 제1-1 트랜지스터의 드레인 전극과 데이터 셀이 연결되고, 제2-1 트랜지스터의 드레인 전극과 제2 레퍼런스 셀이 연결된다.
페이즈 3에서는, 제2-1 트랜지스터의 게이트에 가해지는 전압에 △V가 더해지게 되고, 제2-1 트랜지스터(M2-1)에 흐르는 전류도 변화된다. 따라서, 제2-1 트랜지스터의 드레인 전압이 변화하고, 그로 인해 파지티브 피드백(Positive feedback)이 일어난다. 파지티브 피드백에 의한 선증폭(pre-amp)으로 △V가 커지게 되고, 증폭된 △V가 센스 앰프(410)의 입력으로 들어가게 된다. 도 3에 도시된 종래의 센스 앰프의 경우, 데이터 전압과 레퍼런스 전압이 센스 앰프(410)의 입력으로 들어가는 순간, 센스 앰프(410) 오프셋의 영향을 받지만, 본 발명의 경우, 충분히 큰 △V가 입력으로 들어가기 때문에 오프셋에 의한 영향을 무시할 수 있다.
도 9는 본 발명의 일 실시예에 따른 페이즈 4에서의 메모리 셀 읽기 회로의 구성을 도시한 도면이다.
도 9를 참조하면, 메모리 셀 읽기 회로는 제4 시간에서, 제1-1 스위치, 제 1-2 스위치 및 제1-3 스위치는 온되고, 제2 스위치, 제3 스위치, 제4 스위치, 제5-1 스위치, 제5-2 스위치 및 제5-3 스위치는 오프된다. 따라서, 센스 앰프는 캐패시터부에 저장된 전압을 이용하여 메모리 셀의 읽기 동작을 수행한다.
즉, 페이즈 4에서는 파지티브 피드백에 의한 선증폭으로 증폭된 △V가 센스 앰프의 입력으로 들어가게 되고, 그 결과가 "0" 또는 "1"의 출력값이 출력된다. 이 때, 제1-1 트랜지스터의 드레인 전극 및 제3 트랜지스터의 드레인 전극이 연결된 지점과, 제2-1 트랜지스터의 드레인 전극 및 제4 트랜지스터의 드레인 전극이 연결된 지점에서 출력 신호가 출력된다.
도 5의 (b)에서는 출력 신호의 전압을 도시하고 있다.
정리하면, 본 발명에 따른 메모리 셀 읽기 회로는 데이터 전압과 레퍼런스 전압을 생성하는 단계를 다르게 두어 같은 소자 쌍을 사용함으로써 센싱 회로의 오프셋 전압을 제거한다. 또한 선증폭 과정을 수행함으로써 센스 앰프(410)의 오프셋을 상쇄한다. 즉, 센스 앰프(410)에 입력으로 들어가는 전압이 선증폭되어서 크기 때문에 센스 앰프(410)에서 발생하는 오프셋 전압이 있더라도 그 영향을 무시할 수 있게 된다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
Claims (12)
- 전원 공급을 위해 대칭적으로 연결된 적어도 하나의 제1 트랜지스터 및 적어도 하나의 제2 트랜지스터와, 읽기 동작을 위해 대칭적으로 연결된 제3 트랜지스터 및 제4 트랜지스터와, 다수의 제1 스위치를 포함하는 센스 앰프;
제2 스위치가 온되는 경우 제5 트랜지스터를 통해 상기 센스 앰프와 연결되는 데이터 셀, 제3 스위치가 온되는 경우 상기 제5 트랜지스터를 통해 상기 센스 앰프와 연결되는 제1 레퍼런스 셀 및 제4 스위치가 온되는 경우 제6 트랜지스터를 통해 상기 센스 앰프와 연결되는 제2 레퍼런스 셀을 포함하는 셀부;
다수의 제5 스위치 및 다수의 캐패시터를 포함하며, 상기 다수의 제1 스위치 및 상기 제5 스위치의 온/오프 제어를 통해 상기 적어도 하나의 제1 트랜지스터와 적어도 하나의 제2 트랜지스터 간의 미스매치에 의한 전압, 상기 제5 트랜지스터와 상기 제6 트랜지스터 간의 미스매치에 의한 전압 및 상기 제1 레퍼런스 셀에 의한 레퍼런스 전압을 저장하는 캐패시터부;를 포함하되,
상기 센스 앰프는 상기 캐패시터부에 저장된 전압을 이용하여 메모리 셀의 읽기 동작을 수행하고,
상기 다수의 제5 스위치는 제5-1 스위치, 제5-2 스위치 및 제5-3 스위치를 포함하고, 상기 다수의 캐패시터는 제1 캐패시터 및 제2 캐패시터를 포함하되, 상기 제1 캐패시터의 일단은 상기 제5-1 스위치의 타단과 연결되고, 상기 제1 캐패시터의 타단은 상기 제5-2 스위치의 일단과 연결되고, 상기 제2 캐패시터의 일단은 상기 제5-3 스위치의 타단과 연결되고, 상기 제2 캐패시터의 타단은 접지와 연결되고, 상기 제5-2 스위치의 타단과 상기 제5-3 스위치의 일단은 제1 노드에서 연결되는 것을 특징으로 하는 메모리 셀 읽기 회로. - 삭제
- 제1항에 있어서,
상기 적어도 하나의 제1 트랜지스터는 제1-1 트랜지스터 및 제1-2 트랜지스터를 포함하고, 상기 적어도 하나의 제2 트랜지스터는 제2-1 트랜지스터 및 제2-2 트랜지스터를 포함하되,
상기 제1-1 트랜지스터의 게이트 전극은 상기 제3 트랜지스터의 게이트 전극, 상기 제2-1 트랜지스터의 드레인 전극 및 상기 제5-1 스위치의 일단과 연결되고, 상기 제1-1 트랜지스터의 드레인 전극은 상기 제3 트랜지스터의 드레인 전극과 연결되고, 상기 제1-1 트랜지스터의 소스 전극은 상기 제1-2 트랜지스터의 드레인 전극과 연결되고,
상기 제2-1 트랜지스터의 게이트 전극은 상기 제4 트랜지스터의 게이트 전극 및 상기 제5-1 스위치의 타단과 연결되고, 상기 제2-1 트랜지스터의 드레인 전극은 상기 제4 트랜지스터의 드레인 전극과 연결되고, 상기 제2-1 트랜지스터의 소스 전극은 상기 제2-2 트랜지스터의 드레인 전극과 연결되고,
상기 제1-2 트랜지스터의 게이트 전극 및 상기 제2-2 트랜지스터의 게이트 전극은 접지와 연결되고, 상기 제1-2 트랜지스터의 소스 전극 및 상기 제2-2 트랜지스터의 소스 전극은 전원전압단과 연결되는 것을 특징으로 하는 메모리 셀 읽기 회로. - 제3항에 있어서,
상기 제5 트랜지스터의 드레인 전극은 상기 제1-1 트랜지스터의 드레인 전극 및 상기 제3 트랜지스터의 드레인 전극과 연결되고, 상기 제5 트랜지스터의 소스 전극은 상기 데이터 셀 및 상기 제1 레퍼런스 셀과 연결되고,
상기 제6 트랜지스터의 드레인 전극은 상기 제2-1 트랜지스터의 드레인 전극 및 상기 제4 트랜지스터의 드레인 전극과 연결되고, 상기 제6 트랜지스터의 소스 전극은 상기 제2 레퍼런스 셀과 연결되는 것을 특징으로 하는 메모리 셀 읽기 회로. - 제3항에 있어서,
상기 다수의 제1 스위치는 제1-1 스위치, 제1-2 스위치 및 제1-3 스위치를 포함하되,
상기 제1-1 스위치의 일단은 상기 제1 노드와 연결되고, 상기 제1-1 스위치의 타단은 상기 제1-1 트랜지스터의 드레인 전극 및 상기 제3 트랜지스터의 드레인 전극과 연결되고,
상기 제1-2 스위치의 일단은 상기 제1 노드와 연결되고, 상기 제1-2 스위치의 타단은 상기 제2-1 트랜지스터의 드레인 전극 및 상기 제4 트랜지스터의 드레인 전극과 연결되고,
상기 제1-3 스위치의 일단은 상기 제3 트랜지스터의 소스 전극 및 상기 제4 트랜지스터의 소스 전극과 연결되고, 상기 제1-3 스위치의 타단은 접지와 연결되는 것을 특징으로 하는 메모리 셀 읽기 회로. - 제5항에 있어서,
상기 다수의 제1 스위치, 상기 제2 스위치, 상기 제3 스위치, 상기 제4 스위치 및 상기 다수의 제5 스위치 각각은 시간적으로 연속된 제1 시간, 제2 시간, 제3 시간 및 제4 시간을 포함하는 제어 주기에 따라 제어되는 것을 특징으로 하는 메모리 셀 읽기 회로. - 제6항에 있어서,
상기 제1 시간에서, 상기 제1-1 스위치, 상기 제3 스위치, 상기 제4 스위치, 상기 제5-1 스위치, 상기 제5-2 스위치 및 상기 제5-3 스위치는 온되고, 상기 제1-2 스위치, 상기 제1-3 스위치 및 상기 제2 스위치는 오프되는 것을 특징으로 하는 메모리 셀 읽기 회로. - 제6항에 있어서,
상기 제2 시간에서, 상기 제2 스위치, 상기 제4 스위치, 상기 제5-2 스위치 및 상기 제5-3 스위치는 온되고, 상기 제1-1 스위치, 상기 제1-2 스위치, 상기 제1-3 스위치, 상기 제3 스위치 및 상기 제5-1 스위치는 오프되는 것을 특징으로 하는 메모리 셀 읽기 회로. - 제6항에 있어서,
상기 제3 시간에서, 상기 제1-1 스위치, 상기 제2 스위치, 상기 제4 스위치 및 상기 제5-2 스위치는 온되고, 상기 제1-2 스위치, 상기 제1-3 스위치, 상기 제3 스위치, 상기 제5-1 스위치 및 상기 제5-3 스위치는 오프되는 것을 특징으로 하는 메모리 셀 읽기 회로. - 제6항에 있어서,
상기 제4 시간에서, 상기 제1-1 스위치, 상기 제 1-2 스위치 및 상기 제1-3 스위치는 온되고, 상기 제2 스위치, 상기 제3 스위치, 상기 제4 스위치, 상기 제5-1 스위치, 제5-2 스위치 및 상기 제5-3 스위치는 오프되는 것을 특징으로 하는 메모리 셀 읽기 회로. - 제6항에 있어서,
상기 제1-1 트랜지스터의 드레인 전극 및 상기 제3 트랜지스터의 드레인 전극이 연결된 지점과, 상기 제2-1 트랜지스터의 드레인 전극 및 상기 제4 트랜지스터의 드레인 전극이 연결된 지점에서 출력 신호가 출력되는 것을 특징으로 하는 메모리 셀 읽기 회로. - 전원 공급을 위해 대칭적으로 연결된 적어도 하나의 제1 트랜지스터 및 적어도 하나의 제2 트랜지스터와, 읽기 동작을 위해 대칭적으로 연결된 제3 트랜지스터 및 제4 트랜지스터와, 다수의 제1 스위치를 포함하는 센스 앰프;
제2 스위치 및 제5 트랜지스터를 통해 상기 센스 앰프와 연결되는 데이터 셀, 제3 스위치 및 상기 제5 트랜지스터를 통해 상기 센스 앰프와 연결되는 제1 레퍼런스 셀 및 제3 스위치 및 제6 트랜지스터를 통해 상기 센스 앰프와 연결되는 제2 레퍼런스 셀을 포함하는 셀부; 및
상기 센스 앰프 및 상기 셀부와 연결되고, 제1 캐패시터, 제2 캐패시터, 제5-1 스위치, 제5-2 스위치 및 제5-3 스위치를 포함하되, 상기 제1 캐패시터의 일단은 상기 제5-1 스위치의 타단과 연결되고, 상기 제1 캐패시터의 타단은 상기 제5-2 스위치의 일단과 연결되고, 상기 제2 캐패시터의 일단은 상기 제5-3 스위치의 타단과 연결되고, 상기 제2 캐패시터의 타단은 접지와 연결되고, 상기 제5-2 스위치의 타단과 상기 제5-3 스위치의 일단은 제1 노드에서 연결되는 캐패시터부;를 포함하되,
상기 센스 앰프는 상기 제1 캐패시터 및 상기 제2 캐패시터에 저장된 전압을 이용하여 메모리 셀의 읽기 동작을 수행하는 것을 특징으로 하는 메모리 셀 읽기 회로.
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|---|---|---|---|---|
| US10726898B1 (en) * | 2019-06-20 | 2020-07-28 | International Business Machines Corporation | MRAM sense amplifier with second stage offset cancellation |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060038570A (ko) * | 2004-10-30 | 2006-05-04 | 주식회사 하이닉스반도체 | 저 전압용 반도체 메모리 장치 |
| US20140269031A1 (en) * | 2013-03-15 | 2014-09-18 | Industry-Academic Cooperation Foundation, Yonsei University | System and method of sensing a memory cell |
| US20150063012A1 (en) * | 2013-08-30 | 2015-03-05 | Industry-Academic Cooperation Foundation | Offset canceling dual stage sensing circuit |
-
2015
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