TWI537947B - 磁阻記憶體裝置 - Google Patents

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TWI537947B
TWI537947B TW103124604A TW103124604A TWI537947B TW I537947 B TWI537947 B TW I537947B TW 103124604 A TW103124604 A TW 103124604A TW 103124604 A TW103124604 A TW 103124604A TW I537947 B TWI537947 B TW I537947B
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中塚圭祐
穗谷克彥
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中塚圭祐
穗谷克彥
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Description

磁阻記憶體裝置
實施例係關於磁阻記憶體裝置。
近年來，已提出各種新記憶體作為一快閃記憶體或一動態隨機存取記憶體(DRAM)之替換記憶體。此等記憶體包含一磁阻RAM(MRAM)。新記憶體中之MRAM可高速操作且可相對容易地縮小。
1‧‧‧磁阻記憶體裝置/磁阻隨機存取記憶體(MRAM)
11‧‧‧記憶體胞陣列
12‧‧‧列控制器
13‧‧‧行控制器
14‧‧‧輸入及輸出電路
15‧‧‧讀取電路
16‧‧‧寫入電路
17‧‧‧控制器
101‧‧‧感測放大器
102‧‧‧p型金屬氧化物半導體場效電晶體(MOSFET)
103‧‧‧n型金屬氧化物半導體場效電晶體(MOSFET)
105‧‧‧p型金屬氧化物半導體場效電晶體(MOSFET)
106‧‧‧n型金屬氧化物半導體場效電晶體(MOSFET)
111‧‧‧讀取目標磁阻效應(MR)元件
112‧‧‧參考記憶體胞
171‧‧‧電壓產生器
BL‧‧‧位元線
BL0‧‧‧位元線
BL1‧‧‧位元線
/BL‧‧‧位元線
/BL0‧‧‧位元線
/BL1‧‧‧位元線
EA‧‧‧電極
EB‧‧‧電極
FM‧‧‧磁性層
Ic‧‧‧臨限電流
Ir‧‧‧讀取電流
IrAP‧‧‧讀取電流
IrP‧‧‧讀取電流
Iw‧‧‧寫入電流
IwAP‧‧‧寫入電流
IwP‧‧‧寫入電流
MC‧‧‧記憶體胞
MTJ‧‧‧磁性穿隧接面
N1‧‧‧節點
N2‧‧‧節點
NM‧‧‧非磁性層
R1‧‧‧電阻元件
S1‧‧‧步驟
S2‧‧‧步驟
S3‧‧‧步驟
S4‧‧‧步驟
S5‧‧‧步驟
S7‧‧‧步驟
S11‧‧‧步驟
S12‧‧‧步驟
S13‧‧‧步驟
S15‧‧‧步驟
S16‧‧‧步驟
S21‧‧‧步驟
ST‧‧‧選擇電晶體
TN1‧‧‧n型金屬氧化物半導體場效電晶體(MOSFET)
TP1‧‧‧p型金屬氧化物半導體場效電晶體(MOSFET)
TP2‧‧‧p型金屬氧化物半導體場效電晶體(MOSFET)
VM‧‧‧磁性層
VR‧‧‧可變電阻元件
WL‧‧‧字線
WL0‧‧‧字線
WL1‧‧‧字線
圖1繪示一習知感測放大器之一電路圖；圖2繪示一習知MRAM中之各種電流之分佈；圖3繪示一第一實施例中之各種電流之分佈；圖4係第一實施例之一磁阻記憶體裝置之一方塊圖；圖5係第一實施例之一實例性記憶體胞之一電路圖；圖6繪示第一實施例之一磁性穿隧接面(MTJ)元件之一結構；圖7繪示第一實施例之一讀取電路之一電路圖；圖8繪示在第一實施例之讀取電路之一狀態中流動之一電流之一路經；圖9繪示在第一實施例之讀取電路之另一狀態中流動之一電流之一路經；圖10繪示第一實施例之讀取之流程；及圖11繪示一第二實施例之一讀取電路之一電路圖。
根據一實施例，一種磁阻記憶體裝置包含一可變電阻元件及一讀取電路。該電阻元件具有一電阻狀態。該電阻狀態係可切換之第一電阻狀態及第二電阻狀態之一者。該第一電阻狀態及該第二電阻狀態展現不同電阻。可藉由沿相反之第一方向及第二方向之一者流動通過該可變電阻元件之一電流而達成該第一電阻狀態及第二電阻狀態之各者。該讀取電路根據該可變電阻元件之該電阻狀態而使一讀取電流沿該第一或第二方向自主地通過該可變電阻元件。
MRAM將展現一磁阻效應(MR)之一元件用作為記憶體胞。術語「MR」係指由一元件根據磁化之狀態而展現不同電阻。一MR元件具有展現兩個不同電阻之兩種穩定狀態。該兩種狀態動態地取決於比該MR元件之兩個端子之間之一臨限值Ic大之一電流Iw之流動，且根據電流Iw之方向而達成一單一狀態。給該兩種狀態(或電阻)指派各自之兩個值允許一MR元件儲存1位元資訊。
為區分一MR元件之電阻狀態，將一固定電壓施加至該MR元件之兩端，且量測流動通過該MR元件之所得電流Ir之值。由一感測放大器比較此讀取電流Ir與一參考值，且放大電流Ir與參考值之間之差值。感測放大器101具有(例如)圖1中所繪示之組件及連接。感測放大器101具有兩對電晶體。該等電晶體對之一者包含串聯耦合於一電源供應節點與一n型金屬氧化物半導體場效電晶體(MOSFET)103之間之一p型MOSFET 102。另一對電晶體包含串聯耦合於該電源供應節點與一n型MOSFET 106之間之一p型MOSFET 105。電晶體102及103之各自閘極耦合至電晶體105與106之間之連接節點。電晶體105及106之各自閘極耦合至電晶體102與103之間之連接節點。一對電晶體耦合至一讀取目標MR元件111(或記憶體胞)，且另一對電晶體耦合至用於參考之一記憶體胞112。參考記憶體胞112用於產生一參考電流。利用該兩 對電晶體之一者或各者之連接節點之一電位之一量值來偵測記憶體胞111之狀態。
讀取電流Ir可根據各種條件之組合而切換讀取目標MR元件之電阻狀態。讀取電流總是沿相同方向流動(如自圖1可見)，且若此方向相同於用於切換讀取目標MR元件之狀態的方向，則可切換MR元件之狀態。將此非有意狀態反轉稱為讀取干擾。
可藉由使讀取電流Ir小於切換MR元件之狀態的電流之臨限值Ic而抑制讀取干擾。可根據MR元件之性質而判定各自兩種狀態中之讀取電流Ir(即，IrAP、IrP)及臨限電流Ic之量值。理想地，MRAM中之所有MR元件具有一致性質；然而，實際上，其等之性質係變動的。因此，電流IrAP、IrP及Ic之量值具有圖2中所繪示之分佈。圖2之水平軸繪示電流之量值，且垂直軸係與一對應量值之電流IrAP、IrP或Ic相關聯之MR元件之數目。為避免讀取干擾，MR元件之性質經判定使得電流IrP之分佈之末端與電流Ic之分佈之末端不重疊。
圖2亦繪示寫入電流Iw之分佈。寫入電流Iw亦可在MR元件中變動。避免寫入電流Iw及臨限電流Ic之分佈之末端之重疊可避免由缺少寫入電流Iw引起之寫入錯誤。再者，就所觀察之一單一位元之性質而言，MR元件中之寫入具有一機率分佈。臨限電流Ic被界定為寫入機率為50%之一值。大於臨限電流Ic之一電流之流動導致一更高寫入機率，且小於臨限電流Ic之一電流之流動導致一更低機率。為避免寫入錯誤及讀取干擾，需要利用位元之性質變動及所考量之機率分佈來判定讀取電流Ir及寫入電流Iw。此外，讀取電流IrAP之分佈之末端與讀取電流IrP之分佈之末端之間之間隔界定用於感測讀取資料之餘量。缺少裕度可引起其中不正確地判定一MR元件之狀態的情況。
可藉由確保電流分佈之間之寬間隔而較佳地避免讀取干擾、感測餘量之缺少及寫入錯誤。然而，縮小一MRAM減少MR元件、各種 互連件及相關聯電晶體之面積，且升高此等組件之電阻。此導致可利用一特定量值之一電壓來實現之寫入電流Iw減小；然而，歸因於降低電力消耗等等，無法接受為產生電流Iw而確保一大電壓。因此，電流Iw需要為較小，此需要將電流Ir、Ic及Iw之分佈收窄至一較窄範圍中。此外，減小組件之尺寸增強電流Ir、Ic及Iw之變動，且加寬此等電流之分佈。此繼而可引起MRAM發生故障。
現將參考圖式來描述實施例。在以下描述中，用相同元件符號標記具有實質上相同功能及組態之組件，且僅在需要時進行重複描述。再者，若無另外明確提及或明顯排除，則一特定實施例之全部描述亦應用於另一實施例。
(第一實施例)
為避免實施MRAM之正常操作時之讀取干擾、缺少感測餘量及寫入錯誤，需要如上文所描述般之確保相鄰電流分佈之間之間隔。相比而言，電流Iw之減小使確保電流分佈之間之間隔變得困難。本申請案之發明者認識到，用於正常操作之待考量之間隔之數目減少可確保電流分佈之間之間隔且將電流分佈置於一較小範圍內。接著，本申請案之發明者聚焦於作為一非必需分佈間隔之電流Ic及IrP之分佈之間之間隔。若如圖3中所繪示般實現接受電流Ic及IrP之分佈之一重疊且正常地操作之一MRAM，則此一MRAM可實現尺寸減小及正常操作兩者。圖3繪示如同圖2之各種電流之分佈。第一實施例之MRAM係基於此概念。
圖4係第一實施例之一磁阻記憶體裝置之一方塊圖。磁阻記憶體裝置1係一MRAM，且MRAM 1包含一記憶體胞陣列11、一列控制器12、一行控制器13、一輸入及輸出電路14、一讀取電路15、一寫入電路16及一控制器17，如圖4中所繪示。無需如同圖4之實例般區分各功能區塊。例如，可由除所繪示之功能區塊之外之一功能區塊執行功能 之部分。一所繪示之功能區塊可分成較小功能子區塊。
記憶體胞陣列11包含多個記憶體胞MC。例如，依一矩陣形式配置記憶體胞MC。記憶體胞陣列MC具有多對位元線BL及/BL及字線WL。各位元線對屬於一單一行，且各字線WL屬於一單一列。
一記憶體胞MC具有圖5中所繪示之組件及連接。圖5係第一實施例之記憶體胞之電路圖。如圖5中所繪示，記憶體胞MC包含一可變電阻元件VR及一選擇電晶體ST。可變電阻元件VR及選擇電晶體ST串聯耦合於一單一位元線對BL及/BL之間。選擇電晶體ST由(例如)一n型金屬氧化物半導體場效電晶體製成。選擇電晶體ST之閘極耦合至一單一字線WL。可變電阻元件VR由(例如)一磁阻效應(MR)元件製成，且該MR元件由(例如)一磁性穿隧接面(MTJ)元件製成。
元件MTJ根據磁化之狀態依非揮發性方式儲存資料。元件MTJ包含兩個磁性層FM及VM及位於FM與VM之間之一非磁性層NM，如圖6中所繪示。磁性層FM具有一固定定向之磁化，且磁性層VM具有一可變定向之磁化。磁性層FM及VM具有沿穿過層FM、NM及VM之介面之方向之易磁化軸(由箭頭繪示)。磁性層FM及VM可具有沿層FM、NM及VM之介面之易磁化軸。層FM、NM及VM提供於電極EA與EB之間。當磁性層FM及VM之磁化之定向平行及反平行時，元件MTJ分別展現最小電阻及最大電阻。給兩個不同電阻之狀態分別指派兩個值之資料。例如，磁性層FM及VM之磁化之定向之平行狀態及反平行狀態分別與其中儲存「0」位元及「1」位元之狀態相關聯。自磁性層VM流動至磁性層FM之一寫入電流IwP使磁性層FM及VM之磁化之定向平行。相比而言，自磁性層FM流動至磁性層VM之一寫入電流IwAP使磁性層FM及VM之磁化之定向反平行。電流IwP及IwAP之各者大於待切換之元件MTJ之狀態之臨限值Ic。
返回參考圖4，控制器17自外部接收控制信號(諸如一位址及一命 令)，且根據該等控制信號而控制列控制器12、行控制器13、讀取電路15及寫入電路16。列控制器12耦合至字線WL，自控制器17接收一列位址，且根據所接收之列位址而選擇一單一字線WL。接通耦合至所選擇之字線WL之記憶體胞MC之各自選擇電晶體ST。
行控制器13耦合至位元線對BL及/BL，且自控制器17接收一行位址，且根據該行位址而選擇一單一位元線對BL及/BL。所選擇之位元線對BL及/BL耦合至讀取電路15或寫入電路16。
讀取電路15透過一對應位元線對BL及/BL而將儲存於所選擇之記憶體胞MC中之資料讀取至輸入及輸出電路14。為此，磁阻記憶體裝置1包含一電壓產生器171，且讀取電路15將自電壓產生器171接收之電壓施加至位元線對BL及/BL。例如，電壓產生器171包含於控制器17中。寫入電路16使用來自電壓產生器171之電壓以藉此使寫入電流通過所選擇之記憶體胞MC以藉此寫入指定資料。輸入及輸出電路14將自外部輸入之寫入資料傳輸至寫入電路16，且將來自讀取電路15之讀取資料輸出至外部。
圖7係讀取電路15之一電路圖。圖7亦繪示藉由選擇讀取電路而耦合至讀取電路之一讀取目標記憶體胞MC以及讀取電路15。所選擇之記憶體胞MC由元件MTJ代表性繪示。如圖7中所繪示，讀取目標記憶體胞MC(或元件MTJ)之選擇導致該元件MTJ之節點N1及N2分別耦合至該元件MTJ所屬之行之位元線BL及/BL。
一電源供應節點分別經由p型MOSFET TP1及TP2而耦合至節點N1及N2。當一p型MOSFET在閘極處接收到低電位(L位準)時，接通該p型MOSFET。該電源供應節點具有電源供應電位。電晶體TP1之閘極耦合至節點N2。電晶體TP2之閘極耦合至節點N1。節點N1亦經由一n型MOSFET TN1而耦合至一接地節點。當一n型MOSFET在閘極處接收一高電位(H位準)時，接通該n型MOSFET，因此，當電晶體TN1接 收高於使電晶體TP1及TP2接通之電位之一電位時，接通電晶體TN1。該接地節點具有接地電位。電晶體TN1之閘極耦合至節點N2。節點N2亦經由電阻元件R1而耦合至該接地節點。
給節點N1及N2施加適合電壓可使電流Iw流入元件MTJ。例如，當電流IwAP自圖4之右邊至左邊流動通過元件MTJ時，元件MTJ呈高電阻狀態。相比而言，當電流IwP自左至右地流動通過元件MTJ時，元件MTJ呈低電阻狀態。
現將參考圖8及圖9來描述圖4之記憶體胞及讀取電路之操作。圖8及圖9繪示第一實施例之記憶體胞MC之元件MTJ分別處於高電阻狀態及低電阻狀態中時由一讀取電流Ir採用之路經。
在其間未存取記憶體胞MC之一狀態中，控制器17透過電壓產生器171而使節點N1及N2維持相同電位(實際上，實質上相同電位)。為自記憶體胞MC讀取資料，控制器17透過電壓產生器171而解除使節點N1及N2維持相同電位，且接著在節點N1與N2之間產生一電位差。可將節點N1及N2之任何者設定為高電位。例如，預先判定何種節點被設定為高電位。此外，例如，若提供多個記憶體胞MC，則在每一記憶體胞MC中將節點之相同者設定為高電位。以下描述係基於其中節點N1之電位高於節點N2之電位的一實例。
當自外部給予節點N1與N2之間之一電位差時，讀取電路15自一非存取狀態變換至一過渡狀態。自外部施加之此電壓在下文中稱為一讀取初始電壓。當施加該讀取初始電壓時，一電流自節點N1至節點N2流動通過元件MTJ。在產生該電位差之後，控制器17停止將電壓施加至節點N1及N2。當至節點N1及N2之電壓施加完成時，讀取電路15根據元件MTJ之狀態而在自結束起歷時一固定時間之後自主地變換至圖8之一靜態或圖9之一靜態。
當元件MTJ處於高電阻狀態中時，讀取電路15自過渡狀態變換至 圖8之靜態。因為元件MTJ具有高電阻，所以元件MTJ與電阻元件R1之間之分壓比較大，且節點N2之電位因此較低。當節點N2之電位較低時，接通電晶體TP1且將電源供應節點之電位傳輸至節點N1。再者，當節點N2之電位較低時，切斷電晶體TN1。因此，節點N1接收電源供應節點之電位且與接地節點斷接且變為高電位。當節點N1之電位較高時，切斷電晶體TP2。當電晶體TP1、TP2及TN1處於此等狀態中時，讀取電流IrAP自節點N1至節點N2流動通過元件MTJ。讀取電流IrAP之方向相同於寫入電流IwAP之方向此以將元件MTJ設定為高電阻狀態。將基於靜態中之位元線對BL及/BL之電位的資料信號用作為讀取資料。
相比而言，當元件MTJ處於低電阻狀態中時，讀取電路15自過渡狀態變換至圖9之靜態。在過渡狀態開始時，節點N1之電位因自外部施加之電壓(如上文所描述)而高於節點N2之電位。然而，不同於圖8之情況，節點N2之電位隨著過渡狀態之結束而升高，此係因為元件MTJ與電阻元件R1之間之分壓比較小。當節點N2之電位升高時，切斷電晶體TP1且接通電晶體TN1。此引起節點N1之電位進一步下降，且低電位節點N1切斷電晶體TP2。當電晶體TP1、TP2及TN1處於此等狀態中時，讀取電流IrP自節點N2至節點N1流動通過元件MTJ。讀取電流IrP之方向相同於寫入電流IwP之方向以將元件MTJ設定為低電阻狀態。
此一讀取由圖10之流程表示，圖10繪示第一實施例之讀取之流程。至止，描述係基於在節點N1處具有高於節點N2之電位之電位之讀取初始電壓的一實例。相比而言，圖10之流程亦涵蓋具有相反方向之讀取初始電壓之一實例。
在讀取開始之前，讀取電路15處於非存取狀態中(步驟S1)。在該非存取狀態中，控制器17使節點N1及N2維持相同電位。一記憶體胞 MC之選擇觸發來自所選擇之記憶體胞MC之一讀取(步驟S2)。接著，控制器17解除將相同電位施加至節點N1及N2，且施加讀取初始電壓(步驟S3)。該讀取初始電壓之施加使讀取電路15自該非存取狀態變換至過渡狀態。
當讀取初始電壓在節點N1處具有高於節點N2處之電位之一電位時，流程自步驟S4行進至步驟S5。在步驟S5中，控制器17完成讀取初始電壓之施加。
在結束讀取初始電壓之施加之後，當讀取目標記憶體胞MC之元件MTJ之電阻較高時，流程自步驟S11行進至步驟S12。在步驟S12中，讀取電路15變換至其中分別接通電晶體TP1，切斷電晶體TN1且接通電晶體TP2之一狀態，如參考圖8所描述。電晶體TP1、TN1及TP2之狀態之設定完成讀取電路15之過渡狀態。根據步驟S12中所達成之電晶體之狀態，讀取電流Ir(IrAP)自節點N1流動至節點N2(步驟S13)。
相比而言，當讀取目標記憶體胞之MTJ之電阻較低時，流程自步驟S11行進至步驟S15。在步驟S15中，讀取電路15變換至其中分別切斷電晶體TP1，接通電晶體TN1且接通電晶體TP2之一狀態，如參考圖9所描述。電晶體TP1、TN1及TP2之狀態之設定完成讀取電路15之過渡狀態。根據步驟S15中所達成之電晶體之狀態，讀取電流Ir(IrP)自節點N2流動至節點N1(步驟S16)。
當讀取初始電壓在節點N2處具有高於節點N1之電位之一電位時，流程自步驟S4行進至步驟S7。在步驟S7中，控制器17完成讀取初始電壓之施加。
在結束讀取初始電壓之施加之後，當讀取目標記憶體胞MC之元件MTJ處於高電阻狀態中時，流程自步驟S21行進至步驟S12。相比而言，當讀取目標記憶體胞之MTJ處於低電阻狀態中時，流程自步驟 S21行進至步驟S15。
如上文所描述，根據第一實施例，根據元件MTJ之狀態而自主地判定電流Ir(IrAP及IrP)流動之方向，且讀取電流Ir之該所判定之流動方向相同於寫入電流Iw(IwAP及IwP)流動之方向以獲得元件MTJ之現有狀態。此排除出現讀取干擾之一可能性，且因此無需為避免讀取干擾而確保電流IrP及Ic之分佈之餘量。更準確而言，此意味著接受如同圖4之電流IrP及Ic之分佈之重疊，且可將各種電流之分佈置於比圖3之實例中之範圍窄之一範圍中。因此，使用於正常操作之電流分佈之一覆蓋範圍變窄導致一減小之最大值所需電流，此繼而可實現具有正常操作及低電流消耗兩者之一磁阻記憶體裝置。
(第二實施例)
第二實施例與第一實施例之不同點為讀取電路15之組態。
圖11係第二實施例之讀取電路15之電路圖。在第二實施例中，電晶體TP1之閘極耦合至節點N1，如圖11中所繪示。此與其中電晶體TP1之閘極耦合至節點N2之第一實施例形成對比。
類似於第一實施例之讀取電路15，第二實施例之讀取電路15之操作開始於施加讀取初始電壓以使讀取電流流動。相比而言，在第二實施例中，讀取電路15僅沿讀取初始電壓之一固定方向操作。明確言之，節點N1處之讀取初始電壓必須高於節點N2處之讀取初始電壓。讀取電路15無法操作相反方向之電壓。另一方面，當讀取初始電壓之方向固定時，讀取電路15之過渡狀態所花之時間短於第一實施例中之該時間。此係因為讀取電路15需要經歷兩個階段，即，在第一實施例中偵測讀取初始電壓之方向及偵測元件MTJ之狀態，而在第二實施例中無需偵測讀取初始電壓之方向。
如上文所描述，根據第二實施例，根據元件MTJ之狀態而自主地判定電流Ir(IrAP及IrP)流動之方向，且讀取電流Ir之該所判定之流動 方向相同於寫入電流Iw(IwAP及IwP)流動之方向以獲得如同第一實施例之元件MTJ之現有狀態。此可產生相同於第一實施例之優點。此外，根據第二實施例，讀取電路15之過渡狀態所花之時間較短，因此，讀取之總時間亦較短。
儘管已描述某些實施例，但此等實施例僅以舉例方式呈現，且不意欲限制本發明之範疇。其實，本文所描述之新穎實施例可體現為各種其他形式；此外，可在不脫離本發明之精神之情況下對本文所描述之實施例之形式作出各種省略、替代及改變。隨附申請專利範圍及其等效物意欲涵蓋落於本發明之範疇及精神內之此等形式或修改。
15‧‧‧讀取電路
BL‧‧‧位元線
/BL‧‧‧位元線
MC(MTJ)‧‧‧記憶體胞(磁性穿隧接面(MTJ))
MTJ‧‧‧磁性穿隧接面
N1‧‧‧節點
N2‧‧‧節點
R1‧‧‧電阻元件
TN1‧‧‧n型金屬氧化物半導體場效電晶體(MOSFET)
TP1‧‧‧p型金屬氧化物半導體場效電晶體(MOSFET)
TP2‧‧‧p型金屬氧化物半導體場效電晶體(MOSFET)

Claims (20)

  1. 一種磁阻記憶體裝置，其包括：一可變電阻元件，其具有一電阻狀態，該電阻狀態係可切換之第一電阻狀態及第二電阻狀態之一者，該第一電阻狀態及該第二電阻狀態展現不同電阻，可藉由沿相反之第一方向及第二方向之一者流動通過該可變電阻元件之一電流而達成該第一電阻狀態及該第二電阻狀態之各者，該可變電阻元件具有一第一節點及一第二節點；及一讀取電路，其藉由停止對該第一節點及第二節點之間施加電壓，以使一讀取電流根據該可變電阻元件之該電阻狀態而沿該第一或第二方向自主地通過該可變電阻元件。
  2. 如請求項1之裝置，其中該第一方向之寫入電流及該第二方向之寫入電流將該可變電阻元件分別設定為該第一電阻狀態及該第二電阻狀態，及該讀取電路：在該可變電阻元件處於該第一電阻狀態時使該讀取電流沿該第一方向通過，及在該可變電阻元件處於該第二電阻狀態時使該讀取電流沿該第二方向通過。
  3. 如請求項2之裝置，其中該讀取電路包括：一第一開關，其耦合於一電源供應節點與該可變電阻元件之該第一節點之間且在接收一第一電位之後被接通；一第二開關，其耦合於該電源供應節點與該可變電阻元件之該第二節點之間且在接收一第二電位之後被接通；一第三開關，其耦合於該可變電阻元件之該第一節點與一接 地節點之間且在接收高於該第一電位及該第二電位之任何者之一第三電位之後被接通；及一電阻元件，其耦合於該可變電阻元件之該第二節點與該接地節點之間。
  4. 如請求項3之裝置，其中該第一開關包括在一閘極處耦合至該可變電阻元件之該第二節點的一p型金屬氧化物半導體場效電晶體(MOSFET)，該第二開關包括在一閘極處耦合至該可變電阻元件之該第一節點的一p型MOSFET，及該第三開關包括在一閘極處耦合至該可變電阻元件之該第二節點的一n型MOSFET。
  5. 如請求項4之裝置，其中該讀取電路：在未存取該可變電阻元件時於該第一節點及該第二節點處接收實質上相同電位，及在存取該可變電阻元件以用於讀取時於該第一節點及該第二節點處接收不同電位。
  6. 如請求項5之裝置，其中在完成該第一節點與該第二節點之間之該等不同電位之接收之後，該讀取電路使該讀取電流沿該第一或第二方向自主地通過該可變電阻元件。
  7. 如請求項1之裝置，其中該可變電阻元件之該電阻狀態係基於該可變電阻元件之磁化之一狀態。
  8. 如請求項1之裝置，其中該可變電阻元件： 包括一第一磁性層、一第二磁性層及該第一磁性層與該第二磁性層之間之一非磁性層，及具有根據該第一磁性層之磁化之定向與該第二磁性層之磁化之定向之一組合之該第一或第二電阻狀態。
  9. 如請求項3之裝置，其中該第一開關包括在一閘極處耦合至該可變電阻元件之該第一節點的一p型金屬氧化物半導體場效電晶體(MOSFET)，該第二開關包括在一閘極處耦合至該可變電阻元件之該第一節點的一p型MOSFET，及該第三開關包括在一閘極處耦合至該可變電阻元件之該第二節點的一n型MOSFET。
  10. 如請求項9之裝置，其中該讀取電路：在未存取該可變電阻元件時於該第一節點及該第二節點處接收實質上相同電位，及在存取該可變電阻元件以用於讀取時於該第一節點及該第二節點處接收不同電位。
  11. 如請求項10之裝置，其中在完成該第一節點與該第二節點之間之該等不同電位之接收之後，該讀取電路使該讀取電流沿該第一或第二方向自主地通過該可變電阻元件。
  12. 一種磁阻記憶體裝置，其包括：一可變電阻元件，其具有一電阻狀態，該電阻狀態係可切換之第一電阻狀態及第二電阻狀態之一者，該第一電阻狀態及該第二電阻狀態展現不同電阻，可藉由沿相反之第一方向及第二方向之一者流動通過該可變電阻元件之一電流而達成該第一電 阻狀態及該第二電阻狀態之各者；及一讀取電路，其使一讀取電流通至該可變電阻元件，其中該讀取電路包括一第一開關，其耦合於一電源供應節點與該可變電阻元件之第一節點之間且在接收一第一電位之後被接通，一第二開關，其耦合於該電源供應節點與該可變電阻元件之第二節點之間且在接收一第二電位之後被接通，一第三開關，其耦合於該可變電阻元件之該第一節點與一接地節點之間且在接收高於該第一電位及該第二電位之任何者之一第三電位之後被接通，及一電阻元件，其耦合於該可變電阻元件之該第二節點與該接地節點之間。
  13. 如請求項12之裝置，其中該第一開關包括在一閘極處耦合至該可變電阻元件之該第二節點的一p型金屬氧化物半導體場效電晶體(MOSFET)，該第二開關包括在一閘極處耦合至該可變電阻元件之該第一節點的一p型MOSFET，及該第三開關包括在一閘極處耦合至該可變電阻元件之該第二節點的一n型MOSFET。
  14. 如請求項12之裝置，其中該第一開關包括在一閘極處耦合至該可變電阻元件之該第一節點的一p型金屬氧化物半導體場效電晶體(MOSFET)，該第二開關包括在一閘極處耦合至該可變電阻元件之該第一節點之一p型MOSFET，及該第三開關包括在一閘極處耦合至該可變電阻元件之該第二節點之一n型MOSFET。
  15. 如請求項12之裝置，其中該可變電阻元件包括一第一磁性層、一第二磁性層及該第一磁性層與該第二磁性層之間之一非磁性層。
  16. 一種磁阻記憶體裝置，其包括：一可變電阻元件；一第一開關，其耦合於一電源供應節點與該可變電阻元件之第一節點之間且在接收一第一電位之後被接通；一第二開關，其耦合於該電源供應節點與該可變電阻元件之第二節點之間且在接收一第二電位之後被接通；一第三開關，其耦合於該可變電阻元件之該第一節點與一接地節點之間且在接收一第三電位之後被接通；及一電阻元件，其耦合於該可變電阻元件之該第二節點與該接地節點之間。
  17. 如請求項16之裝置，其中該第三電位高於該第一電位及該第二電位之任何者。
  18. 如請求項16之裝置，其中該第一開關包括在一閘極處耦合至該可變電阻元件之該第二節點的一p型金屬氧化物半導體場效電晶體(MOSFET)，該第二開關包括在一閘極處耦合至該可變電阻元件之該第一節點的一p型MOSFET，及該第三開關包括在一閘極處耦合至該可變電阻元件之該第二節點的一n型MOSFET。
  19. 如請求項16之裝置，其中該第一開關包括在一閘極處耦合至該可變電阻元件之該第一節點的一p型金屬氧化物半導體場效電晶體(MOSFET)，該第二開關包括在一閘極處耦合至該可變電阻元件之該第一 節點的一p型MOSFET，及該第三開關包括在一閘極處耦合至該可變電阻元件之該第二節點的一n型MOSFET。
  20. 如請求項16之裝置，其中該可變電阻元件包括一第一磁性層、一第二磁性層及該第一磁性層與該第二磁性層之間之一非磁性層。
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