JP6315484B2 - メモリセル及び記憶装置 - Google Patents

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Description

この発明は、メモリセル及び記憶装置に関する。
抵抗変化型の記憶素子である磁気トンネル接合素子（Magnetic Tunneling Junction：ＭＴＪ）を使用したメモリであるＳＴＴ−ＭＲＡＭ（Spin Transfer Torque-Magnetoresistive Random Access Memory）が注目されている。ＳＴＴ−ＭＲＡＭは、ＤＲＡＭ（Dynamic Random Access Memory）に近い高速性と書き換え耐性が得られる不揮発性メモリであり、例えば、差動対型に構成して、ＳＲＡＭ（Static Random Access Memory）の代わりに、キャッシュに導入することが検討されている。
しかし、ＳＴＴ−ＭＲＡＭでは、磁気トンネル接合素子の駆動用のＭＯＳＦＥＴ（Metal Oxide Semiconductor field-effect transistor）のサブスレッショルド電流（弱反転電流）、磁気トンネル接合素子を流れる電流等のリーク電流が発生する。
リーク電流に対する対策として、回路が動作していない期間はその回路への電源の供給を遮断する（パワーゲーティング）対策がある。
パワーゲーティングの例として、非特許文献１には、ワード線に沿った３２個の差動対型ＳＴＴ−ＭＲＡＭセル毎に１個のＰＬドライバを設け、ＰＬドライバによってＭＴＪセルへの電源供給を制御することが記載されている。つまり、３２個のセルを制御対象となるグループ（グレイン）としている。
Ｔ．Ｏｈｓａｗａ ｅｔ ａｌ．，"Ａ １ Ｍｂ Ｎｏｎｖｏｌａｔｉｌｅ Ｅｍｂｅｄｄｅｄ Ｍｅｍｏｒｙ Ｕｓｉｎｇ ４Ｔ２ＭＴＪ Ｃｅｌｌ Ｗｉｔｈ ３２ ｂ Ｆｉｎｅ−Ｇｒａｉｎｅｄ Ｐｏｗｅｒ Ｇａｔｉｎｇ Ｓｃｈｅｍｅ"，ＩＥＥＥ Ｊｏｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．４８，Ｎｏ．６，ｐ．１５１１，２０１３
しかしながら、アクセスタイム、サイクルタイム、動作電流の効率の観点からは、グレインの大きさをできるだけ小さくして、つまり、１つのグレインに含まれるメモリセル数をできるだけ少なくして、パワーゲーティングを行う方が望ましい。
しかし、例えば、１グレインに１つのメモリセルとすると、メモリセル毎にパワーセーブ用のアンドゲートが必要となる。しかしながら、非特許文献１に記載されたアンドゲートを用いたパワーゲーティングでは、アンドゲートが通常６個のトランジスタを使用するため、構成が複雑になると共にパワーゲーティングのための占有面積が大きくなってしまい、高集積化の妨げになるという問題がある。
本発明は、上記実情に鑑みてなされたものであり、小ビット単位のパワーゲーティングを簡単な構成で行うことを目的とする。
上記目的を達成するために、本発明の第１の観点に係るメモリセルは、
第１の磁気トンネル接合素子と第１の電界効果トランジスタとから構成された第１のインバータと、第２の磁気トンネル接合素子と第２の電界効果トランジスタとから構成された第２のインバータと、をクロスカップルして構成されたフリップフロップと、
パワーゲーティング用電界効果トランジスタと、
第３の電界効果トランジスタと、
第４の電界効果トランジスタと、を備え、
前記第１の磁気トンネル接合素子及び前記第２の磁気トンネル接合素子のピン層は、前記パワーゲーティング用電界効果トランジスタを介して、電力供給ラインに接続され、
前記パワーゲーティング用電界効果トランジスタの制御端子は、ビットセレクトラインに接続され、
前記第１のインバータの出力端は、前記第１の磁気トンネル接合素子のフリー層と前記第２の電界効果トランジスタの制御端子とが接続されたノードであり、前記第１の電界効果トランジスタを介して接地され、前記第３の電界効果トランジスタを介してビットラインに接続され、
前記第２のインバータの出力端は、前記第２の磁気トンネル接合素子のフリー層と前記第１の電界効果トランジスタの制御端子とが接続されたノードであり、前記第２の電界効果トランジスタを介して接地され、前記第４の電界効果トランジスタを介して反転ビットラインに接続され、
前記第３の電界効果トランジスタ及び前記第４の電界効果トランジスタの制御端子は、ワードラインに接続される。
前記フリップフロップへのデータの書き込み時には、前記パワーゲーティング用電界効果トランジスタはオフに制御され、前記第３の電界効果トランジスタと前記第４の電界効果トランジスタとはオンに制御されてもよい。
前記電力供給ラインが前記ワードラインと共用されていてもよい。
前記パワーゲーティング用電界効果トランジスタの制御端子が、同一導電型の制御用電界効果トランジスタを介して前記ビットセレクトラインに接続され、前記制御用電界効果トランジスタの制御端子には、所定電圧が印加されていてもよい。
上記目的を達成するために、本発明の第２の観点に係るメモリセルは、
第１の磁気トンネル接合素子と第１の電界効果トランジスタとから構成された第１のインバータと、第２の磁気トンネル接合素子と第２の電界効果トランジスタとから構成された第２のインバータと、をクロスカップルして構成されたフリップフロップと、
パワーゲーティング用電界効果トランジスタと、
第３の電界効果トランジスタと、
第４の電界効果トランジスタと、を備え、
前記第１の磁気トンネル接合素子及び前記第２の磁気トンネル接合素子のフリー層は、前記パワーゲーティング用電界効果トランジスタを介して、制御ラインに接続され、
前記パワーゲーティング用電界効果トランジスタの制御端子は、ビットセレクトラインに接続され、
前記第１のインバータの出力端は、前記第１の磁気トンネル接合素子のピン層と前記第２の電界効果トランジスタの制御端子とが接続されたノードであり、前記第１の電界効果トランジスタを介して電源端子に接続され、前記第３の電界効果トランジスタを介してビットラインに接続され、
前記第２のインバータの出力端は、前記第２の磁気トンネル接合素子のピン層と前記第１の電界効果トランジスタの制御端子とが接続されたノードであり、前記第２の電界効果トランジスタを介して前記電源端子に接続され、前記第４の電界効果トランジスタを介して反転ビットラインに接続され、
前記第３の電界効果トランジスタ及び前記第４の電界効果トランジスタの制御端子は、ワードラインに接続される。
前記フリップフロップへのデータの書き込み時には、前記パワーゲーティング用電界効果トランジスタはオフに制御され、前記第３の電界効果トランジスタと前記第４の電界効果トランジスタとはオンに制御されてもよい。
前記制御ラインが前記ワードラインと共用されていてもよい。
前記パワーゲーティング用電界効果トランジスタの制御端子が、同一導電型の制御用電界効果トランジスタを介して前記ビットセレクトラインに接続され、前記制御用電界効果トランジスタの制御端子には、所定電圧が印加されていてもよい。
上記目的を達成するために、本発明の第３の観点に係るメモリセルは、
第１のＰ型電界効果トランジスタと第１のＮ型電界効果トランジスタとから構成された第１のＣＭＯＳインバータと、第２のＰ型電界効果トランジスタと第２のＮ型電界効果トランジスタとから構成された第２のＣＭＯＳインバータと、第１の磁気トンネル接合素子と、第２の磁気トンネル接合素子と、から構成されたフリップフロップと、
パワーゲーティング用電界効果トランジスタと、
第３の電界効果トランジスタと、
第４の電界効果トランジスタと、を備え、
前記第１のＰ型電界効果トランジスタ及び前記第２のＰ型電界効果トランジスタのソース端子は、前記パワーゲーティング用電界効果トランジスタを介して、電力供給ラインに接続され、
前記パワーゲーティング用電界効果トランジスタの制御端子は、ビットセレクトラインに接続され、
前記第１のＣＭＯＳインバータの出力端は、前記第２のＰ型電界効果トランジスタ及び前記第２のＮ型電界効果トランジスタの制御端子が接続されたノードであり、前記第４の電界効果トランジスタを介して反転ビットラインに接続され、前記第２の磁気トンネル接合素子を介して制御ラインに接続され、
前記第２のＣＭＯＳインバータの出力端は、前記第１のＰ型電界効果トランジスタ及び前記第１のＮ型電界効果トランジスタの制御端子が接続されたノードであり、前記第３の電界効果トランジスタを介してビットラインに接続され、前記第１の磁気トンネル接合素子を介して前記制御ラインに接続され、
前記第１の磁気トンネル接合素子及び前記第２の磁気トンネル接合素子のフリー層は、前記制御ラインに接続され、
前記第３の電界効果トランジスタ及び前記第４の電界効果トランジスタの制御端子は、ワードラインに接続される。
前記フリップフロップへのデータの書き込み時には、前記パワーゲーティング用電界効果トランジスタはオフに制御され、前記第３の電界効果トランジスタと前記第４の電界効果トランジスタとはオンに制御されてもよい。
前記電力供給ラインが前記ワードラインと共用されていてもよい。
上記目的を達成するために、本発明の第４の観点に係るメモリセルは、
第１のＰ型電界効果トランジスタと第１のＮ型電界効果トランジスタとから構成された第１のＣＭＯＳインバータと、第２のＰ型電界効果トランジスタと第２のＮ型電界効果トランジスタとから構成された第２のＣＭＯＳインバータと、第１の磁気トンネル接合素子と、第２の磁気トンネル接合素子と、から構成されたフリップフロップと、
パワーゲーティング用電界効果トランジスタと、
第３の電界効果トランジスタと、
第４の電界効果トランジスタと、を備え、
前記第１のＮ型電界効果トランジスタ及び前記第２のＮ型電界効果トランジスタのソース端子は、前記パワーゲーティング用電界効果トランジスタを介して、制御ラインに接続され、
前記パワーゲーティング用電界効果トランジスタの制御端子は、ビットセレクトラインに接続され、
前記第１のＣＭＯＳインバータの出力端は、前記第２のＰ型電界効果トランジスタ及び前記第２のＮ型電界効果トランジスタの制御端子が接続されたノードであり、前記第４の電界効果トランジスタを介して反転ビットラインに接続され、前記第２の磁気トンネル接合素子を介して電力供給ラインに接続され、
前記第２のＣＭＯＳインバータの出力端は、前記第１のＰ型電界効果トランジスタ及び前記第１のＮ型電界効果トランジスタの制御端子が接続されたノードであり、前記第３の電界効果トランジスタを介してビットラインに接続され、前記第１の磁気トンネル接合素子を介して前記電力供給ラインに接続され、
前記第１の磁気トンネル接合素子及び前記第２の磁気トンネル接合素子のピン層は、前記電力供給ラインに接続され、
前記第３の電界効果トランジスタ及び前記第４の電界効果トランジスタの制御端子は、ワードラインに接続される。
前記フリップフロップへのデータの書き込み時には、前記パワーゲーティング用電界効果トランジスタはオフに制御され、前記第３の電界効果トランジスタと前記第４の電界効果トランジスタとはオンに制御されてもよい。
上記目的を達成するために、本発明の第５の観点に係るメモリセルは、
ワードラインと共用される電力供給ラインに接続され、
磁気トンネル接合素子の抵抗値の変化によりデータを記憶するフリップフロップと、
前記電力供給ラインに電流路の一端が接続され、電流路の他端が前記フリップフロップに接続され、制御端子に印加される制御信号により、オン・オフが制御されるパワーゲーティング用電界効果トランジスタと、を備える。
上記目的を達成するために、本発明の第６の観点に係るメモリセルは、
電力供給ラインに接続され、
磁気トンネル接合素子の抵抗値の変化によりデータを記憶するフリップフロップと、
前記電力供給ラインに電流路の一端が接続され、電流路の他端が前記フリップフロップに接続され、制御端子に印加される制御信号により、オン・オフが制御されるパワーゲーティング用電界効果トランジスタと、を備え、
前記パワーゲーティング用電界効果トランジスタの制御端子には、同一導電型の制御用電界効果トランジスタが接続され、前記制御用電界効果トランジスタの制御端子には、所定電圧が印加されている。
上記目的を達成するために、本発明の第７の観点に係るメモリセルは、
ワードラインと共用される電力供給ラインに接続され、
不揮発性メモリ素子の抵抗値の変化によりデータを記憶するフリップフロップと、
前記電力供給ラインに電流路の一端が接続され、電流路の他端が前記フリップフロップに接続され、制御端子に印加される制御信号により、オン・オフが制御されるパワーゲーティング用電界効果トランジスタと、を備える。
上記目的を達成するために、本発明の第８の観点に係るメモリセルは、
電力供給ラインに接続され、
不揮発性メモリ素子の抵抗値の変化によりデータを記憶するフリップフロップと、
前記電力供給ラインに電流路の一端が接続され、電流路の他端が前記フリップフロップに接続され、制御端子に印加される制御信号により、オン・オフが制御されるパワーゲーティング用電界効果トランジスタと、を備え、
前記パワーゲーティング用電界効果トランジスタの制御端子には、同一導電型の制御用電界効果トランジスタが接続され、前記制御用電界効果トランジスタの制御端子には、所定電圧が印加されている。
上記目的を達成するために、本発明の第９の観点に係る記憶装置は、
マトリクス状に配列された上記第１又は第３の観点に係るメモリセルを備え、
前記マトリクス状に配列されたメモリセルは、ワードラインと、前記ワードラインに直交するビットラインと、前記ワードラインに直交する反転ビットラインと、前記ワードラインに並行する電力供給ラインと、前記電力供給ラインに直交するビットセレクトラインと、に接続され、
前記ワードラインは、同一行の複数のメモリセルに接続されており、
前記ビットラインと前記反転ビットラインとは、同一列の複数のメモリセルに接続されており、
前記電力供給ラインは、同一行の複数のメモリセルが備えるパワーゲーティング用電界効果トランジスタの電流路の一端に接続されており、
前記ビットセレクトラインは、同一列の複数のメモリセルが備えるパワーゲーティング用電界効果トランジスタの制御端子に、直接または制御用電界効果トランジスタを介して接続されている。
前記電力供給ラインは前記ワードラインと共用されていてもよい。
上記目的を達成するために、本発明の第１０の観点に係る記憶装置は、
マトリクス状に配列された上記第２又は第４の観点に係るメモリセルを備え、
前記マトリクス状に配列されたメモリセルは、ワードラインと、前記ワードラインに直交するビットラインと、前記ワードラインに直交する反転ビットラインと、前記ワードラインに並行する制御ラインと、前記制御ラインに直交するビットセレクトラインと、に接続され、
前記ワードラインは、同一行の複数のメモリセルに接続されており、
前記ビットラインと前記反転ビットラインとは、同一列の複数のメモリセルに接続されており、
前記制御ラインは、同一行の複数のメモリセルが備えるパワーゲーティング用電界効果トランジスタの電流路の一端に接続されており、
前記ビットセレクトラインは、同一列の複数のメモリセルが備えるパワーゲーティング用電界効果トランジスタの制御端子に、直接または制御用電界効果トランジスタを介して接続されている。
前記制御ラインは前記ワードラインと共用されていてもよい。
本発明によれば、占有面積の小さい素子を用いて、小ビット単位でのパワーゲーティングを行うことができる。
実施形態１に係るメモリセルの回路構成を示す図である。 メモリセルの配置例を示す図である。 ＭＴＪ素子の構成を示す図である。 ＭＴＪ素子の構成を示す図である。 ＭＴＪ素子の電流−抵抗特性を示す図である。 書き込み動作時の信号波形を示す図である。 読み出し動作時の信号波形を示す図である。 実施形態２に係るメモリセルの回路構成を示す図である。 書き込み動作時の各部の信号波形を示す図である。 読み出し動作時の各部の信号波形を示す図である。 実施形態３に係るメモリセルの回路構成を示す図である。 書き込み動作時の各部の信号波形を示す図である。 読み出し動作時の各部の信号波形を示す図である。 実施形態４に係るメモリセルの回路構成を示す図である。 書き込み動作時の各部の信号波形を示す図である。 読み出し動作時の各部の信号波形を示す図である。 実施形態５に係るメモリセルの回路構成を示す図である。 書き込み動作時の各部の信号波形を示す図である。 読み出し動作時の各部の信号波形を示す図である。 実施形態６に係るメモリセルの回路構成を示す図である。 書き込み動作時の各部の信号波形を示す図である。 読み出し動作時の各部の信号波形を示す図である。 実施形態７に係るメモリセルの回路構成を示す図である。 書き込み動作時の各部の信号波形を示す図である。 読み出し動作時の各部の信号波形を示す図である。 実施形態８に係るメモリセルの回路構成を示す図である。 書き込み動作時の各部の信号波形を示す図である。 読み出し動作時の各部の信号波形を示す図である。 実施形態９に係るメモリセルの回路構成を示す図である。 書き込み動作時の各部の信号波形を示す図である。 読み出し動作時の各部の信号波形を示す図である。 実施形態１０に係るメモリセルの回路構成を示す図である。 書き込み動作時の各部の信号波形を示す図である。 読み出し動作時の各部の信号波形を示す図である。 実施形態１１に係るメモリセルの回路構成を示す図である。 書き込み動作時の各部の信号波形を示す図である。 読み出し動作時の各部の信号波形を示す図である。 実施形態１２に係るメモリセルの回路構成を示す図である。 書き込み動作時の各部の信号波形を示す図である。 読み出し動作時の各部の信号波形を示す図である。 実施形態１３に係るメモリセルの回路構成を示す図である。 書き込み動作時の各部の信号波形を示す図である。 読み出し動作時の各部の信号波形を示す図である。 実施形態１４に係るメモリセルの回路構成を示す図である。 書き込み動作時の各部の信号波形を示す図である。 読み出し動作時の各部の信号波形を示す図である。 実施形態１５に係るメモリセルの回路構成を示す図である。 書き込み動作時の各部の信号波形を示す図である。 読み出し動作時の各部の信号波形を示す図である。 実施形態１６に係るメモリセルの回路構成を示す図である。 書き込み動作時の各部の信号波形を示す図である。 読み出し動作時の各部の信号波形を示す図である。 ｗａｋｅ−ｕｐ時間のグレインサイズ依存性をシミュレーションした結果を示す図である。 シミュレーションに用いたＰＬドライバを示す図である。
以下、図面を参照しながら本発明の実施形態を説明する。
（実施形態１）
図１に実施形態１に係るメモリセル１０１の回路構成を示す。メモリセル１０１は、ＭＴＪ素子とＭＴＪ素子の駆動用のＭＯＳＦＥＴを含むインバータ１０、２０から構成されたフリップフロップ回路を有する。インバータ１０は、ＭＴＪ素子１１と電流路が直列に接続された駆動用ＭＯＳＦＥＴ１２とから構成される。インバータ２０は、ＭＴＪ素子２１と電流路が直列に接続された駆動用ＭＯＳＦＥＴ２２とから構成される。Ｎ型のＭＯＳＦＥＴ（以下、ＮＭＯＳＦＥＴと呼ぶ）１２，２２は、差動対を構成する。
ＭＴＪ素子１１のフリー層１１ｃは、ＮＭＯＳＦＥＴ１２のドレインに接続されている。ＭＴＪ素子２１のフリー層２１ｃは、ＮＭＯＳＦＥＴ２２のドレインに接続されている。ＮＭＯＳＦＥＴ１２、２２のソースは共通に接続されて接地されている。
ＮＭＯＳＦＥＴ１２のドレインは、ＮＭＯＳＦＥＴ２２のゲートに接続され、ＮＭＯＳＦＥＴ２２のドレインは、ＮＭＯＳＦＥＴ１２のゲートに接続されている。ＭＴＪ素子１１とＭＴＪ素子２１とＮＭＯＳＦＥＴ１２とＮＭＯＳＦＥＴ２２とは、差動回路を構成する。
ＭＴＪ素子１１とＮＭＯＳＦＥＴ１２の接続ノードＳＮは、トランスファゲートであるＮＭＯＳＦＥＴ１３の電流路を介して、ビットラインＢＬに接続されている。ＭＴＪ素子２１とＮＭＯＳＦＥＴ２２の接続ノード／ＳＮは、トランスファゲートであるＮＭＯＳＦＥＴ２３の電流路を介して、反転ビットライン／ＢＬに接続されている。ＮＭＯＳＦＥＴ１３のゲートとＮＭＯＳＦＥＴ２３のゲートは、それぞれワードラインＷＬに接続されている。
メモリセル１０１はパワーゲーティング用のトランジスタとして、Ｐ型のＭＯＳＦＥＴ（以下、ＰＭＯＳＦＥＴと呼ぶ）３１を有する。ＰＭＯＳＦＥＴ３１のソースはパワーラインＰＬに、ＰＭＯＳＦＥＴ３１のゲートはビットセレクトライン／ＢＳに、ＰＭＯＳＦＥＴ３１のドレインはＭＴＪ素子１１のピン層１１ａとＭＴＪ素子２１のピン層２１ａに接続されている。
パワーラインＰＬから制御信号（電圧信号）が入力されている状態で、ビットセレクトライン／ＢＳからローレベルの選択制御信号（電圧信号）が入力されると、ＰＭＯＳＦＥＴ３１がオン状態になり、パワーラインＰＬからＭＴＪ素子１１、２１に電圧が印加される。
上記構成のメモリセル１０１は、図２に示すように、配置される。なお、図２は、メモリセルが２行４列に配列された例を示す。個々のメモリセル１０１には、それぞれ１本のパワーラインＰＬと１本のビットセレクトライン／ＢＳが割当てられている。ローデコーダ２００は、ワードラインＷＬを選択駆動すると共に、パワーラインＰＬを介して接続されているメモリセル１０１に動作電力を供給する。カラムデコーダ３００は、書き込み時には、ビットラインＢＬと反転ビットライン／ＢＬに相補的な電圧を印加することにより、データをメモリセル１０１に書き込む。カラムデコーダ３００は、読み出し時には、ビットラインＢＬと反転ビットライン／ＢＬの電圧関係をセンスアンプで判別することにより、データをメモリセル１０１から読み出す。また、カラムデコーダ３００は、ビットセレクトライン／ＢＳを介して、メモリセル１０１に電力を供給するためのパワーゲーティング用トランジスタに制御信号を出力する。
図１に示すＭＴＪ素子１１、２１は互いに同一の構成を有する。そこで、以下、ＭＴＪ素子１１を例に、その構成を説明する。図３Ａ、図３Ｂに示すように、ＭＴＪ素子１１は、ピン層１１ａ、絶縁層１１ｂ、フリー層１１ｃの３層から構成されている。絶縁層１１ｂは、ＭｇＯやＡｌ２Ｏ３の薄膜から形成され、ピン層１１ａ、フリー層１１ｃは、鉄（Ｆｅ）やコバルト（Ｃｏ）等の強磁性体、またはこれらの合金からなる単層や複数の層で形成される。さらに、ピン層１１ａには電極１１ｄ、フリー層１１ｃには電極１１ｅが形成されている。
フリー層１１ｃは二点破線矢印で示す磁化の向きが固定されておらず、電流が供給されると、その磁化の向きは変化する。また、ピン層１１ａは磁化の向きが固定されている。図３Ａの左の図は、ピン層１１ａとフリー層１１ｃの磁化の向きが揃っている状態（平行状態）を示し、図３Ｂの左の図は、ピン層１１ａとフリー層１１ｃの磁化の向きが逆である状態（反平行状態）を示す。
抵抗変化型の記憶素子であるＭＴＪ素子１１は、平行状態と反平行状態とで、その抵抗値が異なるという性質を有する。図４にＭＴＪ素子１１の電流−抵抗特性を示す。ここで、縦軸は抵抗を示し、横軸はＭＴＪ素子１１に供給される電流を示す。ＭＴＪ素子１１の抵抗値は、ピン層１１ａとフリー層１１ｃの磁化方向の相対的な向きによって変化する。この抵抗変化は、トンネル磁気抵抗効果と呼ばれている。ピン層１１ａとフリー層１１ｃの磁化の向きが互いに平行の場合、ＭＴＪ素子１１の磁気抵抗が小さくなる。この状態は低抵抗状態ＲＰと呼ばれている。一方、磁化の向きが互いに逆の場合、磁気抵抗は大きくなる。この状態は高抵抗状態ＲＡＰと呼ばれている。
図３Ｂに示すように、反平行状態のとき、フリー層１１ｃからピン層１１ａへ向かう方向へ電流（順方向電流Ｉｃ０）が供給されると、ピン層１１ａからフリー層１１ｃに注入される、ピン層１１ａの磁化に平行なスピンの電子により、フリー層１１ｃの磁化が反転し、ＭＴＪ素子１１は平行状態（低抵抗状態ＲＰ）となる。一方、図３Ａに示すように、平行状態のとき、ピン層１１ａからフリー層１１ｃへ向かう電流（逆方向電流Ｉｃ１）が供給されると、スピンの電子がフリー層１１ｃからピン層１１ａに注入されるが、フリー層１１ｃの磁化に反平行なスピンの電子は、絶縁層１１ｂで反射される。これにより、フリー層１１ｃの磁化が反転し、ＭＴＪ素子１１は反平行状態（高抵抗状態ＲＡＰ）となる。
反平行状態のときに逆方向電流Ｉｃ１が供給された場合、その状態は変化せずに維持され、平行状態のときに順方向電流Ｉｃ０が供給された場合もその状態は維持される。
平行状態と反平行状態とをそれぞれ、例えば”０”、”１”と対応付け、ＭＴＪ素子１１、２１のそれぞれについて、平行状態（”０”）と反平行状態（”１”）とを制御することで、ＭＴＪ素子１１、２１を使用して、１ビットの情報を記憶することができる。
次に、メモリセル１０１の動作を、図５Ａ、図５Ｂを参照して説明する。図５Ａに、メモリセル１０１へ書き込みを行う際の各信号線から供給される信号波形を示す。なお、図５Ｂには、メモリセル１０１からデータを読み出す際の各信号線から供給される信号波形ならびに読み出し波形を示す。以下に示す波形についても同様であるものとする。
なお、以下の例では、アクセス対象のメモリセル１０１が図２におけるメモリセル（１，１）であると仮定して説明する。書き込み動作時、ローデコーダ２００は、ローアドレスデータをデコードして、アクセス対象のメモリセル１０１が接続されているワードラインＷＬ１をハイレベル（アクティブレベル）とする。これにより、ＮＭＯＳＦＥＴ１３、ＮＭＯＳＦＥＴ２３はオン状態になる。
一方、カラムデコーダ３００は、ビットセレクトライン／ＢＳ１をハイレベルに設定する。これにより、ＰＭＯＳＦＥＴ３１はオフとなる。従って、パワーラインＰＬ１にはどのような電圧が印加されても、メモリセル１０１へは影響しない。従って、ローデコーダ２００は、パワーラインＰＬ１に任意の電圧を印加する（省エネルギーの観点から、グランドレベルが望ましい）。
また、カラムデコーダ３００の書き込み回路は、書き込み対象のメモリセル（１，１）に接続されているビットラインＢＬ１と反転ビットライン／ＢＬ１に、書き込み対象のデータが「１」であるか「０」であるかに応じて、ハイレベルとローレベル、又は、ローレベルとハイレベルの電圧を印加する。
ここでは、ビットラインＢＬ１にハイレベル、反転ビットライン／ＢＬ１にローレベルが印加されたと仮定する。すると、電流が、ビットラインＢＬ１から、ＮＭＯＳＦＥＴ１３とノードＳＮとを介してＭＴＪ素子１１のフリー層１１ｃからピン層１１ａへ流れる。ＭＴＪ素子１１を通過した電流は、ＭＴＪ素子２１のピン層２１ａからフリー層２１ｃへ流れ、ノード／ＳＮとＮＭＯＳＦＥＴ２３とを介して反転ビットライン／ＢＬ１に流れる。
このように、ＭＴＪ素子１１のフリー層１１ｃからピン層１１ａへ電流が流れるため、ＭＴＪ素子１１が高抵抗状態ＲＡＰである場合、ＭＴＪ素子１１は低抵抗状態ＲＰへ遷移する。つまり、ＭＴＪ素子１１が書き換えられる。一方、ＭＴＪ素子１１が低抵抗状態ＲＰである場合、ＭＴＪ素子１１の抵抗状態は変わらない。
また、ＭＴＪ素子２１については、ピン層１１ａからフリー層１１ｃへ電流が流れるため、ＭＴＪ素子２１が低抵抗状態ＲＰである場合、ＭＴＪ素子２１は高抵抗状態ＲＡＰへ遷移する、つまり、ＭＴＪ素子２１が書き換えられる。一方、ＭＴＪ素子２１が高抵抗状態Ｒ ＡＰ である場合、ＭＴＪ素子２１の抵抗状態は変わらない。
このように、ＭＴＪ素子１１、２１が直列に、さらに、電流に対して、ＭＴＪ素子１１、２１のピン層の向きが異なるように配置されているため、ＭＴＪ素子１１、２１が同時に書き換えられる。
読み出し動作時、ローデコーダ２００は、ローアドレスデータをデコードして、アクセス対象のメモリセル１０１が接続されているワードラインＷＬ１とパワーラインＰＬ１をハイレベル（アクティブレベル）とする。これにより、ＮＭＯＳＦＥＴ１３、ＮＭＯＳＦＥＴ２３はオン状態になる。一方、カラムデコーダ３００は、カラムアドレスをデコードして、ビットセレクトライン／ＢＳ１をローレベルに設定する。これにより、ＰＭＯＳＦＥＴ３１がオンする。
ＰＭＯＳＦＥＴ３１がオンするため、パワーラインＰＬ１から電流が、ＭＴＪ素子１１、２１を介して流れ、フリップフロップへの電力供給が行われる。
ＭＴＪ素子１１が高抵抗状態ＲＡＰであり、ＭＴＪ素子２１が低抵抗状態ＲＰである場合、ＭＴＪ素子１１、２１を流れる電流により、第２の接続ノード／ＳＮの電位が相対的に高くなり、接続ノードＳＮの電位が相対的に低くなる。インバータ１０と２０は、これを増幅すると共に固定する。
このため、プリチャージされているビットラインＢＬ１の電位が低下し、反転ビットライン／ＢＬ１の電位はハイレベルを維持する。カラムデコーダ３００内の読み出し回路は、ビットラインＢＬ１と反転ビットライン／ＢＬ１の電圧関係をセンスアンプにより判別することにより、メモリセル（１，１）に記憶されているデータを読み出す。このように、ビットセレクトライン／ＢＳとパワーラインＰＬによって、個々のメモリセルを選択して、１ビット単位のパワーゲーティングを行うことが可能である。このようにして、本実施の形態によれば、パワーコントロール用の１個のＰＭＯＳＦＥＴ３１で、メモリセル１０１への電力の供給を制御しつつ、メモリセル１０１へのデータの書き込み及びメモリセル１０１からのデータの読み出しを行うことができる。
（実施形態２）
実施形態１においては、図５Ａ、図５Ｂに示すように、書き込み時のパワーラインＰＬの電圧はどのようなものであってもよく、読み出し時のワードラインＷＬとパワーラインＰＬの電圧波形は同一である。よって、以下に、ワードラインＷＬとパワーラインＰＬを共通化した実施形態２を説明する。
図６Ａに、実施形態２に係るメモリセル１０２の回路構成を示す。メモリセル１０２の回路構成は、実施形態１に係るメモリセルの回路構成とほぼ同一であるが、実施形態１で使用したパワーラインＰＬをワードラインＷＬと共通化しており、ワードラインＷＬからパワーゲーティング用のトランジスタであるＰＭＯＳＦＥＴ３１のソースに電流が供給される。メモリセル１０２の書き込み、読み出しの動作は、図６Ａ、図６Ｂに示すように、基本的には実施形態１と同様である。即ち、書き込み動作時、ローデコーダ２００は、ローアドレスデータをデコードして、アクセス対象のメモリセル１０１が接続されているワードラインＷＬをハイレベル（アクティブレベル）とする。これにより、ＮＭＯＳＦＥＴ１３、ＮＭＯＳＦＥＴ２３はオン状態になる。一方、カラムデコーダ３００は、ビットセレクトライン／ＢＳ１をハイレベルに維持する。これにより、ＰＭＯＳＦＥＴ３１はオフとなる。また、カラムデコーダ３００の書き込み回路は、ビットラインＢＬ１と／ＢＬ１に、書き込み対象のデータに応じた電圧を印加する。これにより、直列接続されたＭＴＪ素子１１とＭＴＪ素子２１に電流が流れ、書き込みデータに対応した抵抗状態に設定する。
読み出し動作時、ローデコーダ２００は、ローアドレスデータをデコードして、アクセス対象のメモリセル１０１が接続されているワードラインＷＬをハイレベル（アクティブレベル）とする。これにより、ＮＭＯＳＦＥＴ１３、ＮＭＯＳＦＥＴ２３はオン状態になる。一方、カラムデコーダ３００は、カラムアドレスをデコードして、ビットセレクトライン／ＢＳ１をローレベルに設定する。これにより、ＰＭＯＳＦＥＴ３１がオンする。
ＰＭＯＳＦＥＴ３１がオンするため、パワーラインＰＬ１から電流が、ＭＴＪ素子１１、２１を介して流れる。これにより、接続ノードＳＮと／ＳＮに、記憶データに対応する電圧が現れ、それが、ビットラインＢＬ１と反転ビットライン／ＢＬ１に伝達される。この電圧関係をセンスアンプにより判別することにより、メモリセル（１，１）に記憶されているデータが読み出される。
以上説明したように、実施形態２においては、パワーラインＰＬとワードラインＷＬを共通化することで、メモリセル内の配線数を減らすことができ、メモリセルをコンパクトに構成することが可能である。
（実施形態３）
次に実施形態３に係るメモリセル１０３について説明する。実施形態３においては、パワーゲーティング用のトランジスタとして、２個のＮＭＯＳＦＥＴを使用する。図７Ａに実施形態３に係るメモリセル１０３の回路構成を示す。メモリセル１０３の回路構成は、実施形態１のメモリセル１０１とほぼ同様であるが、メモリセル１０３は、実施形態１のＰＭＯＳＦＥＴ３１の代わりに、パワーゲーティング用のＮＭＯＳＦＥＴ３３、ＮＭＯＳＦＥＴ３３を制御するトランジスタであるＮＭＯＳＦＥＴ３２を有する。
以下、実施形態１と異なる点を中心に説明する。ＭＴＪ素子１１のピン層１１ａとＭＴＪ素子２１のピン層２１ａは共に、ＮＭＯＳＦＥＴ３３のドレインに接続されている。ＮＭＯＳＦＥＴ３３のソースはパワーラインＰＬに接続されており、ゲートはＮＭＯＳＦＥＴ３２のドレインに接続されている。
ＮＭＯＳＦＥＴ３２のゲートには、ＮＭＯＳＦＥＴ３２を動作させるための電源Ｖｄｄが常時供給される。ＮＭＯＳＦＥＴ３２のソースは、ビットセレクトラインＢＳに接続される。このような構成では、ＮＭＯＳＦＥＴ３３がオン状態である場合に、ＭＴＪ素子１１、２１にパワーラインＰＬからの電源が供給される。
図７Ｂに、メモリセル１０３へ書き込みを行う際の各信号線上の信号の波形を示す。書き込みの際に、ビットセレクトラインＢＳから供給される制御信号（電圧信号）が実施形態１とは逆相であり、ローレベルである。
書き込み動作時、ビットセレクトラインＢＳはローレベルに設定されているので、ＮＭＯＳＦＥＴ３３はオフとなる。従って、パワーラインＰＬにどのような電圧が印加されても、メモリセル１０３へは影響しない。一方、ワードラインＷＬの電圧がハイレベルになることにより、トランスファゲートであるＮＭＯＳＦＥＴ１３とＮＭＯＳＦＥＴ２３が開く。このため、ビットラインＢＬと反転ビットライン／ＢＬとの間に電流が流れ、ＭＴＪ素子１１，２１に書き込みが行われる。
図７Ｃに、メモリセル１０３の読み出しを行う際の各信号線上の信号の波形を示す。メモリセル１０３への動作電力の供給は、パワーラインＰＬから、ビットセレクトラインＢＳがハイレベルになったときにオン状態になるＮＭＯＳＦＥＴ３２と、ＮＭＯＳＦＥＴ３２がオン状態になったときに連動するＮＭＯＳＦＥＴ３３を介して行われる。このため、パワーラインＰＬをハイレベルに設定する前に、あらかじめビットセレクトラインＢＳをハイレベルにしておく必要がある。
ビットセレクトラインＢＳとワードラインＷＬの電圧が共にハイレベルとなることにより、ＮＭＯＳＦＥＴ３３がオンし、パワーラインＰＬからＭＴＪ素子１１，２１に電流が流れる。接続ノードＳＮと／ＳＮの電圧がビットラインＢＬと反転ビットライン／ＢＬに伝達され、データが読み出される。
メモリセル１０３は、ＰＭＯＳＦＥＴを含まない回路であり、このためメモリセルを形成する際に基板上にＰＭＯＳＦＥＴのためのＮｗｅｌｌを形成する必要がなく、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴのいずれをも含む回路に比べてセルサイズを小さくすることが可能である。
（実施形態４）
上述の実施形態１から実施形態３においては、書き込み時に、ＭＴＪ素子１１、２１を含む閉ループの電流路に電流を供給して、ＭＴＪ素子１１、２１に対して同時に書き込みを行った。しかし、書き込みの方法はこれに限られず、例えば、以下のような方法であってもよい。
図８Ａに実施形態４に係るメモリセル１０４の回路構成を示す。メモリセル１０４は、実施形態３に係るメモリセル１０３と同一の回路構成を有する。図８Ｂに、メモリセル１０４へ書き込みを行う際の各信号線上の信号の波形を示す。
ＮＭＯＳＦＥＴ３２のゲートには電源Ｖｄｄが印加されている。ビットセレクトラインＢＳがハイレベルに設定され、ＮＭＯＳＦＥＴ３３のゲート電位がＶｄｄ−Ｖｔｈまで上昇する。ここで、ＶｔｈはＮＭＯＳＦＥＴ３２の閾値電圧である。ビットセレクトラインＢＳがハイレベルになってから所定時間経過後、ワードラインＷＬがハイレベルに設定され、ＮＭＯＳＦＥＴ１３、ＮＭＯＳＦＥＴ２３がオン状態になる。ワードラインＷＬと共にパワーラインＰＬもハイレベルに設定され、ＮＭＯＳＦＥＴ３３のゲートの電圧が電源Ｖｄｄの電圧を超え、ＮＭＯＳＦＥＴ３３がオン状態になる。
第１の接続ノードＳＮと第２の接続ノード／ＳＮは、ビットラインＢＬと反転ビットライン／ＢＬに接続されるＮＭＯＳＦＥＴ１３、２３を介して、それぞれ、ハイレベル、ローレベルに設定される。従って、前半の半周期のパワーラインＰＬがハイレベルであるとき、電流はパワーラインＰＬから、ＭＴＪ素子２１を介して第１のノードＳＮへ流れる。ＭＴＪ素子２１が低抵抗状態ＲＰである場合、電流量がしきい値を超え、ＭＴＪ素子２１は高抵抗状態ＲＡＰへ遷移する。一方、ＭＴＪ素子１１には電流が流れないため、ＭＴＪ素子１１の抵抗状態は変わらない。
続いて、パワーラインＰＬがローレベルに設定される。すると、電流は、第１のノードＳＮからＭＴＪ素子１１を介してパワーラインＰＬへ流れる。ＭＴＪ素子１１が高抵抗状態ＲＡＰである場合、電流量がしきい値を超え、ＭＴＪ素子１１は低抵抗状態ＲＰへ遷移する。一方、ＭＴＪ素子２１には電流が流れないため、ＭＴＪ素子２１の抵抗状態は変わらない。このように、メモリセル１０４に書き込みが行われる。
メモリセル１０４の読み出し時の動作は、基本的には実施形態３と同様である。このような構成によれば、データの書き込み時に、ＭＴＪ素子１１と２１に個別に電圧を印加できる。従って、直列接続されたＭＴＪ素子１１，２１に電圧を印加する場合に比して、低電圧でデータの書き込みを行うことができる。
（実施形態５）
実施形態３に係るメモリセル１０３でも、パワーラインＰＬをワードラインＷＬと共通化することができる。以下、パワーラインＰＬとワードラインＷＬとを共通化した実施形態５に係るメモリセル１０５について説明する。図９Ａに実施形態５に係るメモリセル１０５の回路構成を示す。実施形態５に係るメモリセル１０５の回路構成は、実施形態３に係るメモリセル１０３の回路構成とほぼ同一であるが、パワーラインＰＬをワードラインＷＬと共通化している。
ＮＭＯＳＦＥＴ３３のドレインは、ワードラインＷＬに接続されている。よって、ＮＭＯＳＦＥＴ３２を介して、ＮＭＯＳＦＥＴ３３のゲートに電圧が印加され、ワードラインＷＬから電流が供給されると、ＮＭＯＳＦＥＴ３３がオン状態になる。
メモリセル１０５の書き込み動作、読み出し動作は、基本的には実施形態３と同様である。図９Ｂに、メモリセル１０５へ書き込みを行う際の各信号線上の信号の波形を示す。書き込みの際に、ビットセレクトラインＢＳから供給される制御信号（電圧信号）が実施形態１とは逆相であり、ローレベルである。
書き込み動作時、ビットセレクトラインＢＳはローレベルに設定されているので、ＮＭＯＳＦＥＴ３３はオフとなる。一方、ワードラインＷＬの電圧がハイレベルになることにより、トランスファゲート１３と２３は開く。このため、ビットラインＢＬと反転ビットライン／ＢＬとの間に電流が流れ、ＭＴＪ素子１１，２１に書き込みが行われる。
次に、図９Ｃに、メモリセル１０５の読み出しを行う際の各信号線上の信号の波形を示す。メモリセル１０５への動作電力の供給は、ＮＭＯＳＦＥＴ３２を介してゲート電位が制御されるＮＭＯＳＦＥＴ３３を介して行われる。このため、パワーラインＰＬをハイレベルに設定する前に、あらかじめビットセレクトラインＢＳをハイレベルにしておく必要がある。ビットセレクトラインＢＳとワードラインＷＬの電圧が共にハイレベルとなることにより、ＮＭＯＳＦＥＴ３３がオンし、パワーラインＰＬからＭＴＪ素子１１，２１に電流が流れる。接続ノードＳＮと／ＳＮの電圧がビットラインＢＬと反転ビットライン／ＢＬに伝達され、データが読み出される。実施形態５においては、パワーラインＰＬをワードラインＷＬを共通化することで、メモリセル内の配線数を減らすことができ、メモリセルをコンパクトに構成することが可能である。
（実施形態６）
次に、実施形態６を説明する。実施形態６では、実施形態１に係るメモリセル１０１に含むＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴの極性を反転した回路を使用する。
図１０（ａ）に実施形態６に係るメモリセル１０６の回路構成を示す。メモリセル１０６は、ＭＴＪ素子１１、２１と駆動用のＰＭＯＳＦＥＴ１４、２４から構成される差動回路を含む。
ＭＴＪ素子１１、２１は、実施形態１におけるＭＴＪ素子１１と同様の構成を備える。ＭＴＪ素子１１のピン層１１ａは、ＰＭＯＳＦＥＴ１４のドレインに接続されている。ＭＴＪ素子２１のピン層２１ａは、ＰＭＯＳＦＥＴ２４のドレインに接続されている。ＭＴＪ素子１１のフリー層１１ｃとＭＴＪ素子２１のフリー層２１ｃは共通に接続されて、パワーゲーティング用のＮＭＯＳＦＥＴ３４のドレインに接続されている。ＰＭＯＳＦＥＴ１４、２４のソースは共通に接続されて、電源Ｖｄｄに接続されている。
ＰＭＯＳＦＥＴ１４のドレインは、ＰＭＯＳＦＥＴ２４のゲートに接続されている。ＰＭＯＳＦＥＴ２４のドレインは、ＰＭＯＳＦＥＴ１４のゲートに接続されている。第１のインバータ１０と第２のインバータ２０は相互に、襷掛け配線で接続されている。
第１の接続ノードＳＮは、トランスファゲートであるＰＭＯＳＦＥＴ１５を介して、ビットラインＢＬに接続されている。第２の接続ノード／ＳＮは、トランスファゲートであるＰＭＯＳＦＥＴ２５を介して、反転ビットライン／ＢＬに接続されている。ＰＭＯＳＦＥＴ１５のゲートとＰＭＯＳＦＥＴ２５のゲートは、ワードライン／ＷＬに接続されている。
パワーゲーティング用のＮＭＯＳＦＥＴ３４のソースは、コントロールラインＳＬに接続され、ゲートはビットセレクトラインＢＳに接続されている。コントロールラインＳＬは、実施形態１のパワーラインＰＬに相当し、ＮＭＯＳＦＥＴ３４を動作させる電流を供給するための信号線である。ビットセレクトラインＢＳは、実施形態１と同様に、メモリセル１０６を選択するための制御信号（電圧信号）を供給するための信号線である。
次に、メモリセル１０６の動作について説明する。図１０Ｂに、メモリセル１０６へ書き込みを行う際の各信号線上の信号の波形を示す。
書き込み動作時、ローデコーダ２００からワードライン／ＷＬにローレベルの選択信号が出力される。従って、ＰＭＯＳＦＥＴ１５、ＰＭＯＳＦＥＴ２５はオン状態になる。一方、カラムデコーダ３００は、ビットセレクトラインＢＳをローレベルに維持する。このため、ＮＭＯＳＦＥＴ３４はオフしている。従って、コントロールラインＳＬには、どのような電圧が印加されていても、メモリセル１０６へは影響しない。
また、カラムデコーダ３００は、書き込みデータに応じて、例えば、ビットラインＢＬをハイレベル、反転ビットライン／ＢＬをローレベルに設定する。このため、電流が、ビットラインＢＬからＰＭＯＳＦＥＴ１５と第１の接続ノードＳＮとを介してＭＴＪ素子１１のピン層１１aからフリー層１１ｃへ流れる。ＭＴＪ素子１１を通過した電流は、ＭＴＪ素子２１のフリー層２１ｃからピン層２１aへ流れ、ＰＭＯＳＦＥＴ２５と第２の接続ノード／ＳＮとを介して、反転ビットライン／ＢＬに流れる。
このように、ＭＴＪ素子１１のピン層１１ａからフリー層１１ｃへ電流が流れるため、ＭＴＪ素子１１が低抵抗状態ＲＰである場合、ＭＴＪ素子１１は高抵抗状態ＲＡＰへ遷移する。つまり、ＭＴＪ素子１１が書き換えられる。
また、ＭＴＪ素子２１については、フリー層２１ｃからピン層２１ａへ電流が流れるため、ＭＴＪ素子２１が高抵抗状態ＲＡＰである場合、ＭＴＪ素子２１は低抵抗状態ＲＰへ遷移する。つまり、ＭＴＪ素子２１が書き換えられる。
また、読み出し動作時、メモリセル１０６は以下のように動作する。
図１０Ｃに示すように、ローデコーダ２００は、ワードライン／ＷＬの電圧をローレベルに設定する。これにより、ＰＭＯＳＦＥＴ１５、ＰＭＯＳＦＥＴ２５はオン状態になる。また、ローデコーダ２００は、コントロールラインＳＬをローレベルに設定する。併行して、カラムデコーダ３００は、ビットセレクトラインＢＳの電圧をハイレベルに設定する。これにより、ＮＭＯＳＦＥＴ３４はオン状態になる。
従って、電源Ｖｄｄから供給される電流が、ＭＴＪ素子１１、２１に流れる。ここで、ＭＴＪ素子１１が高抵抗状態ＲＡＰ、ＭＴＪ素子２１が低抵抗状態ＲＰであると仮定すると、第１の接続ノードＳＮの電圧が第２接続ノード／ＳＮの電圧よりも低くなる。この電位差がインバータ１０，２０により増幅され、固定される。
第１の接続ノードＳＮの電圧は、ビットラインＢＬに伝播し、第２の接続ノード／ＳＮの電圧は、反転ビットライン／ＢＬに伝播する。ビットラインＢＬの電圧と反転ビットライン／ＢＬの電位差をセンスアンプで検出することで、メモリセル１０６に記憶されているデータを読み出す。
（実施形態７）
次に、実施形態７のメモリセル１０７について説明する。図１１Ａに、実施形態７に係るメモリセル１０７の回路構成を示す。メモリセル１０７の回路構成は、実施形態６に係るメモリセルの回路構成とほぼ同一であるが、本実施形態では、実施形態６で使用したコントロールラインＳＬをワードライン／ＷＬと共通化しており、パワーゲーティング用のＮＭＯＳＦＥＴ３４のソースは、ワードライン／ＷＬに接続されている。実施形態７の書き込み動作、読み出し動作は、基本的に実施形態６と同様である。図１１Ｂに、メモリセル１０７へ書き込みを行う際の各信号線上の信号の波形を示す。
書き込み動作時、ローデコーダ２００からワードライン／ＷＬにローレベルの選択信号が出力される。従って、ＰＭＯＳＦＥＴ１５、ＰＭＯＳＦＥＴ２５はオン状態になる。一方、カラムデコーダ３００は、ビットセレクトラインＢＳをローレベルに維持する。このため、ＮＭＯＳＦＥＴ３４はオフしている。
また、カラムデコーダ３００は、書き込みデータに応じて、例えば、ビットラインＢＬをハイレベル、反転ビットライン／ＢＬをローレベルに設定する。このため、電流が、ビットラインＢＬからＭＴＪ素子１１とＭＴＪ素子２１とを介して反転ビットライン／ＢＬ、又はその逆方向に流れる。このため、ＭＴＪ素子１１と２１の抵抗状態が適宜書き換えられる。
また、読み出し動作時、メモリセル１０７は以下のように動作する。図１１Ｃに示すように、ローデコーダ２００は、ワードライン／ＷＬの電圧をローレベルに設定する。これにより、ＰＭＯＳＦＥＴ１５、ＰＭＯＳＦＥＴ２５はオン状態になる。併行して、カラムデコーダ３００は、ビットセレクトラインＢＳの電圧をハイレベルに設定する。これにより、ＮＭＯＳＦＥＴ３４はオン状態になる。
従って、電源Ｖｄｄから供給される電流が、ＭＴＪ素子１１、２１に流れ、ＭＴＪ素子１１、２１の抵抗値に応じた電圧がそれぞれ第１の接続ノードＳＮと第２接続ノード／ＳＮに現れる。その電位差がインバータ１０，２０により増幅される。第１の接続ノードＳＮの電圧は、ビットラインＢＬに伝播し、第２の接続ノード／ＳＮの電圧は、反転ビットライン／ＢＬに伝播する。ビットラインＢＬの電圧と反転ビットライン／ＢＬの電位差をセンスアンプで検出する。こうして、メモリセル１０７に記憶されているデータが読み出される。
実施形態７においては、コントロールラインＳＬをワードライン／ＷＬを共通化することで、メモリセル内の配線数を減らすことができ、メモリセルをコンパクトに構成することが可能である。
（実施形態８）
次に、実施形態８のメモリセル１０８について説明する。図１２Ａに、実施形態８に係るメモリセル１０８の回路構成を示す。メモリセル１０８は、実施形態６のＮＭＯＳＦＥＴ３４の代わりに、パワーゲーティング用のＰＭＯＳＦＥＴ３６、制御用のＰＭＯＳＦＥＴ３５を有する。
ＭＴＪ素子１１のフリー層１１ｃとＭＴＪ素子２１のフリー層２１ｃは共に、ＰＭＯＳＦＥＴ３６のドレインに接続されている。ＰＭＯＳＦＥＴ３６のソースはコントロールラインＳＬに接続されており、ゲートはＰＭＯＳＦＥＴ３５のドレインに接続されている。ＰＭＯＳＦＥＴ３５のゲートは接地されており、ソースは、ビットセレクトライン／ＢＳに接続される。このような構成により、ＰＭＯＳＦＥＴ３５を介してＰＭＯＳＦＥＴ３６のゲート電位が負電位まで下がり、ＰＭＯＳＦＥＴ３６がＯＮ状態になった場合に、ＭＴＪ素子１１、２１にビットセレクトライン／ＢＳからの信号が供給される。
図１２Ｂ、図１２Ｃに、書き込み動作、読み出し動作の際にメモリセル１０８に供給される信号の波形を示す。本実施形態では、実施形態６のビットセレクトラインＢＳの代わりに、逆相のビットセレクトライン／ＢＳを使用する。
書き込み動作時、ローデコーダ２００からワードライン／ＷＬにローレベルの選択信号が出力される。従って、ＰＭＯＳＦＥＴ１５、ＰＭＯＳＦＥＴ２５はオン状態になる。一方、カラムデコーダ３００は、ビットセレクトライン／ＢＳをハイレベルに維持する。このため、ＰＭＯＳＦＥＴ３５を介してゲート電位が制御されるＰＭＯＳＦＥＴ３６はオフ状態となっている。従って、コントロールラインＳＬには、どのような電圧が印加されていても、メモリセル１０８へは影響しない。
また、カラムデコーダ３００は、書き込みデータに応じて、ビットラインＢＬと反転ビットライン／ＢＬの電圧を設定する。このため、電流が、ビットラインＢＬからＭＴＪ素子１１とＭＴＪ素子２１とを介して、反転ビットライン／ＢＬに流れ、或いは、その逆方向に流れる。これにより、ＭＴＪ素子１１と２１の抵抗状態が書き込みデータに対応したものに設定される。
図１２Ｃに示すように、読み出し時には、まず、ビットセレクトライン／ＢＳがローレベルに設定され、ＰＭＯＳＦＥＴ３６がオン状態になる。ローデコーダ２００は、ビットセレクトライン／ＢＳがローレベルに設定されてから所定時間経過後、ワードライン／ＷＬの電圧をローレベルに設定する。これにより、ＰＭＯＳＦＥＴ１５、ＰＭＯＳＦＥＴ２５はオン状態になる。また、ローデコーダ２００は、コントロールラインＳＬをローレベルに設定する。
従って、電源Ｖｄｄから供給される電流が、ＭＴＪ素子１１、２１に流れ、ＭＴＪ素子１１、２１の抵抗状態に応じた電圧がそれぞれ第１の接続ノードＳＮと第２接続ノード／ＳＮに現れる。この電位差がインバータ１０，２０により増幅される。
第１の接続ノードＳＮの電圧は、ビットラインＢＬに伝播し、第２の接続ノード／ＳＮの電圧は、反転ビットライン／ＢＬに伝播する。ビットラインＢＬの電圧と反転ビットライン／ＢＬの電位差をセンスアンプで検出することで、メモリセル１０８に記憶されているデータを読み出す。
メモリセル１０８は、ＮＭＯＳＦＥＴを含まない回路であり、このためメモリセルを形成する際にＮ型基板上にＮＭＯＳＦＥＴのためのＰｗｅｌｌを形成する必要がなく、あるいは全ての素子をＰ型基板上のＮウェル中に形成できる。このため、メモリセル１０８は、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴのいずれをも含む回路に比べてセルサイズを小さくすることが可能である。
（実施形態９）
次に、実施形態９のメモリセル１０９について説明する。図１３Ａに、実施形態９に係るメモリセル１０９の回路構成を示す。メモリセル１０９は、実施形態８に係るメモリセル１０８と同一の回路構成を有するが、書き込み方法が実施形態８とは異なる。
以下、実施形態９に係る書き込み動作を説明する。図１３Ｂに、メモリセル１０９へ書き込みを行う際の各信号線の信号波形を示す。
まず、ビットセレクトライン／ＢＳがローレベルに設定され、ＰＭＯＳＦＥＴ３５がオン状態になる。ビットセレクトライン／ＢＳがローレベルに設定されてから所定時間経過後、ワードライン／ＷＬがハイレベルに設定され、ＰＭＯＳＦＥＴ１５、ＰＭＯＳＦＥＴ２５がオン状態になる。ワードライン／ＷＬと同時にコントロールラインＳＬがローレベルに設定され、ＰＭＯＳＦＥＴ３６のゲートの印加電圧が負電位になり、ＰＭＯＳＦＥＴ３６がオン状態になる。
第１の接続ノードＳＮと第２の接続ノード／ＳＮは、ビットラインＢＬと反転ビットラインＢＬに接続されるＰＭＯＳＦＥＴ１５、２５を介して、それぞれ、ハイレベル、ローレベルに設定される。前半の半周期のコントロールラインＳＬがローレベルであるとき、電流は第１の接続ノードＳＮからＭＴＪ素子２１を介してコントロールラインＳＬへ流れる。ＭＴＪ素子２１が低抵抗状態ＲＰである場合、電流量がしきい値を超え、ＭＴＪ素子２１は高抵抗状態ＲＡＰへ遷移する。一方、ＭＴＪ素子１１には電流が流れないため、ＭＴＪ素子１１の抵抗状態は変わらない。
また、ローデコーダ２００は、後半の半周期には、コントロールラインＳＬをハイレベルに設定し、電流は、第２の接続ノード／ＳＮからＭＴＪ素子１１を介してコントロールラインＳＬへ流れる。ＭＴＪ素子１１が低抵抗状態ＲＰである場合、電流量がしきい値を超え、ＭＴＪ素子１１は高抵抗状態ＲＡＰへ遷移する。一方、ＭＴＪ素子２１には電流が流れないため、ＭＴＪ素子２１の抵抗状態は変わらない。このようにして、メモリセル１０９に書き込みが行われる。
メモリセル１０９の読み出し時の動作は、基本的には実施形態８と同様であるため、ここでは説明を省略する。以上が、実施形態９に係るメモリセル１０９の動作である。
（実施形態１０）
次に、実施形態１０のメモリセル１１０について説明する。図１４Ａに、実施形態１０に係るメモリセル１１０の回路構成を示す。メモリセル１１０は、実施形態８に係るメモリセル１０８と同様の回路構成を有するが、本実施形態では、実施形態８で使用したコントロールラインＳＬをワードライン／ＷＬと共通化しており、パワーゲーティング用のＰＭＯＳＦＥＴ３６のソースは、ワードライン／ＷＬに接続されている。
メモリセル１１０の書き込み、読み出しの動作は、基本的には実施形態８と同様であるため、ここでは説明を省略する。実施形態１０においては、セレクトラインＰＬをワードライン／ＷＬを共通化することで、メモリセル内の配線数を減らすことができ、メモリセルをコンパクトに構成することが可能である。
ここまで、実施形態１から実施形態１０において、４個のトランジスタと２個のＭＴＪからなる４Ｔ２ＭＴＪセルをベースとした回路の例を説明したが、以下、６個のトランジスタと２個のＭＴＪからなる６Ｔ２ＭＴＪセルをベースとした回路構成について説明する。
（実施形態１１）
図１５Ａに、実施形態１１に係るメモリセル１１１の回路構成を示す。メモリセル１１１は、ＭＴＪ素子とＭＴＪ素子の駆動用のＣＭＯＳ回路を含むインバータ２個から構成したフリップフロップ回路を含む。ＰＭＯＳＦＥＴ１６ｐとＮＭＯＳＦＥＴ１６ｎから構成されるＣＭＯＳインバータ１６とＰＭＯＳＦＥＴ１７ｐとＮＭＯＳＦＥＴ１７ｎから構成されるＣＭＯＳインバータ１７とはループ回路を構成する。
ＣＭＯＳインバータ１７の出力端子は第１の接続ノードＳＮであり、ＣＭＯＳインバータ１６の出力端子は第２の接続ノード／ＳＮである。
トランスファゲートであるＮＭＯＳＦＥＴ１３のドレインは第１の接続ノードＳＮに、ＮＭＯＳＦＥＴ１３のソースはビットラインＢＬに接続されている。ＮＭＯＳＦＥＴ２３のドレインは第２の接続ノード／ＳＮに、ＮＭＯＳＦＥＴ１３のソースはビットライン／ＢＬに接続されている。ＮＭＯＳＦＥＴ１３のゲートと、ＮＭＯＳＦＥＴ２３のゲートはそれぞれワードラインＷＬに接続されている。
ＣＭＯＳインバータ１７の出力端子は、ＭＴＪ素子１１のピン層１１ａに接続されている。ＭＴＪ素子１１のフリー層１１ｃは、コントロールラインＳＬに接続されている。ＣＭＯＳインバータ１６の出力端子は、ＭＴＪ素子２１のピン層１１ａに接続されている。ＭＴＪ素子２１のフリー層２１ｃは、コントロールラインＳＬに接続されている。
本実施形態では、メモリセル１１１はパワーゲーティング用のトランジスタとして、ＰＭＯＳＦＥＴ３５を有している。ＰＭＯＳＦＥＴ３５のソースはパワーラインＰＬに接続されており、ＰＭＯＳＦＥＴ３５のゲートはビットセレクトライン／ＢＳに接続されている。ＰＭＯＳＦＥＴ３５のドレインは、ＣＭＯＳインバータ１６とＣＭＯＳインバータ１７の電源電圧端子にそれぞれ接続されている。
よって、パワーラインＰＬから電力が供給されている状態で、ビットセレクトライン／ＢＳからローレベルの信号が入力されると、パワーラインＰＬからＣＭＯＳインバータ１６、１７の電源電圧端子にハイレベルの信号が供給される。
次に、メモリセル１１１の書き込み動作について説明する。図１５Ｂに、メモリセル１１１へ書き込みを行う際の各信号線上の信号波形を示す。
書き込み動作時、ワードラインＷＬがハイレベルに設定される。従って、ＮＭＯＳＦＥＴ１３、ＮＭＯＳＦＥＴ２３はオン状態になる。このとき、ビットセレクトライン／ＢＳはハイレベルに維持されているので、ＰＭＯＳＦＥＴ３５はオフとなる。従って、パワーラインＰＬからはどのような信号が入力されても、メモリセル１１１へは影響しない。
また、ビットラインＢＬと反転ビットライン／ＢＬの電圧は、書き込みデータに応じた電圧に設定される。ここでは、ビットラインＢＬはハイレベル、反転ビットライン／ＢＬはローレベルに設定されたと仮定する。この場合、コントロールラインＳＬは、中間電位（あるいはフローティング状態）に設定されるので、電流が、ビットラインＢＬからＮＭＯＳＦＥＴ１３を介して、ＭＴＪ素子１１のピン層１１ａからフリー層１１ｃの方向へ流れる。ＭＴＪ素子１１を通過した電流は、コントロールラインＳＬを介してＭＴＪ素子２１のフリー層２１ｃからピン層２１ａへと流れ、ＮＭＯＳＦＥＴ２３を介してビットライン／ＢＬに流れる。
ＭＴＪ素子１１のピン層１１ａからフリー層１１ｃへ電流が流れるため、ＭＴＪ素子１１が低抵抗状態ＲＰである場合、ＭＴＪ素子１１は高抵抗状態ＲＡＰへ遷移する。つまり、ＭＴＪ素子１１が書き換えられる。一方、ＭＴＪ素子１１が高抵抗状態ＲＡＰである場合、ＭＴＪ素子１１の抵抗状態は変わらない。
また、ＭＴＪ素子２１については、フリー層２１ｃからピン層２１ａへ電流が流れるため、ＭＴＪ素子２１が高抵抗状態ＲＡＰである場合、ＭＴＪ素子２１は低抵抗状態ＲＰへ遷移する、つまり、ＭＴＪ素子２１が書き換えられる。一方、ＭＴＪ素子２１が低抵抗状態ＲＰである場合、ＭＴＪ素子２１の抵抗状態は変わらない。
本実施形態においても、ＭＴＪ素子１１、２１を直列に、さらに、電流パスに対してピン層１１ａとフリー層１１ｃの向きを変えて配置しているため、同時にＭＴＪ素子１１、２１を書き換えることができる。
また、図１５Ｃに示すように、読み出し時には、ワードラインＷＬがハイレベルに設定されるので、ＮＭＯＳＦＥＴ１３、ＮＭＯＳＦＥＴ２３がオン状態になる。第１の接続ノードＳＮと第２の接続ノード／ＳＮは、ＭＴＪ素子１１が高抵抗状態ＲＡＰでＭＴＪ素子２１が低抵抗状態ＲＰである場合、それぞれ、ハイレベル、ローレベルに設定されている。このため、コントロールラインＳＬがフローティングである場合、電流が第１の接続ノードＳＮからＭＴＪ素子１１を通してコントロールラインＳＬに流れる。このとき、電流はピン層１１ａからフリー層１１ｃに向かって流れる。ＭＴＪ素子１１を通過した電流は、コントロールラインＳＬに流れる。
また、ワードラインＷＬをハイレベルにするのと同時に、ビットセレクトライン／ＢＳがローレベルに、パワーラインＰＬがハイレベルに設定される。従って、ＰＭＯＳＦＥＴ３５がオン状態になる。
ＰＭＯＳＦＥＴ３５がオン状態になるため、パワーラインＰＬのハイレベル電圧が、ＣＭＯＳインバータ１６、１７に印加される。また、電流が、ＭＴＪ素子２１を介してコントロールラインＳＬに流れる。このとき、電流はピン層１１ａからフリー層１１ｃに向かって流れる。また、共にハイレベルにプリチャージされているビットラインＢＬ、反転ビットライン／ＢＬのうち、反転ビットライン／ＢＬからＮＭＯＳＦＥＴ１６ｎを介してグランドに、電流が流れる。
これにより、ビットラインＢＬと反転ビットライン／ＢＬの電圧が徐々に変化する。センスアンプでこの電圧差を増幅して判別することにより、メモリセル１１１に記憶されているデータを読み出す。
なお、読み出し時においては、コントロールラインＳＬはどのような電位であっても構わない。
（実施形態１２）
実施形態１１においては、図１５Ｂ、図１５Ｃに示すように、書き込み時のパワーラインＰＬの印加電圧はどのようなものであってもよく、読み出し時のワードラインＷＬとパワーラインＰＬの電圧波形は同一である。よって、以下に、ワードラインＷＬとパワーラインＰＬを共通化した例を説明する。
図１６Ａに、実施形態１２に係るメモリセル１１２の回路構成を示す。図１６Ｂに、書き込み動作時の信号波形を示す。図１６Ｃに、読み出し動作時の信号波形を示す。実施形態１２に係るメモリセル１１２の回路構成は、実施形態１１に係るメモリセルの回路構成とほぼ同一であるが、本実施形態では、実施形態１１で使用したパワーラインＰＬをワードラインＷＬと共通化しており、ワードラインＷＬからＰＭＯＳＦＥＴ３１のソースに電流が供給される。
実施形態１２の書き込み動作、読み出し動作は、基本的に実施形態１１と同様であるので、ここでは説明を省略する。実施形態１２においては、パワーラインＰＬとワードラインＷＬを共通化することで、メモリセル内の配線数を減らすことができ、メモリセルをコンパクトに構成することが可能である。
（実施形態１３）
上述の実施形態１１、１２においては、書き込み時に、ＭＴＪ素子１１、２１を含む閉ループの電流路に電流を供給して、ＭＴＪ素子１１、２１に対して同時に書き込みを行った。しかし、書き込みの方法はこれにかぎられず以下のような方法であってもよい。
図１７Ａに実施形態１３に係るメモリセル１１３の回路構成を示す。メモリセル１１３は、実施形態１１に係るメモリセル１１１と同一の回路構成を有する。
図１７Ｂに、メモリセル１１３に書き込みを行う際の各信号線の信号波形を示す。ビットセレクトライン／ＢＳがハイレベルに設定されるため、ＰＭＯＳＦＥＴ３５はオフ状態となる。ワードラインＷＬがハイレベルに設定されるため、ＮＭＯＳＦＥＴ１３、ＮＭＯＳＦＥＴ２３がオン状態になる。
第１の接続ノードＳＮと第２の接続ノード／ＳＮは、ビットラインＢＬとビットライン／ＢＬに接続されるＮＭＯＳＦＥＴ１３、２３を介して、それぞれ、ハイレベル又はローレベルに設定される。前半の半周期のコントロールラインＳＬがハイレベルであるとき、電流はコントロールラインＳＬから、ＭＴＪ素子２１を介して第２の接続ノード／ＳＮへ流れる。ＭＴＪ素子２１が高抵抗状態ＲＡＰである場合、電流量がしきい値を超えると、ＭＴＪ素子２１は低抵抗状態ＲＰへ遷移する。一方、ＭＴＪ素子１１には電流が流れないため、ＭＴＪ素子１１の抵抗状態は変わらない。
また、後半の半周期では、コントロールラインＳＬがローレベルに設定され、電流は、第１の接続ノードＳＮからＭＴＪ素子１１を介してコントロールラインＳＬへ流れる。ＭＴＪ素子１１が低抵抗状態ＲＰである場合、電流がしきい値を超え、ＭＴＪ素子１１は高抵抗状態ＲＡＰへ遷移する。一方、ＭＴＪ素子２１には電流が流れないため、ＭＴＪ素子２１の抵抗状態は変わらない。このように、メモリセル１１３に書き込みが行われる。
メモリセル１１３の読み出し時の動作は、基本的には実施形態１１と同様であるため、ここでは説明を省略する。以上が、実施形態１３に係るメモリセル１１３の動作である。
（実施形態１４）
上述の書き込み方法は、ワードラインＷＬとパワーラインＰＬを共通化した回路においても同様に採用することができる。
図１８Ａに実施形態１４に係るメモリセル１１４の回路構成を示す。メモリセル１１４は、実施形態１２に係るメモリセル１１２と同一の回路構成を有する。図１８Ｂに示すように、書き込み時には、サイクル前半でコントロールラインＳＬをハイレベルに、サイクル後半でコントロールラインＳＬがローレベルに設定される。書き込み時のメモリセル１１４の動作は、実施形態１３と同様であるためここでは説明を省略する。また、読み出し時の動作についても、基本的には実施形態１２と同様であるため、ここでは説明を省略する。
（実施形態１５）
実施形態１１から実施形態１４にかかるメモリセルは、パワーゲーティング用のトランジスタとしてＰＭＯＳＦＥＴを有していたが、パワーゲーティング用のトランジスタとしてＮＭＯＳＦＥＴを使用してもよい。
図１９Ａに実施形態１５に係るメモリセル１１５の回路構成を示す。メモリセル１１５は、実施形態１１に係るメモリセル１１１とほぼ同一の回路構成を有するが、パワーゲーティング用のＰＭＯＳＦＥＴ３５の代わりに、ＮＭＯＳＦＥＴ３４を有する。
以下、実施形態１１に係るメモリセル１１と異なる点を中心に説明する。
ＣＭＯＳインバータ１６の出力端子（第２の接続ノード／ＳＮ）は、ＭＴＪ素子２１のフリー層２１ｃに接続されている。ＭＴＪ素子２１のピン層２１ａは、パワーラインＰＬに接続されている。ＣＭＯＳインバータ１７の出力端子（第１の接続ノードＳＮ）は、ＭＴＪ素子１１のフリー層１１ｃに接続されている。ＭＴＪ素子１１のピン層１１ａは、パワーラインＰＬに接続されている。つまり、ＭＴＪ素子１１、２１は、第１の接続ノードＳＮと第２の接続ノードの間に直列に配置されている。
パワーゲーティング用のＮＭＯＳＦＥＴ３４のソースはコントロールラインＳＬに接続されており、ゲートはビットセレクトラインＢＳに接続されている。ＮＭＯＳＦＥＴ３４のドレインは、ＣＭＯＳインバータ１６とＣＭＯＳインバータ１７のグランド端子にそれぞれ接続されている。
よって、コントロールラインＳＬから信号が入力されている状態で、ビットセレクトラインＢＳから制御信号が入力されると、ＮＭＯＳＦＥＴ３４がオンとなり、コントロールラインＳＬからＣＭＯＳ１６、１７のグランド端子に０Ｖが供給される。
次に、メモリセル１１５の書き込み動作について説明する。図１９Ｂに、メモリセル１１５へ書き込みを行う際の各信号線から供給される信号波形を示す。
書き込み動作時、ワードラインＷＬからハイレベルが入力される。従って、ＮＭＯＳＦＥＴ１３、ＮＭＯＳＦＥＴ２３はオン状態になる。このとき、ビットセレクトラインＢＳはローレベルに設定されているので、ＮＭＯＳＦＥＴ３４はオフとなる。従って、コントロールラインＳＬからはどのような信号が入力されても、メモリセル１１５へ影響しない。
また、ビットラインＢＬと反転ビットライン／ＢＬは、ハイレベル又はローレベルに設定され、パワーラインＰＬは、中間電位（あるいはフローティング状態）に設定される。ここでは、ビットラインＢＬがハイレベルであるとする。この場合、電流が、ビットラインＢＬからＮＭＯＳＦＥＴ１３を介してＭＴＪ素子１１のフリー層１１ｃからピン層１１ａへ流れる。ＭＴＪ素子１１を通過した電流は、パワーラインＰＬを介してＭＴＪ素子２１のピン層２１ａからフリー層２１ｃへ流れ、ＮＭＯＳＦＥＴ２３を介してビットライン／ＢＬに流れる。
このように、ＭＴＪ素子１１のフリー層１１ｃからピン層１１ａへ電流が流れるため、ＭＴＪ素子１１が高抵抗状態ＲＡＰである場合、ＭＴＪ素子１１は低抵抗状態ＲＰへ遷移する。
また、ＭＴＪ素子２１については、ピン層１１ａからフリー層１１ｃへ電流が流れるため、ＭＴＪ素子２１が低抵抗状態ＲＰである場合、ＭＴＪ素子２１は高抵抗状態ＲＡＰへ遷移する。
本実施形態においても、ＭＴＪ素子１１、２１が直列に、さらに、電流パスに対してピン層１１ａとフリー層１１ｃの向きを変えて配置されているため、同時にＭＴＪ素子１１、２１を書き換えられる。
また、読み出し時には、メモリセル１１５は以下のように動作する。図１９Ｃに、メモリセル１１５からデータを読み出す際の各信号線の信号波形を示す。
読み出し動作時、ワードラインＷＬがハイレベルに設定されるので、ＮＭＯＳＦＥＴ１３、ＮＭＯＳＦＥＴ２３がオン状態になる。従って、第１の接続ノードＳＮと第２の接続ノード／ＳＮは、ＭＴＪ素子１１，２１の抵抗値に応じて、それぞれ、相対的にハイレベルとローレベルの一方に設定される。
また、ワードラインＷＬをハイレベルにするのとほぼ同時に、ビットセレクトラインＢＳがハイレベルに、コントロールラインＳＬがローレベルに設定される。従って、ＮＭＯＳＦＥＴ３４がオン状態となる。従って、ＣＭＯＳインバータ１６、１７がオンし、第１の接続ノードＳＮと第２の接続ノード／ＳＮの電位差を増幅する。
続いて、増幅された電位差が、ビットラインＢＬと反転ビットライン／ＢＬに伝わり、これをセンスアンプで増幅することにより、メモリセル１１５に記憶されているデータを読み出す。以上が、実施形態１５に係るメモリセル１１５の動作である。
（実施形態１６）
次に、実施形態１６のメモリセル１１６について説明する。図２０Ａに実施形態１６に係るメモリセル１１６の回路構成を示す。メモリセル１１６の回路構成は、実施形態１５に係るメモリセル１１５の回路構成と同じである。
実施形態１６では、ＭＴＪ素子１１、２１へ書き込む際に、パワーラインＰＬの電位が前半の半周期はローレベルに、後半の半周期はハイレベルに設定され、２個のＭＴＪ素子１１、２１の抵抗状態が別々にスイッチされる。また、読み出し方法は、実施形態１５と同じである。
以上、説明したように本発明に係る実施形態に示すメモリセルにおいては、１ビット単位でのパワーゲーティングを行うことが可能である。しかも、パワーゲーティングを行うための素子がＭＯＳＦＥＴ１個又は２個であり、ＡＮＤゲートを使用する場合と比較して、サイズも小さい。
なお、この発明は上記実施の形態に限定されない。メモリ素子の構造は、適宜変更可能である。また、１個のメモリセルを単位にパワーゲーティングを行ったが、比較的少数、例えば、４個或いは、８個のメモリセルを単位にパワーゲーティングを行ってもよい。この場合、例えば、メモリセル４又は８個単位でビットセレクトラインＢＳあるいは/ＢＳを配置し、パワーゲーティング用のＭＯＳＦＥＴの電流の一端をパワーラインＰＬ（又はコントロールラインＳＬ）に接続し、他端を、４つ又は８つのメモリセルに接続する。
また、上述の実施形態においては、ＭＯＳＦＥＴが使用された回路を説明したが、ＭＯＳＦＥＴの代わりにバイポーラトランジスタが使用されてもよい。更に、上述の実施形態においては、不揮発性メモリ素子としてＭＴＪ素子が使用された例を説明したが、ＭＴＪ素子の代わりに、相変化型メモリ(ＰＣＲＡＭ：Phase Change Random Access Memory)素子、抵抗変化型メモリ（ＲｅＲＡＭ：Resistance Random Access Memory）素子、などのその他の不揮発性メモリ素子が使用されてもよい。
図２１に、２個のＭＯＳＦＥＴによってパワーゲーティングを行う場合の、ｗａｋｅ−ｕｐ時間（パワーラインＰＬを立ち上げてから、ビットラインＢＬと反転ビットライン／ＢＬとの間に１００ｍＶの電位差が生じるまで時間）のグレインサイズ依存性をシミュレーションした結果を示す。図２１に示すように、グレインサイズを１２８から４に減らすことで、ｗａｋｅ−ｕｐ時間は、２．０ナノ秒から１．５〜１．６ナノ秒へ、約０．５ナノ秒短縮できる。このように、グレインサイズを小さくすることによって、アクセス時間を短縮できる効果が期待できる。なお、このシミュレーションに用いたＰＬドライバは、図２２に示すような２個のＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ３７、３８）を用いたものである。図２２では、各メモリセル１１７にパワーラインＰＬとワードラインＷＬとが接続されている。非特許文献２には、より詳細な情報が開示されている。
T. Ohsawa, S. Ikeda, T. Hanyu, H. Ohno, and T.Endoh, "A 1-Mb STT-MRAM with Zero-Array Standby Power and 1.5-ns Quick Wake-Up by 8-b Fine-Grained Power Gating," 2013 5th IEEE International Memory Workshop (IMW), Monterey, pp. 80-83, May 2013.
本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明を説明するためのものであり、本発明の範囲を限定するものではない。つまり、本発明の範囲は、実施形態ではなく、請求の範囲によって示される。そして、請求の範囲内及びそれと同等の発明の意義の範囲内で施される様々な変形が、本発明の範囲内とみなされる。
本出願は、２０１３年９月２０日に出願された日本国特許出願２０１３−１９６２０３号に基づく。本明細書中に、この明細書、特許請求の範囲、図面全体を参照として取り込むものとする。
本発明は、磁気トンネル接合素子を用いたメモリセルに適用可能である。
１０、２０ インバータ
１１、２１ ＭＴＪ素子
１１ａ、２１ａ ピン層
１１ｂ、２１ｂ 絶縁層
１１ｃ、２１ｃ フリー層
１１ｄ、１１ｅ 電極
１２、１３、２２、２３、３２、３３、３４、３７、３８ ＮＭＯＳＦＥＴ
１４、１５、２４、２５、３１、３５、３６ ＰＭＯＳＦＥＴ
１６、１７ ＣＭＯＳインバータ
２００ ローデコーダ
３００ カラムデコーダ
ＢＬ ビットライン
／ＢＬ 反転ビットライン
ＢＳ、／ＢＳ ビットセレクトライン
ＰＬ パワーライン
ＳＬ コントロールライン
ＳＮ 第１の接続ノード
／ＳＮ 第２の接続ノード
ＷＬ ワードライン

Claims (21)

  1. 第１の磁気トンネル接合素子と第１の電界効果トランジスタとから構成された第１のインバータと、第２の磁気トンネル接合素子と第２の電界効果トランジスタとから構成された第２のインバータと、をクロスカップルして構成されたフリップフロップと、
    パワーゲーティング用電界効果トランジスタと、
    第３の電界効果トランジスタと、
    第４の電界効果トランジスタと、を備え、
    前記第１の磁気トンネル接合素子及び前記第２の磁気トンネル接合素子のピン層は、前記パワーゲーティング用電界効果トランジスタを介して、電力供給ラインに接続され、
    前記パワーゲーティング用電界効果トランジスタの制御端子は、ビットセレクトラインに接続され、
    前記第１のインバータの出力端は、前記第１の磁気トンネル接合素子のフリー層と前記第２の電界効果トランジスタの制御端子とが接続されたノードであり、前記第１の電界効果トランジスタを介して接地され、前記第３の電界効果トランジスタを介してビットラインに接続され、
    前記第２のインバータの出力端は、前記第２の磁気トンネル接合素子のフリー層と前記第１の電界効果トランジスタの制御端子とが接続されたノードであり、前記第２の電界効果トランジスタを介して接地され、前記第４の電界効果トランジスタを介して反転ビットラインに接続され、
    前記第３の電界効果トランジスタ及び前記第４の電界効果トランジスタの制御端子は、ワードラインに接続される、
    メモリセル。
  2. 前記フリップフロップへのデータの書き込み時には、前記パワーゲーティング用電界効果トランジスタはオフに制御され、前記第３の電界効果トランジスタと前記第４の電界効果トランジスタとはオンに制御される、
    請求項１に記載のメモリセル。
  3. 前記電力供給ラインが前記ワードラインと共用されている、
    請求項１又は２に記載のメモリセル。
  4. 前記パワーゲーティング用電界効果トランジスタの制御端子が、同一導電型の制御用電界効果トランジスタを介して前記ビットセレクトラインに接続され、前記制御用電界効果トランジスタの制御端子には、所定電圧が印加されている、
    請求項１から３のいずれか１項に記載のメモリセル。
  5. 第１の磁気トンネル接合素子と第１の電界効果トランジスタとから構成された第１のインバータと、第２の磁気トンネル接合素子と第２の電界効果トランジスタとから構成された第２のインバータと、をクロスカップルして構成されたフリップフロップと、
    パワーゲーティング用電界効果トランジスタと、
    第３の電界効果トランジスタと、
    第４の電界効果トランジスタと、を備え、
    前記第１の磁気トンネル接合素子及び前記第２の磁気トンネル接合素子のフリー層は、前記パワーゲーティング用電界効果トランジスタを介して、制御ラインに接続され、
    前記パワーゲーティング用電界効果トランジスタの制御端子は、ビットセレクトラインに接続され、
    前記第１のインバータの出力端は、前記第１の磁気トンネル接合素子のピン層と前記第２の電界効果トランジスタの制御端子とが接続されたノードであり、前記第１の電界効果トランジスタを介して電源端子に接続され、前記第３の電界効果トランジスタを介してビットラインに接続され、
    前記第２のインバータの出力端は、前記第２の磁気トンネル接合素子のピン層と前記第１の電界効果トランジスタの制御端子とが接続されたノードであり、前記第２の電界効果トランジスタを介して前記電源端子に接続され、前記第４の電界効果トランジスタを介して反転ビットラインに接続され、
    前記第３の電界効果トランジスタ及び前記第４の電界効果トランジスタの制御端子は、ワードラインに接続される、
    メモリセル。
  6. 前記フリップフロップへのデータの書き込み時には、前記パワーゲーティング用電界効果トランジスタはオフに制御され、前記第３の電界効果トランジスタと前記第４の電界効果トランジスタとはオンに制御される、
    請求項５に記載のメモリセル。
  7. 前記制御ラインが前記ワードラインと共用されている、
    請求項５又は６に記載のメモリセル。
  8. 前記パワーゲーティング用電界効果トランジスタの制御端子が、同一導電型の制御用電界効果トランジスタを介して前記ビットセレクトラインに接続され、前記制御用電界効果トランジスタの制御端子には、所定電圧が印加されている、
    請求項５から７のいずれか１項に記載のメモリセル。
  9. 第１のＰ型電界効果トランジスタと第１のＮ型電界効果トランジスタとから構成された第１のＣＭＯＳインバータと、第２のＰ型電界効果トランジスタと第２のＮ型電界効果トランジスタとから構成された第２のＣＭＯＳインバータと、第１の磁気トンネル接合素子と、第２の磁気トンネル接合素子と、から構成されたフリップフロップと、
    パワーゲーティング用電界効果トランジスタと、
    第３の電界効果トランジスタと、
    第４の電界効果トランジスタと、を備え、
    前記第１のＰ型電界効果トランジスタ及び前記第２のＰ型電界効果トランジスタのソース端子は、前記パワーゲーティング用電界効果トランジスタを介して、電力供給ラインに接続され、
    前記パワーゲーティング用電界効果トランジスタの制御端子は、ビットセレクトラインに接続され、
    前記第１のＣＭＯＳインバータの出力端は、前記第２のＰ型電界効果トランジスタ及び前記第２のＮ型電界効果トランジスタの制御端子が接続されたノードであり、前記第４の電界効果トランジスタを介して反転ビットラインに接続され、前記第２の磁気トンネル接合素子を介して制御ラインに接続され、
    前記第２のＣＭＯＳインバータの出力端は、前記第１のＰ型電界効果トランジスタ及び前記第１のＮ型電界効果トランジスタの制御端子が接続されたノードであり、前記第３の電界効果トランジスタを介してビットラインに接続され、前記第１の磁気トンネル接合素子を介して前記制御ラインに接続され、
    前記第１の磁気トンネル接合素子及び前記第２の磁気トンネル接合素子のフリー層は、前記制御ラインに接続され、
    前記第３の電界効果トランジスタ及び前記第４の電界効果トランジスタの制御端子は、ワードラインに接続される、
    メモリセル。
  10. 前記フリップフロップへのデータの書き込み時には、前記パワーゲーティング用電界効果トランジスタはオフに制御され、前記第３の電界効果トランジスタと前記第４の電界効果トランジスタとはオンに制御される、
    請求項９に記載のメモリセル。
  11. 前記電力供給ラインが前記ワードラインと共用されている、
    請求項９又は１０に記載のメモリセル。
  12. 第１のＰ型電界効果トランジスタと第１のＮ型電界効果トランジスタとから構成された第１のＣＭＯＳインバータと、第２のＰ型電界効果トランジスタと第２のＮ型電界効果トランジスタとから構成された第２のＣＭＯＳインバータと、第１の磁気トンネル接合素子と、第２の磁気トンネル接合素子と、から構成されたフリップフロップと、
    パワーゲーティング用電界効果トランジスタと、
    第３の電界効果トランジスタと、
    第４の電界効果トランジスタと、を備え、
    前記第１のＮ型電界効果トランジスタ及び前記第２のＮ型電界効果トランジスタのソース端子は、前記パワーゲーティング用電界効果トランジスタを介して、制御ラインに接続され、
    前記パワーゲーティング用電界効果トランジスタの制御端子は、ビットセレクトラインに接続され、
    前記第１のＣＭＯＳインバータの出力端は、前記第２のＰ型電界効果トランジスタ及び前記第２のＮ型電界効果トランジスタの制御端子が接続されたノードであり、前記第４の電界効果トランジスタを介して反転ビットラインに接続され、前記第２の磁気トンネル接合素子を介して電力供給ラインに接続され、
    前記第２のＣＭＯＳインバータの出力端は、前記第１のＰ型電界効果トランジスタ及び前記第１のＮ型電界効果トランジスタの制御端子が接続されたノードであり、前記第３の電界効果トランジスタを介してビットラインに接続され、前記第１の磁気トンネル接合素子を介して前記電力供給ラインに接続され、
    前記第１の磁気トンネル接合素子及び前記第２の磁気トンネル接合素子のピン層は、前記電力供給ラインに接続され、
    前記第３の電界効果トランジスタ及び前記第４の電界効果トランジスタの制御端子は、ワードラインに接続される、
    メモリセル。
  13. 前記フリップフロップへのデータの書き込み時には、前記パワーゲーティング用電界効果トランジスタはオフに制御され、前記第３の電界効果トランジスタと前記第４の電界効果トランジスタとはオンに制御される、
    請求項１２に記載のメモリセル。
  14. ワードラインと共用される電力供給ラインに接続され、
    磁気トンネル接合素子の抵抗値の変化によりデータを記憶するフリップフロップと、
    前記電力供給ラインに電流路の一端が接続され、電流路の他端が前記フリップフロップに接続され、制御端子に印加される制御信号により、オン・オフが制御されるパワーゲーティング用電界効果トランジスタと、を備える、
    メモリセル。
  15. 電力供給ラインに接続され、
    磁気トンネル接合素子の抵抗値の変化によりデータを記憶するフリップフロップと、
    前記電力供給ラインに電流路の一端が接続され、電流路の他端が前記フリップフロップに接続され、制御端子に印加される制御信号により、オン・オフが制御されるパワーゲーティング用電界効果トランジスタと、を備え、
    前記パワーゲーティング用電界効果トランジスタの制御端子には、同一導電型の制御用電界効果トランジスタが接続され、前記制御用電界効果トランジスタの制御端子には、所定電圧が印加されている、
    メモリセル。
  16. ワードラインと共用される電力供給ラインに接続され、
    不揮発性メモリ素子の抵抗値の変化によりデータを記憶するフリップフロップと、
    前記電力供給ラインに電流路の一端が接続され、電流路の他端が前記フリップフロップに接続され、制御端子に印加される制御信号により、オン・オフが制御されるパワーゲーティング用電界効果トランジスタと、を備える、
    メモリセル。
  17. 電力供給ラインに接続され、
    不揮発性メモリ素子の抵抗値の変化によりデータを記憶するフリップフロップと、
    前記電力供給ラインに電流路の一端が接続され、電流路の他端が前記フリップフロップに接続され、制御端子に印加される制御信号により、オン・オフが制御されるパワーゲーティング用電界効果トランジスタと、を備え、
    前記パワーゲーティング用電界効果トランジスタの制御端子には、同一導電型の制御用電界効果トランジスタが接続され、前記制御用電界効果トランジスタの制御端子には、所定電圧が印加されている、
    メモリセル。
  18. マトリクス状に配列された請求項１−４、９−１１のいずれか１項に記載のメモリセルを備え、
    前記マトリクス状に配列されたメモリセルは、ワードラインと、前記ワードラインに直交するビットラインと、前記ワードラインに直交する反転ビットラインと、前記ワードラインに並行する電力供給ラインと、前記電力供給ラインに直交するビットセレクトラインと、に接続され、
    前記ワードラインは、同一行の複数のメモリセルに接続されており、
    前記ビットラインと前記反転ビットラインとは、同一列の複数のメモリセルに接続されており、
    前記電力供給ラインは、同一行の複数のメモリセルが備えるパワーゲーティング用電界効果トランジスタの電流路の一端に接続されており、
    前記ビットセレクトラインは、同一列の複数のメモリセルが備えるパワーゲーティング用電界効果トランジスタの制御端子に、直接または制御用電界効果トランジスタを介して接続されている、
    記憶装置。
  19. 前記電力供給ラインは前記ワードラインと共用されている、
    請求項１８に記載の記憶装置。
  20. マトリクス状に配列された請求項５−８、１２、１３のいずれか１項に記載のメモリセルを備え、
    前記マトリクス状に配列されたメモリセルは、ワードラインと、前記ワードラインに直交するビットラインと、前記ワードラインに直交する反転ビットラインと、前記ワードラインに並行する制御ラインと、前記制御ラインに直交するビットセレクトラインと、に接続され、
    前記ワードラインは、同一行の複数のメモリセルに接続されており、
    前記ビットラインと前記反転ビットラインとは、同一列の複数のメモリセルに接続されており、
    前記制御ラインは、同一行の複数のメモリセルが備えるパワーゲーティング用電界効果トランジスタの電流路の一端に接続されており、
    前記ビットセレクトラインは、同一列の複数のメモリセルが備えるパワーゲーティング用電界効果トランジスタの制御端子に、直接または制御用電界効果トランジスタを介して接続されている、
    記憶装置。
  21. 前記制御ラインは前記ワードラインと共用されている、
    請求項２０に記載の記憶装置。
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