WO2015041305A1 - メモリセル及び記憶装置 - Google Patents

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WO2015041305A1
WO2015041305A1 PCT/JP2014/074741 JP2014074741W WO2015041305A1 WO 2015041305 A1 WO2015041305 A1 WO 2015041305A1 JP 2014074741 W JP2014074741 W JP 2014074741W WO 2015041305 A1 WO2015041305 A1 WO 2015041305A1
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memory cell
line
mtj element
effect transistor
power
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PCT/JP2014/074741
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隆 大澤
哲郎 遠藤
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国立大学法人東北大学
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Definitions

  • the present invention relates to a memory cell and a memory device.
  • STT-MRAM Spin-Transfer-Torque-Magnetoresistive-Random Access Memory
  • MTJ magnetic tunnel junction element
  • STT-MRAM is a non-volatile memory that can achieve high speed and rewrite endurance similar to DRAM (Dynamic Random Access Memory).
  • DRAM Dynamic Random Access Memory
  • STT-MRAM is configured in a differential pair type, instead of SRAM (Static Random Access Memory). It is being considered for introduction into the cache.
  • a leakage current such as a subthreshold current (weak inversion current) of a MOSFET (Metal Oxide Semiconductor field-effect transistor) for driving the magnetic tunnel junction element and a current flowing through the magnetic tunnel junction element is generated.
  • MOSFET Metal Oxide Semiconductor field-effect transistor
  • Non-Patent Document 1 provides one PL driver for every 32 differential pair type STT-MRAM cells along the word line, and the power supply to the MTJ cell is controlled by the PL driver. It is described to do. That is, 32 cells are set as a group (grain) to be controlled.
  • the present invention has been made in view of the above circumstances, and an object thereof is to perform power gating in units of small bits with a simple configuration.
  • a memory cell includes: Connected to the word line, bit line and power supply line, A flip-flop that stores data by changing the resistance value of the magnetic tunnel junction element; A power gating field effect transistor having one end of a current path connected to the power supply line, the other end of the current path connected to the flip-flop, and being controlled on / off by a control signal applied to a control terminal; .
  • the flip-flop is configured by cross-coupling two inverters each composed of a magnetic tunnel junction element and a field effect transistor, and the two magnetic tunnel junction elements constituting the two inverters are The other end of the current path of the power gating field effect transistor is connected to the connected common node.
  • each output terminal of the two inverters is connected to a bit line via a field effect transistor constituting a transfer gate, and a control terminal of the transfer gate is connected to the word line.
  • the word line and the power supply line may be shared. In this case, one end of the current path of the power gating field effect transistor is connected to the word line.
  • a control line for controlling on / off of the power gating field effect transistor is provided.
  • a control field effect transistor of the same conductivity type is connected to the gate of the power gating field effect transistor, and a predetermined voltage is applied to the gate of the control field effect transistor.
  • a memory cell includes: Connected to the word line, bit line and power supply line, A flip-flop that stores data by changing the resistance value of the nonvolatile memory element; A power gating field effect transistor having one end of a current path connected to the power supply line, the other end of the current path connected to the flip-flop, and being controlled on / off by a control signal applied to a control terminal; .
  • a storage device Comprising the memory cells arranged in a matrix;
  • the word line is connected to a plurality of memory cells in the same row,
  • the bit line is connected to a plurality of memory cells in the same column,
  • the power supply line is connected to a plurality of memory cells in the same row,
  • One end of a current path of the power gating field effect transistor is connected to the power supply line, and the other end of the current path of the power gating field effect transistor is connected to a flip-flop of one or a plurality of memory cells, Means for turning on and off the power gating field effect transistor is provided.
  • the power supply line may be the word line.
  • power gating can be performed in units of small bits using an element with a small occupation area.
  • FIG. 3 is a diagram illustrating a circuit configuration of a memory cell according to Embodiment 1.
  • FIG. It is a figure which shows the example of arrangement
  • movement. 6 is a diagram illustrating a circuit configuration of a memory cell according to Embodiment 2.
  • FIG. 6 is a diagram illustrating a circuit configuration of a memory cell according to Embodiment 3.
  • FIG. It is a figure which shows the signal waveform of each part at the time of write-in operation
  • FIG. 6 is a diagram showing a circuit configuration of a memory cell according to a fourth embodiment. It is a figure which shows the signal waveform of each part at the time of write-in operation
  • FIG. 10 is a diagram illustrating a circuit configuration of a memory cell according to a fifth embodiment. It is a figure which shows the signal waveform of each part at the time of write-in operation
  • FIG. 10 is a diagram illustrating a circuit configuration of a memory cell according to a sixth embodiment. It is a figure which shows the signal waveform of each part at the time of write-in operation
  • FIG. 10 is a diagram illustrating a circuit configuration of a memory cell according to a sixth embodiment. It is a figure which shows the signal waveform of each part at the time of write-in operation
  • FIG. 10 is a diagram illustrating a circuit configuration of a memory cell according to a seventh embodiment. It is a figure which shows the signal waveform of each part at the time of write-in operation
  • FIG. 10 is a diagram illustrating a circuit configuration of a memory cell according to an eighth embodiment. It is a figure which shows the signal waveform of each part at the time of write-in operation
  • movement. 10 is a diagram showing a circuit configuration of a memory cell according to Embodiment 9. FIG.
  • FIG. 10 is a diagram illustrating a circuit configuration of a memory cell according to a tenth embodiment. It is a figure which shows the signal waveform of each part at the time of write-in operation
  • FIG. 14 is a diagram showing a circuit configuration of a memory cell according to Embodiment 11. FIG. It is a figure which shows the signal waveform of each part at the time of write-in operation
  • FIG. 20 is a diagram showing a circuit configuration of a memory cell according to Embodiment 12. It is a figure which shows the signal waveform of each part at the time of write-in operation
  • FIG. 16 is a diagram showing a circuit configuration of a memory cell according to Embodiment 13; It is a figure which shows the signal waveform of each part at the time of write-in operation
  • FIG. 16 is a diagram showing a circuit configuration of a memory cell according to a fourteenth embodiment. It is a figure which shows the signal waveform of each part at the time of write-in operation
  • FIG. 16 is a diagram showing a circuit configuration of a memory cell according to a fifteenth embodiment. It is a figure which shows the signal waveform of each part at the time of write-in operation
  • movement. 18 is a diagram showing a circuit configuration of a memory cell according to Embodiment 16. FIG.
  • FIG. 1 shows a circuit configuration of the memory cell 101 according to the first embodiment.
  • the memory cell 101 has a flip-flop circuit composed of inverters 10 and 20 including an MTJ element and a MOSFET for driving the MTJ element.
  • the inverter 10 includes an MTJ element 11 and a driving MOSFET 12 having a current path connected in series.
  • the inverter 20 includes an MTJ element 21 and a driving MOSFET 22 having a current path connected in series.
  • N-type MOSFETs (hereinafter referred to as NMOSFETs) 12 and 22 constitute a differential pair.
  • the free layer 11 c of the MTJ element 11 is connected to the drain of the NMOSFET 12.
  • the free layer 21 c of the MTJ element 21 is connected to the drain of the NMOSFET 22.
  • the sources of the NMOSFETs 12 and 22 are commonly connected and grounded.
  • the drain of the NMOSFET 12 is connected to the gate of the NMOSFET 22, and the drain of the NMOSFET 22 is connected to the gate of the NMOSFET 12.
  • the MTJ element 11, the MTJ element 21, the NMOSFET 12 and the NMOSFET 22 constitute a differential circuit.
  • connection node SN between the MTJ element 11 and the NMOSFET 12 is connected to the bit line BL via a current path of the NMOSFET 13 which is a transfer gate.
  • a connection node / SN between the MTJ element 21 and the NMOSFET 22 is connected to the inverted bit line / BL through a current path of the NMOSFET 23 that is a transfer gate.
  • the gate of the NMOSFET 13 and the gate of the NMOSFET 23 are each connected to the word line WL.
  • the memory cell 101 has a P-type MOSFET (hereinafter referred to as a PMOSFET) 31 as a power gating transistor.
  • the source of the PMOSFET 31 is connected to the power line PL
  • the gate of the PMOSFET 31 is connected to the bit select line / BS
  • the drain of the PMOSFET 31 is connected to the pinned layer 11 a of the MTJ element 11 and the pinned layer 21 a of the MTJ element 21.
  • the memory cell 101 having the above configuration is arranged as shown in FIG. FIG. 2 shows an example in which memory cells are arranged in 2 rows and 4 columns.
  • Each memory cell 101 is assigned one power line PL and one bit select line / BS.
  • the row decoder 200 selectively drives the word line WL and supplies operating power to the memory cells 101 connected via the power line PL.
  • the column decoder 300 writes data to the memory cell 101 by applying complementary voltages to the bit line BL and the inverted bit line / BL at the time of writing.
  • the column decoder 300 reads data from the memory cell 101 by determining the voltage relationship between the bit line BL and the inverted bit line / BL with a sense amplifier at the time of reading.
  • the column decoder 300 outputs a control signal to the power gating transistor for supplying power to the memory cell 101 via the bit select line / BS.
  • the MTJ element 11 includes three layers of a pinned layer 11a, an insulating layer 11b, and a free layer 11c.
  • the insulating layer 11b is formed of a thin film of MgO or Al 2 O 3
  • the pinned layer 11a and the free layer 11c are formed of a ferromagnetic material such as iron (Fe) or cobalt (Co), or a single layer made of an alloy thereof. It is formed of multiple layers.
  • an electrode 11d is formed on the pinned layer 11a, and an electrode 11e is formed on the free layer 11c.
  • the magnetization direction indicated by the two-dot broken line arrow is not fixed, and the magnetization direction changes when a current is supplied.
  • the pinned layer 11a has a fixed magnetization direction.
  • the left figure of FIG. 3A shows a state (parallel state) in which the magnetization directions of the pinned layer 11a and the free layer 11c are aligned
  • the left figure of FIG. 3B shows the magnetization directions of the pinned layer 11a and the free layer 11c. Shows a state where is opposite (anti-parallel state).
  • the MTJ element 11 which is a resistance change type storage element, has a property that its resistance value differs between the parallel state and the antiparallel state.
  • FIG. 4 shows current-resistance characteristics of the MTJ element 11.
  • the vertical axis represents resistance
  • the horizontal axis represents current supplied to the MTJ element 50.
  • the resistance value of the MTJ element 11 varies depending on the relative directions of the magnetization directions of the pinned layer 11a and the free layer 11c. This resistance change is called a tunnel magnetoresistance effect.
  • R P low resistance state
  • the magnetoresistance increases. This state is called a high resistance state RAP .
  • the parallel state and the antiparallel state are associated with, for example, “0” and “1”, respectively, and the parallel state (“0”) and the antiparallel state (“1”) are controlled for each of the MTJ elements 11 and 21.
  • 1-bit information can be stored using the MTJ elements 11 and 21.
  • FIG. 5A shows a signal waveform supplied from each signal line when writing to the memory cell 101.
  • FIG. 5B shows a signal waveform and a read waveform supplied from each signal line when reading data from the memory cell 101. The same applies to the waveforms shown below.
  • the memory cell 101 to be accessed is the memory cell (1, 1) in FIG.
  • the row decoder 200 decodes the row address data and sets the word line WL1 to which the memory cell 101 to be accessed is connected to a high level (active level). Thereby, the NMOSFET 13 and the NMOSFET 23 are turned on.
  • the column decoder 300 sets the bit select line / BS1 to the high level. As a result, the PMOSFET 31 is turned off. Therefore, no matter what voltage is applied to the power line PL1, the memory cell 101 is not affected. Therefore, the row decoder 200 applies an arbitrary voltage to the power line PL1 (a ground level is desirable from the viewpoint of energy saving).
  • the write circuit of the column decoder 300 determines whether the data to be written is “1” on the bit line BL1 and the inverted bit line / BL1 connected to the memory cell (1, 1) to be written. Depending on whether or not, a high level and a low level or a low level and a high level voltage are applied.
  • bit line BL1 a high level is applied to the bit line BL1 and a low level is applied to the inverted bit line / BL1.
  • a current flows from the bit line BL1 to the pinned layer 11a from the free layer 11c of the MTJ element 11 via the NMOSFET 13 and the node SN.
  • the current that has passed through the MTJ element 11 flows from the pinned layer 21a of the MTJ element 21 to the free layer 21c, and then flows through the node / SN and the NMOSFET 23 to the inverted bit line / BL1.
  • a current flows from the free layer 11c of the MTJ element 11 to the pin layers 11a, when the MTJ element 11 is in the high resistance state R AP, MTJ element 11 is changed to the low resistance state R P. That is, the MTJ element 11 is rewritten. On the other hand, if the MTJ element 11 is in the low resistance state R P, the resistance state of the MTJ element 11 does not change.
  • the MTJ element 21, for the pinned layer 11a a current flows to the free layer 11c, if the MTJ element 21 is in the low resistance state R P, the MTJ element 21 is changed to the high resistance state R AP, that is, MTJ The element 21 is rewritten. On the other hand, if the MTJ element 21 is in the low resistance state R P, the resistance state of the MTJ element 21 does not change.
  • the MTJ elements 11 and 21 are rewritten at the same time because the MTJ elements 11 and 21 are arranged in series and the direction of the pin layer of the MTJ elements 11 and 21 is different with respect to the current.
  • the row decoder 200 decodes the row address data and sets the word line WL1 and the power line PL1 to which the memory cell 101 to be accessed is connected to a high level (active level). Thereby, the NMOSFET 13 and the NMOSFET 23 are turned on.
  • the column decoder 300 decodes the column address and sets the bit select line / BS1 to the low level. As a result, the PMOSFET 31 is turned on.
  • the read circuit in the column decoder 300 reads the data stored in the memory cell (1, 1) by determining the voltage relationship between the bit line BL1 and the inverted bit line / BL1 by a sense amplifier. In this way, it is possible to select individual memory cells by the bit select line / BS and the power line PL and perform power gating in 1-bit units. In this way, according to the present embodiment, the power supply to the memory cell 101 is controlled by one PMOSFET 31 for power control, while data is written to the memory cell 101 and read from the memory cell 101. Data can be read out.
  • the voltage of the power line PL at the time of writing may be any voltage, and the voltage waveforms of the word line WL and the power line PL at the time of reading are the same. It is. Therefore, a second embodiment in which the word line WL and the power line PL are shared will be described below.
  • FIG. 6A shows a circuit configuration of the memory cell 102 according to the second embodiment.
  • the circuit configuration of the memory cell 102 is substantially the same as the circuit configuration of the memory cell according to the first embodiment, but the power line PL used in the first embodiment is shared with the word line WL, and power gating is performed from the word line WL.
  • a current is supplied to the source of the PMOSFET 31 which is a transistor for the purpose.
  • the write and read operations of the memory cell 102 are basically the same as those in the first embodiment as shown in FIGS. 6B and 6B. That is, during the write operation, the row decoder 200 decodes the row address data and sets the word line WL1 to which the memory cell 101 to be accessed is connected to a high level (active level).
  • the column decoder 300 maintains the bit select line / BS1 at the high level. As a result, the PMOSFET 31 is turned off.
  • the write circuit of the column decoder 300 applies a voltage corresponding to the write target data to the bit lines BL1 and / BL1. As a result, a current flows through the MTJ element 11 and the MTJ element 21 connected in series, and the resistance state corresponding to the write data is set.
  • the row decoder 200 decodes the row address data and sets the word line WL1 to which the memory cell 101 to be accessed is connected to a high level (active level). Thereby, the NMOSFET 13 and the NMOSFET 23 are turned on.
  • the column decoder 300 decodes the column address and sets the bit select line / BS1 to the low level. As a result, the PMOSFET 31 is turned on.
  • the number of wirings in the memory cell can be reduced, and the memory cell can be configured compactly.
  • FIG. 7A shows a circuit configuration of the memory cell 103 according to the third embodiment.
  • the circuit configuration of the memory cell 103 is almost the same as that of the memory cell 101 of the first embodiment, but the memory cell 103 is an NMOSFET 33 for power gating and an NMOSFET 32 which is a transistor for controlling the NMOSFET 33 instead of the PMOSFET 31 of the first embodiment.
  • Both the pinned layer 11 a of the MTJ element 11 and the pinned layer 21 a of the MTJ element 21 are connected to the drain of the NMOSFET 33.
  • the source of the NMOSFET 33 is connected to the power line PL, and the gate is connected to the drain of the NMOSFET 32.
  • the power supply Vdd for operating the NMOSFET 32 is always supplied to the gate of the NMOSFET 32.
  • the source of the NMOSFET 32 is connected to the bit select line BS. In such a configuration, when the NMOSFET 33 is on, power is supplied from the power line PL to the MTJ elements 11 and 21.
  • FIG. 7B shows the waveform of the signal on each signal line when writing to the memory cell 103.
  • the control signal (voltage signal) supplied from the bit select line BS is opposite in phase to the first embodiment and is at a low level.
  • the NMOSFET 33 is turned off. Accordingly, no matter what voltage is applied to the power line PL, the memory cell 103 is not affected.
  • the NMOSFET 13 and the NMOSFET 23 which are transfer gates are opened. Therefore, a current flows between the bit line BL and the inverted bit line / BL, and writing is performed to the MTJ elements 11 and 21.
  • FIG. 7C shows the waveforms of signals on the signal lines when the memory cell 103 is read.
  • the operating power is supplied to the memory cell 103 from the power line PL via the NMOSFET 32 that is turned on when the bit select line BS is at a high level and the NMOSFET 33 that is linked when the NMOSFET 32 is turned on. Done. For this reason, before setting the power line PL to the high level, the bit select line BS needs to be set to the high level in advance.
  • the NMOSFET 33 When both the voltages of the bit select line BS and the word line WL become high level, the NMOSFET 33 is turned on, and a current flows from the power line PL to the MTJ elements 11 and 21. The voltages of the connection nodes SN and / SN are transmitted to the bit line BL and the inverted bit line / BL, and data is read out.
  • the memory cell 103 is a circuit that does not include a PMOSFET. Therefore, when the memory cell is formed, it is not necessary to form an Nwell for the PMOSFET on the substrate. Compared to a circuit that includes both the NMOSFET and the PMOSFET It is possible to reduce the size.
  • FIG. 8A shows a circuit configuration of the memory cell 104 according to the fourth embodiment.
  • the memory cell 104 has the same circuit configuration as the memory cell 103 according to the third embodiment.
  • FIG. 8B shows a waveform of a signal on each signal line when writing to the memory cell 102.
  • the power source Vdd is applied to the gate of the NMOSFET 32.
  • the bit select line BS is set to a high level, and the gate potential of the NMOSFET 33 rises to Vdd ⁇ Vth.
  • Vth is a threshold voltage of the NMOSFET 32.
  • the first connection node SN and the second connection node / SN are set to a high level and a low level via NMOSFETs 13 and 23 connected to the bit line BL and the inverted bit line / BL, respectively. Therefore, when the power line PL in the first half cycle is at a high level, a current flows from the power line PL to the first node SN via the MTJ element 21. When the MTJ element 21 is in the low resistance state R P, the amount of current exceeds the threshold value, the MTJ element 21 is changed to the high resistance state R AP. On the other hand, since no current flows through the MTJ element 11, the resistance state of the MTJ element 11 does not change.
  • the power line PL is set to a low level. Then, a current flows from the first node SN to the power line PL via the MTJ element 11. If MTJ element 11 is in the high resistance state R AP, the amount of current exceeds the threshold value, the MTJ element 11 is changed to the low resistance state R P. On the other hand, since no current flows through the MTJ element 21, the resistance state of the MTJ element 21 does not change. Thus, writing is performed on the memory cell 104.
  • the operation at the time of reading from the memory cell 104 is basically the same as that of the third embodiment. According to such a configuration, a voltage can be individually applied to the MTJ elements 11 and 21 when data is written. Therefore, data can be written at a lower voltage than when a voltage is applied to the MTJ elements 11 and 21 connected in series.
  • FIG. 9A shows a circuit configuration of the memory cell 105 according to the fifth embodiment.
  • the circuit configuration of the memory cell 105 according to the fifth embodiment is almost the same as the circuit configuration of the memory cell 103 according to the third embodiment, but the power line PL is shared with the word line WL.
  • the drain of the NMOSFET 33 is connected to the word line WL. Therefore, when a voltage is applied to the gate of the NMOSFET 33 via the NMOSFET 32 and a current is supplied from the word line WL, the NMOSFET 33 is turned on.
  • FIG. 9B shows a waveform of a signal on each signal line when writing to the memory cell 105.
  • the control signal (voltage signal) supplied from the bit select line BS is opposite in phase to the first embodiment and is at a low level.
  • the NMOSFET 33 is turned off.
  • the transfer gates 13 and 23 are opened. Therefore, a current flows between the bit line BL and the inverted bit line / BL, and writing is performed to the MTJ elements 11 and 21.
  • FIG. 9C shows waveforms of signals on each signal line when the memory cell 105 is read.
  • the operating power is supplied to the memory cell 105 through the NMOSFET 33 whose gate potential is controlled through the NMOSFET 32.
  • the bit select line BS needs to be set to the high level in advance.
  • the NMOSFET 33 is turned on, and a current flows from the power line PL to the MTJ elements 11 and 21.
  • the voltages of the connection nodes SN and / SN are transmitted to the bit line BL and the inverted bit line / BL, and data is read out.
  • the fifth embodiment by sharing the power line PL with the word line WL, the number of wirings in the memory cell can be reduced, and the memory cell can be configured compactly.
  • Embodiment 6 Next, Embodiment 6 will be described.
  • a circuit in which the polarity of the NMOSFET and the PMOSFET included in the memory cell 101 according to the first embodiment is reversed is used.
  • FIG. 10A shows a circuit configuration of the memory cell 106 according to the sixth embodiment.
  • the memory cell 106 includes a differential circuit including MTJ elements 11 and 21 and driving PMOSFETs 14 and 24.
  • the MTJ elements 11 and 21 have the same configuration as the MTJ element 11 in the first embodiment.
  • the pinned layer 11 a of the MTJ element 11 is connected to the drain of the PMOSFET 14.
  • the pinned layer 21 a of the MTJ element 21 is connected to the drain of the PMOSFET 24.
  • the free layer 11c of the MTJ element 11 and the free layer 21c of the MTJ element 21 are connected in common and connected to the drain of the NMOSFET 34 for power gating.
  • the sources of the PMOSFETs 14 and 24 are connected in common and connected to the power supply Vdd.
  • the drain of the PMOSFET 14 is connected to the gate of the PMOSFET 24.
  • the drain of the PMOSFET 24 is connected to the gate of the PMOSFET 14.
  • the first inverter 10 and the second inverter 20 are connected to each other by a hanging wiring.
  • the first connection node SN is connected to the bit line BL via the PMOSFET 15 which is a transfer gate.
  • the second connection node / SN is connected to the inverted bit line / BL via the PMOSFET 25 that is a transfer gate.
  • the gate of the PMOSFET 15 and the gate of the PMOSFET 25 are connected to the word line / WL.
  • the source of the NMOSFET 34 for power gating is connected to the control line SL, and the gate is connected to the bit select line BS.
  • the control line SL corresponds to the power line PL of the first embodiment, and is a signal line for supplying a current for operating the NMOSFET 34.
  • the bit select line BS is a signal line for supplying a control signal (voltage signal) for selecting the memory cell 106 as in the first embodiment.
  • FIG. 10B shows a waveform of a signal on each signal line when writing to the memory cell 106.
  • a low level selection signal is output from the row decoder 200 to the word line / WL. Accordingly, the PMOSFET 15 and the PMOSFET 25 are turned on. On the other hand, the column decoder 300 maintains the bit select line BS at a low level. For this reason, the NMOSFET 34 is off. Therefore, no matter what voltage is applied to the control line SL, the memory cell 106 is not affected.
  • the column decoder 300 sets, for example, the bit line BL to the high level and the inverted bit line / BL to the low level according to the write data. For this reason, a current flows from the pin layer 11a to the free layer 11c of the MTJ element 11 from the bit line BL via the PMOSFET 15 and the first connection node SN. The current that has passed through the MTJ element 11 flows from the free layer 21c of the MTJ element 21 to the pinned layer 21a, and flows to the inverted bit line / BL through the PMOSFET 25 and the second connection node / SN.
  • a current flows from the pinned layer 11a of the MTJ element 11 to the free layer 11c, if MTJ element 11 is in the low resistance state R P, MTJ element 11 is changed to the high resistance state R AP. That is, the MTJ element 11 is rewritten.
  • the MTJ element 21 since the current flows from the free layer 21c to the pinned layer 21a, when the MTJ element 21 is in the high resistance state R AP, the MTJ element 21 is changed to the low resistance state R P. That is, the MTJ element 21 is rewritten.
  • the memory cell 106 operates as follows.
  • the row decoder 200 sets the voltage of the word line / WL to a low level. As a result, the PMOSFET 15 and the PMOSFET 25 are turned on. The row decoder 200 sets the control line SL to a low level. In parallel, the column decoder 300 sets the voltage of the bit select line BS to a high level. As a result, the NMOSFET 34 is turned on.
  • a current supplied from the power supply Vdd flows through the MTJ elements 11 and 21.
  • the MTJ element 11 is a high resistance state R AP
  • the MTJ element 21 is at the low resistance state R P
  • the voltage of the first access node SN is lower than the voltage of the second connecting node / SN.
  • This potential difference is amplified and fixed by the inverters 10 and 20.
  • the voltage of the first connection node SN propagates to the bit line BL, and the voltage of the second connection node / SN propagates to the inverted bit line / BL.
  • Data stored in the memory cell 106 is read by detecting a potential difference between the voltage of the bit line BL and the inverted bit line / BL with a sense amplifier.
  • FIG. 11A shows a circuit configuration of the memory cell 107 according to the seventh embodiment.
  • the circuit configuration of the memory cell 107 is almost the same as the circuit configuration of the memory cell according to the sixth embodiment, but in this embodiment, the control line SL used in the seventh embodiment is shared with the word line / WL.
  • the source of the NMOSFET 34 for power gating is connected to the word line / WL.
  • the write operation and read operation of the seventh embodiment are basically the same as those of the sixth embodiment.
  • FIG. 11B shows a waveform of a signal on each signal line when writing to the memory cell 107.
  • a low level selection signal is output from the row decoder 200 to the word line / WL. Accordingly, the PMOSFET 15 and the PMOSFET 25 are turned on. On the other hand, the column decoder 300 maintains the bit select line BS at a low level. For this reason, the NMOSFET 34 is off.
  • the column decoder 300 sets, for example, the bit line BL to the high level and the inverted bit line / BL to the low level according to the write data. Therefore, a current flows from the bit line BL through the MTJ element 11 and the MTJ element 21 to the inverted bit line / BL or the opposite direction. For this reason, the resistance states of the MTJ elements 11 and 21 are appropriately rewritten.
  • the memory cell 107 operates as follows. As shown in FIG. 11C, the row decoder 200 sets the voltage of the word line / WL to a low level. As a result, the PMOSFET 15 and the PMOSFET 25 are turned on. In parallel, the column decoder 300 sets the voltage of the bit select line BS to a high level. As a result, the NMOSFET 34 is turned on.
  • the current supplied from the power supply Vdd flows through the MTJ elements 11 and 21, and voltages corresponding to the resistance values of the MTJ elements 11 and 21 appear at the first connection node SN and the second connection node / SN, respectively.
  • the potential difference is amplified by the inverters 10 and 20.
  • the voltage of the first connection node SN propagates to the bit line BL
  • the voltage of the second connection node / SN propagates to the inverted bit line / BL.
  • a potential difference between the voltage of the bit line BL and the inverted bit line / BL is detected by a sense amplifier. Thus, data stored in the memory cell 106 is read.
  • the seventh embodiment by sharing the control line SL with the word line / WL, the number of wirings in the memory cell can be reduced, and the memory cell can be configured compactly.
  • FIG. 12A shows a circuit configuration of the memory cell 108 according to the eighth embodiment.
  • the memory cell 108 includes a power gating PMOSFET 36 and a control PMOSFET 35 instead of the NMOSFET 34 of the sixth embodiment.
  • Both the free layer 11 c of the MTJ element 11 and the free layer 21 c of the MTJ element 21 are connected to the drain of the PMOSFET 36.
  • the source of the PMOSFET 36 is connected to the control line SL, and the gate is connected to the drain of the PMOSFET 35.
  • the gate of the PMOSFET 35 is grounded, and the source is connected to the bit select line / BS.
  • 12B and 12C show waveforms of signals supplied to the memory cell 108 during the write operation and the read operation.
  • a reverse-phase bit select line / BS is used instead of the bit select line BS of the sixth embodiment.
  • a low level selection signal is output from the row decoder 200 to the word line / WL. Accordingly, the PMOSFET 15 and the PMOSFET 25 are turned on.
  • the column decoder 300 maintains the bit select line / BS at a high level. For this reason, the PMOSFET 36 whose gate potential is controlled via the PMOSFET 35 is in an OFF state. Therefore, no matter what voltage is applied to the control line SL, the memory cell 108 is not affected.
  • the column decoder 300 sets the voltages of the bit line BL and the inverted bit line / BL according to the write data. For this reason, a current flows from the bit line BL to the inverted bit line / BL through the MTJ element 11 and the MTJ element 21 or in the opposite direction. As a result, the resistance states of the MTJ elements 11 and 21 are set to correspond to the write data.
  • the bit select line / BS is set to a low level, and the PMOSFET 36 is turned on.
  • the row decoder 200 sets the voltage of the word line / WL to a low level after a predetermined time has elapsed since the bit select line / BS is set to a low level. As a result, the PMOSFET 15 and the PMOSFET 25 are turned on.
  • the row decoder 200 sets the control line SL to a low level.
  • the voltage of the first connection node SN propagates to the bit line BL, and the voltage of the second connection node / SN propagates to the inverted bit line / BL.
  • Data stored in the memory cell 108 is read by detecting the potential difference between the voltage of the bit line BL and the inverted bit line / BL with a sense amplifier.
  • the memory cell 108 is a circuit that does not include an NMOSFET. Therefore, when forming the memory cell, it is not necessary to form a Pwell for the NMOSFET on the N-type substrate, or all elements are arranged on the N-type substrate on the P-type substrate. Can be formed in a well. Therefore, the memory cell 108 can be made smaller in cell size than a circuit including both NMOSFETs and PMOSFETs.
  • FIG. 13A shows a circuit configuration of the memory cell 109 according to the ninth embodiment.
  • the memory cell 109 has the same circuit configuration as the memory cell 108 according to the eighth embodiment, but the writing method is different from that of the eighth embodiment.
  • FIG. 13B shows a signal waveform of each signal line when writing to the memory cell 109.
  • the bit select line / BS is set to a low level, and the PMOSFET 35 is turned on.
  • the word line / WL is set to the high level, and the PMOSFET 15 and the PMOSFET 25 are turned on.
  • the control line SL is set to a low level, the voltage applied to the gate of the PMOSFET 36 becomes a negative potential, and the PMOSFET 36 is turned on.
  • the first connection node SN and the second connection node / SN are set to a high level and a low level via PMOSFETs 15 and 25 connected to the bit line BL and the inverted bit line BL, respectively.
  • the control line SL in the first half cycle is at a low level, current flows from the first connection node SN to the control line SL via the MTJ element 21.
  • the MTJ element 21 is in the low resistance state R P, the amount of current exceeds the threshold value, the MTJ element 21 is changed to the high resistance state R AP.
  • the resistance state of the MTJ element 11 does not change.
  • the row decoder 200 sets the control line SL to the high level in the latter half cycle, and the current flows from the second connection node / SN to the control line SL via the MTJ element 11. If MTJ element 11 is in the low resistance state R P, the amount of current exceeds the threshold value, the MTJ element 11 is changed to the high resistance state R AP. On the other hand, since no current flows through the MTJ element 21, the resistance state of the MTJ element 21 does not change. In this way, writing to the memory cell 109 is performed.
  • FIG. 14A shows a circuit configuration of the memory cell 110 according to the tenth embodiment.
  • the memory cell 110 has a circuit configuration similar to that of the memory cell 108 according to the eighth embodiment.
  • the control line SL used in the eighth embodiment is shared with the word line / WL, and is used for power gating.
  • the source of the PMOSFET 36 is connected to the word line / WL.
  • the writing and reading operations of the memory cell 110 are basically the same as those in the eighth embodiment, description thereof is omitted here.
  • the select line PL with the word line / WL, the number of wirings in the memory cell can be reduced, and the memory cell can be configured compactly.
  • the example of the circuit based on the 4T2MTJ cell including the four transistors and the two MTJs has been described, but hereinafter, the circuit includes the six transistors and the two MTJs.
  • a circuit configuration based on the 6T2MTJ cell will be described.
  • FIG. 15A shows a circuit configuration of the memory cell 111 according to the eleventh embodiment.
  • Memory cell 111 includes a flip-flop circuit composed of two inverters including an MTJ element and a CMOS circuit for driving the MTJ element.
  • the CMOS inverter 16 constituted by the PMOSFET 16p and the NMOSFET 16n and the CMOS inverter 17 constituted by the PMOSFET 17p and the NMOSFET 17n constitute a loop circuit.
  • the output terminal of the CMOS inverter 17 is the first connection node SN, and the output terminal of the CMOS inverter 16 is the second connection node / SN.
  • the drain of the NMOSFET 13 serving as a transfer gate is connected to the first connection node SN, and the source of the NMOSFET 13 is connected to the bit line BL.
  • the drain of the NMOSFET 23 is connected to the second connection node / SN, and the source of the NMOSFET 13 is connected to the bit line / BL.
  • the gate of the NMOSFET 13 and the gate of the NMOSFET 23 are each connected to the word line WL.
  • the output terminal of the CMOS inverter 17 is connected to the pinned layer 11 a of the MTJ element 11.
  • the free layer 11c of the MTJ element 11 is connected to the control line SL.
  • the output terminal of the CMOS inverter 16 is connected to the pinned layer 11 a of the MTJ element 21.
  • the free layer 21c of the MTJ element 21 is connected to the control line SL.
  • the memory cell 111 has a PMOSFET 35 as a transistor for power gating.
  • the source of the PMOSFET 35 is connected to the power line PL, and the gate of the PMOSFET 35 is connected to the bit select line / BS.
  • the drain of the PMOSFET 35 is connected to the power supply voltage terminals of the CMOS inverter 16 and the CMOS inverter 17, respectively.
  • FIG. 15B shows signal waveforms on each signal line when writing into the memory cell 101.
  • the word line WL is set to the high level. Accordingly, the NMOSFET 13 and the NMOSFET 23 are turned on. At this time, since the bit select line / BS is maintained at a high level, the PMOSFET 35 is turned off. Therefore, no matter what signal is input from the power line PL, the memory cell 111 is not affected.
  • the voltages of the bit line BL and the inverted bit line / BL are set to voltages according to the write data.
  • the bit line BL is set to the high level and the inverted bit line / BL is set to the low level.
  • the control line SL is set to an intermediate potential (or floating state)
  • a current flows from the bit line BL to the free layer 11c from the pinned layer 11a of the MTJ element 11 via the NMOSFET 13.
  • the current that has passed through the MTJ element 11 flows from the free layer 21c of the MTJ element 21 to the pinned layer 21a via the control line SL, and flows to the bit line / BL via the NMOSFET 23.
  • the MTJ element 11 Since the pinned layer 11a of the MTJ element 11 a current flows to the free layer 11c, if MTJ element 11 is in the low resistance state R P, MTJ element 11 is changed to the high resistance state R AP. That is, the MTJ element 11 is rewritten. On the other hand, when the MTJ element 11 is in the high resistance state RAP , the resistance state of the MTJ element 11 does not change.
  • the MTJ elements 11 and 21 are arranged in series and the direction of the pinned layer 11a and the free layer 11c is changed with respect to the current path, the MTJ elements 11 and 21 can be rewritten at the same time. it can.
  • the word line WL is set to a high level, so that the NMOSFET 13 and the NMOSFET 23 are turned on.
  • First access node SN and the second connection node / SN when the MTJ element 21 MTJ element 11 is in the high resistance state R AP is the low resistance state R P, respectively, a high level, is set to the low level Yes.
  • the control line SL is floating, a current flows from the first connection node SN to the control line SL through the MTJ element 11.
  • a current flows from the pinned layer 11a toward the free layer 11c.
  • the current that has passed through the MTJ element 11 flows to the control line SL.
  • the bit select line / BS is set to the low level and the power line PL is set to the high level. Therefore, the PMOSFET 35 is turned on.
  • the PMOSFET 35 Since the PMOSFET 35 is turned on, the high level voltage of the power line PL is applied to the CMOS inverters 16 and 17. In addition, a current flows through the MTJ element 21 to the control line SL. At this time, a current flows from the pinned layer 11a toward the free layer 11c. Of the bit line BL and the inverted bit line / BL that are both precharged to a high level, a current flows from the inverted bit line / BL to the ground via the NMOSFET 16n.
  • the data stored in the memory cell 111 is read by amplifying the voltage difference with a sense amplifier and making a determination.
  • control line SL may have any potential.
  • the voltage applied to the power line PL at the time of writing may be any voltage waveform of the word line WL and the power line PL at the time of reading. Are the same. Therefore, an example in which the word line WL and the power line PL are shared will be described below.
  • FIG. 16A shows a circuit configuration of the memory cell 112 according to the twelfth embodiment.
  • FIG. 16B shows signal waveforms during the write operation.
  • FIG. 16C shows a signal waveform during a read operation.
  • the circuit configuration of the memory cell 112 according to the twelfth embodiment is almost the same as the circuit configuration of the memory cell according to the eleventh embodiment, but in this embodiment, the power line PL used in the eleventh embodiment is shared with the word line WL. A current is supplied from the word line WL to the source of the PMOSFET 31.
  • the writing operation and the reading operation of the twelfth embodiment are basically the same as those of the eleventh embodiment, the description thereof is omitted here.
  • the twelfth embodiment by sharing the power line PL and the word line WL, the number of wirings in the memory cell can be reduced, and the memory cell can be configured compactly.
  • Embodiment 13 In the above-described Embodiments 11 and 12, at the time of writing, current is supplied to the closed-loop current path including the MTJ elements 11 and 21, and writing is simultaneously performed on the MTJ elements 11 and 21.
  • the writing method is not limited to this, and the following method may be used.
  • FIG. 17A shows a circuit configuration of the memory cell 113 according to the thirteenth embodiment.
  • the memory cell 113 has the same circuit configuration as the memory 111 according to the eleventh embodiment.
  • FIG. 17B shows a signal waveform of each signal line when writing to the memory cell 113. Since the bit select line / BS is set to the high level, the PMOSFET 35 is turned off. Since the word line WL is set to the high level, the NMOSFET 13 and the NMOSFET 23 are turned on.
  • the first connection node SN and the second connection node / SN are set to a high level or a low level via the NMOSFETs 13 and 23 connected to the bit line BL and the bit line / BL, respectively.
  • the control line SL of the first half cycle is at a high level, current flows from the control line SL to the second connection node / SN via the MTJ element 21.
  • the MTJ element 21 is in the high resistance state R AP, the amount of current exceeds the threshold value, the MTJ element 21 is changed to the low resistance state R P.
  • the resistance state of the MTJ element 11 does not change.
  • the control line SL is set to a low level, and current flows from the first connection node SN to the control line SL via the MTJ element 11. If MTJ element 11 is in the low resistance state R P, current exceeds the threshold value, the MTJ element 11 is changed to the high resistance state R AP. On the other hand, since no current flows through the MTJ element 21, the resistance state of the MTJ element 21 does not change. Thus, writing is performed on the memory cell 113.
  • FIG. 18A shows a circuit configuration of the memory cell 114 according to the fourteenth embodiment.
  • the memory cell 114 has the same circuit configuration as the memory 112 according to the twelfth embodiment.
  • the control line SL is set to the high level in the first half of the cycle, and the control line SL is set to the low level in the second half of the cycle. Since the operation of the memory cell 114 at the time of writing is the same as that of the thirteenth embodiment, the description is omitted here. Also, the operation at the time of reading is basically the same as that of the twelfth embodiment, and the description is omitted here.
  • FIG. 19A shows a circuit configuration of the memory cell 115 according to the fifteenth embodiment.
  • the memory cell 115 has substantially the same circuit configuration as the memory cell 111 according to the eleventh embodiment, but includes an NMOSFET 34 instead of the power gating PMOSFET 35.
  • the output terminal (second connection node / SN) of the CMOS inverter 16 is connected to the free layer 21 c of the MTJ element 21.
  • the pinned layer 21a of the MTJ element 21 is connected to the power line PL.
  • the output terminal (first connection node SN) of the CMOS inverter 17 is connected to the free layer 11 c of the MTJ element 11.
  • the pinned layer 11a of the MTJ element 11 is connected to the power line PL. That is, the MTJ elements 11 and 21 are arranged in series between the first connection node SN and the second connection node.
  • the source of the NMOSFET 34 for power gating is connected to the control line SL, and the gate is connected to the bit select line BS.
  • the drain of the NMOSFET 34 is connected to the ground terminals of the CMOS inverter 16 and the CMOS inverter 17, respectively.
  • FIG. 19B shows a signal waveform supplied from each signal line when writing to the memory cell 115.
  • bit line BL and the inverted bit line / BL are set to a high level or a low level, and the power line PL is set to an intermediate potential (or a floating state).
  • bit line BL is at a high level.
  • a current flows from the free layer 11c of the MTJ element 11 to the pinned layer 11a through the NMOSFET 13 from the bit line BL.
  • the current that has passed through the MTJ element 11 flows from the pinned layer 21a of the MTJ element 21 to the free layer 21c via the power line PL, and flows to the bit line / BL via the NMOSFET 23.
  • a current flows from the free layer 11c of the MTJ element 11 to the pin layers 11a, when the MTJ element 11 is in the high resistance state R AP, MTJ element 11 is changed to the low resistance state R P.
  • the MTJ element 21, for the pinned layer 11a a current flows to the free layer 11c, if the MTJ element 21 is in the low resistance state R P, the MTJ element 21 is changed to the high resistance state R AP.
  • the MTJ elements 11 and 21 are arranged in series and the direction of the pinned layer 11a and the free layer 11c is changed with respect to the current path, the MTJ elements 11 and 21 can be rewritten at the same time.
  • FIG. 19C shows a signal waveform of each signal line when reading data from the memory cell 115.
  • the NMOSFET 13 and the NMOSFET 23 are turned on. Accordingly, the first connection node SN and the second connection node / SN are set to one of a relatively high level and low level, respectively, according to the resistance value of the MTJ elements 11 and 21.
  • the bit select line BS is set to the high level and the control line SL is set to the low level. Therefore, the NMOSFET 34 is turned on. Accordingly, the CMOS inverters 16 and 17 are turned on to amplify the potential difference between the first connection node SN and the second connection node / SN.
  • the amplified potential difference is transmitted to the bit line BL and the inverted bit line / BL, and the data stored in the memory cell 115 is read by amplifying it with the sense amplifier.
  • the above is the operation of the memory cell 115 according to the fifteenth embodiment.
  • FIG. 20A shows a circuit configuration of the memory cell 116 according to the sixteenth embodiment.
  • the circuit configuration of the memory cell 116 is the same as the circuit configuration of the memory cell 115 according to the fifteenth embodiment.
  • the potential of the power line PL is set to the low level in the first half cycle and to the high level in the second half cycle, so that the two MTJ elements 11, 21 The resistance states are switched separately.
  • the reading method is the same as that in the fifteenth embodiment.
  • the number of elements for performing power gating is one or two MOSFETs, and the size is small as compared with the case where an AND gate is used.
  • the present invention is not limited to the above embodiment.
  • the structure of the memory element can be changed as appropriate.
  • power gating is performed in units of one memory cell, but power gating may be performed in units of a relatively small number, for example, four or eight memory cells.
  • the bit select line BS or / BS is arranged in units of 4 or 8 memory cells, one end of the power gating MOSFET is connected to the power line PL (or control line SL), and the other end is connected. Connect to 4 or 8 memory cells.
  • the circuit using the MOSFET has been described.
  • a bipolar transistor may be used instead of the MOSFET.
  • an MTJ element is used as a nonvolatile memory element.
  • a phase change memory (PCRAM) element is used instead of an MTJ element.
  • PCRAM phase change memory
  • Other non-volatile memory elements such as a memory (ReRAM: ResistanceandRandom Access Memory) element may be used.
  • FIG. 21 shows a wake-up time when power gating is performed by two MOSFETs (the time from when the power line PL is started up until a potential difference of 100 mV is generated between the bit line BL and the inverted bit line / BL). ) Shows the simulation result of the grain size dependence. As shown in FIG. 21, by reducing the grain size from 128 to 4, the wake-up time can be reduced by about 0.5 nanoseconds from 2.0 nanoseconds to 1.5 to 1.6 nanoseconds. Thus, the effect of shortening the access time can be expected by reducing the grain size. Note that the PL driver used in this simulation uses two MOSFETs (NMOSFETs 37 and 38) as shown in FIG. In FIG.
  • Non-Patent Document 2 discloses more detailed information. T. Ohsawa, S. Ikeda, T. Hanyu, H. Ohno, and T. Endoh, “A 1-Mb STT-MRAM with Zero-Array Standby Power and 1.5-ns Quick Wake-Up by 8-b Fine-Grained Power Gating, ”2013 5th IEEE International Memory Workshop (IMW), Monterey, pp. 80-83, May 2013.
  • the present invention is applicable to a memory cell using a magnetic tunnel junction element.

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Abstract

　メモリセル（１０１）は、ワードライン（ＷＬ）とビットライン（ＢＬ）と電力供給ライン（ＰＬ）とに接続され、磁気トンネル接合素子（１１，２１）の抵抗値の変化によりデータを記憶するフリップフロップと、電力供給ラインに電流路の一端であるドレインが接続され、電流路の他端がフリップフロップに接続され、制御端子に印加される制御信号により、オン・オフが制御されるパワーゲーティング用電解効果トランジスタ（３１）とを備える。

Description

メモリセル及び記憶装置
　この発明は、メモリセル及び記憶装置に関する。
　抵抗変化型の記憶素子である磁気トンネル接合素子（Magnetic Tunneling Junction：ＭＴＪ）を使用したメモリであるＳＴＴ－ＭＲＡＭ（Spin Transfer Torque-Magnetoresistive Random Access Memory）が注目されている。ＳＴＴ－ＭＲＡＭは、ＤＲＡＭ（Dynamic Random Access Memory）に近い高速性と書き換え耐性が得られる不揮発性メモリであり、例えば、差動対型に構成して、ＳＲＡＭ（Static Random Access Memory）の代わりに、キャッシュに導入することが検討されている。
　しかし、ＳＴＴ－ＭＲＡＭでは、磁気トンネル接合素子の駆動用のＭＯＳＦＥＴ（Metal Oxide Semiconductor field-effect transistor）のサブスレッショルド電流（弱反転電流）、磁気トンネル接合素子を流れる電流等のリーク電流が発生する。
　リーク電流に対する対策として、回路が動作していない期間はその回路への電源の供給を遮断する（パワーゲーティング）対策がある。
　パワーゲーティングの例として、非特許文献１には、ワード線に沿った３２個の差動対型ＳＴＴ－ＭＲＡＭセル毎に１個のＰＬドライバを設け、ＰＬドライバによってＭＴＪセルへの電源供給を制御することが記載されている。つまり、３２個のセルを制御対象となるグループ（グレイン）としている。
Ｔ．Ｏｈｓａｗａ　ｅｔ　ａｌ．，"Ａ　１　Ｍｂ　Ｎｏｎｖｏｌａｔｉｌｅ　Ｅｍｂｅｄｄｅｄ　Ｍｅｍｏｒｙ　Ｕｓｉｎｇ　４Ｔ２ＭＴＪ　Ｃｅｌｌ　Ｗｉｔｈ　３２　ｂ　Ｆｉｎｅ－Ｇｒａｉｎｅｄ　Ｐｏｗｅｒ　Ｇａｔｉｎｇ　Ｓｃｈｅｍｅ"，ＩＥＥＥ　Ｊｏｒｎａｌ　ｏｆ　Ｓｏｌｉｄ－Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．４８，Ｎｏ．６，ｐ．１５１１，２０１３
　しかしながら、アクセスタイム、サイクルタイム、動作電流の効率の観点からは、グレインの大きさをできるだけ小さくして、つまり、１つのグレインに含まれるメモリセル数をできるだけ少なくして、パワーゲーティングを行う方が望ましい。
　しかし、例えば、１グレインに１つのメモリセルとすると、メモリセル毎にパワーセーブ用のアンドゲートが必要となる。しかしながら、非特許文献１に記載されたアンドゲートを用いたパワーゲーティングでは、アンドゲートが通常６個のトランジスタを使用するため、構成が複雑になると共にパワーゲーティングのための占有面積が大きくなってしまい、高集積化の妨げになるという問題がある。
　本発明は、上記実情に鑑みてなされたものであり、小ビット単位のパワーゲーティングを簡単な構成で行うことを目的とする。
　上記目的を達成するために、本発明の第１の観点に係るメモリセルは、
　ワードラインとビットラインと電力供給ラインとに接続され、
　磁気トンネル接合素子の抵抗値の変化によりデータを記憶するフリップフロップと、
　前記電力供給ラインに電流路の一端が接続され、電流路の他端が前記フリップフロップに接続され、制御端子に印加される制御信号により、オン・オフが制御されるパワーゲーティング用電界効果トランジスタと、を備える。
　例えば、前記フリップフロップは、磁気トンネル接合素子と電界効果トランジスタとから構成された２個のインバータをクロスカップルして構成されており、前記２個のインバータを構成する２個の磁気トンネル接合素子が接続されている共通のノードに、前記パワーゲーティング用電界効果トランジスタの電流路の他端が接続されている。
　例えば、前記２個のインバータのそれぞれの出力端はトランスファゲートを構成する電界効果トランジスタを介してビットラインに接続され、前記トランスファゲートの制御端は前記ワードラインに接続されている。
　前記ワードラインと前記電力供給ラインとは共用されてよい。この場合、前記パワーゲーティング用電界効果トランジスタの電流路の一端は前記ワードラインに接続されている。
　さらに、例えば、前記パワーゲーティング用電界効果トランジスタのオン・オフを制御するための制御ラインを備える。
　例えば、前記パワーゲーティング用電界効果トランジスタのゲートには、同一導電型の制御用電界効果トランジスタが接続され、該制御用電界効果トランジスタのゲートには、所定電圧が印加されている。
　上記目的を達成するために、本発明の第２の観点に係るメモリセルは、
　ワードラインとビットラインと電力供給ラインとに接続され、
　不揮発性メモリ素子の抵抗値の変化によりデータを記憶するフリップフロップと、
　前記電力供給ラインに電流路の一端が接続され、電流路の他端が前記フリップフロップに接続され、制御端子に印加される制御信号により、オン・オフが制御されるパワーゲーティング用電界効果トランジスタと、を備える。
　上記目的を達成するために、本発明の第３の観点に係る記憶装置は、
　マトリクス状に配列された前記メモリセルを備え、
　前記ワードラインは、同一行の複数のメモリセルに接続されており、
　前記ビットラインは、同一列の複数のメモリセルに接続されており、
　前記電力供給ラインは、同一行の複数のメモリセルに接続されており、
　前記パワーゲーティング用電界効果トランジスタの電流路の一端は、前記電力供給ラインに接続され、前記パワーゲーティング用電界効果トランジスタの電流路の他端は、１又は複数のメモリセルのフリップフロップに接続され、
　前記パワーゲーティング用電界効果トランジスタをオン・オフする手段を備える。
　例えば、前記電力供給ラインは前記ワードラインであってよい。
　本発明によれば、占有面積の小さい素子を用いて、小ビット単位でのパワーゲーティングを行うことができる。
実施形態１に係るメモリセルの回路構成を示す図である。 メモリセルの配置例を示す図である。 ＭＴＪ素子の構成を示す図である。 ＭＴＪ素子の構成を示す図である。 ＭＴＪ素子の電流－抵抗特性を示す図である。 書き込み動作時の信号波形を示す図である。 読み出し動作時の信号波形を示す図である。 実施形態２に係るメモリセルの回路構成を示す図である。 書き込み動作時の各部の信号波形を示す図である。 読み出し動作時の各部の信号波形を示す図である。 実施形態３に係るメモリセルの回路構成を示す図である。 書き込み動作時の各部の信号波形を示す図である。 読み出し動作時の各部の信号波形を示す図である。 実施形態４に係るメモリセルの回路構成を示す図である。 書き込み動作時の各部の信号波形を示す図である。 読み出し動作時の各部の信号波形を示す図である。 実施形態５に係るメモリセルの回路構成を示す図である。 書き込み動作時の各部の信号波形を示す図である。 読み出し動作時の各部の信号波形を示す図である。 実施形態６に係るメモリセルの回路構成を示す図である。 書き込み動作時の各部の信号波形を示す図である。 読み出し動作時の各部の信号波形を示す図である。 実施形態７に係るメモリセルの回路構成を示す図である。 書き込み動作時の各部の信号波形を示す図である。 読み出し動作時の各部の信号波形を示す図である。 実施形態８に係るメモリセルの回路構成を示す図である。 書き込み動作時の各部の信号波形を示す図である。 読み出し動作時の各部の信号波形を示す図である。 実施形態９に係るメモリセルの回路構成を示す図である。 書き込み動作時の各部の信号波形を示す図である。 読み出し動作時の各部の信号波形を示す図である。 実施形態１０に係るメモリセルの回路構成を示す図である。 書き込み動作時の各部の信号波形を示す図である。 読み出し動作時の各部の信号波形を示す図である。 実施形態１１に係るメモリセルの回路構成を示す図である。 書き込み動作時の各部の信号波形を示す図である。 読み出し動作時の各部の信号波形を示す図である。 実施形態１２に係るメモリセルの回路構成を示す図である。 書き込み動作時の各部の信号波形を示す図である。 読み出し動作時の各部の信号波形を示す図である。 実施形態１３に係るメモリセルの回路構成を示す図である。 書き込み動作時の各部の信号波形を示す図である。 読み出し動作時の各部の信号波形を示す図である。 実施形態１４に係るメモリセルの回路構成を示す図である。 書き込み動作時の各部の信号波形を示す図である。 読み出し動作時の各部の信号波形を示す図である。 実施形態１５に係るメモリセルの回路構成を示す図である。 書き込み動作時の各部の信号波形を示す図である。 読み出し動作時の各部の信号波形を示す図である。 実施形態１６に係るメモリセルの回路構成を示す図である。 書き込み動作時の各部の信号波形を示す図である。 読み出し動作時の各部の信号波形を示す図である。 ｗａｋｅ－ｕｐ時間のグレインサイズ依存性をシミュレーションした結果を示す図である。 シミュレーションに用いたＰＬドライバを示す図である。
　以下、図面を参照しながら本発明の実施形態を説明する。
（実施形態１）
　図１に実施形態１に係るメモリセル１０１の回路構成を示す。メモリセル１０１は、ＭＴＪ素子とＭＴＪ素子の駆動用のＭＯＳＦＥＴを含むインバータ１０、２０から構成されたフリップフロップ回路を有する。インバータ１０は、ＭＴＪ素子１１と電流路が直列に接続された駆動用ＭＯＳＦＥＴ１２とから構成される。インバータ２０は、ＭＴＪ素子２１と電流路が直列に接続された駆動用ＭＯＳＦＥＴ２２とから構成される。Ｎ型のＭＯＳＦＥＴ（以下、ＮＭＯＳＦＥＴと呼ぶ）１２，２２は、差動対を構成する。
　ＭＴＪ素子１１のフリー層１１ｃは、ＮＭＯＳＦＥＴ１２のドレインに接続されている。ＭＴＪ素子２１のフリー層２１ｃは、ＮＭＯＳＦＥＴ２２のドレインに接続されている。ＮＭＯＳＦＥＴ１２、２２のソースは共通に接続されて接地されている。
　ＮＭＯＳＦＥＴ１２のドレインは、ＮＭＯＳＦＥＴ２２のゲートに接続され、ＮＭＯＳＦＥＴ２２のドレインは、ＮＭＯＳＦＥＴ１２のゲートに接続されている。ＭＴＪ素子１１とＭＴＪ素子２１とＮＭＯＳＦＥＴ１２とＮＭＯＳＦＥＴ２２とは、差動回路を構成する。
　ＭＴＪ素子１１とＮＭＯＳＦＥＴ１２の接続ノードＳＮは、トランスファゲートであるＮＭＯＳＦＥＴ１３の電流路を介して、ビットラインＢＬに接続されている。ＭＴＪ素子２１とＮＭＯＳＦＥＴ２２の接続ノード／ＳＮは、トランスファゲートであるＮＭＯＳＦＥＴ２３の電流路を介して、反転ビットライン／ＢＬに接続されている。ＮＭＯＳＦＥＴ１３のゲートとＮＭＯＳＦＥＴ２３のゲートは、それぞれワードラインＷＬに接続されている。
　メモリセル１０１はパワーゲーティング用のトランジスタとして、Ｐ型のＭＯＳＦＥＴ（以下、ＰＭＯＳＦＥＴと呼ぶ）３１を有する。ＰＭＯＳＦＥＴ３１のソースはパワーラインＰＬに、ＰＭＯＳＦＥＴ３１のゲートはビットセレクトライン／ＢＳに、ＰＭＯＳＦＥＴ３１のドレインはＭＴＪ素子１１のピン層１１ａとＭＴＪ素子２１のピン層２１ａに接続されている。
　パワーラインＰＬから制御信号（電圧信号）が入力されている状態で、ビットセレクトライン／ＢＳからローレベルの選択制御信号（電圧信号）が入力されると、ＰＭＯＳＦＥＴ３１がオン状態になり、パワーラインＰＬからＭＴＪ素子１１、２１に電圧が印加される。
　上記構成のメモリセル１０１は、図２に示すように、配置される。なお、図２は、メモリセルが２行４列に配列された例を示す。個々のメモリセル１０１には、それぞれ１本のパワーラインＰＬと１本のビットセレクトライン／ＢＳが割当てられている。ローデコーダ２００は、ワードラインＷＬを選択駆動すると共に、パワーラインＰＬを介して接続されているメモリセル１０１に動作電力を供給する。カラムデコーダ３００は、書き込み時には、ビットラインＢＬと反転ビットライン／ＢＬに相補的な電圧を印加することにより、データをメモリセル１０１に書き込む。カラムデコーダ３００は、読み出し時には、ビットラインＢＬと反転ビットライン／ＢＬの電圧関係をセンスアンプで判別することにより、データをメモリセル１０１から読み出す。また、カラムデコーダ３００は、ビットセレクトライン／ＢＳを介して、メモリセル１０１に電力を供給するためのパワーゲーティング用トランジスタに制御信号を出力する。
　図１に示すＭＴＪ素子１１、２１は互いに同一の構成を有する。そこで、以下、ＭＴＪ素子１１を例に、その構成を説明する。図３Ａ、図３Ｂに示すように、ＭＴＪ素子１１は、ピン層１１ａ、絶縁層１１ｂ、フリー層１１ｃの３層から構成されている。絶縁層１１ｂは、ＭｇＯやＡｌ２Ｏ３の薄膜から形成され、ピン層１１ａ、フリー層１１ｃは、鉄（Ｆｅ）やコバルト（Ｃｏ）等の強磁性体、またはこれらの合金からなる単層や複数の層で形成される。さらに、ピン層１１ａには電極１１ｄ、フリー層１１ｃには電極１１ｅが形成されている。
　フリー層１１ｃは二点破線矢印で示す磁化の向きが固定されておらず、電流が供給されると、その磁化の向きは変化する。また、ピン層１１ａは磁化の向きが固定されている。図３Ａの左の図は、ピン層１１ａとフリー層１１ｃの磁化の向きが揃っている状態（平行状態）を示し、図３Ｂの左の図は、ピン層１１ａとフリー層１１ｃの磁化の向きが逆である状態（反平行状態）を示す。
　抵抗変化型の記憶素子であるＭＴＪ素子１１は、平行状態と反平行状態とで、その抵抗値が異なるという性質を有する。図４にＭＴＪ素子１１の電流－抵抗特性を示す。ここで、縦軸は抵抗を示し、横軸はＭＴＪ素子５０に供給される電流を示す。ＭＴＪ素子１１の抵抗値は、ピン層１１ａとフリー層１１ｃの磁化方向の相対的な向きによって変化する。この抵抗変化は、トンネル磁気抵抗効果と呼ばれている。ピン層１１ａとフリー層１１ｃの磁化の向きが互いに平行の場合、ＭＴＪ素子１１の磁気抵抗が小さくなる。この状態は低抵抗状態ＲＰと呼ばれている。一方、磁化の向きが互いに逆の場合、磁気抵抗は大きくなる。この状態は高抵抗状態ＲＡＰと呼ばれている。
　図３Ｂに示すように、反平行状態のとき、フリー層１１ｃからピン層１１ａへ向かう方向へ電流（順方向電流Ｉｃ０）が供給されると、ピン層１１ａからフリー層１１ｃに注入される、ピン層１１ａの磁化に平行なスピンの電子により、フリー層１１ｃの磁化が反転し、ＭＴＪ素子１１は平行状態（低抵抗状態ＲＰ）となる。一方、図３Ａに示すように、平行状態のとき、ピン層１１ａからフリー層１１ｃへ向かう電流（逆方向電流Ｉｃ１）が供給されると、スピンの電子がフリー層１１ｃからピン層１１ａに注入されるが、フリー層１１ｃの磁化に反平行なスピンの電子は、絶縁層１１ｂで反射される。これにより、フリー層１１ｃの磁化が反転し、ＭＴＪ素子１１は反平行状態（高抵抗状態ＲＡＰ）となる。
　反平行状態のときに逆方向電流Ｉｃ１が供給された場合、その状態は変化せずに維持され、平行状態のときに順方向電流Ｉｃ０が供給された場合もその状態は維持される。
　平行状態と反平行状態とをそれぞれ、例えば”０”、”１”と対応付け、ＭＴＪ素子１１、２１のそれぞれについて、平行状態（”０”）と反平行状態（”１”）とを制御することで、ＭＴＪ素子１１、２１を使用して、１ビットの情報を記憶することができる。
　次に、メモリセル１０１の動作を、図５Ａ、図５Ｂを参照して説明する。図５Ａに、メモリセル１０１へ書き込みを行う際の各信号線から供給される信号波形を示す。なお、図５Ｂには、メモリセル１０１からデータを読み出す際の各信号線から供給される信号波形ならびに読み出し波形を示す。以下に示す波形についても同様であるものとする。
　なお、以下の例では、アクセス対象のメモリセル１０１が図２におけるメモリセル（１，１）であると仮定して説明する。書き込み動作時、ローデコーダ２００は、ローアドレスデータをデコードして、アクセス対象のメモリセル１０１が接続されているワードラインＷＬ１をハイレベル（アクティブレベル）とする。これにより、ＮＭＯＳＦＥＴ１３、ＮＭＯＳＦＥＴ２３はオン状態になる。
　一方、カラムデコーダ３００は、ビットセレクトライン／ＢＳ１をハイレベルに設定する。これにより、ＰＭＯＳＦＥＴ３１はオフとなる。従って、パワーラインＰＬ１にはどのような電圧が印加されても、メモリセル１０１へは影響しない。従って、ローデコーダ２００は、パワーラインＰＬ１に任意の電圧を印加する（省エネルギーの観点から、グランドレベルが望ましい）。
　また、カラムデコーダ３００の書き込み回路は、書き込み対象のメモリセル（１，１）に接続されているビットラインＢＬ１と反転ビットライン／ＢＬ１に、書き込み対象のデータが「１」であるか「０」であるかに応じて、ハイレベルとローレベル、又は、ローレベルとハイレベルの電圧を印加する。
　ここでは、ビットラインＢＬ１にハイレベル、反転ビットライン／ＢＬ１にローレベルが印加されたと仮定する。すると、電流が、ビットラインＢＬ１から、ＮＭＯＳＦＥＴ１３とノードＳＮとを介してＭＴＪ素子１１のフリー層１１ｃからピン層１１ａへ流れる。ＭＴＪ素子１１を通過した電流は、ＭＴＪ素子２１のピン層２１ａからフリー層２１ｃへ流れ、ノード／ＳＮとＮＭＯＳＦＥＴ２３とを介して反転ビットライン／ＢＬ１に流れる。
　このように、ＭＴＪ素子１１のフリー層１１ｃからピン層１１ａへ電流が流れるため、ＭＴＪ素子１１が高抵抗状態ＲＡＰである場合、ＭＴＪ素子１１は低抵抗状態ＲＰへ遷移する。つまり、ＭＴＪ素子１１が書き換えられる。一方、ＭＴＪ素子１１が低抵抗状態ＲＰである場合、ＭＴＪ素子１１の抵抗状態は変わらない。
　また、ＭＴＪ素子２１については、ピン層１１ａからフリー層１１ｃへ電流が流れるため、ＭＴＪ素子２１が低抵抗状態ＲＰである場合、ＭＴＪ素子２１は高抵抗状態ＲＡＰへ遷移する、つまり、ＭＴＪ素子２１が書き換えられる。一方、ＭＴＪ素子２１が低抵抗状態ＲＰである場合、ＭＴＪ素子２１の抵抗状態は変わらない。
　このように、ＭＴＪ素子１１、２１が直列に、さらに、電流に対して、ＭＴＪ素子１１、２１のピン層の向きが異なるように配置されているため、ＭＴＪ素子１１、２１が同時に書き換えられる。
　読み出し動作時、ローデコーダ２００は、ローアドレスデータをデコードして、アクセス対象のメモリセル１０１が接続されているワードラインＷＬ１とパワーラインＰＬ１をハイレベル（アクティブレベル）とする。これにより、ＮＭＯＳＦＥＴ１３、ＮＭＯＳＦＥＴ２３はオン状態になる。一方、カラムデコーダ３００は、カラムアドレスをデコードして、ビットセレクトライン／ＢＳ１をローレベルに設定する。これにより、ＰＭＯＳＦＥＴ３１がオンする。
　ＰＭＯＳＦＥＴ３１がオンするため、パワーラインＰＬ１から電流が、ＭＴＪ素子１１、２１を介して流れ、フリップフロップへの電力供給が行われる。
　ＭＴＪ素子１１が高抵抗状態ＲＡＰであり、ＭＴＪ素子２１が低抵抗状態ＲＰである場合、ＭＴＪ素子１１、２１を流れる電流により、第２の接続ノード／ＳＮの電位が相対的に高くなり、接続ノードＳＮの電位が相対的に低くなる。インバータ１０と２０は、これを増幅すると共に固定する。
　このため、プリチャージされているビットラインＢＬ１の電位が低下し、反転ビットライン／ＢＬ１の電位はハイレベルを維持する。カラムデコーダ３００内の読み出し回路は、ビットラインＢＬ１と反転ビットライン／ＢＬ１の電圧関係をセンスアンプにより判別することにより、メモリセル（１，１）に記憶されているデータを読み出す。このように、ビットセレクトライン／ＢＳとパワーラインＰＬによって、個々のメモリセルを選択して、１ビット単位のパワーゲーティングを行うことが可能である。このようにして、本実施の形態によれば、パワーコントロール用の１個のＰＭＯＳＦＥＴ３１で、メモリセル１０１への電力の供給を制御しつつ、メモリセル１０１へのデータの書き込み及びメモリセル１０１からのデータの読み出しを行うことができる。
（実施形態２）
　実施形態１においては、図５Ａ、図５Ｂに示すように、書き込み時のパワーラインＰＬの電圧はどのようなものであってもよく、読み出し時のワードラインＷＬとパワーラインＰＬの電圧波形は同一である。よって、以下に、ワードラインＷＬとパワーラインＰＬを共通化した実施形態２を説明する。
　図６Ａに、実施形態２に係るメモリセル１０２の回路構成を示す。メモリセル１０２の回路構成は、実施形態１に係るメモリセルの回路構成とほぼ同一であるが、実施形態１で使用したパワーラインＰＬをワードラインＷＬと共通化しており、ワードラインＷＬからパワーゲーティング用のトランジスタであるＰＭＯＳＦＥＴ３１のソースに電流が供給される。メモリセル１０２の書き込み、読み出しの動作は、図６Ｂ、図６Ｂに示すように、基本的には実施形態１と同様である。即ち、書き込み動作時、ローデコーダ２００は、ローアドレスデータをデコードして、アクセス対象のメモリセル１０１が接続されているワードラインＷＬ１をハイレベル（アクティブレベル）とする。これにより、ＮＭＯＳＦＥＴ１３、ＮＭＯＳＦＥＴ２３はオン状態になる。一方、カラムデコーダ３００は、ビットセレクトライン／ＢＳ１をハイレベルに維持する。これにより、ＰＭＯＳＦＥＴ３１はオフとなる。また、カラムデコーダ３００の書き込み回路は、ビットラインＢＬ１と／ＢＬ１に、書き込み対象のデータに応じた電圧を印加する。これにより、直列接続されたＭＴＪ素子１１とＭＴＪ素子２１に電流が流れ、書き込みデータに対応した抵抗状態に設定する。
　読み出し動作時、ローデコーダ２００は、ローアドレスデータをデコードして、アクセス対象のメモリセル１０１が接続されているワードラインＷＬ１をハイレベル（アクティブレベル）とする。これにより、ＮＭＯＳＦＥＴ１３、ＮＭＯＳＦＥＴ２３はオン状態になる。一方、カラムデコーダ３００は、カラムアドレスをデコードして、ビットセレクトライン／ＢＳ１をローレベルに設定する。これにより、ＰＭＯＳＦＥＴ３１がオンする。
　ＰＭＯＳＦＥＴ３１がオンするため、パワーラインＰＬ１から電流が、ＭＴＪ素子１１、２１を介して流れる。これにより、接続ノードＳＮと／ＳＮに、記憶データに対応する電圧が現れ、それが、ビットラインＢＬ１と反転ビットライン／ＢＬ１に伝達される。この電圧関係をセンスアンプにより判別することにより、メモリセル（１，１）に記憶されているデータが読み出される。
　以上説明したように、実施形態２においては、パワーラインＰＬとワードラインＷＬを共通化することで、メモリセル内の配線数を減らすことができ、メモリセルをコンパクトに構成することが可能である。
（実施形態３）
　次に実施形態３に係るメモリセル１０３について説明する。実施形態３においては、パワーゲーティング用のトランジスタとして、２個のＮＭＯＳＦＥＴを使用する。図７Ａに実施形態３に係るメモリセル１０３の回路構成を示す。メモリセル１０３の回路構成は、実施形態１のメモリセル１０１とほぼ同様であるが、メモリセル１０３は、実施形態１のＰＭＯＳＦＥＴ３１の代わりに、パワーゲーティング用のＮＭＯＳＦＥＴ３３、ＮＭＯＳＦＥＴ３３を制御するトランジスタであるＮＭＯＳＦＥＴ３２を有する。
　以下、実施形態１と異なる点を中心に説明する。ＭＴＪ素子１１のピン層１１ａとＭＴＪ素子２１のピン層２１ａは共に、ＮＭＯＳＦＥＴ３３のドレインに接続されている。ＮＭＯＳＦＥＴ３３のソースはパワーラインＰＬに接続されており、ゲートはＮＭＯＳＦＥＴ３２のドレインに接続されている。
　ＮＭＯＳＦＥＴ３２のゲートには、ＮＭＯＳＦＥＴ３２を動作させるための電源Ｖｄｄが常時供給される。ＮＭＯＳＦＥＴ３２のソースは、ビットセレクトラインＢＳに接続される。このような構成では、ＮＭＯＳＦＥＴ３３がオン状態である場合に、ＭＴＪ素子１１、２１にパワーラインＰＬからの電源が供給される。
　図７Ｂに、メモリセル１０３へ書き込みを行う際の各信号線上の信号の波形を示す。書き込みの際に、ビットセレクトラインＢＳから供給される制御信号（電圧信号）が実施形態１とは逆相であり、ローレベルである。
　書き込み動作時、ビットセレクトラインＢＳはローレベルに設定されているので、ＮＭＯＳＦＥＴ３３はオフとなる。従って、パワーラインＰＬにどのような電圧が印加されても、メモリセル１０３へは影響しない。一方、ワードラインＷＬの電圧がハイレベルになることにより、トランスファゲートであるＮＭＯＳＦＥＴ１３とＮＭＯＳＦＥＴ２３が開く。このため、ビットラインＢＬと反転ビットライン／ＢＬとの間に電流が流れ、ＭＴＪ素子１１，２１に書き込みが行われる。
　図７Ｃに、メモリセル１０３の読み出しを行う際の各信号線上の信号の波形を示す。メモリセル１０３への動作電力の供給は、パワーラインＰＬから、ビットセレクトラインＢＳがハイレベルになったときにオン状態になるＮＭＯＳＦＥＴ３２と、ＮＭＯＳＦＥＴ３２がオン状態になったときに連動するＮＭＯＳＦＥＴ３３を介して行われる。このため、パワーラインＰＬをハイレベルに設定する前に、あらかじめビットセレクトラインＢＳをハイレベルにしておく必要がある。
　ビットセレクトラインＢＳとワードラインＷＬの電圧が共にハイレベルとなることにより、ＮＭＯＳＦＥＴ３３がオンし、パワーラインＰＬからＭＴＪ素子１１，２１に電流が流れる。接続ノードＳＮと／ＳＮの電圧がビットラインＢＬと反転ビットライン／ＢＬに伝達され、データが読み出される。
　メモリセル１０３は、ＰＭＯＳＦＥＴを含まない回路であり、このためメモリセルを形成する際に基板上にＰＭＯＳＦＥＴのためのＮｗｅｌｌを形成する必要がなく、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴのいずれをも含む回路に比べてセルサイズを小さくすることが可能である。
（実施形態４）
　上述の実施形態１から実施形態３においては、書き込み時に、ＭＴＪ素子１１、２１を含む閉ループの電流路に電流を供給して、ＭＴＪ素子１１、２１に対して同時に書き込みを行った。しかし、書き込みの方法はこれに限られず、例えば、以下のような方法であってもよい。
　図８Ａに実施形態４に係るメモリセル１０４の回路構成を示す。メモリセル１０４は、実施形態３に係るメモリセル１０３と同一の回路構成を有する。図８Ｂに、メモリセル１０２へ書き込みを行う際の各信号線上の信号の波形を示す。
　ＮＭＯＳＦＥＴ３２のゲートには電源Ｖｄｄが印加されている。ビットセレクトラインＢＳがハイレベルに設定され、ＮＭＯＳＦＥＴ３３のゲート電位がＶｄｄ－Ｖｔｈまで上昇する。ここで、ＶｔｈはＮＭＯＳＦＥＴ３２の閾値電圧である。ビットセレクトラインＢＳがハイレベルになってから所定時間経過後、ワードラインＷＬがハイレベルに設定され、ＮＭＯＳＦＥＴ１３、ＮＭＯＳＦＥＴ２３がオン状態になる。ワードラインＷＬと共にパワーラインＰＬもハイレベルに設定され、ＮＭＯＳＦＥＴ３３のゲートの電圧が電源Ｖｄｄの電圧を超え、ＮＭＯＳＦＥＴ３３がオン状態になる。
　第１の接続ノードＳＮと第２の接続ノード／ＳＮは、ビットラインＢＬと反転ビットライン／ＢＬに接続されるＮＭＯＳＦＥＴ１３、２３を介して、それぞれ、ハイレベル、ローレベルに設定される。従って、前半の半周期のパワーラインＰＬがハイレベルであるとき、電流はパワーラインＰＬから、ＭＴＪ素子２１を介して第１のノードＳＮへ流れる。ＭＴＪ素子２１が低抵抗状態ＲＰである場合、電流量がしきい値を超え、ＭＴＪ素子２１は高抵抗状態ＲＡＰへ遷移する。一方、ＭＴＪ素子１１には電流が流れないため、ＭＴＪ素子１１の抵抗状態は変わらない。
　続いて、パワーラインＰＬがローレベルに設定される。すると、電流は、第１のノードＳＮからＭＴＪ素子１１を介してパワーラインＰＬへ流れる。ＭＴＪ素子１１が高抵抗状態ＲＡＰである場合、電流量がしきい値を超え、ＭＴＪ素子１１は低抵抗状態ＲＰへ遷移する。一方、ＭＴＪ素子２１には電流が流れないため、ＭＴＪ素子２１の抵抗状態は変わらない。このように、メモリセル１０４に書き込みが行われる。
　メモリセル１０４の読み出し時の動作は、基本的には実施形態３と同様である。このような構成によれば、データの書き込み時に、ＭＴＪ素子１１と２１に個別に電圧を印加できる。従って、直列接続されたＭＴＪ素子１１，２１に電圧を印加する場合に比して、低電圧でデータの書き込みを行うことができる。
（実施形態５）
　実施形態３に係るメモリセル１０３でも、パワーラインＰＬをワードラインＷＬと共通化することができる。以下、パワーラインＰＬとワードラインＷＬとを共通化した実施形態５に係るメモリセル１０５について説明する。図９Ａに実施形態５に係るメモリセル１０５の回路構成を示す。実施形態５に係るメモリセル１０５の回路構成は、実施形態３に係るメモリセル１０３の回路構成とほぼ同一であるが、パワーラインＰＬをワードラインＷＬと共通化している。
　ＮＭＯＳＦＥＴ３３のドレインは、ワードラインＷＬに接続されている。よって、ＮＭＯＳＦＥＴ３２を介して、ＮＭＯＳＦＥＴ３３のゲートに電圧が印加され、ワードラインＷＬから電流が供給されると、ＮＭＯＳＦＥＴ３３がオン状態になる。
　メモリセル１０５の書き込み動作、読み出し動作は、基本的には実施形態３と同様である。図９Ｂに、メモリセル１０５へ書き込みを行う際の各信号線上の信号の波形を示す。書き込みの際に、ビットセレクトラインＢＳから供給される制御信号（電圧信号）が実施形態１とは逆相であり、ローレベルである。
　書き込み動作時、ビットセレクトラインＢＳはローレベルに設定されているので、ＮＭＯＳＦＥＴ３３はオフとなる。一方、ワードラインＷＬの電圧がハイレベルになることにより、トランスファゲート１３と２３は開く。このため、ビットラインＢＬと反転ビットライン／ＢＬとの間に電流が流れ、ＭＴＪ素子１１，２１に書き込みが行われる。
　次に、図９Ｃに、メモリセル１０５の読み出しを行う際の各信号線上の信号の波形を示す。メモリセル１０５への動作電力の供給は、ＮＭＯＳＦＥＴ３２を介してゲート電位が制御されるＮＭＯＳＦＥＴ３３を介して行われる。このため、パワーラインＰＬをハイレベルに設定する前に、あらかじめビットセレクトラインＢＳをハイレベルにしておく必要がある。ビットセレクトラインＢＳとワードラインＷＬの電圧が共にハイレベルとなることにより、ＮＭＯＳＦＥＴ３３がオンし、パワーラインＰＬからＭＴＪ素子１１，２１に電流が流れる。接続ノードＳＮと／ＳＮの電圧がビットラインＢＬと反転ビットライン／ＢＬに伝達され、データが読み出される。実施形態５においては、パワーラインＰＬをワードラインＷＬを共通化することで、メモリセル内の配線数を減らすことができ、メモリセルをコンパクトに構成することが可能である。
（実施形態６）
　次に、実施形態６を説明する。実施形態６では、実施形態１に係るメモリセル１０１に含むＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴの極性を反転した回路を使用する。
　図１０（ａ）に実施形態６に係るメモリセル１０６の回路構成を示す。メモリセル１０６は、ＭＴＪ素子１１、２１と駆動用のＰＭＯＳＦＥＴ１４、２４から構成される差動回路を含む。
　ＭＴＪ素子１１、２１は、実施形態１におけるＭＴＪ素子１１と同様の構成を備える。ＭＴＪ素子１１のピン層１１ａは、ＰＭＯＳＦＥＴ１４のドレインに接続されている。ＭＴＪ素子２１のピン層２１ａは、ＰＭＯＳＦＥＴ２４のドレインに接続されている。ＭＴＪ素子１１のフリー層１１ｃとＭＴＪ素子２１のフリー層２１ｃは共通に接続されて、パワーゲーティング用のＮＭＯＳＦＥＴ３４のドレインに接続されている。ＰＭＯＳＦＥＴ１４、２４のソースは共通に接続されて、電源Ｖｄｄに接続されている。
　ＰＭＯＳＦＥＴ１４のドレインは、ＰＭＯＳＦＥＴ２４のゲートに接続されている。ＰＭＯＳＦＥＴ２４のドレインは、ＰＭＯＳＦＥＴ１４のゲートに接続されている。第１のインバータ１０と第２のインバータ２０は相互に、襷掛け配線で接続されている。
　第１の接続ノードＳＮは、トランスファゲートであるＰＭＯＳＦＥＴ１５を介して、ビットラインＢＬに接続されている。第２の接続ノード／ＳＮは、トランスファゲートであるＰＭＯＳＦＥＴ２５を介して、反転ビットライン／ＢＬに接続されている。ＰＭＯＳＦＥＴ１５のゲートとＰＭＯＳＦＥＴ２５のゲートは、ワードライン／ＷＬに接続されている。
　パワーゲーティング用のＮＭＯＳＦＥＴ３４のソースは、コントロールラインＳＬに接続され、ゲートはビットセレクトラインＢＳに接続されている。コントロールラインＳＬは、実施形態１のパワーラインＰＬに相当し、ＮＭＯＳＦＥＴ３４を動作させる電流を供給するための信号線である。ビットセレクトラインＢＳは、実施形態１と同様に、メモリセル１０６を選択するための制御信号（電圧信号）を供給するための信号線である。
　次に、メモリセル１０６の動作について説明する。図１０Ｂに、メモリセル１０６へ書き込みを行う際の各信号線上の信号の波形を示す。
　書き込み動作時、ローデコーダ２００からワードライン／ＷＬにローレベルの選択信号が出力される。従って、ＰＭＯＳＦＥＴ１５、ＰＭＯＳＦＥＴ２５はオン状態になる。一方、カラムデコーダ３００は、ビットセレクトラインＢＳをローレベルに維持する。このため、ＮＭＯＳＦＥＴ３４はオフしている。従って、コントロールラインＳＬには、どのような電圧が印加されていても、メモリセル１０６へは影響しない。
　また、カラムデコーダ３００は、書き込みデータに応じて、例えば、ビットラインＢＬをハイレベル、反転ビットライン／ＢＬをローレベルに設定する。このため、電流が、ビットラインＢＬからＰＭＯＳＦＥＴ１５と第１の接続ノードＳＮとを介してＭＴＪ素子１１のピン層１１aからフリー層１１ｃへ流れる。ＭＴＪ素子１１を通過した電流は、ＭＴＪ素子２１のフリー層２１ｃからピン層２１aへ流れ、ＰＭＯＳＦＥＴ２５と第２の接続ノード／ＳＮとを介して、反転ビットライン／ＢＬに流れる。
　このように、ＭＴＪ素子１１のピン層１１ａからフリー層１１ｃへ電流が流れるため、ＭＴＪ素子１１が低抵抗状態ＲＰである場合、ＭＴＪ素子１１は高抵抗状態ＲＡＰへ遷移する。つまり、ＭＴＪ素子１１が書き換えられる。
　また、ＭＴＪ素子２１については、フリー層２１ｃからピン層２１ａへ電流が流れるため、ＭＴＪ素子２１が高抵抗状態ＲＡＰである場合、ＭＴＪ素子２１は低抵抗状態ＲＰへ遷移する。つまり、ＭＴＪ素子２１が書き換えられる。
　また、読み出し動作時、メモリセル１０６は以下のように動作する。
　図１０Ｃに示すように、ローデコーダ２００は、ワードライン／ＷＬの電圧をローレベルに設定する。これにより、ＰＭＯＳＦＥＴ１５、ＰＭＯＳＦＥＴ２５はオン状態になる。また、ローデコーダ２００は、コントロールラインＳＬをローレベルに設定する。併行して、カラムデコーダ３００は、ビットセレクトラインＢＳの電圧をハイレベルに設定する。これにより、ＮＭＯＳＦＥＴ３４はオン状態になる。
　従って、電源Ｖｄｄから供給される電流が、ＭＴＪ素子１１、２１に流れる。ここで、ＭＴＪ素子１１が高抵抗状態ＲＡＰ、ＭＴＪ素子２１が低抵抗状態ＲＰであると仮定すると、第１の接続ノードＳＮの電圧が第２接続ノード／ＳＮの電圧よりも低くなる。この電位差がインバータ１０，２０により増幅され、固定される。
　第１の接続ノードＳＮの電圧は、ビットラインＢＬに伝播し、第２の接続ノード／ＳＮの電圧は、反転ビットライン／ＢＬに伝播する。ビットラインＢＬの電圧と反転ビットライン／ＢＬの電位差をセンスアンプで検出することで、メモリセル１０６に記憶されているデータを読み出す。
（実施形態７）
　次に、実施形態７のメモリセル１０７について説明する。図１１Ａに、実施形態７に係るメモリセル１０７の回路構成を示す。メモリセル１０７の回路構成は、実施形態６に係るメモリセルの回路構成とほぼ同一であるが、本実施形態では、実施形態７で使用したコントロールラインＳＬをワードライン／ＷＬと共通化しており、パワーゲーティング用のＮＭＯＳＦＥＴ３４のソースは、ワードライン／ＷＬに接続されている。実施形態７の書き込み動作、読み出し動作は、基本的に実施形態６と同様である。図１１Ｂに、メモリセル１０７へ書き込みを行う際の各信号線上の信号の波形を示す。
　書き込み動作時、ローデコーダ２００からワードライン／ＷＬにローレベルの選択信号が出力される。従って、ＰＭＯＳＦＥＴ１５、ＰＭＯＳＦＥＴ２５はオン状態になる。一方、カラムデコーダ３００は、ビットセレクトラインＢＳをローレベルに維持する。このため、ＮＭＯＳＦＥＴ３４はオフしている。
　また、カラムデコーダ３００は、書き込みデータに応じて、例えば、ビットラインＢＬをハイレベル、反転ビットライン／ＢＬをローレベルに設定する。このため、電流が、ビットラインＢＬからＭＴＪ素子１１とＭＴＪ素子２１とを介して反転ビットライン／ＢＬ、又はその逆方向に流れる。このため、ＭＴＪ素子１１と２１の抵抗状態が適宜書き換えられる。
　また、読み出し動作時、メモリセル１０７は以下のように動作する。図１１Ｃに示すように、ローデコーダ２００は、ワードライン／ＷＬの電圧をローレベルに設定する。これにより、ＰＭＯＳＦＥＴ１５、ＰＭＯＳＦＥＴ２５はオン状態になる。併行して、カラムデコーダ３００は、ビットセレクトラインＢＳの電圧をハイレベルに設定する。これにより、ＮＭＯＳＦＥＴ３４はオン状態になる。
　従って、電源Ｖｄｄから供給される電流が、ＭＴＪ素子１１、２１に流れ、ＭＴＪ素子１１、２１の抵抗値に応じた電圧がそれぞれ第１の接続ノードＳＮと第２接続ノード／ＳＮに現れる。その電位差がインバータ１０，２０により増幅される。第１の接続ノードＳＮの電圧は、ビットラインＢＬに伝播し、第２の接続ノード／ＳＮの電圧は、反転ビットライン／ＢＬに伝播する。ビットラインＢＬの電圧と反転ビットライン／ＢＬの電位差をセンスアンプで検出する。こうして、メモリセル１０６に記憶されているデータが読み出される。
　実施形態７においては、コントロールラインＳＬをワードライン／ＷＬを共通化することで、メモリセル内の配線数を減らすことができ、メモリセルをコンパクトに構成することが可能である。
（実施形態８）
　次に、実施形態８のメモリセル１０８について説明する。図１２Ａに、実施形態８に係るメモリセル１０８の回路構成を示す。メモリセル１０８は、実施形態６のＮＭＯＳＦＥＴ３４の代わりに、パワーゲーティング用のＰＭＯＳＦＥＴ３６、制御用のＰＭＯＳＦＥＴ３５を有する。
　ＭＴＪ素子１１のフリー層１１ｃとＭＴＪ素子２１のフリー層２１ｃは共に、ＰＭＯＳＦＥＴ３６のドレインに接続されている。ＰＭＯＳＦＥＴ３６のソースはコントロールラインＳＬに接続されており、ゲートはＰＭＯＳＦＥＴ３５のドレインに接続されている。ＰＭＯＳＦＥＴ３５のゲートは接地されており、ソースは、ビットセレクトライン／ＢＳに接続される。このような構成により、ＰＭＯＳＦＥＴ３５を介してＰＭＯＳＦＥＴ３６のゲート電位が負電位まで下がり、ＰＭＯＳＦＥＴ３６がＯＮ状態になった場合に、ＭＴＪ素子１１、２１にビットセレクトライン／ＢＳからの信号が供給される。
　図１２Ｂ、図１２Ｃに、書き込み動作、読み出し動作の際にメモリセル１０８に供給される信号の波形を示す。本実施形態では、実施形態６のビットセレクトラインＢＳの代わりに、逆相のビットセレクトライン／ＢＳを使用する。
　書き込み動作時、ローデコーダ２００からワードライン／ＷＬにローレベルの選択信号が出力される。従って、ＰＭＯＳＦＥＴ１５、ＰＭＯＳＦＥＴ２５はオン状態になる。一方、カラムデコーダ３００は、ビットセレクトライン／ＢＳをハイレベルに維持する。このため、ＰＭＯＳＦＥＴ３５を介してゲート電位が制御されるＰＭＯＳＦＥＴ３６はオフ状態となっている。従って、コントロールラインＳＬには、どのような電圧が印加されていても、メモリセル１０８へは影響しない。
　また、カラムデコーダ３００は、書き込みデータに応じて、ビットラインＢＬと反転ビットライン／ＢＬの電圧を設定する。このため、電流が、ビットラインＢＬからＭＴＪ素子１１とＭＴＪ素子２１とを介して、反転ビットライン／ＢＬに流れ、或いは、その逆方向に流れる。これにより、ＭＴＪ素子１１と２１の抵抗状態が書き込みデータに対応したものに設定される。
　図１２Ｃに示すように、読み出し時には、まず、ビットセレクトライン／ＢＳがローレベルに設定され、ＰＭＯＳＦＥＴ３６がオン状態になる。ローデコーダ２００は、ビットセレクトライン／ＢＳがローレベルに設定されてから所定時間経過後、ワードライン／ＷＬの電圧をローレベルに設定する。これにより、ＰＭＯＳＦＥＴ１５、ＰＭＯＳＦＥＴ２５はオン状態になる。また、ローデコーダ２００は、コントロールラインＳＬをローレベルに設定する。
　従って、電源Ｖｄｄから供給される電流が、ＭＴＪ素子１１、２１に流れ、ＭＴＪ素子１１、２１の抵抗状態に応じた電圧がそれぞれ第１の接続ノードＳＮと第２接続ノード／ＳＮに現れる。この電位差がインバータ１０，２０により増幅される。
　第１の接続ノードＳＮの電圧は、ビットラインＢＬに伝播し、第２の接続ノード／ＳＮの電圧は、反転ビットライン／ＢＬに伝播する。ビットラインＢＬの電圧と反転ビットライン／ＢＬの電位差をセンスアンプで検出することで、メモリセル１０８に記憶されているデータを読み出す。
　メモリセル１０８は、ＮＭＯＳＦＥＴを含まない回路であり、このためメモリセルを形成する際にＮ型基板上にＮＭＯＳＦＥＴのためのＰｗｅｌｌを形成する必要がなく、あるいは全ての素子をＰ型基板上のＮウェル中に形成できる。このため、メモリセル１０８は、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴのいずれをも含む回路に比べてセルサイズを小さくすることが可能である。
（実施形態９）
　次に、実施形態９のメモリセル１０９について説明する。図１３Ａに、実施形態９に係るメモリセル１０９の回路構成を示す。メモリセル１０９は、実施形態８に係るメモリセル１０８と同一の回路構成を有するが、書き込み方法が実施形態８とは異なる。
　以下、実施形態９に係る書き込み動作を説明する。図１３Ｂに、メモリセル１０９へ書き込みを行う際の各信号線の信号波形を示す。
　まず、ビットセレクトライン／ＢＳがローレベルに設定され、ＰＭＯＳＦＥＴ３５がオン状態になる。ビットセレクトライン／ＢＳがローレベルに設定されてから所定時間経過後、ワードライン／ＷＬがハイレベルに設定され、ＰＭＯＳＦＥＴ１５、ＰＭＯＳＦＥＴ２５がオン状態になる。ワードライン／ＷＬと同時にコントロールラインＳＬがローレベルに設定され、ＰＭＯＳＦＥＴ３６のゲートの印加電圧が負電位になり、ＰＭＯＳＦＥＴ３６がオン状態になる。
　第１の接続ノードＳＮと第２の接続ノード／ＳＮは、ビットラインＢＬと反転ビットラインＢＬに接続されるＰＭＯＳＦＥＴ１５、２５を介して、それぞれ、ハイレベル、ローレベルに設定される。前半の半周期のコントロールラインＳＬがローレベルであるとき、電流は第１の接続ノードＳＮからＭＴＪ素子２１を介してコントロールラインＳＬへ流れる。ＭＴＪ素子２１が低抵抗状態ＲＰである場合、電流量がしきい値を超え、ＭＴＪ素子２１は高抵抗状態ＲＡＰへ遷移する。一方、ＭＴＪ素子１１には電流が流れないため、ＭＴＪ素子１１の抵抗状態は変わらない。
　また、ローデコーダ２００は、後半の半周期には、コントロールラインＳＬをハイレベルに設定し、電流は、第２の接続ノード／ＳＮからＭＴＪ素子１１を介してコントロールラインＳＬへ流れる。ＭＴＪ素子１１が低抵抗状態ＲＰである場合、電流量がしきい値を超え、ＭＴＪ素子１１は高抵抗状態ＲＡＰへ遷移する。一方、ＭＴＪ素子２１には電流が流れないため、ＭＴＪ素子２１の抵抗状態は変わらない。このようにして、メモリセル１０９に書き込みが行われる。
　メモリセル１０９の読み出し時の動作は、基本的には実施形態８と同様であるため、ここでは説明を省略する。以上が、実施形態９に係るメモリセル１０９の動作である。
（実施形態１０）
　次に、実施形態１０のメモリセル１１０について説明する。図１４Ａに、実施形態１０に係るメモリセル１１０の回路構成を示す。メモリセル１１０は、実施形態８に係るメモリセル１０８と同様の回路構成を有するが、本実施形態では、実施形態８で使用したコントロールラインＳＬをワードライン／ＷＬと共通化しており、パワーゲーティング用のＰＭＯＳＦＥＴ３６のソースは、ワードライン／ＷＬに接続されている。
　メモリセル１１０の書き込み、読み出しの動作は、基本的には実施形態８と同様であるため、ここでは説明を省略する。実施形態１０においては、セレクトラインＰＬをワードライン／ＷＬを共通化することで、メモリセル内の配線数を減らすことができ、メモリセルをコンパクトに構成することが可能である。
　ここまで、実施形態１から実施形態１０において、４個のトランジスタと２個のＭＴＪからなる４Ｔ２ＭＴＪセルをベースとした回路の例を説明したが、以下、６個のトランジスタと２個のＭＴＪからなる６Ｔ２ＭＴＪセルをベースとした回路構成について説明する。
（実施形態１１）
　図１５Ａに、実施形態１１に係るメモリセル１１１の回路構成を示す。メモリセル１１１は、ＭＴＪ素子とＭＴＪ素子の駆動用のＣＭＯＳ回路を含むインバータ２個から構成したフリップフロップ回路を含む。ＰＭＯＳＦＥＴ１６ｐとＮＭＯＳＦＥＴ１６ｎから構成されるＣＭＯＳインバータ１６とＰＭＯＳＦＥＴ１７ｐとＮＭＯＳＦＥＴ１７ｎから構成されるＣＭＯＳインバータ１７とはループ回路を構成する。
　ＣＭＯＳインバータ１７の出力端子は第１の接続ノードＳＮであり、ＣＭＯＳインバータ１６の出力端子は第２の接続ノード／ＳＮである。
　トランスファゲートであるＮＭＯＳＦＥＴ１３のドレインは第１の接続ノードＳＮに、ＮＭＯＳＦＥＴ１３のソースはビットラインＢＬに接続されている。ＮＭＯＳＦＥＴ２３のドレインは第２の接続ノード／ＳＮに、ＮＭＯＳＦＥＴ１３のソースはビットライン／ＢＬに接続されている。ＮＭＯＳＦＥＴ１３のゲートと、ＮＭＯＳＦＥＴ２３のゲートはそれぞれワードラインＷＬに接続されている。
　ＣＭＯＳインバータ１７の出力端子は、ＭＴＪ素子１１のピン層１１ａに接続されている。ＭＴＪ素子１１のフリー層１１ｃは、コントロールラインＳＬに接続されている。ＣＭＯＳインバータ１６の出力端子は、ＭＴＪ素子２１のピン層１１ａに接続されている。ＭＴＪ素子２１のフリー層２１ｃは、コントロールラインＳＬに接続されている。
　本実施形態では、メモリセル１１１はパワーゲーティング用のトランジスタとして、ＰＭＯＳＦＥＴ３５を有している。ＰＭＯＳＦＥＴ３５のソースはパワーラインＰＬに接続されており、ＰＭＯＳＦＥＴ３５のゲートはビットセレクトライン／ＢＳに接続されている。ＰＭＯＳＦＥＴ３５のドレインは、ＣＭＯＳインバータ１６とＣＭＯＳインバータ１７の電源電圧端子にそれぞれ接続されている。
　よって、パワーラインＰＬから電力が供給されている状態で、ビットセレクトライン／ＢＳからローレベルの信号が入力されると、パワーラインＰＬからＣＭＯＳインバータ１６、１７の電源電圧端子にハイレベルの信号が供給される。
　次に、メモリセル１１１の書き込み動作について説明する。図１５Ｂに、メモリセル１０１へ書き込みを行う際の各信号線上の信号波形を示す。
　書き込み動作時、ワードラインＷＬがハイレベルに設定される。従って、ＮＭＯＳＦＥＴ１３、ＮＭＯＳＦＥＴ２３はオン状態になる。このとき、ビットセレクトライン／ＢＳはハイレベルに維持されているので、ＰＭＯＳＦＥＴ３５はオフとなる。従って、パワーラインＰＬからはどのような信号が入力されても、メモリセル１１１へは影響しない。
　また、ビットラインＢＬと反転ビットライン／ＢＬの電圧は、書き込みデータに応じた電圧に設定される。ここでは、ビットラインＢＬはハイレベル、反転ビットライン／ＢＬはローレベルに設定されたと仮定する。この場合、コントロールラインＳＬは、中間電位（あるいはフローティング状態）に設定されるので、電流が、ビットラインＢＬからＮＭＯＳＦＥＴ１３を介して、ＭＴＪ素子１１のピン層１１ａからフリー層１１ｃの方向へ流れる。ＭＴＪ素子１１を通過した電流は、コントロールラインＳＬを介してＭＴＪ素子２１のフリー層２１ｃからピン層２１ａへと流れ、ＮＭＯＳＦＥＴ２３を介してビットライン／ＢＬに流れる。
　ＭＴＪ素子１１のピン層１１ａからフリー層１１ｃへ電流が流れるため、ＭＴＪ素子１１が低抵抗状態ＲＰである場合、ＭＴＪ素子１１は高抵抗状態ＲＡＰへ遷移する。つまり、ＭＴＪ素子１１が書き換えられる。一方、ＭＴＪ素子１１が高抵抗状態ＲＡＰである場合、ＭＴＪ素子１１の抵抗状態は変わらない。
　また、ＭＴＪ素子２１については、フリー層２１ｃからピン層２１ａへ電流が流れるため、ＭＴＪ素子２１が高抵抗状態ＲＡＰである場合、ＭＴＪ素子２１は低抵抗状態ＲＰへ遷移する、つまり、ＭＴＪ素子２１が書き換えられる。一方、ＭＴＪ素子２１が低抵抗状態ＲＰである場合、ＭＴＪ素子２１の抵抗状態は変わらない。
　本実施形態においても、ＭＴＪ素子１１、２１を直列に、さらに、電流パスに対してピン層１１ａとフリー層１１ｃの向きを変えて配置しているため、同時にＭＴＪ素子１１、２１を書き換えることができる。
　また、図１５Ｃに示すように、読み出し時には、ワードラインＷＬがハイレベルに設定されるので、ＮＭＯＳＦＥＴ１３、ＮＭＯＳＦＥＴ２３がオン状態になる。第１の接続ノードＳＮと第２の接続ノード／ＳＮは、ＭＴＪ素子１１が高抵抗状態ＲＡＰでＭＴＪ素子２１が低抵抗状態ＲＰである場合、それぞれ、ハイレベル、ローレベルに設定されている。このため、コントロールラインＳＬがフローティングである場合、電流が第１の接続ノードＳＮからＭＴＪ素子１１を通してコントロールラインＳＬに流れる。このとき、電流はピン層１１ａからフリー層１１ｃに向かって流れる。ＭＴＪ素子１１を通過した電流は、コントロールラインＳＬに流れる。
　また、ワードラインＷＬをハイレベルにするのと同時に、ビットセレクトライン／ＢＳがローレベルに、パワーラインＰＬがハイレベルに設定される。従って、ＰＭＯＳＦＥＴ３５がオン状態になる。
　ＰＭＯＳＦＥＴ３５がオン状態になるため、パワーラインＰＬのハイレベル電圧が、ＣＭＯＳインバータ１６、１７に印加される。また、電流が、ＭＴＪ素子２１を介してコントロールラインＳＬに流れる。このとき、電流はピン層１１ａからフリー層１１ｃに向かって流れる。また、共にハイレベルにプリチャージされているビットラインＢＬ、反転ビットライン／ＢＬのうち、反転ビットライン／ＢＬからＮＭＯＳＦＥＴ１６ｎを介してグランドに、電流が流れる。
　これにより、ビットラインＢＬと反転ビットライン／ＢＬの電圧が徐々に変化する。センスアンプでこの電圧差を増幅して判別することにより、メモリセル１１１に記憶されているデータを読み出す。
　なお、読み出し時においては、コントロールラインＳＬはどのような電位であっても構わない。
（実施形態１２）
　実施形態１１においては、図１５Ｂ、図１５Ｃに示すように、書き込み時のパワーラインＰＬの印加電圧はどのようなものであってもよく、読み出し時のワードラインＷＬとパワーラインＰＬの電圧波形は同一である。よって、以下に、ワードラインＷＬとパワーラインＰＬを共通化した例を説明する。
　図１６Ａに、実施形態１２に係るメモリセル１１２の回路構成を示す。図１６Ｂに、書き込み動作時の信号波形を示す。図１６Ｃに、読み出し動作時の信号波形を示す。実施形態１２に係るメモリセル１１２の回路構成は、実施形態１１に係るメモリセルの回路構成とほぼ同一であるが、本実施形態では、実施形態１１で使用したパワーラインＰＬをワードラインＷＬと共通化しており、ワードラインＷＬからＰＭＯＳＦＥＴ３１のソースに電流が供給される。
　実施形態１２の書き込み動作、読み出し動作は、基本的に実施形態１１と同様であるので、ここでは説明を省略する。実施形態１２においては、パワーラインＰＬとワードラインＷＬを共通化することで、メモリセル内の配線数を減らすことができ、メモリセルをコンパクトに構成することが可能である。
（実施形態１３）
　上述の実施形態１１、１２においては、書き込み時に、ＭＴＪ素子１１、２１を含む閉ループの電流路に電流を供給して、ＭＴＪ素子１１、２１に対して同時に書き込みを行った。しかし、書き込みの方法はこれにかぎられず以下のような方法であってもよい。
　図１７Ａに実施形態１３に係るメモリセル１１３の回路構成を示す。メモリセル１１３は、実施形態１１に係るメモリ１１１と同一の回路構成を有する。
　図１７Ｂに、メモリセル１１３に書き込みを行う際の各信号線の信号波形を示す。ビットセレクトライン／ＢＳがハイレベルに設定されるため、ＰＭＯＳＦＥＴ３５はオフ状態となる。ワードラインＷＬがハイレベルに設定されるため、ＮＭＯＳＦＥＴ１３、ＮＭＯＳＦＥＴ２３がオン状態になる。
　第１の接続ノードＳＮと第２の接続ノード／ＳＮは、ビットラインＢＬとビットライン／ＢＬに接続されるＮＭＯＳＦＥＴ１３、２３を介して、それぞれ、ハイレベル又はローレベルに設定される。前半の半周期のコントロールラインＳＬがハイレベルであるとき、電流はコントロールラインＳＬから、ＭＴＪ素子２１を介して第２の接続ノード／ＳＮへ流れる。ＭＴＪ素子２１が高抵抗状態ＲＡＰである場合、電流量がしきい値を超えると、ＭＴＪ素子２１は低抵抗状態ＲＰへ遷移する。一方、ＭＴＪ素子１１には電流が流れないため、ＭＴＪ素子１１の抵抗状態は変わらない。
　また、後半の半周期では、コントロールラインＳＬがローレベルに設定され、電流は、第１の接続ノードＳＮからＭＴＪ素子１１を介してコントロールラインＳＬへ流れる。ＭＴＪ素子１１が低抵抗状態ＲＰである場合、電流がしきい値を超え、ＭＴＪ素子１１は高抵抗状態ＲＡＰへ遷移する。一方、ＭＴＪ素子２１には電流が流れないため、ＭＴＪ素子２１の抵抗状態は変わらない。このように、メモリセル１１３に書き込みが行われる。
　メモリセル１１３の読み出し時の動作は、基本的には実施形態１１と同様であるため、ここでは説明を省略する。以上が、実施形態１３に係るメモリセル１１３の動作である。
（実施形態１４）
　上述の書き込み方法は、ワードラインＷＬとパワーラインＰＬを共通化した回路においても同様に採用することができる。
　図１８Ａに実施形態１４に係るメモリセル１１４の回路構成を示す。メモリセル１１４は、実施形態１２に係るメモリ１１２と同一の回路構成を有する。図１８Ｂに示すように、書き込み時には、サイクル前半でコントロールラインＳＬをハイレベルに、サイクル後半でコントロールラインＳＬがローレベルに設定される。書き込み時のメモリセル１１４の動作は、実施形態１３と同様であるためここでは説明を省略する。また、読み出し時の動作についても、基本的には実施形態１２と同様であるため、ここでは説明を省略する。
（実施形態１５）
　実施形態１１から実施形態１４にかかるメモリセルは、パワーゲーティング用のトランジスタとしてＰＭＯＳＦＥＴを有していたが、パワーゲーティング用のトランジスタとしてＮＭＯＳＦＥＴを使用してもよい。
　図１９Ａに実施形態１５に係るメモリセル１１５の回路構成を示す。メモリセル１１５は、実施形態１１に係るメモリセル１１１とほぼ同一の回路構成を有するが、パワーゲーティング用のＰＭＯＳＦＥＴ３５の代わりに、ＮＭＯＳＦＥＴ３４を有する。
　以下、実施形態１１に係るメモリセル１１と異なる点を中心に説明する。
　ＣＭＯＳインバータ１６の出力端子（第２の接続ノード／ＳＮ）は、ＭＴＪ素子２１のフリー層２１ｃに接続されている。ＭＴＪ素子２１のピン層２１ａは、パワーラインＰＬに接続されている。ＣＭＯＳインバータ１７の出力端子（第１の接続ノードＳＮ）は、ＭＴＪ素子１１のフリー層１１ｃに接続されている。ＭＴＪ素子１１のピン層１１ａは、パワーラインＰＬに接続されている。つまり、ＭＴＪ素子１１、２１は、第１の接続ノードＳＮと第２の接続ノードの間に直列に配置されている。
　パワーゲーティング用のＮＭＯＳＦＥＴ３４のソースはコントロールラインＳＬに接続されており、ゲートはビットセレクトラインＢＳに接続されている。ＮＭＯＳＦＥＴ３４のドレインは、ＣＭＯＳインバータ１６とＣＭＯＳインバータ１７のグランド端子にそれぞれ接続されている。
　よって、コントロールラインＳＬから信号が入力されている状態で、ビットセレクトラインＢＳから制御信号が入力されると、ＮＭＯＳＦＥＴ３４がオンとなり、コントロールラインＳＬからＣＭＯＳ１６、１７のグランド端子に０Ｖが供給される。
　次に、メモリセル１１５の書き込み動作について説明する。図１９Ｂに、メモリセル１１５へ書き込みを行う際の各信号線から供給される信号波形を示す。
　書き込み動作時、ワードラインＷＬからハイレベルが入力される。従って、ＮＭＯＳＦＥＴ１３、ＮＭＯＳＦＥＴ２３はオン状態になる。このとき、ビットセレクトラインＢＳはローレベルに設定されているので、ＮＭＯＳＦＥＴ３４はオフとなる。従って、コントロールラインＳＬからはどのような信号が入力されても、メモリセル１１５へ影響しない。
　また、ビットラインＢＬと反転ビットライン／ＢＬは、ハイレベル又はローレベルに設定され、パワーラインＰＬは、中間電位（あるいはフローティング状態）に設定される。ここでは、ビットラインＢＬがハイレベルであるとする。この場合、電流が、ビットラインＢＬからＮＭＯＳＦＥＴ１３を介してＭＴＪ素子１１のフリー層１１ｃからピン層１１ａへ流れる。ＭＴＪ素子１１を通過した電流は、パワーラインＰＬを介してＭＴＪ素子２１のピン層２１ａからフリー層２１ｃへ流れ、ＮＭＯＳＦＥＴ２３を介してビットライン／ＢＬに流れる。
　このように、ＭＴＪ素子１１のフリー層１１ｃからピン層１１ａへ電流が流れるため、ＭＴＪ素子１１が高抵抗状態ＲＡＰである場合、ＭＴＪ素子１１は低抵抗状態ＲＰへ遷移する。
　また、ＭＴＪ素子２１については、ピン層１１ａからフリー層１１ｃへ電流が流れるため、ＭＴＪ素子２１が低抵抗状態ＲＰである場合、ＭＴＪ素子２１は高抵抗状態ＲＡＰへ遷移する。
　本実施形態においても、ＭＴＪ素子１１、２１が直列に、さらに、電流パスに対してピン層１１ａとフリー層１１ｃの向きを変えて配置されているため、同時にＭＴＪ素子１１、２１を書き換えられる。
　また、読み出し時には、メモリセル１１５は以下のように動作する。図１９Ｃに、メモリセル１１５からデータを読み出す際の各信号線の信号波形を示す。
　読み出し動作時、ワードラインＷＬがハイレベルに設定されるので、ＮＭＯＳＦＥＴ１３、ＮＭＯＳＦＥＴ２３がオン状態になる。従って、第１の接続ノードＳＮと第２の接続ノード／ＳＮは、ＭＴＪ素子１１，２１の抵抗値に応じて、それぞれ、相対的にハイレベルとローレベルの一方に設定される。
　また、ワードラインＷＬをハイレベルにするのとほぼ同時に、ビットセレクトラインＢＳがハイレベルに、コントロールラインＳＬがローレベルに設定される。従って、ＮＭＯＳＦＥＴ３４がオン状態となる。従って、ＣＭＯＳインバータ１６、１７がオンし、第１の接続ノードＳＮと第２の接続ノード／ＳＮの電位差を増幅する。
　続いて、増幅された電位差が、ビットラインＢＬと反転ビットライン／ＢＬに伝わり、これをセンスアンプで増幅することにより、メモリセル１１５に記憶されているデータを読み出す。以上が、実施形態１５に係るメモリセル１１５の動作である。
（実施形態１６）
　次に、実施形態１６のメモリセル１１６について説明する。図２０Ａに実施形態１６に係るメモリセル１１６の回路構成を示す。メモリセル１１６の回路構成は、実施形態１５に係るメモリセル１１５の回路構成と同じである。
　実施形態１６では、ＭＴＪ素子１１、２１へ書き込む際に、パワーラインＰＬの電位が前半の半周期はローレベルに、後半の半周期はハイレベルに設定され、２個のＭＴＪ素子１１、２１の抵抗状態が別々にスイッチされる。また、読み出し方法は、実施形態１５と同じである。
　以上、説明したように本発明に係る実施形態に示すメモリセルにおいては、１ビット単位でのパワーゲーティングを行うことが可能である。しかも、パワーゲーティングを行うための素子がＭＯＳＦＥＴ１個又は２個であり、ＡＮＤゲートを使用する場合と比較して、サイズも小さい。
　なお、この発明は上記実施の形態に限定されない。メモリ素子の構造は、適宜変更可能である。また、１個のメモリセルを単位にパワーゲーティングを行ったが、比較的少数、例えば、４個或いは、８個のメモリセルを単位にパワーゲーティングを行ってもよい。この場合、例えば、メモリセル４又は８個単位でビットセレクトラインＢＳあるいは/ＢＳを配置し、パワーゲーティング用のＭＯＳＦＥＴの電流の一端をパワーラインＰＬ（又はコントロールラインＳＬ）に接続し、他端を、４つ又は８つのメモリセルに接続する。
　また、上述の実施形態においては、ＭＯＳＦＥＴが使用された回路を説明したが、ＭＯＳＦＥＴの代わりにバイポーラトランジスタが使用されてもよい。更に、上述の実施形態においては、不揮発性メモリ素子としてＭＴＪ素子が使用された例を説明したが、ＭＴＪ素子の代わりに、相変化型メモリ(ＰＣＲＡＭ：Phase Change Random Access Memory)素子、抵抗変化型メモリ（ＲｅＲＡＭ：Resistance Random Access Memory）素子、などのその他の不揮発性メモリ素子が使用されてもよい。
　図２１に、２個のＭＯＳＦＥＴによってパワーゲーティングを行う場合の、ｗａｋｅ－ｕｐ時間（パワーラインＰＬを立ち上げてから、ビットラインＢＬと反転ビットライン／ＢＬとの間に１００ｍＶの電位差が生じるまで時間）のグレインサイズ依存性をシミュレーションした結果を示す。図２１に示すように、グレインサイズを１２８から４に減らすことで、ｗａｋｅ－ｕｐ時間は、２．０ナノ秒から１．５～１．６ナノ秒へ、約０．５ナノ秒短縮できる。このように、グレインサイズを小さくすることによって、アクセス時間を短縮できる効果が期待できる。なお、このシミュレーションに用いたＰＬドライバは、図２２に示すような２個のＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ３７、３８）を用いたものである。図２２では、各メモリセル１１７にパワーラインＰＬとワードラインＷＬとが接続されている。非特許文献２には、より詳細な情報が開示されている。
T. Ohsawa, S. Ikeda, T. Hanyu, H. Ohno, and T.Endoh, "A 1-Mb STT-MRAM with Zero-Array Standby Power and 1.5-ns Quick Wake-Up by 8-b Fine-Grained Power Gating," 2013 5th IEEE International Memory Workshop (IMW), Monterey, pp. 80-83, May 2013.
　本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明を説明するためのものであり、本発明の範囲を限定するものではない。つまり、本発明の範囲は、実施形態ではなく、請求の範囲によって示される。そして、請求の範囲内及びそれと同等の発明の意義の範囲内で施される様々な変形が、本発明の範囲内とみなされる。
　本出願は、２０１３年９月２０日に出願された日本国特許出願２０１３－１９６２０３号に基づく。本明細書中に、この明細書、特許請求の範囲、図面全体を参照として取り込むものとする。
　本発明は、磁気トンネル接合素子を用いたメモリセルに適用可能である。
１０、２０　　　　インバータ
１１、２１　　　　ＭＴＪ素子
１１ａ、２１ａ　　ピン層
１１ｂ、２１ｂ　　絶縁層
１１ｃ、２１ｃ　　フリー層
１１ｄ、１１ｅ　　電極
１２、１３、２２、２３、３２、３３、３４、３７、３８　　ＮＭＯＳＦＥＴ
１４、１５、２４、２５、３１、３５、３６　ＰＭＯＳＦＥＴ
１６、１７　　　　ＣＭＯＳインバータ
２００　　　　　　ローデコーダ
３００　　　　　　カラムデコーダ
ＢＬ　　　　　　　ビットライン
／ＢＬ　　　　　　反転ビットライン
ＢＳ、／ＢＳ　　　ビットセレクトライン
ＰＬ　　　　　　　パワーライン
ＳＬ　　　　　　　コントロールライン
ＳＮ　　　　　　　第１の接続ノード
／ＳＮ　　　　　　第２の接続ノード
ＷＬ　　　　　　　ワードライン

Claims (9)

  1. 　ワードラインとビットラインと電力供給ラインとに接続され、
    　磁気トンネル接合素子の抵抗値の変化によりデータを記憶するフリップフロップと、
    　前記電力供給ラインに電流路の一端が接続され、電流路の他端が前記フリップフロップに接続され、制御端子に印加される制御信号により、オン・オフが制御されるパワーゲーティング用電界効果トランジスタと、を備える、
    　メモリセル。
  2. 　前記フリップフロップは、磁気トンネル接合素子と電界効果トランジスタとから構成された２個のインバータをクロスカップルして構成されており、
    　前記２個のインバータを構成する２個の磁気トンネル接合素子が接続されている共通のノードに、前記パワーゲーティング用電界効果トランジスタの電流路の他端が接続されている、
    　請求項１に記載のメモリセル。
  3. 　前記２個のインバータのそれぞれの出力端はトランスファゲートを構成する電界効果トランジスタを介してビットラインに接続され、前記トランスファゲートの制御端は前記ワードラインに接続されている、
    　請求項２に記載のメモリセル。
  4. 　前記ワードラインと前記電力供給ラインとは共用されており、前記パワーゲーティング用電界効果トランジスタの電流路の一端は前記ワードラインに接続されている、
    　請求項１から３の何れか１項に記載のメモリセル。
  5. 　前記パワーゲーティング用電界効果トランジスタのオン・オフを制御するための制御ラインを備える、
    　請求項１から４の何れか１項に記載のメモリセル。
  6. 　前記パワーゲーティング用電界効果トランジスタのゲートには、同一導電型の制御用電界効果トランジスタが接続され、該制御用電界効果トランジスタのゲートには、所定電圧が印加されている、
    　請求項１から５の何れか１項に記載のメモリセル。
  7. 　ワードラインとビットラインと電力供給ラインとに接続され、
    　不揮発性メモリ素子の抵抗値の変化によりデータを記憶するフリップフロップと、
    　前記電力供給ラインに電流路の一端が接続され、電流路の他端が前記フリップフロップに接続され、制御端子に印加される制御信号により、オン・オフが制御されるパワーゲーティング用電界効果トランジスタと、を備える、
    　メモリセル。
  8. 　マトリクス状に配列された請求項１から７の何れか１項に記載のメモリセルを備え、
    　前記ワードラインは、同一行の複数のメモリセルに接続されており、
    　前記ビットラインは、同一列の複数のメモリセルに接続されており、
    　前記電力供給ラインは、同一行の複数のメモリセルに接続されており、
    　前記パワーゲーティング用電界効果トランジスタの電流路の一端は、前記電力供給ラインに接続され、前記パワーゲーティング用電界効果トランジスタの電流路の他端は、１又は複数のメモリセルのフリップフロップに接続され、
    　前記パワーゲーティング用電界効果トランジスタをオン・オフする手段を備える、
    　記憶装置。
  9. 　前記電力供給ラインは前記ワードラインである、
    　請求項８に記載の記憶装置。
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