JP6421399B2 - Ｓｔｔ−ｍｒａｍを使用した半導体記憶装置 - Google Patents

Ｓｔｔ−ｍｒａｍを使用した半導体記憶装置 Download PDF

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Description

この発明は、ＳＴＴ−ＭＲＡＭを使用した半導体記憶装置に関する。
抵抗変化型の記憶素子であるＭＴＪ（Magnetic Tunneling Junction）素子（磁気トンネル接合素子）を使用したメモリであるＳＴＴ−ＭＲＡＭ（Spin Transfer Torque-Magnetoresistive Random Access Memory）が注目されている。ＳＴＴ−ＭＲＡＭは、ＤＲＡＭ（Dynamic Random Access Memory）に近い高速性と書き換え耐性が得られる不揮発性メモリである。その性質から、ＳＴＴ−ＭＲＡＭをキャッシュメモリ等の高速メモリに採用するための様々な考察がなされている。
ＭＴＪ素子（以下、ＭＴＪと言う）を使用したメモリセルとして、１個のＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)と１個のＭＴＪとから構成された１Ｔ１ＭＴＪ構成がある。この構成では、例えば、ＭＴＪの一端はビットラインに接続され、他端は選択デバイスであるＭＯＳＦＥＴのドレインに接続される。ＭＯＳＦＥＴのソースはソースラインに接続され、ゲートはワードラインに接続される。ワードラインから選択信号が入力されると、選択デバイスであるＭＯＳＦＥＴがオンし、ＭＴＪとＭＯＳＦＥＴを含むビットラインとソースラインを繋ぐ電流路が導通する。これにより、ＭＴＪに電流が流れ、ＭＴＪの読み出し又は書き込みを行うことができる。
１Ｔ１ＭＴＪ構成は、メモリセルの占有面積が小さく高集積化に適するという利点を有する。しかし、１Ｔ１ＭＴＪ構成には、出力信号が小さく、リファレンス電流（又は電圧）が必要なため高速センスが難しく、アクセスタイムが長いという問題がある。このため、２個のＭＴＪを差動対に配置したセル構成が採用される場合がある。
例えば、非特許文献１の図１には、４Ｔ２ＭＴＪ構成（４個のトランジスタ（ＭＯＳＦＥＴ）と２個のＭＴＪから構成）のメモリセルの回路の例が記載されている。
また、非特許文献２の図１（ａ）には、６Ｔ２ＭＴＪ構成の回路の例が記載されている。さらに、非特許文献２の図８（ａ）には、８Ｔ２ＭＴＪ構成の回路の例が記載されている。
また、非特許文献３には６Ｔ２ＭＴＪ構成の回路の別の例が記載されている。この文献には、６Ｔ２ＭＴＪ構成を２次キャッシュとして採用することが可能であることが記載されている。
ＳＴＴ−ＭＲＡＭを構成する際には、上述したような差動対構成のメモリセルをマトリクス状に配置する必要がある。しかしながら、メモリセルをマトリクス状に配置すると、駆動用のＭＯＳＦＥＴのサブスレッショルド電流（弱反転電流）がＭＴＪを介して流れ、リーク電流が発生するという問題がある。このリーク電流は、メモリセル数の増加に伴って増加する。
この問題に対処するため、回路が動作していない期間はその回路への電源の供給を遮断するパワーゲーティング手法を採用することがある。
パワーゲーティングには、様々な手法がある。例えば、２次元パワーゲーティング（粗粒度パワーゲーティング）では、複数のメモリセルを含むサブアレーごとにパワーラインドライバが配置される。１つのパワーラインドライバは、割当てられたサブアレーに含まれる複数のメモリセルへの電源供給を制御する。
また、１次元パワーゲーティング（細粒度パワーゲーティング）では、パワードライバがメモリセルアレーの行（または列）ごとに割り当てられる。１つのパワードライバは、対応する１行（または１列）に配置されたメモリセルへの電源供給を制御する。
同数のメモリセルを配置する場合、細粒度パワーゲーティングの方が、粗粒度パワーゲーティングよりパワードライバの数が多くなるため、回路の専有面積は大きくなる。回路の専有面積を小さくするため、ただ単にパワードライバの数を減らした場合、ウェイクアップタイムが遅い、動作電流が増大するといった影響が出て、メモリの性能に悪影響を及ぼしてしまう。
Ｔ．Ｏｈｓａｗａ ｅｔ ａｌ．，"Ｈｉ−Ｄｅｎｓｉｔｙ ａｎｄ Ｌｏｗ−Ｐｏｗｅｒ Ｎｏｎｖｏｌａｔｉｌｅ Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ Ｕｓｉｎｇ Ｓｐｉｎ−Ｔｒａｎｓｆｅｒ−Ｔｏｒｑｕｅ Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ"，Ｊａｐａｎｅｓｅ Ｊｏuｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ ５１，２０１２，ｐｐ．０２ＢＤ０１−１−０２ＢＤ０１−６ Ｓ．Ｙａｍａｍｏｔｏ ｅｔ ａｌ．，"Ｎｏｎｖｏｌａｔｉｌｅ Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ Ｕｓｉｎｇ Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎｓ ｗｉｔｈ Ｃｕｒｒｅｎｔ−Ｉｎｄｕｃｅｄ Ｍａｇｎｅｔｉｚａｔｉｏｎ Ｓｗｉｃｈｉｎｇ Ａｒｃｈｉｔｅｃｔｕｒｅ"，Ｊａｐａｎｅｓｅ Ｊｏuｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ ４８，２００９，ｐｐ．０４３００１−１−０４３００１−７ Ｋ．Ａｂe ｅｔ ａｌ．，"Ｈｉｅｒａｒｃｈｉｃａｌ Ｃａcｈｅ Ｍｅｍｏｒｙ ｂａｓｅｄ ｏｎ ＭＲＡＭ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ ＳＲＡＭ ｗｉｔｈ Ｐｅｒｐｅｎｄｉｃｕｌａｒ Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎｓ ｆｏｒ Ｕｌｔｒａ Ｌｏｗ Ｐｏｗｅｒ Ｓｙｓｔｅｍ"，Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ Ｍａｔｅｌｉａｌｓ ２０１０，ｐｐ．１１４４−１１４５
従って、ＳＴＴ−ＭＲＡＭを高速大容量にするため、メモリセルの専有面積をさらに縮小する必要がある。
また、メモリの高速化は、ＣＰＵの高速化、メモリの大容量化に伴ってより一層求められている。
本発明は、このような現状に鑑みてなされたものであり、ＳＴＴ−ＭＲＡＭのメモリセルの専有面積を縮小することを目的とする。
また、本発明は、メモリアクセスを高速化することを他の目的とする。
本発明の第１の観点に係る半導体記憶装置は、
１対のビット線の一方と１対のソース線の一方との間に配置され、第１のＭＯＳＦＥＴと第１のＭＴＪとが互いに直列に接続されている第１の直列回路と、前記１対のビット線の他方と前記１対のソース線の他方との間に配置され、第２のＭＯＳＦＥＴと第２のＭＴＪとが互いに直列に接続されている第２の直列回路と、からそれぞれ構成される複数のメモリセルと、
第３のＭＯＳＦＥＴと、
第４のＭＯＳＦＥＴと、
を含み、
前記第３のＭＯＳＦＥＴのドレインは前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは前記１対のビット線の他方に接続され、前記第３のＭＯＳＦＥＴのゲートは前記第４のＭＯＳＦＥＴのドレインに接続され、前記第４のＭＯＳＦＥＴのゲートは前記第３のＭＯＳＦＥＴのドレインに接続されており、
前記第１のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴは、Ｐ型のＭＯＳＦＥＴである。
本発明の第２の観点に係る半導体記憶装置は、
１対のビット線の一方と１対のソース線の一方との間に配置され、第１のＭＯＳＦＥＴと第１のＭＴＪとが互いに直列に接続されている第１の直列回路と、前記１対のビット線の他方と前記１対のソース線の他方との間に配置され、第２のＭＯＳＦＥＴと第２のＭＴＪとが互いに直列に接続されている第２の直列回路と、からそれぞれ構成される複数のメモリセルと、
第３のＭＯＳＦＥＴと、
第４のＭＯＳＦＥＴと、
を含み、
前記第３のＭＯＳＦＥＴのドレインは前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは前記１対のビット線の他方に接続され、前記第３のＭＯＳＦＥＴのゲートは前記第４のＭＯＳＦＥＴのドレインに接続され、前記第４のＭＯＳＦＥＴのゲートは前記第３のＭＯＳＦＥＴのドレインに接続されており、
前記第１のＭＴＪと前記第２のＭＴＪとは、それぞれ、ピン層と、フリー層と、前記ピン層と前記フリー層との間に配置された絶縁層とを備え、
前記第１のＭＴＪのピン層が前記第１のＭＯＳＦＥＴに接続され、
前記第２のＭＴＪのピン層が前記第２のＭＯＳＦＥＴに接続されている。
本発明の第３の観点に係る半導体記憶装置は、
１対のビット線の一方と１対のソース線の一方との間に配置され、第１のＭＯＳＦＥＴと第１のＭＴＪとが互いに直列に接続されている第１の直列回路と、前記１対のビット線の他方と前記１対のソース線の他方との間に配置され、第２のＭＯＳＦＥＴと第２のＭＴＪとが互いに直列に接続されている第２の直列回路と、からそれぞれ構成される複数のメモリセルと、
第３のＭＯＳＦＥＴと、
第４のＭＯＳＦＥＴと、
を含み、
前記第３のＭＯＳＦＥＴのドレインは前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは前記１対のビット線の他方に接続され、前記第３のＭＯＳＦＥＴのゲートは前記第４のＭＯＳＦＥＴのドレインに接続され、前記第４のＭＯＳＦＥＴのゲートは前記第３のＭＯＳＦＥＴのドレインに接続されており、
前記第１の直列回路の前記第１のＭＴＪは前記１対のビット線の一方に接続され、前記第１のＭＯＳＦＥＴは前記１対のソース線の一方に接続され、
前記第２の直列回路の前記第２のＭＴＪは前記１対のビット線の他方に接続され、前記第２のＭＯＳＦＥＴは前記１対のソース線の他方に接続され、
前記第１のＭＴＪと前記第２のＭＴＪはボトムピン構造を有する。
本発明の第４の観点に係る半導体記憶装置は、
１対のビット線の一方と１対のソース線の一方との間に配置され、第１のＭＯＳＦＥＴと第１のＭＴＪとが互いに直列に接続されている第１の直列回路と、前記１対のビット線の他方と前記１対のソース線の他方との間に配置され、第２のＭＯＳＦＥＴと第２のＭＴＪとが互いに直列に接続されている第２の直列回路と、からそれぞれ構成される複数のメモリセルと、
第３のＭＯＳＦＥＴと、
第４のＭＯＳＦＥＴと、
を含み、
前記第３のＭＯＳＦＥＴのドレインは前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは前記１対のビット線の他方に接続され、前記第３のＭＯＳＦＥＴのゲートは前記第４のＭＯＳＦＥＴのドレインに接続され、前記第４のＭＯＳＦＥＴのゲートは前記第３のＭＯＳＦＥＴのドレインに接続されており、
前記第１の直列回路の前記第１のＭＯＳＦＥＴは前記１対のビット線の一方に接続され、前記第１のＭＴＪは前記１対のソース線の一方に接続され、
前記第２の直列回路の前記第２のＭＯＳＦＥＴは前記１対のビット線の他方に接続され、前記第２のＭＴＪは前記１対のソース線の他方に接続されており、
前記１対のソース線は相互に接続され、同一の電圧が印加されている。
本発明の第５の観点に係る半導体記憶装置は、
１対のビット線の一方と１対のソース線の一方との間に配置され、第１のＭＯＳＦＥＴと第１のＭＴＪとが互いに直列に接続されている第１の直列回路と、前記１対のビット線の他方と前記１対のソース線の他方との間に配置され、第２のＭＯＳＦＥＴと第２のＭＴＪとが互いに直列に接続されている第２の直列回路と、からそれぞれ構成される複数のメモリセルと、
第３のＭＯＳＦＥＴと、
第４のＭＯＳＦＥＴと、
を含み、
前記第３のＭＯＳＦＥＴのドレインは前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは前記１対のビット線の他方に接続され、前記第３のＭＯＳＦＥＴのゲートは前記第４のＭＯＳＦＥＴのドレインに接続され、前記第４のＭＯＳＦＥＴのゲートは前記第３のＭＯＳＦＥＴのドレインに接続されており、
前記第３のＭＯＳＦＥＴのソースと前記第４のＭＯＳＦＥＴのソースは、オン・オフ制御可能なＭＯＳＦＥＴを介して、接地されている。
本発明の第６の観点に係る半導体記憶装置は、
１対のビット線の一方と１対のソース線の一方との間に配置され、第１のＭＯＳＦＥＴと第１のＭＴＪとが互いに直列に接続されている第１の直列回路と、前記１対のビット線の他方と前記１対のソース線の他方との間に配置され、第２のＭＯＳＦＥＴと第２のＭＴＪとが互いに直列に接続されている第２の直列回路と、からそれぞれ構成される複数のメモリセルと、
第３のＭＯＳＦＥＴと、
第４のＭＯＳＦＥＴと、
を含み、
前記第３のＭＯＳＦＥＴのドレインは前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは前記１対のビット線の他方に接続され、前記第３のＭＯＳＦＥＴのゲートは前記第４のＭＯＳＦＥＴのドレインに接続され、前記第４のＭＯＳＦＥＴのゲートは前記第３のＭＯＳＦＥＴのドレインに接続されており、
制御信号に従ってオン・オフし、オンしたときに前記１対のソース線に所定電圧を印加するＭＯＳＦＥＴをさらに備える。
本発明の第７の観点に係る半導体記憶装置は、
１対のビット線の一方と１対のソース線の一方との間に配置され、第１のＭＯＳＦＥＴと第１のＭＴＪとが互いに直列に接続されている第１の直列回路と、前記１対のビット線の他方と前記１対のソース線の他方との間に配置され、第２のＭＯＳＦＥＴと第２のＭＴＪとが互いに直列に接続されている第２の直列回路と、からそれぞれ構成される複数のメモリセルと、
第３のＭＯＳＦＥＴと、
第４のＭＯＳＦＥＴと、
を含み、
前記第３のＭＯＳＦＥＴのドレインは前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは前記１対のビット線の他方に接続され、前記第３のＭＯＳＦＥＴのゲートは前記第４のＭＯＳＦＥＴのドレインに接続され、前記第４のＭＯＳＦＥＴのゲートは前記第３のＭＯＳＦＥＴのドレインに接続されており、
データ読み出し時に、前記１対のビット線をプリチャージするプリチャージ回路をさらに備える。
前記プリチャージ回路は、例えば、前記１対のビット線を、プリチャージレベルのフローティング状態に設定する。
本発明の第８の観点に係る半導体記憶装置は、
複数対のビット線と、複数対のソース線と、対応する１対のビット線の一方と対応する１対のソース線の一方との間に配置され、第１のＭＯＳＦＥＴと第１のＭＴＪとが互いに直列に接続されている第１の直列回路と、前記対応する１対のビット線の他方と前記対応する１対のソース線の他方との間に配置され、第２のＭＯＳＦＥＴと第２のＭＴＪとが互いに直列に接続されている第２の直列回路と、からそれぞれ構成される複数のメモリセルと、を備えるセルアレーと、
前記セルアレーの前記複数対のビット線に接続されたマルチプレクサと、
第３のＭＯＳＦＥＴと、
第４のＭＯＳＦＥＴと、
を含み、
前記第３のＭＯＳＦＥＴのドレインは前記マルチプレクサを介して前記セルアレーの各前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは前記マルチプレクサを介して前記セルアレーの各前記１対のビット線の他方に接続され、前記第３のＭＯＳＦＥＴのゲートは前記第４のＭＯＳＦＥＴのドレインに接続され、前記第４のＭＯＳＦＥＴのゲートは前記第３のＭＯＳＦＥＴのドレインに接続されており、
前記第３のＭＯＳＦＥＴと前記第４のＭＯＳＦＥＴとはセンスアンプを構成し、
１つの前記センスアンプは、複数の前記マルチプレクサを介して、複数のセルアレーに接続されている。
本発明の第９の観点に係る半導体記憶装置は、
複数対のビット線と、複数対のソース線と、対応する１対のビット線の一方と対応する１対のソース線の一方との間に配置され、第１のＭＯＳＦＥＴと第１のＭＴＪとが互いに直列に接続されている第１の直列回路と、前記対応する１対のビット線の他方と前記対応する１対のソース線の他方との間に配置され、第２のＭＯＳＦＥＴと第２のＭＴＪとが互いに直列に接続されている第２の直列回路と、からそれぞれ構成される複数のメモリセルと、を備えるセルアレーと、
前記セルアレーの前記複数対のビット線に接続されたマルチプレクサと、
第３のＭＯＳＦＥＴと、
第４のＭＯＳＦＥＴと、
を含み、
前記第３のＭＯＳＦＥＴのドレインは前記マルチプレクサを介して前記セルアレーの各前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは前記マルチプレクサを介して前記セルアレーの各前記１対のビット線の他方に接続され、前記第３のＭＯＳＦＥＴのゲートは前記第４のＭＯＳＦＥＴのドレインに接続され、前記第４のＭＯＳＦＥＴのゲートは前記第３のＭＯＳＦＥＴのドレインに接続されており、
前記マルチプレクサと前記セルアレーの組が、前記第３のＭＯＳＦＥＴと前記第４のＭＯＳＦＥＴとから構成されるセンスアンプを挟んで配置されている。
本発明の第１０の観点に係る半導体記憶装置は、
複数対のビット線と、複数対のソース線と、対応する１対のビット線の一方と対応する１対のソース線の一方との間に配置され、第１のＭＯＳＦＥＴと第１のＭＴＪとが互いに直列に接続されている第１の直列回路と、前記対応する１対のビット線の他方と前記対応する１対のソース線の他方との間に配置され、第２のＭＯＳＦＥＴと第２のＭＴＪとが互いに直列に接続されている第２の直列回路と、からそれぞれ構成される複数のメモリセルと、を備えるセルアレーと、
前記セルアレーの前記複数対のビット線に接続されたマルチプレクサと、
第３のＭＯＳＦＥＴと、
第４のＭＯＳＦＥＴと、
を含み、
前記第３のＭＯＳＦＥＴのドレインは前記マルチプレクサを介して前記セルアレーの各前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは前記マルチプレクサを介して前記セルアレーの各前記１対のビット線の他方に接続され、前記第３のＭＯＳＦＥＴのゲートは前記第４のＭＯＳＦＥＴのドレインに接続され、前記第４のＭＯＳＦＥＴのゲートは前記第３のＭＯＳＦＥＴのドレインに接続されており、
前記マルチプレクサを介して、前記複数対のビット線に接続され、データを入出するデータバッファ回路をさらに備える。
前記データバッファ回路は、例えば、読み出し時には、前記マルチプレクサを介して接続された１対のビット線のデータを読み出して出力し、書き込み時には、前記マルチプレクサを介して接続された１対のビット線に書き込み電圧を印加する。
前記データバッファ回路は、例えば、前記マルチプレクサと前記第３と第４のＭＯＳＦＥＴから構成されるセンスアンプとに接続されている。
前記データバッファ回路は、例えば、複数の前記マルチプレクサを介して複数のセルアレーに接続されている。
本発明の第１１の観点に係る半導体記憶装置は、
１対のビット線の一方と１対のソース線の一方との間に配置され、第１のＭＯＳＦＥＴと第１のＭＴＪとが互いに直列に接続されている第１の直列回路と、前記１対のビット線の他方と前記１対のソース線の他方との間に配置され、第２のＭＯＳＦＥＴと第２のＭＴＪとが互いに直列に接続されている第２の直列回路と、からそれぞれ構成される複数のメモリセルと、
第３のＭＯＳＦＥＴと、
第４のＭＯＳＦＥＴと、
を含み、
前記第３のＭＯＳＦＥＴのドレインは前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは前記１対のビット線の他方に接続され、前記第３のＭＯＳＦＥＴのゲートは前記第４のＭＯＳＦＥＴのドレインに接続され、前記第４のＭＯＳＦＥＴのゲートは前記第３のＭＯＳＦＥＴのドレインに接続されており、
前記第１のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴは、第一の導電型のＭＯＳＦＥＴであり、前記第３のＭＯＳＦＥＴと前記第４のＭＯＳＦＥＴとは、前記第一の導電型とは異なる第二の導電型のＭＯＳＦＥＴであり、
前記第３のＭＯＳＦＥＴと前記第４のＭＯＳＦＥＴのソースは第１の共通ノードに接続され、前記第１の共通ノードは、第７のＭＯＳＦＥＴを介して接地電圧あるいは電源電圧に接続されており、
前記第７のＭＯＳＦＥＴは、前記第二の導電型のＭＯＳＦＥＴである。
本発明の第１２の観点に係る半導体記憶装置は、
１対のビット線の一方と１対のソース線の一方との間に配置され、第１のＭＯＳＦＥＴと第１のＭＴＪとが互いに直列に接続されている第１の直列回路と、前記１対のビット線の他方と前記１対のソース線の他方との間に配置され、第２のＭＯＳＦＥＴと第２のＭＴＪとが互いに直列に接続されている第２の直列回路と、からそれぞれ構成される複数のメモリセルと、
第３のＭＯＳＦＥＴと、
第４のＭＯＳＦＥＴと、
を含み、
前記第３のＭＯＳＦＥＴのドレインは前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは前記１対のビット線の他方に接続され、前記第３のＭＯＳＦＥＴのゲートは前記第４のＭＯＳＦＥＴのドレインに接続され、前記第４のＭＯＳＦＥＴのゲートは前記第３のＭＯＳＦＥＴのドレインに接続されており、
前記第１のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴは、第一の導電型のＭＯＳＦＥＴであり、前記第３のＭＯＳＦＥＴと前記第４のＭＯＳＦＥＴとは、前記第一の導電型とは異なる第二の導電型のＭＯＳＦＥＴであり、
前記第３のＭＯＳＦＥＴのドレインに第８のＭＯＳＦＥＴのドレインが接続され、前記第４のＭＯＳＦＥＴのドレインに第９のＭＯＳＦＥＴのドレインが接続され、前記第８のＭＯＳＦＥＴのドレインは前記第９のＭＯＳＦＥＴのゲートに接続され、前記第９のＭＯＳＦＥＴのドレインは前記第８のＭＯＳＦＥＴのゲートに接続されており、
前記第８のＭＯＳＦＥＴと前記第９のＭＯＳＦＥＴは、前記第一の導電型のＭＯＳＦＥＴであり、
前記第８のＭＯＳＦＥＴ及び前記第９のＭＯＳＦＥＴのソースは第２の共通ノードに接続され、前記第２の共通ノードは、第１０のＭＯＳＦＥＴを介して電源電圧あるいは接地電圧に接続されており、
前記第１０のＭＯＳＦＥＴは、前記第一の導電型のＭＯＳＦＥＴである。
例えば、前記第１０のＭＯＳＦＥＴをオンする場合には、前記第１のＭＯＳＦＥＴ及び前記第２のＭＯＳＦＥＴをオフする。
本発明の第１３の観点に係る半導体記憶装置は、
１対のビット線の一方と１対のソース線の一方との間に配置され、第１のＭＯＳＦＥＴと第１のＭＴＪとが互いに直列に接続されている第１の直列回路と、前記１対のビット線の他方と前記１対のソース線の他方との間に配置され、第２のＭＯＳＦＥＴと第２のＭＴＪとが互いに直列に接続されている第２の直列回路と、からそれぞれ構成される複数のメモリセルと、
第３のＭＯＳＦＥＴと、
第４のＭＯＳＦＥＴと、
を含み、
前記第３のＭＯＳＦＥＴのドレインは前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは前記１対のビット線の他方に接続され、前記第３のＭＯＳＦＥＴのゲートは前記第４のＭＯＳＦＥＴのドレインに接続され、前記第４のＭＯＳＦＥＴのゲートは前記第３のＭＯＳＦＥＴのドレインに接続されており、
前記第１のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴは、第一の導電型のＭＯＳＦＥＴであり、前記第３のＭＯＳＦＥＴと前記第４のＭＯＳＦＥＴとは、前記第一の導電型とは異なる第二の導電型のＭＯＳＦＥＴであり、
前記第３のＭＯＳＦＥＴのドレインは、第５のＭＯＳＦＥＴを介して前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは、第６のＭＯＳＦＥＴを介して前記１対のビット線の他方に接続されており、
前記第５のＭＯＳＦＥＴと前記第６のＭＯＳＦＥＴは、前記第二の導電型のＭＯＳＦＥＴであり、
前記第３のＭＯＳＦＥＴのドレインに第８のＭＯＳＦＥＴのドレインが接続され、前記第４のＭＯＳＦＥＴのドレインに第９のＭＯＳＦＥＴのドレインが接続され、前記第８のＭＯＳＦＥＴのドレインは前記第９のＭＯＳＦＥＴのゲートに接続され、前記第９のＭＯＳＦＥＴのドレインは前記第８のＭＯＳＦＥＴのゲートに接続されており、
前記第８のＭＯＳＦＥＴと前記第９のＭＯＳＦＥＴは、前記第一の導電型のＭＯＳＦＥＴであり、
前記第８のＭＯＳＦＥＴ及び前記第９のＭＯＳＦＥＴのソースは第２の共通ノードに接続され、前記第２の共通ノードは、第１０のＭＯＳＦＥＴを介して電源電圧あるいは接地電圧に接続されており、
前記第１０のＭＯＳＦＥＴは、前記第一の導電型のＭＯＳＦＥＴであり、
前記第１０のＭＯＳＦＥＴをオンする場合には、前記第５のＭＯＳＦＥＴおよび前記第６のＭＯＳＦＥＴをオフする。
本発明の第１４の観点に係る半導体記憶装置は、
１対のビット線の一方と１対のソース線の一方との間に配置され、第１のＭＯＳＦＥＴと第１のＭＴＪとが互いに直列に接続されている第１の直列回路と、前記１対のビット線の他方と前記１対のソース線の他方との間に配置され、第２のＭＯＳＦＥＴと第２のＭＴＪとが互いに直列に接続されている第２の直列回路と、からそれぞれ構成される複数のメモリセルと、
第３のＭＯＳＦＥＴと、
第４のＭＯＳＦＥＴと、
を含み、
前記第３のＭＯＳＦＥＴのドレインは前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは前記１対のビット線の他方に接続され、前記第３のＭＯＳＦＥＴのゲートは前記第４のＭＯＳＦＥＴのドレインに接続され、前記第４のＭＯＳＦＥＴのゲートは前記第３のＭＯＳＦＥＴのドレインに接続されており、
前記第１のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴは、第一の導電型のＭＯＳＦＥＴであり、前記第３のＭＯＳＦＥＴと前記第４のＭＯＳＦＥＴとは、前記第一の導電型とは異なる第二の導電型のＭＯＳＦＥＴであり、
前記１対のソース線はそれぞれ第１１のＭＯＳＦＥＴ、第１２のＭＯＳＦＥＴを介して電源電圧あるいは接地電圧に接続され、
前記第１１のＭＯＳＦＥＴと前記第１２のＭＯＳＦＥＴは、前記第一の導電型のＭＯＳＦＥＴである。
本発明によれば、ＳＴＴ−ＭＲＡＭのメモリセル面積の縮小化を実現することができる。
本発明の実施の形態１に係る記憶回路の構成を示す図である。 実施の形態１に係る記憶回路のメモリセルとセンス回路の詳細な回路構成を示す図である。 ＭＴＪの状態と抵抗の関係を説明する図である。 ＭＴＪの電流−抵抗特性を示す図である。 従来の４Ｔ２ＭＴＪ構成のメモリセルを多段に配置した記憶回路の回路図である。 実施の形態に係るメモリセルを多段に配置した記憶回路の回路図である。 比較例の４Ｔ２ＭＴＪのメモリセルの回路図である。 比較例の６Ｔ２ＭＴＪのメモリセルの回路図である。 比較例の６Ｔ２ＭＴＪのメモリセルの他の回路構成の回路図である。 複数のタイプの差動対構成のＳＴＴ−ＭＲＡＭの動作電流を示す図である。 メモリセルの面積の比較のための図である。（ａ）は、４Ｔ２ＭＴＪ構成のメモリセルのレイアウトを示す図である。（ｂ）は、実施の形態１に係るメモリセルのレイアウトを示す図である。 変形例１に係る記憶回路の回路図である。 実施の形態２に係る記憶回路の回路図である。 実施の形態１に係るメモリセルの読み出し時の各部の電圧変化を示す図である。 実施の形態２に係るメモリセルの読み出し時の各部の電圧変化を示す図である。 実施の形態１に係るメモリセルと実施の形態２に係るメモリセルの読み出し時のビットラインの電圧変化を対比して示す図である。 実施の形態１に係るメモリセルを使用した記憶回路の応用例の回路図である。 図１３に示す記憶回路を基本ユニットとする１２８ｋｂの記憶回路の構成例の回路図である。 図１４に示す記憶回路を基本ユニットとする１Ｍｂの記憶回路の構成例の回路図である。 マクロサイズの比較のための図である。（ａ）は、４Ｔ２ＭＴＪ構成の１Ｍｂの記憶回路のマクロサイズを示す図である。(ｂ)は、実施例に係る１Ｍｂ記憶回路のマクロサイズを示す図である。 図１５に示す１Ｍｂ記憶回路の性能を評価するために各部の信号を示す図である。 （ａ）〜（ｄ）は、図１５に示す１Ｍｂ記憶回路の性能を評価するための特性図である。 図１５に示す１Ｍｂ記憶回路の読み出し時の各部の電圧変化を示す図である。 従来のセンスアンプの回路構成を示す図である。 本提案方式のセンスアンプの回路構成を示す図である。 本提案方式のセンスアンプを採用した場合の効果を説明するための図である。（ａ）は、本提案方式のセンスアンプを使用した場合の読み出し時のＭＴＪの通過電流の時間変化を示す図である。（ｂ）は、図２０に示す従来のセンスアンプを使用した場合の読み出し時のＭＴＪの通過電流の測定結果である。 実施の形態１に係る１Ｍｂ記憶回路の不良率を示す図である。 実施の形態１に係る記憶回路の望ましい構成例の回路図である。 実施の形態１に係る記憶回路の望ましい他の構成例の回路図である。 実施の形態１に係る記憶回路の変形例の回路図である。 実施の形態１に係る記憶回路の他の変形例の回路図である。 実施の形態１に係る記憶回路の望ましい他の構成例の回路図である。 実施の形態１に係る記憶回路の望ましいさらに他の構成例の回路図である。 実施の形態１に係る記憶回路の他の構成例の回路図である。 実施の形態１に係る記憶回路のさらに他の構成例の回路図である。 実施の形態１に係る記憶回路の変形例を示す図である。
以下、図面を参照しながら本発明の実施の形態に係る記憶回路を説明する。
（実施の形態１）
本発明の実施の形態１に係る記憶回路１００は、図１に示すように、マトリクス状に配置された複数のメモリセル５０と、ローデコーダ６０と、センスアンプ７０と、を有する。
同一行のメモリセル５０は、同一のワードラインバーＢＷＬを介してローデコーダ６０に接続されている。また、同一列のメモリセル５０は、同一のビットラインＢＬとビットラインバーＢＢＬとを介してセンスアンプ７０に接続されている。
ローデコーダ６０は、ローアドレスをデコードし、ワードラインバーＢＷＬの電圧をローレベル（選択信号）とすることにより、メモリセル５０を選択する。センスアンプ７０は、ビットラインＢＬとビットラインバーＢＢＬの対毎に、センス回路３０を備えている。センスアンプ７０は、読み出し時に、ビットラインＢＬとビットラインバーＢＢＬの電圧関係をセンス回路３０で増幅して、データをメモリセル５０から読み出す。
図２に、図１に示す記憶回路１００の各構成要素のうち、１個のメモリセル５０とセンス回路３０だけを抜き出した回路図を示す。
メモリセル５０は、図示するように、２個のＭＴＪ（Magnetic Tunneling Junction）素子（以下、ＭＴＪという）１０とＭＴＪ１１と、ＭＴＪ１０とＭＴＪ１１の選択トランジスタである２個のＰ型のＭＯＳＦＥＴ（以下、ＰＦＥＴ）２０ａと２０ｂとを有する。
ＭＴＪ１０とＭＴＪ１１は、互いに同一の特性を有する抵抗変化型の記憶素子である。ＭＴＪ１０とＭＴＪ１１の構成を、ＭＴＪ１０を例に説明する。図３Ａに示すように、ＭＴＪ１０は、ピン層１０ａ、絶縁層１０ｂ、フリー層１０ｃの３層から構成されている。図３Ａ（ａ）には、ピン層１０ａとフリー層１０ｃの矢印で示す磁化の向きが揃っている平行状態のＭＴＪ１０を示す。平行状態では、ＭＴＪ１０の抵抗は小さくなる。この平行状態は低抵抗状態とも呼ばれる。一方、図３Ａ（ｂ）には、ピン層１０ａとフリー層１０ｃの磁化の向きが揃っていない反平行状態のＭＴＪ１０を示す。反平行状態では、ＭＴＪ１０の抵抗は大きくなる。この反平行状態は高抵抗状態とも呼ばれる。
図３Ｂに、ＭＴＪ１０の電流−抵抗特性を示す。ここで、縦軸はＭＴＪ１０の抵抗Ｒを示し、横軸はＭＴＪ１０を流れる電流Ｉを示す。図示するように、ＭＴＪ１０に順方向電流Ｉｃ１を流すと、ＭＴＪ１０は反平行状態となり、抵抗値が増加する。一方、ＭＴＪ１０に逆方向電流Ｉｃ０を流すと、ＭＴＪ１０は平行状態となり、抵抗値が低下する。この抵抗変化は、トンネル磁気抵抗効果と呼ばれている。ＭＴＪ１１も同様の特性を有する。
このような特性を利用して、平行状態（低抵抗状態）、反平行状態（高抵抗状態）を、それぞれ、”０”、”１”というように対応付ける。そして、ＭＴＪ１０に所望の電流を流して、平行状態（”０”）と反平行状態（”１”）とを制御することで、１ビットの情報を記憶させることができる。
図２に示すように、ＭＴＪ１０、１１のピン層１０ａ、１１ａは、それぞれ、対応するＰＦＥＴ２０ａ、２０ｂのドレインに接続されている。ＰＦＥＴ２０ａ、２０ｂのゲートは、それぞれ対応するワードラインバーＢＷＬに接続されている。ＰＦＥＴ２０ａ、２０ｂのソースは、それぞれ、ソースラインＳＬとソースラインバーＢＳＬに接続されている。ＰＦＥＴ２０ａと２０ｂとは、メモリセル５０を選択するための選択トランジスタとして機能する。ＰＦＥＴ２０ａと２０ｂとは、ワードラインバーＢＷＬを介して入力される行選択信号（ローアクティブ）に応答して、オン・オフし、ＭＴＪ１０と１１への電流供給のオン・オフを切り替える。
また、ソースラインＳＬは、ＰＦＥＴ２０ｃのドレインに、ソースラインバーＢＳＬは、ＰＦＥＴ２０ｄのドレインに、接続されている。ＰＦＥＴ２０ｃと２０ｄのソースは、電源電圧Ｖｄｄが印加されている電源端子に接続されている。ＰＦＥＴ２０ｃと２０ｄのゲートは、制御ラインＢＲＯＥに接続されている。ＰＦＥＴ２０ｃと２０ｄは、制御ラインＢＲＯＥを介して供給される制御信号（電源供給のオン・オフを制御する信号）に応じてオン・オフする。なお、以下、理解を容易にするため、信号線の名称とその信号線を伝達される信号の名称を同一とする場合がある。
ＭＴＪ１０、１１のフリー層１０ｃ、１１ｃは、それぞれビットラインＢＬ、ビットラインバーＢＢＬに接続されている。ビットラインＢＬ、ビットラインバーＢＢＬには、センス回路３０を構成するＮ型のＭＯＳＦＥＴ（以下ＮＦＥＴ）３０ａ、３０ｂのドレインがそれぞれ接続されている。
センス回路３０は、たすきがけに接続されたＮＦＥＴ３０ａ、３０ｂを有する。ＮＦＥＴ３０ａ、３０ｂのソースは共通に接続され、ＮＦＥＴ３０ｃの電流路（ドレイン−ソースパス）を介して接地されている。ＮＦＥＴ３０ｃのゲートは、制御ラインＲｅａｄに接続されている。
また、ビットラインＢＬとビットラインバーＢＢＬには、ＰＦＥＴ２０ｅ、２０ｆのドレインが接続されている。ＰＦＥＴ２０ｅ、２０ｆのゲートには、イコライザからのＢＥＱＬ信号を入力するための制御ラインＢＥＱＬが接続されている。ＰＦＥＴ２０ｅ、２０ｆのソースは、例えば、ソースラインＳＬ，ソースラインバーＢＳＬに接続されている。
また、ＰＦＥＴ２０ｅ、２０ｆのドレインは、それぞれ、キャパシタＣ１、Ｃ２に接続されている。キャパシタＣ１、Ｃ２は、ビットラインＢＬ、ビットラインバーＢＢＬの分布寄生容量の等価回路である。キャパシタＣ１，Ｃ２は、ＰＥＦＴ２０ｅ、２０ｆがオンのとき、制御ラインＢＥＱＬによりチャージアップされる。これにより、ビットラインＢＬとビットラインバーＢＢＬとは、メモリ読み出しの前等に、ほぼ電源電圧まで、チャージされる。
次に、図４Ａと４Ｂを参照してセンス回路３０を説明する。図４Ａは、ビット線対に従来の４Ｔ２ＭＴＪ構成のメモリセル５を多数個接続した回路を示す図である。図４Ｂは、ビット線対にメモリセル５０を多数個接続した回路を示す図である。
図４Ａに示すように、従来の各メモリセル５は、ＭＴＪ１０とＭＴＪ１１、ＭＴＪの駆動用のＰＦＥＴ２０ａとＰＦＥＴ２０ｂ、センス回路の役割を果たすＮＦＥＴ３０ａとＮＦＥＴ３０ｂを有している。
一方、本実施の形態においては、図４Ｂに示すように、センス回路３０（ＮＦＥＴ３０ａ、３０ｂ）が、複数のメモリセル５０で共有されている。つまり、図４Ａに示すメモリセル５とは異なり、個々のメモリセル５０はセンス回路３０を有さず、２個のＭＴＪ１０、１１と、２個のＰＦＥＴ２０ａ、２０ｂだけを有する。従って、本実施の形態のメモリセル５０は、従来の４Ｔ２ＭＴＪ構成のメモリセルに比較して、その占有面積を小さくすることができる。従って、他の条件が同一であれば、記憶回路１００のサイズを小さくすることができる。
一方、ローデコーダ６０により選択された行のメモリセル５０に注目すると、メモリセル５０とセンス回路３０とは、ビットラインＢＬとビットラインバーＢＢＬを介して直結されており、メモリセル５と同一の構成を有する。
次に、図２を参照しながら、上記構成を有する記憶回路１００の動作を説明する。記憶回路１００の任意のメモリセル５０からデータを読み出す場合、ローアドレスがローデコーダ６０に供給される。ローデコーダ６０は、選択対象行のワードラインバーＢＷＬの電圧をローレベルとする。その後、ローデコーダ６０は、選択対象列の制御ラインＢＥＱＬをハイレベルとし、制御ラインＲｅａｄをハイレベルとする。
もともとローレベルであった制御ラインＢＥＱＬがハイレベルとなったことにより、ＰＦＥＴ２０ｅ、２０ｆがオンからオフに変化する。よって、もともと電源電圧にプリチャージされていたビットラインＢＬとビットラインバーＢＢＬは、そのレベルでフローティングとなる。
制御ラインＢＲＯＥとワードラインバーＢＷＬの電圧がローレベルとなることにより、ＰＦＥＴ２０ａ、２０ｂ、２０ｃ、２０ｄがオンする。従って、電源ＶｄｄからＰＦＥＴ２０ｃ、２０ａ、ＭＴＪ１０を介してビットラインＢＬに電流が流れ、電源ＶｄｄからＰＦＥＴ２０ｄ、２０ｂ、ＭＴＪ１１を介してビットラインバーＢＢＬに電流が流れる。ＭＴＪ１０とＭＴＪ１１の抵抗値により電流の大きさに差が生じる。この差により、ビットラインＢＬとビットラインバーＢＢＬの電圧に差が生じ、この差がセンス回路３０により増幅される。
こうして、ビットラインＢＬとビットラインバーＢＢＬに、ＭＴＪ１０とＭＴＪ１１の抵抗に応じた電圧が現れ、記憶データが読み出される。
なお、図１、図２の回路はメモリセル５０からデータを読み出す場合に必要な回路だけを示している。メモリセル５０へデータを書き込む時の説明は、後で図１３を用いて行う。
以上説明したように、本実施の形態の記憶回路１００によれば、従来の４Ｔ２ＭＴＪの記憶回路と同様の書き込み動作及び読み出し動作を実現しつつ、メモリセル５０を小型化することができる。さらに、記憶容量を同等とすれば、記憶回路１００全体を小型化することができる。
次に、上記構成を有する記憶回路１００の動作特性について説明する。まず、記憶回路１００の消費電力を評価するため、図５Ａ〜図５Ｃに示す複数種類の比較用のＳＴＴ−ＭＲＡＭ（Spin Transfer Torque-Magnetoresistive Random Access Memory）の動作電流を求めた。
図５Ａは、４個のトランジスタと２個のＭＴＪを含む４Ｔ２ＭＴＪ構成のメモリセルを示す。図５Ｂは６個のトランジスタと２個のＭＴＪを含む６Ｔ２ＭＴＪ構成（以下、６Ｔ２ＭＴＪ−１とする）のメモリセルを示す。図５Ｃに、別の６Ｔ２ＭＴＪ構成（以下、６Ｔ２ＭＴＪ−２とする）のメモリセルを示す。
これらに加えて、６個のトランジスタから構成され、ＬＯＰ（Low Operating Power）タイプのＳＲＡＭ（Static Random Access Memory）と、ＬＳＴＰ（Low Standby Power）タイプのＳＲＡＭの動作電流を上述のＳＴＴ−ＭＲＡＭと同様の条件で求めた。
なお、上述の差動対型のＳＴＴ−ＭＲＡＭと、２種のＳＲＡＭのメモリセルとにそれぞれ３２ビット単位の１次元パワーゲーティング（細粒度パワーゲーティング）を適用した。１次元パワーゲーティングを適用したのは、次のような理由による。２次元パワーゲーティング（粗粒度パワーゲーティング）は、パワーラインドライバの数が少ないものの、ウェイクアップタイムが遅く、動作電流が大きい等の性能的な問題がある。また、０次元パワーゲーティングは、１個のメモリセルに１個のパワーラインドライバを割り当てるため、１次元パワーゲーティングと２次元パワーゲーティングに比べ、パワーラインドライバの数が多くなり、回路の専有面積が大きくなる。よって、面積オーバーヘッド、性能面の両方の観点から、１次元パワーゲーティングが最適なパワーゲーティングであると判断した。
図６に、上述の２Ｔ２ＭＴＪ構成のメモリセル５０、上述のＳＴＴ−ＲＡＭ、ＳＲＡＭの動作電流のシミュレーション結果を示す。なお、ここでは、３２ＭＢｙｔｅキャッシュメモリを想定し、６４Ｂｙｔｅ（２５６ｂｉｔ）アクセスの際の動作電流を求めた。
１５ナノ秒の書き込みサイクルの動作電流は、図５Ａに示す４Ｔ２ＭＴＪではシミュレーション値が７０ｍＡであり、６Ｔ３ＭＴＪタイプ１のシミュレーション値の１２１ｍＡ及び６Ｔ２ＭＴＪタイプ２のシミュレーション値の１６４ｍＡより低い。一方で、本提案の２Ｔ２ＭＴＪセルの動作電流は７７ｍＡであり、４Ｔ２ＭＴＪには及ばないものの、ほぼ匹敵する低電流を実現できている。
また、ＳＴＴ−ＭＲＡＭとＬＯＰ、ＬＴＳＰタイプのＳＲＡＭとの動作電流を比較した。ＳＲＡＭのＬＯＰ、ＬＴＳＰの消費電流は、いずれも書き込み電流が０．１８ｍＡであり、２Ｔ２ＭＴＪや４Ｔ２ＭＴＪの書き込み電流（７０ｍＡや６３ｍＡ）より低い。しかし、ＳＲＡＭはデータ保持のための静的消費電流が必要であり、ＬＯＰの場合の動作電流は、１．４６Ａ、ＬＴＳＰの場合の動作電流は、１３８ｍＡであり、いずれも、４Ｔ２ＭＴＪの消費電流より大きい。このように、消費電流の観点からは、４Ｔ２ＭＴＪ構成あるいは２Ｔ２ＭＴＪが最適な差動対構成である。
次に、本実施の形態に係るメモリセル５０の面積の縮小の効果について確認した。図７（ａ）に、４Ｔ２ＭＴＪ構成のメモリセル５のレイアウトの典型例を示す。図７（ｂ）に、本実施の形態のメモリセル５０の１個のレイアウトの典型例を示す。いずれも９０ｎｍ世代のＳＴＴ−ＭＲＡＭにおける１ビットのメモリセルを対象とする。選択トランジスタであるＰＦＥＴ２０ａ、２０ｂに相当するＭＯＳＦＥＴのサイズは同一としている。
４Ｔ２ＭＴＪ構成の場合、メモリセルの面積は２．１９μｍ２、４Ｔ２ＭＴＪ構成のメモリセル５０の面積は０．８８μｍ２となった。つまり、本実施の形態においては、従来のメモリセルの占有面積の４０パーセント程度の大きさで１ビットのセルを構成することができる。
このように、本実施の形態にかかるメモリセル５０は、センス回路３０を他のメモリセル５０と共有するため、メモリセルの占有面積を縮小することができることが確認された。
このように、本実施の形態に係る、記憶回路１００は、低消費電力で、且つ、小型化が可能である。
なお、図１に示す構成においては、ＭＴＪ１０とＭＴＪ１１のピン層をＰＦＥＴに接続したボトムピン構造を示しているが、これは、メモリセル５０の破壊読み出しを避けるためである。なお、破壊読み出しが起きないことが確実な読み出し条件を実現できるのであれば、ピン層１０ａ、１１ａとフリー層１１ａ、１１ｃを逆に接続してもよい。
（変形例１）
実施の形態１のメモリセル５０においては、ＭＴＪ１０、１１が、ビットラインＢＬ、ビットラインバーＢＢＬに接続され、選択トランジスタであるＰＦＥＴ２０ａ、２０ｂがソースラインＳＬ、ソースラインバーＢＳＬに接続されている。これに対し、図８に示すメモリセル５０’のように、ＭＴＪ１０、１１のピン層１０ａ、１１ａを、ソースラインＳＬ、ソースラインバーＢＳＬに接続し、ＰＦＥＴ２０ａ、２０ｂのドレインをビットラインＢＬ、ビットラインバーＢＢＬに接続する構成としてもよい。この場合は、メモリセル５０’の破壊読み出しを防ぐために、ＭＴＪ１０、１１のフリー層１０ｃ、１１ｃがＰＦＥＴ２０ａ、２０ｂに接続されたトップピン構造であることが望ましい。なお、破壊読み出しが起きないことが確実な読み出し条件を実現できるのであれば、ピン層１０ａ、１１ａとフリー層１１ａ、１１ｃを逆に接続してもよい。
（実施の形態２）
実施の形態１では、選択トランジスタとして、Ｐ型のＭＯＳＦＥＴであるＰＦＥＴ２０ａ、２０ｂを使用したが、Ｎ型のＭＯＳＦＥＴを使用してもよい。
図９に、選択トランジスタとしてＮ型のＭＯＳＦＥＴを使用した記憶回路２００の回路構成を示す。図９に１個のメモリセル５１とセンス回路３０を図示するように、記憶回路２００は、記憶回路１００と同様に、行列に配置された複数のメモリセル５１とセンス回路３０とを有しており、センス回路３０は複数のメモリセル５１で共有される。なお、図１及び図２に示した記憶回路１００と同様の構成については、同様の符号を付す。
メモリセル５１は、図示するように、２個のＭＴＪ１０と１１、ＭＴＪの選択トランジスタであるＮ型のＭＯＳＦＥＴのＮＦＥＴ２１ａと２１ｂを有する。
記憶回路２００においては、ＭＴＪ１０、１１のピン層１０ａ、１１ａは、それぞれＮＦＥＴ２１ａ、２１ｂのソースに接続されている。ＮＦＥＴ２１ａ、２１ｂは、選択トランジスタである。ＮＦＥＴ２１ａ、２１ｂのゲートは、それぞれワードラインＷＬに接続されている。ＮＦＥＴ２１ａと２１ｂは、ワードラインＷＬを介して供給される選択信号に応答してオン／オフし、ＭＴＪ１０と１１への電源供給のオン・オフを切り替える。
記憶回路２００は、メモリセル５１の選択トランジスタがＮＦＥＴである点以外は、上述の実施の形態１にかかる記憶回路１００と同様の構成を備える。
記憶回路２００においても、複数のメモリセル５１がセンス回路３０を共有しているため、個々のメモリセル５１の占有面積を４Ｔ２ＭＴＪ構成のメモリセル等と比較して縮小することができる。
次に、実施の形態１に係る記憶回路１００のメモリセル５０（図１、図２）と、実施の形態２に係る記憶回路２００のメモリセル５１（図９）のアクセス時間を評価した。
アクセス時間の測定は以下のように行った。記憶回路１００については、ワードラインバーＢＷＬの電圧を、ハイレベル（１Ｖ）からローレベル（０Ｖ：アクティブレベル）に変化させ、ノードｓｎ、ｂｓｎ、ビットラインＢＬ、ビットラインバーＢＢＬの電圧を求めた。なお、ワードラインバーＢＷＬの電圧をハイレベルからローレベルに変化させるタイミングと同一のタイミングで、制御ラインＢＲＯＥをローレベル、制御ラインＢＥＱＬをハイレベル、制御ラインＲｅａｄをハイレベルとし、ＮＦＥＴ２１ａ、２１ｂ、ＰＦＥＴ２０ｃ、２０ｄをオンし、ＰＦＥＴ２０ｅ、２０ｆをオフさせている。ここで、ノードｓｎ、ｂｓｎは、ＭＴＪ１０、１１のピン層１０ａ、１１ａと選択トランジスタであるＰＦＥＴ２０ａ、２０ｂのソースとの接続点である。
記憶回路２００については、ワードラインＷＬの入力信号を、ローレベル（０Ｖ）からハイレベル（１Ｖ）に変化させ、ノードｓｎ、ｂｓｎ、ビットラインＢＬ、ビットラインバーＢＢＬの電圧を測定した。記憶回路２００においても、制御ラインＢＲＯＥ、制御ラインＢＥＱＬ、制御ラインＲｅａｄには、ワードラインＷＬの信号入力と同じタイミングで所定の信号を入力している。
図１０に記憶回路１００のシミュレーション結果を、図１１に記憶回路２００の測定結果を示す。図示するように、記憶回路１００のビットラインＢＬ、ビットラインバーＢＢＬの電位の変化に比べて、記憶回路２００のビットラインＢＬ、ビットラインバーＢＢＬの電位の変化の方が緩やかであり、さらに、記憶回路１００においては、ビット線がフル振幅し、一方、記憶回路２００においては、ビット線がフル振幅していない。これらのことから、記憶回路１００は、ビット線がフル振幅するため記憶回路２００に比べ読み出し時間が短いといえる。
比較のために、図１２に、読み出し時の、記憶回路１００のビットラインＢＬ、ビットラインバーＢＢＬの読み出し時の電圧変化のシミュレーション結果と記憶回路２００のビットラインＢＬ、ビットラインバーＢＢＬの電圧変化のシミュレーション結果を併せて示す。ここで、実線は、記憶回路１００のシミュレーション結果を示し、破線は記憶回路２００のシミュレーション結果を示す。
図示するように、記憶回路１００においては、ワードラインバーＷＬＢの電圧が変化してから、ビットラインＢＬとビットラインバーＢＢＬの電位差が０．３Ｖを超えるまでに約０．４ナノ秒の時間を要する。一方、記憶回路２００においては、ワードラインＷＬの電圧の変化から、ビットラインＢＬとビットラインバーＢＢＬの電位差が０．３Ｖを超えるまでに約１．４ナノ秒の時間を要する。つまり、記憶回路１００の構成の方が、ビット線のラッチにかかる時間が短く、アクセス時間が短い。
このことから、実施の形態２に係る記憶回路２００は、占有面積の観点と消費電力の観点からは、実施の形態１に係る記憶回路１００と同等の効果を発揮する。しかし、動作速度の観点からは、実施の形態１に係る記憶回路１００の方が記憶回路２００より優れていることが確認された。
ここまで、理解を容易にするため、読み出しに必要な回路だけを示していたが、書き込みに必要な回路及びカラム方向のデコード方式も含めた記憶回路１５０全体の構成及び動作を以下に説明する。なお、メモリセルとして、実施形態１のメモリセル５０を採用している。
図１３に示すように、記憶回路１５０は、８行×２５６列に配置された２ｋ個のメモリセル５０から構成されるセルアレーＣ／Ａ、イコライザＥＱＬ、メモリセル５０を選択するための、ワードラインバーＢＷＬ０〜ＢＷＬ２５５、ビットラインの対ＢＬ０〜ＢＬ７、ＢＢＬ０〜ＢＢＬ７、ソースラインの対ＳＬ０〜ＳＬ７、ＢＳＬ０〜ＢＳＬ７を有する。
記憶回路１５０は、さらに、選択されたメモリセル５０の出力信号のみをセンスアンプＳ／Ａへ供給するためのマルチプレクサＭＵＸ、センスアンプＳ／Ａ、データの読み書きのためのデータキューバッファＤＱＢを備える。
マルチプレクサＭＵＸは、トランスファゲート４１ａと４１ｂと、トランスファゲート４２ａと４２ｂと、から構成される。トランスファゲート４１ａと４１ｂは、ビットラインＢＬｉとビットラインバーＢＢＬｉの対をセンスアンプＳ／Ａに接続するために、制御信号ＢＬＳｉによりオン・オフするＮＦＥＴと制御信号ＢＢＬＳｉによりオン・オフするＰＦＥＴが並列接続されたＣＭＯＳから構成されている。トランスファゲート４２ａと４２ｂは、ソースラインＳＬｉとビットラインバーＢＢＬｉとを接続し、ソースラインバーＢＳＬｉとビットラインＢＬｉとを接続するために、制御信号ＳＬＳｉによりオン・オフするＮＦＥＴと制御信号ＢＳＬＳｉによりオン・オフするＰＦＥＴが並列接続されたＣＭＯＳから構成されている。なお、ここで、ｉは０〜７の整数である。
また、データキューバッファＤＱＢは、制御信号ＳＥＰとＢＳＥＰに応答して、選択されたビットラインＢＬとビットラインバーＢＢＬ上のデータを出力する出力バッファ３３を備える。データキューバッファＤＱＢはさらに、制御信号ＷＲＴとＢＷＲＴに応答して、書き込みデータを選択されたビットラインＢＬとビットラインバーＢＢＬ及びソースラインＳＬとソースラインバーＢＳＬに供給する入力バッファ３４とを備える。
なお、イコライザＥＱＬ、マルチプレクサＭＵＸ、センスアンプＳ／Ａ、データキューバッファＤＱＢは図示しない制御部に接続されており、制御部から供給される各制御信号に従って動作する。
次に、記憶回路１５０のデータの読み出し動作及び書き込み動作を説明する。なお、ここでは、第２５５行第０列の位置に配置されたメモリセル５０が選択されていると仮定する。このメモリセル５０は、ワードラインバーＢＷＬ２５５、ビットラインＢＬ０、ビットラインバーＢＢＬ０、ソースラインＳＬ０、ソースラインバーＢＳＬ０に接続されている。
データを読み出す際には、イコライザＥＱＬは、制御信号ＢＲＯＥをハイレベルからローベルに切り替える。これにより、ＰＦＥＴ２０ｃ、２０ｄがオンする。従って、ソースラインＳＬ０〜ＳＬ７、ソースラインバーＢＳＬ０〜ＢＳＬ７に電源電圧Ｖｄｄが印加される。イコライザＥＱＬは、併行して、制御ラインＢＥＱＬの電圧をローレベルからハイレベルに切り替える。これにより、ＰＦＥＴ２０ｅ、２０ｆがオフする。したがって、ビットライン対ＢＬ０、ＢＢＬ０とソース線対ＳＬ０、ＢＳＬ０は分離され、ビットライン対ＢＬ０とＢＢＬ０は、ハイレベル状態でフローティングする。
また、ワードラインバーＢＷＬ２５５の電圧がハイレベルからローレベルに変化することにより、ＰＦＥＴ２０ａ、２０ｂがオンする。
この状態で、マルチプレクサＭＵＸには、選択されたメモリセル５０（２５５行０列の位置に配置されたメモリセル５０）の出力信号をセンスアンプＳ／Ａに供給するように、選択ラインＢＬＳ０にハイレベル、ＢＢＬＳ０にローレベルの選択制御信号が供給される。これにより、トランスファゲート４１ａと４１ｂが開く。なお、ＳＬＳ０とＢＳＬＳ０はそれぞれローレベルとハイレベルのままであり、トランスファゲート４２ａと４２ｂは閉じたままである。
この状態で、電源ラインＶｄｄから、ＰＦＥＴ２０ｃ、２０ａ、ＭＴＪ１０を介してビットラインＢＬ０に電流が流れる。同様に、電源ラインＶｄｄから、ＰＦＥＴ２０ｄ、ＰＦＥＴ２０ｂ、ＭＴＪ１１を介してビットラインバーＢＢＬ０に電流が流れる。電源ラインＶｄｄからビットラインＢＬ０に流れる電流の量と電源ラインＶｄｄからビットラインバーＢＢＬ０に流れる電流の量は、ＭＴＪ１０とＭＴＪ１１との抵抗値に依存する。このため、ビットラインＢＬ０とビットラインバーＢＢＬ０との間に電位差が生じる。トランスファゲート４１ａと４１ｂが開いているため、ビットラインＢＬ０とビットラインバーＢＢＬ０の電圧は、センスアンプＳ／Ａに伝達される。
センスアンプＳ／Ａは、センス回路３０によって、ビット線対ＢＬ０とＢＢＬ０の電位差を増幅する。
また、ラッチ回路２５は、ＰＦＥＴ２０ｉのゲートに印加されるＳＥＰバー信号ＢＳＥＰがローレベルに変化することにより、センス回路３０で増幅された電圧を電源電圧Ｖｄｄと接地電圧の間の振幅を持つ信号へラッチする。また、このタイミングで、ワードラインバーＢＷＬ２５５の電圧をハイレベルに切り替え及び／又は選択線ＢＬＳ０の電圧をローレベルに、ＢＢＬＳ０の電圧をハイレベルに切り替えることにより、選択トランジスタであるＰＦＥＴ２０ａと２０ｂをオフし、及び／又はトランスファゲート４１ａと４１ｂを閉じることにより、ＭＴＪ１０と１１に流れている電流を止める。
データキューバッファＤＱＢの出力バッファ３３は、ＳＥＰ信号ＳＥＰがハイレベルとなり、ＳＥＰバー信号ＢＳＥＰがローレベルとなることにより、センスアンプＳ／Ａによって増幅・ラッチされた信号を、データラインＲＷＤとデータラインバーＢＲＷＤに出力する。
メモリセル５０にデータを書き込む際には、ＢＲＯＥ信号はハイレベルに維持される。また、ＢＥＱＬ信号はローレベルからハイレベルへ遷移する。ワードラインバーＢＷＬ２５５の電圧はローレベルとされる。これにより、選択トランジスタであるＰＦＥＴ２０ａと２０ｂがオンする。一方、選択制御信号ＳＬＳ０とＢＬＳ０はハイレベルに、且つ、選択制御信号ＢＳＬＳ０とＢＢＬＳ０は、ローレベルに切り替えられる。これにより、トランスファゲート４１ａ、４１ｂ、４２ａ、４２ｂが開く。また、書き込み制御信号ＷＲＴがハイレベルに、ＢＷＲＴがローレベルになることにより、書き込みバッファ３４が起動する。
相補的な書き込みデータＲＷＤとＢＲＷＤとがデータキューバッファＤＱＢに印加される。データＲＷＤがハイレベル、ＢＲＷＤがローレベルとすると、書き込みバッファ３４を介して、ハイレベル信号がビットラインＢＬ０とソースラインバーＢＳＬ０とに印加され、ローレベル信号がビットラインバーＢＢＬ０とソースラインＳＬ０とに印加される。
このため、ビットラインＢＬ０→ＭＴＪ１０のフリー層→ＭＴＪ１０のピン層→ＰＦＥＴ２０ａ→ソースラインＳＬ０と電流が流れ、ＭＴＪ１０は、平行状態（低抵抗状態）にスイッチするか、あるいは平行状態を維持する。また、ソースラインバーＢＳＬ０→ＰＦＥＴ２０ｂ→ＭＴＪ１１のピン層→フリー層→ビットラインバーＢＢＬ０と電流が流れ、ＭＴＪ１１は、反平行状態（高抵抗状態）にスイッチするか、あるいは反平行状態を維持する。
このように、マルチプレクサＭＵＸを介してデータキューバッファＤＱＢから入力された信号によって、選択されたセルの一対のＭＴＪに接続されたビットラインＢＬ０、ビットラインバーＢＢＬ０は、それぞれソースラインバーＢＳＬ０、ソースラインＳＬ０、と同じ電位となるようにバイアスされる。このようにして、選択されたセル（１行１列）の１対のＭＴＪが書き換えられる。
記憶回路１５０を基本ユニットとして、より大規模な記録回路を構成することも可能である。図１４に、図１３に示す記憶回路１５０を基本ユニットとする１２８ｋｂ記憶回路１０００の構成例を示す。
記憶回路１０００では、隣り合う２つの２ｋｂのセルアレーが１つのセンスアンプＳ／Ａを共有し、２つのセンスアンプＳ／Ａが１つのディーキューバッファＤＱＢを共有する。また、１６対のデータ線（ＲＷＤとＢＲＷＤ）、つまり１６対のビットラインを介してデータの入出力が行われる。この記憶回路１０００においては、１６ビットのアクセスを行うことができる。
また、例えば、図１４に示す１２８ｋｂの記憶回路１０００を、１２８ｋユニットとして、図１５に示すように組み合わせて、１Ｍｂの記憶回路２０００を構成することも可能である。
この１Ｍｂの記憶回路２０００は、１２８ｋｂユニットを、上段、下段にそれぞれ４個配置されている。この１Ｍｂの記憶回路２０００の上と下には、それぞれ１６対のデータ線（ビットライン）が配置されており、セルアレー全体としては３２対のデータ線を有する。これらのデータ線は、各段４個の１２９ｋｂユニットによって共有される。つまり、記憶回路２０００においては、３２ビットのパラレルアクセスを行う。
また、図１５に示す例では、マルチプレクサＭＵＸが３２ビットのデータを、１６ビットに絞って、外部とデータをやり取りしている。しかし、データの絞り込みを行わず、そのまま、３２ビットのデータを外部とやり取りしてもよい。
図１６に、マクロサイズの比較のための図を示す。（ａ）に、従来の４Ｔ２ＭＴＪ構成の１Ｍｂのマクロ写真を、（ｂ）に、図１５に示す１Ｍｂ記憶回路２０００のマクロ写真を示す。これらのＳＴＴ−ＭＲＡＭはいずれも効率的な配置となるようセルを配置したセルアレーである。
図示するように、従来の４Ｔ２ＭＴＪセルを使用した１ＭｂのＳＴＴ−ＭＲＡＭを基準とすると、１Ｍｂ記憶回路２０００において、マクロサイズとしての面積を６４パーセント縮小することができる。
これは、上述したように、１Ｍｂ記憶回路２０００に使用するセルにおいてセンスアンプＳ／Ａを共有化することで、専有面積が従来の４Ｔ２ＭＴセルの４０パーセント程度の大きさに縮小されたこと、加えて、４Ｔ２ＭＴＪメモリで使われていた３２ビットパワーゲーティング用のパワーライン（ＰＬ）ドライバが不要になったことによる。
次に、図１５に示す１Ｍｂ記憶回路２０００のアクセス時間について検討する。ここでは、１Ｍｂ記憶回路２０００を使用して、データの読み出しと書き込みのシミュレーションを行い、そのアクセス時間を求めた。
図１７に、シミュレーションのため、１Ｍｂ記憶回路２０００に入力した信号波形を示す。このシミュレーションでは、最初のサイクルでデータの読み出しとデータの書き込みを行い、次のサイクルでデータの読み出しのみ行っている。また、電源電圧は１Ｖに設定した。
ワードラインバーＢＷＬへの入力信号は、読み出し、書き込みの際に、ローレベルに設定される。イコライザＥＱＬの制御ラインＢＥＱＬは、読み出し、書き込みの際に、ハイレベルに、制御ラインＢＲＯＥは、書き込みの際にハイレベルに設定される。また、マルチプレクサＭＵＸの制御ラインＢＬＳ、ＢＢＬＳ、制御ラインＳＬＳ、ＢＳＬＳはそれぞれ、読み出し、書き込みのタイミングに併せて制御される。
センスアンプＳ／Ａの制御ラインＲｅａｄは、読み出しのタイミングで入力信号のハイ・ローが切り替えられる。制御ラインＢＳＥＰ、ＳＥＰも同様に読み出しのタイミングで入力信号のハイ・ローが切り替えられる。一方、制御ラインＷＲＴ、ＢＷＲＴ、データ入力ラインＤｉｎは、書き込みのタイミングで、入力信号のハイ・ローが切り替えられる。
図１８（ａ）に、ワードラインバーＢＷＬ、ビットラインＢＬ、ビットラインバーＢＢＬの電圧の変化を示す。ワードラインバーＢＷＬの電圧が、３ナノ秒〜２３ナノ秒あたりまで０Ｖとなっているように、この期間にデータの読み出しとデータの書き込みが行われている。また、３０ナノ秒あたりから、再度、ワードラインバーＢＷＬの電圧が、０Ｖとなっているが、この期間、データの読み出しが行われている。また、図１８（ｂ）に、ディーキューバッファＤＱＢとセルとの間でデータのやり取りをするための制御ラインＤＱ、ＢＤＱの電圧の変化を示す。
また、図１８（ｃ）には、選択されたセルのＭＴＪの対に流れた電流を示し、図１８（ｄ）には、選択されたセルのＭＴＪの対の抵抗値を示す。図１８（ｄ）に示すように、１８ナノ秒あたりで、シミュレーション開始時点の反平行（ＡＰ）状態のＭＴＪの抵抗値が低くなり、平行（Ｐ）状態のＭＴＪの抵抗値が高くなり、両者の値が逆転している。つまり、この時点で、書き込みが完了したことがわかる。
また、アクセス時間を測定した結果を図１９に示す。ワードラインバーＢＷＬから信号が入力されてから、データ線ＢＲＷＤ、ＲＷＤで検出される信号の電位差が０．３Ｖに成るのにかかる時間は、８００ピコ秒であった。このアクセス速度は、３次キャッシュ等に適用するのに充分な値である。
次に、図１に示した実施の形態１に係る記憶回路１００のセンスアンプ（以下、本提案方式のセンスアンプとする）の構成が、従来のセンスアンプに対して優れた効果を有している点について説明する。
図２０に従来のセンスアンプの回路構成を示す。また、図２１に、本提案方式のセンスアンプＳ／Ａの回路構成を示す。これらのセンスアンプをそれぞれ、図１に示す記憶回路１００のセンスアンプとして採用し、読み出し時にＭＴＪ１０と１１に流れる電流を測定した。
なお、本提案方式のセンスアンプについては、センスアンプを構成するＭＯＳＦＥＴをＮ型とし、メモリセルの選択トランジスタには、センスアンプのＭＯＳＦＥＴとは導電型が異なるＰ型のＭＯＳＦＥＴ（図１の２０ａ、２０ｂ）を使用した。
図２２（ａ）に、本提案方式のセンスアンプを使用した場合のシミュレーション結果を示す。図２２（ｂ）に、図２０に示す従来のセンスアンプを使用した場合のシミュレーション結果を示す。ここで、ＩＭＴＪ（Ｐ）は、平行状態（低抵抗状態）のＭＴＪを流れる電流であり、ＩＭＴＪ（ＡＰ）は、他方の反平行状態（高抵抗状態）のＭＴＪを流れる電流を示す。
図２２（ａ）に示すＩＭＴＪ（Ｐ）の値は、図２２（ｂ）に示すＩＭＴＪ（Ｐ）の値に比べ、充分に低く抑えられている。つまり、本提案方式のセンスアンプを使用した場合、リードディスターブ電流を抑制することができるといえる。これは、本提案方式のセンスアンプは、ＮＦＥＴがたすきがけに接続されて構成されており、入力電圧をフィードバックしているためである。
よって、本提案方式のセンスアンプの構成を採用した場合、リードディスターブによるチップ不良率を押さえることができる。
図２３に、図２０に示す従来のセンスアンプ、図２１に示す本提案方式のセンスアンプを備える１Ｍｂチップの１０年使用時の不良率を示す。なお、比較のため、リテンションによるチップ不良率も同時に示す。
従来のセンスアンプを使用した記憶回路のチップ不良率が、リテンションによるものより大きいのに対し、本提案方式のセンスアンプを使用した記憶回路のチップ不良率は、リテンションによるものより小さい。
１ＦＩＴ（１０９時間に１個の不良）を基準とすると、従来のセンスアンプを使用した場合、不揮発メモリ状態のエネルギー障壁／熱エネルギー（Ｅｂ／ｋＴ）が８５以上必要となり、ＭＴＪの熱安定性上設計が難しくなる。一方、本提案方式のセンスアンプを使用した記憶回路では、エネルギー障壁／熱エネルギー（Ｅｂ／ｋＴ）はリテンションで決まる６５程度でよい。このため、現状のＭＴＪ技術でも安定した記憶回路を設計することが可能である。
上述の実施形態１等で示したように、センス回路を複数のメモリセルで共有することで、個々のメモリセルの占有面積を縮小することが可能である。また、セルの占有面積を縮小した場合であっても、読み出し速度はキャッシュに採用可能な程度に充分高速である。さらに、この２Ｔ２ＭＴＪセルと、２Ｔ２ＭＴＪセルの選択デバイスであるＭＯＳＦＥＴと異なる導電型のＭＯＳＦＥＴを採用した本提案方式のセンスアンプと、を組み合わせることで、ディスターブ電流の大幅な削減も可能となる。
（まとめ）
以上説明したように、図２４Ａに再掲する実施の形態１の構成は、ボトム・ピン構造を前提とする場合には、最適の構成である。この構成によれば、作成容易なボトム・ピンＭＴＪを用いて、読み出し時にデータ破壊がなく、ビットラインＢＬとビットラインバーの電圧の変動幅が大きく高速なアクセスが可能である。また、選択回路がＰＦＥＴであることから大きな書き込み電流を確保できるという特徴を有する。このように、選択トランジスタの導電型とセンス回路３０を構成するＭＯＳＦＥＴの導電型は異なることが望ましい。
一方、図２４Ｂに再掲する構成は、図９に示す構成と実質的に等しく、選択トランジスタの導電型とセンス回路３０を構成するＭＯＳＦＥＴの導電型が等しい。この構成は、動作速度が遅い点を除けば、実施の形態１の構成と遜色のない、特性を有する。
以上説明した構造は、電源側にメモリセルを配置し、接地側にセンス回路３０を配置した構成である。この発明はこれに限定されず、図２４Ｃ、２４Ｄに示すように、接地側にメモリセル５０’、５１’を配置し、電源側にセンス回路３０’を配置した構成とすることも可能である。
図２４Ｃの構成は、図２４Ａの構成に対応する。ここでは、メモリセル５３’を構成する選択トランジスタはＮＦＥＴであり、センス回路３０’はＰＦＥＴから構成される。選択トランジスタのゲートはワードラインＷＬに接続され、選択トランジスタの電流路の一端はビット線ＢＬ又は／ＢＬに接続され、電流路の他端はＭＴＪ１０とＭＴＪ１１のピン層に接続されている。ＭＴＪ１０とＭＴＪ１１のフリー層は接地されている。
図２４Ｄの構成は、図２４Ｂの構成に対応する。ここでは、選択トランジスタはＰＦＥＴであり、センス回路３０’はＰＦＥＴから構成される。選択トランジスタのゲートはワードラインバー／ＷＬに接続されている。選択トランジスタの電流路の一端はビット線ＢＬ又は／ＢＬに接続され、電流路の他端はＭＴＪ１０と１１のピン層に接続されている。ＭＴＪ１０と１１のフリー層は接地されている。
図２４Ｃ、図２４Ｄに示す構成も、作成容易なボトム・ピンＭＴＪを採用でき、読み出し時にデータ破壊がない。更に、図２４Ｃの構成は図２４Ａと同様にビットラインＢＬとビットラインバーＢＢＬの電圧振幅が大きく、高速アクセスが可能である。また、図２４Ｃの回路では、選択トランジスタが、ＮＦＥＴであり、ＰＦＥＴよりも電流駆動能力が高く、セルサイズを小さくできる。
また、ボトム・ピンＭＴＪを使用する例に限らず、トップ・ピン構造のＭＴＪ１０’、１１’を使用することも可能である。この場合には、図２５Ａに示すような、選択トランジスタとしてＰＦＥＴを使用し、センス回路３０としてＮＦＥＴを使用する回路が読み出しディスターブが無く、高速アクセスが可能な好適な実施の形態となる。また、図２５Ｂに示すような、選択トランジスタとしてＮＦＥＴを使用し、センス回路３０’としてＰＦＥＴを使用する回路も読み出しディスターブが無く、高速アクセスが可能な好適な実施の形態となる。
図２５Ａに示す記憶回路では、選択トランジスタのゲートはワードラインバー／ＷＬに接続されている。選択トランジスタの電流路の一端はビット線ＢＬ又は／ＢＬに接続され、電流路の他端はＭＴＪ１０’，１１’のフリー層に接続されている。ＭＴＪ１０’，１１’のピン層は電源ラインに接続されている。
図２５Ｂに示す記憶回路では、選択トランジスタのゲートはワードラインＷＬに接続されている。選択トランジスタの電流路の一端は接地され、電流路の他端はＭＴＪ１０’，１１’のフリー層に接続されている。ＭＴＪ１０’，１１’のピン層はビット線ＢＬ又は／ＢＬに接続されている。
読み出しスピードはこれらよりも劣るが、図２５Ｃ、２５Ｄのような構成も考えられる。図２５Ｃに示す記憶回路では、選択トランジスタはＮＦＥＴであり、センス回路３０はＮＦＥＴから構成される。選択トランジスタのゲートはワードラインＷＬに接続されている。選択トランジスタの電流路の一端はビット線ＢＬ又は／ＢＬに接続され、電流路の他端はＭＴＪ１０’，１１’のフリー層に接続されている。ＭＴＪ１０’，１１’のピン層は電源ラインに接続されている。
図２５Ｄに示す記憶回路では、選択トランジスタはＰＦＥＴであり、センス回路３０’はＰＦＥＴから構成される。選択トランジスタのゲートはワードラインバー／ＷＬに接続されている。選択トランジスタの電流路の一端は接地され、電流路の他端はＭＴＪ１０’，１１’のフリー層に接続されている。ＭＴＪ１０’，１１’のピン層はビット線ＢＬ又は／ＢＬに接続されている。
その他、この発明は上記実施の形態に限定されず、種々の変形及び応用が可能である。例えば、回路構成、信号レベル・タイミングなどは、適宜変更可能である。例えば、図２６に示すように、ビット線とセンス回路３０との間にトランスファゲート３０ｇ、３０ｈを配置してもよい。この場合、トランスファゲートを構成するＭＯＳＦＥＴ３０ｇ、３０ｈは、選択用のＭＯＳＦＥＴとは逆の導電型のＭＯＳＦＥＴであることが望ましい。また、図１と図８に示したように、ＭＴＪと選択トランジスタとの相対位置を入れ換えてもよい。
本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施の形態及び変形が可能とされるものである。また、上述した実施の形態は、この発明を説明するためのものであり、本発明の範囲を限定するものではない。すなわち、本発明の範囲は、実施の形態ではなく、特許請求の範囲によって示される。そして、特許請求の範囲内及びそれと同等の発明の意義の範囲内で施される様々な変形が、この発明の範囲内とみなされる。
本出願は、２０１３年１２月５日に出願された、日本国特許出願特願２０１３−２５２５７４号に基づく。本明細書中に日本国特許出願特願２０１３−２５２５７４号の明細書、特許請求の範囲、図面全体を参照として取り込むものとする。
本発明によれば、ＳＴＴ−ＭＲＡＭを高速大容量化することができる。
１０、１１ …ＭＴＪ
１０ａ、１１ａ …ピン層
１０ｃ、１１ｃ …フリー層
１０ｂ …絶縁層
２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｇ、２０ｈ、２０ｉ …Ｐ型のＭＯＳＦＥＴ
２１ａ、２１ｂ、３０ａ、３０ｂ、３０ｃ …Ｎ型のＭＯＳＦＥＴ
２５ …ラッチ回路
３０ …センス回路
３３ …出力バッファ
３４ …書き込みバッファ
４１ａ、４１ｂ、４２ａ、４２ｂ …トランスファゲート
５０、５１ …メモリセル
７０ …センスアンプ
１００、１０００、２０００ …記憶回路
ｓｎ、ｂｓｎ …ノード
ＢＬ …ビットライン
ＢＢＬ …ビットラインバー
ＢＥＱＬ、ＢＲＯＥ、ＢＳＥＰ …制御ライン
Ｃ／Ａ …セルアレー
Ｃ１、Ｃ２ …キャパシタ
ＤＱＢ …ディーキューバッファ
ＥＱＬ …イコライザ
ＭＵＸ …マルチプレクサ
Ｒｅａｄ、ＳＥＰ …制御ライン
ＲＷＤ、ＢＲＷＤ …データ線
Ｓ／Ａ …センスアンプ
ＳＬ …ソースライン
Ｖｄｄ …電源
ＷＬ …ワードライン

Claims (19)

  1. １対のビット線の一方と１対のソース線の一方との間に配置され、第１のＭＯＳＦＥＴと第１のＭＴＪとが互いに直列に接続されている第１の直列回路と、前記１対のビット線の他方と前記１対のソース線の他方との間に配置され、第２のＭＯＳＦＥＴと第２のＭＴＪとが互いに直列に接続されている第２の直列回路と、からそれぞれ構成される複数のメモリセルと、
    第３のＭＯＳＦＥＴと、
    第４のＭＯＳＦＥＴと、
    を含み、
    前記第３のＭＯＳＦＥＴのドレインは前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは前記１対のビット線の他方に接続され、前記第３のＭＯＳＦＥＴのゲートは前記第４のＭＯＳＦＥＴのドレインに接続され、前記第４のＭＯＳＦＥＴのゲートは前記第３のＭＯＳＦＥＴのドレインに接続されており、
    前記第１のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴは、Ｐ型のＭＯＳＦＥＴである、
    ことを特徴とする半導体記憶装置。
  2. １対のビット線の一方と１対のソース線の一方との間に配置され、第１のＭＯＳＦＥＴと第１のＭＴＪとが互いに直列に接続されている第１の直列回路と、前記１対のビット線の他方と前記１対のソース線の他方との間に配置され、第２のＭＯＳＦＥＴと第２のＭＴＪとが互いに直列に接続されている第２の直列回路と、からそれぞれ構成される複数のメモリセルと、
    第３のＭＯＳＦＥＴと、
    第４のＭＯＳＦＥＴと、
    を含み、
    前記第３のＭＯＳＦＥＴのドレインは前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは前記１対のビット線の他方に接続され、前記第３のＭＯＳＦＥＴのゲートは前記第４のＭＯＳＦＥＴのドレインに接続され、前記第４のＭＯＳＦＥＴのゲートは前記第３のＭＯＳＦＥＴのドレインに接続されており、
    前記第１のＭＴＪと前記第２のＭＴＪとは、それぞれ、ピン層と、フリー層と、前記ピン層と前記フリー層との間に配置された絶縁層とを備え、
    前記第１のＭＴＪのピン層が前記第１のＭＯＳＦＥＴに接続され、
    前記第２のＭＴＪのピン層が前記第２のＭＯＳＦＥＴに接続されている、
    ことを特徴とする半導体記憶装置。
  3. １対のビット線の一方と１対のソース線の一方との間に配置され、第１のＭＯＳＦＥＴと第１のＭＴＪとが互いに直列に接続されている第１の直列回路と、前記１対のビット線の他方と前記１対のソース線の他方との間に配置され、第２のＭＯＳＦＥＴと第２のＭＴＪとが互いに直列に接続されている第２の直列回路と、からそれぞれ構成される複数のメモリセルと、
    第３のＭＯＳＦＥＴと、
    第４のＭＯＳＦＥＴと、
    を含み、
    前記第３のＭＯＳＦＥＴのドレインは前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは前記１対のビット線の他方に接続され、前記第３のＭＯＳＦＥＴのゲートは前記第４のＭＯＳＦＥＴのドレインに接続され、前記第４のＭＯＳＦＥＴのゲートは前記第３のＭＯＳＦＥＴのドレインに接続されており、
    前記第１の直列回路の前記第１のＭＴＪは前記１対のビット線の一方に接続され、前記第１のＭＯＳＦＥＴは前記１対のソース線の一方に接続され、
    前記第２の直列回路の前記第２のＭＴＪは前記１対のビット線の他方に接続され、前記第２のＭＯＳＦＥＴは前記１対のソース線の他方に接続され、
    前記第１のＭＴＪと前記第２のＭＴＪはボトムピン構造を有する、
    ことを特徴とする半導体記憶装置。
  4. １対のビット線の一方と１対のソース線の一方との間に配置され、第１のＭＯＳＦＥＴと第１のＭＴＪとが互いに直列に接続されている第１の直列回路と、前記１対のビット線の他方と前記１対のソース線の他方との間に配置され、第２のＭＯＳＦＥＴと第２のＭＴＪとが互いに直列に接続されている第２の直列回路と、からそれぞれ構成される複数のメモリセルと、
    第３のＭＯＳＦＥＴと、
    第４のＭＯＳＦＥＴと、
    を含み、
    前記第３のＭＯＳＦＥＴのドレインは前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは前記１対のビット線の他方に接続され、前記第３のＭＯＳＦＥＴのゲートは前記第４のＭＯＳＦＥＴのドレインに接続され、前記第４のＭＯＳＦＥＴのゲートは前記第３のＭＯＳＦＥＴのドレインに接続されており、
    前記第１の直列回路の前記第１のＭＯＳＦＥＴは前記１対のビット線の一方に接続され、前記第１のＭＴＪは前記１対のソース線の一方に接続され、
    前記第２の直列回路の前記第２のＭＯＳＦＥＴは前記１対のビット線の他方に接続され、前記第２のＭＴＪは前記１対のソース線の他方に接続されており、
    前記１対のソース線は相互に接続され、同一の電圧が印加されている、
    ことを特徴とする半導体記憶装置。
  5. １対のビット線の一方と１対のソース線の一方との間に配置され、第１のＭＯＳＦＥＴと第１のＭＴＪとが互いに直列に接続されている第１の直列回路と、前記１対のビット線の他方と前記１対のソース線の他方との間に配置され、第２のＭＯＳＦＥＴと第２のＭＴＪとが互いに直列に接続されている第２の直列回路と、からそれぞれ構成される複数のメモリセルと、
    第３のＭＯＳＦＥＴと、
    第４のＭＯＳＦＥＴと、
    を含み、
    前記第３のＭＯＳＦＥＴのドレインは前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは前記１対のビット線の他方に接続され、前記第３のＭＯＳＦＥＴのゲートは前記第４のＭＯＳＦＥＴのドレインに接続され、前記第４のＭＯＳＦＥＴのゲートは前記第３のＭＯＳＦＥＴのドレインに接続されており、
    前記第３のＭＯＳＦＥＴのソースと前記第４のＭＯＳＦＥＴのソースは、オン・オフ制御可能なＭＯＳＦＥＴを介して、接地されている、
    ことを特徴とする半導体記憶装置。
  6. １対のビット線の一方と１対のソース線の一方との間に配置され、第１のＭＯＳＦＥＴと第１のＭＴＪとが互いに直列に接続されている第１の直列回路と、前記１対のビット線の他方と前記１対のソース線の他方との間に配置され、第２のＭＯＳＦＥＴと第２のＭＴＪとが互いに直列に接続されている第２の直列回路と、からそれぞれ構成される複数のメモリセルと、
    第３のＭＯＳＦＥＴと、
    第４のＭＯＳＦＥＴと、
    を含み、
    前記第３のＭＯＳＦＥＴのドレインは前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは前記１対のビット線の他方に接続され、前記第３のＭＯＳＦＥＴのゲートは前記第４のＭＯＳＦＥＴのドレインに接続され、前記第４のＭＯＳＦＥＴのゲートは前記第３のＭＯＳＦＥＴのドレインに接続されており、
    制御信号に従ってオン・オフし、オンしたときに前記１対のソース線に所定電圧を印加するＭＯＳＦＥＴをさらに備える、
    ことを特徴とする半導体記憶装置。
  7. １対のビット線の一方と１対のソース線の一方との間に配置され、第１のＭＯＳＦＥＴと第１のＭＴＪとが互いに直列に接続されている第１の直列回路と、前記１対のビット線の他方と前記１対のソース線の他方との間に配置され、第２のＭＯＳＦＥＴと第２のＭＴＪとが互いに直列に接続されている第２の直列回路と、からそれぞれ構成される複数のメモリセルと、
    第３のＭＯＳＦＥＴと、
    第４のＭＯＳＦＥＴと、
    を含み、
    前記第３のＭＯＳＦＥＴのドレインは前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは前記１対のビット線の他方に接続され、前記第３のＭＯＳＦＥＴのゲートは前記第４のＭＯＳＦＥＴのドレインに接続され、前記第４のＭＯＳＦＥＴのゲートは前記第３のＭＯＳＦＥＴのドレインに接続されており、
    データ読み出し時に、前記１対のビット線をプリチャージするプリチャージ回路をさらに備える、
    ことを特徴とする半導体記憶装置。
  8. 前記プリチャージ回路は、前記１対のビット線を、プリチャージレベルのフローティング状態に設定する、
    ことを特徴とする請求項７に記載の半導体記憶装置。
  9. 複数対のビット線と、複数対のソース線と、対応する１対のビット線の一方と対応する１対のソース線の一方との間に配置され、第１のＭＯＳＦＥＴと第１のＭＴＪとが互いに直列に接続されている第１の直列回路と、前記対応する１対のビット線の他方と前記対応する１対のソース線の他方との間に配置され、第２のＭＯＳＦＥＴと第２のＭＴＪとが互いに直列に接続されている第２の直列回路と、からそれぞれ構成される複数のメモリセルと、を備えるセルアレーと、
    前記セルアレーの前記複数対のビット線に接続されたマルチプレクサと、
    第３のＭＯＳＦＥＴと、
    第４のＭＯＳＦＥＴと、
    を含み、
    前記第３のＭＯＳＦＥＴのドレインは前記マルチプレクサを介して前記セルアレーの各前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは前記マルチプレクサを介して前記セルアレーの各前記１対のビット線の他方に接続され、前記第３のＭＯＳＦＥＴのゲートは前記第４のＭＯＳＦＥＴのドレインに接続され、前記第４のＭＯＳＦＥＴのゲートは前記第３のＭＯＳＦＥＴのドレインに接続されており、
    前記第３のＭＯＳＦＥＴと前記第４のＭＯＳＦＥＴとはセンスアンプを構成し、
    １つの前記センスアンプは、複数の前記マルチプレクサを介して、複数のセルアレーに接続されている、
    半導体記憶装置。
  10. 複数対のビット線と、複数対のソース線と、対応する１対のビット線の一方と対応する１対のソース線の一方との間に配置され、第１のＭＯＳＦＥＴと第１のＭＴＪとが互いに直列に接続されている第１の直列回路と、前記対応する１対のビット線の他方と前記対応する１対のソース線の他方との間に配置され、第２のＭＯＳＦＥＴと第２のＭＴＪとが互いに直列に接続されている第２の直列回路と、からそれぞれ構成される複数のメモリセルと、を備えるセルアレーと、
    前記セルアレーの前記複数対のビット線に接続されたマルチプレクサと、
    第３のＭＯＳＦＥＴと、
    第４のＭＯＳＦＥＴと、
    を含み、
    前記第３のＭＯＳＦＥＴのドレインは前記マルチプレクサを介して前記セルアレーの各前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは前記マルチプレクサを介して前記セルアレーの各前記１対のビット線の他方に接続され、前記第３のＭＯＳＦＥＴのゲートは前記第４のＭＯＳＦＥＴのドレインに接続され、前記第４のＭＯＳＦＥＴのゲートは前記第３のＭＯＳＦＥＴのドレインに接続されており、
    前記マルチプレクサと前記セルアレーの組が、前記第３のＭＯＳＦＥＴと前記第４のＭＯＳＦＥＴとから構成されるセンスアンプを挟んで配置されている、
    半導体記憶装置。
  11. 複数対のビット線と、複数対のソース線と、対応する１対のビット線の一方と対応する１対のソース線の一方との間に配置され、第１のＭＯＳＦＥＴと第１のＭＴＪとが互いに直列に接続されている第１の直列回路と、前記対応する１対のビット線の他方と前記対応する１対のソース線の他方との間に配置され、第２のＭＯＳＦＥＴと第２のＭＴＪとが互いに直列に接続されている第２の直列回路と、からそれぞれ構成される複数のメモリセルと、を備えるセルアレーと、
    前記セルアレーの前記複数対のビット線に接続されたマルチプレクサと、
    第３のＭＯＳＦＥＴと、
    第４のＭＯＳＦＥＴと、
    を含み、
    前記第３のＭＯＳＦＥＴのドレインは前記マルチプレクサを介して前記セルアレーの各前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは前記マルチプレクサを介して前記セルアレーの各前記１対のビット線の他方に接続され、前記第３のＭＯＳＦＥＴのゲートは前記第４のＭＯＳＦＥＴのドレインに接続され、前記第４のＭＯＳＦＥＴのゲートは前記第３のＭＯＳＦＥＴのドレインに接続されており、
    前記マルチプレクサを介して、前記複数対のビット線に接続され、データを入出するデータバッファ回路をさらに備える、
    半導体記憶装置。
  12. 前記データバッファ回路は、読み出し時には、前記マルチプレクサを介して接続された１対のビット線のデータを読み出して出力し、書き込み時には、前記マルチプレクサを介して接続された１対のビット線に書き込み電圧を印加する、
    請求項１１に記載の半導体記憶装置。
  13. 前記データバッファ回路は、前記マルチプレクサと前記第３と第４のＭＯＳＦＥＴから構成されるセンスアンプとに接続されている、
    請求項１１又は１２に記載の半導体記憶装置。
  14. 前記データバッファ回路は、複数の前記マルチプレクサを介して複数のセルアレーに接続されている、
    請求項１１から１３の何れか１項に記載の半導体記憶装置。
  15. １対のビット線の一方と１対のソース線の一方との間に配置され、第１のＭＯＳＦＥＴと第１のＭＴＪとが互いに直列に接続されている第１の直列回路と、前記１対のビット線の他方と前記１対のソース線の他方との間に配置され、第２のＭＯＳＦＥＴと第２のＭＴＪとが互いに直列に接続されている第２の直列回路と、からそれぞれ構成される複数のメモリセルと、
    第３のＭＯＳＦＥＴと、
    第４のＭＯＳＦＥＴと、
    を含み、
    前記第３のＭＯＳＦＥＴのドレインは前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは前記１対のビット線の他方に接続され、前記第３のＭＯＳＦＥＴのゲートは前記第４のＭＯＳＦＥＴのドレインに接続され、前記第４のＭＯＳＦＥＴのゲートは前記第３のＭＯＳＦＥＴのドレインに接続されており、
    前記第１のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴは、第一の導電型のＭＯＳＦＥＴであり、前記第３のＭＯＳＦＥＴと前記第４のＭＯＳＦＥＴとは、前記第一の導電型とは異なる第二の導電型のＭＯＳＦＥＴであり、
    前記第３のＭＯＳＦＥＴと前記第４のＭＯＳＦＥＴのソースは第１の共通ノードに接続され、前記第１の共通ノードは、第７のＭＯＳＦＥＴを介して接地電圧あるいは電源電圧に接続されており、
    前記第７のＭＯＳＦＥＴは、前記第二の導電型のＭＯＳＦＥＴである、
    ことを特徴とする半導体記憶装置。
  16. １対のビット線の一方と１対のソース線の一方との間に配置され、第１のＭＯＳＦＥＴと第１のＭＴＪとが互いに直列に接続されている第１の直列回路と、前記１対のビット線の他方と前記１対のソース線の他方との間に配置され、第２のＭＯＳＦＥＴと第２のＭＴＪとが互いに直列に接続されている第２の直列回路と、からそれぞれ構成される複数のメモリセルと、
    第３のＭＯＳＦＥＴと、
    第４のＭＯＳＦＥＴと、
    を含み、
    前記第３のＭＯＳＦＥＴのドレインは前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは前記１対のビット線の他方に接続され、前記第３のＭＯＳＦＥＴのゲートは前記第４のＭＯＳＦＥＴのドレインに接続され、前記第４のＭＯＳＦＥＴのゲートは前記第３のＭＯＳＦＥＴのドレインに接続されており、
    前記第１のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴは、第一の導電型のＭＯＳＦＥＴであり、前記第３のＭＯＳＦＥＴと前記第４のＭＯＳＦＥＴとは、前記第一の導電型とは異なる第二の導電型のＭＯＳＦＥＴであり、
    前記第３のＭＯＳＦＥＴのドレインに第８のＭＯＳＦＥＴのドレインが接続され、前記第４のＭＯＳＦＥＴのドレインに第９のＭＯＳＦＥＴのドレインが接続され、前記第８のＭＯＳＦＥＴのドレインは前記第９のＭＯＳＦＥＴのゲートに接続され、前記第９のＭＯＳＦＥＴのドレインは前記第８のＭＯＳＦＥＴのゲートに接続されており、
    前記第８のＭＯＳＦＥＴと前記第９のＭＯＳＦＥＴは、前記第一の導電型のＭＯＳＦＥＴであり、
    前記第８のＭＯＳＦＥＴ及び前記第９のＭＯＳＦＥＴのソースは第２の共通ノードに接続され、前記第２の共通ノードは、第１０のＭＯＳＦＥＴを介して電源電圧あるいは接地電圧に接続されており、
    前記第１０のＭＯＳＦＥＴは、前記第一の導電型のＭＯＳＦＥＴである、
    ことを特徴とする半導体記憶装置。
  17. 前記第１０のＭＯＳＦＥＴをオンする場合には、前記第１のＭＯＳＦＥＴ及び前記第２のＭＯＳＦＥＴをオフする、
    ことを特徴とする請求項１６に記載の半導体記憶装置。
  18. １対のビット線の一方と１対のソース線の一方との間に配置され、第１のＭＯＳＦＥＴと第１のＭＴＪとが互いに直列に接続されている第１の直列回路と、前記１対のビット線の他方と前記１対のソース線の他方との間に配置され、第２のＭＯＳＦＥＴと第２のＭＴＪとが互いに直列に接続されている第２の直列回路と、からそれぞれ構成される複数のメモリセルと、
    第３のＭＯＳＦＥＴと、
    第４のＭＯＳＦＥＴと、
    を含み、
    前記第３のＭＯＳＦＥＴのドレインは前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは前記１対のビット線の他方に接続され、前記第３のＭＯＳＦＥＴのゲートは前記第４のＭＯＳＦＥＴのドレインに接続され、前記第４のＭＯＳＦＥＴのゲートは前記第３のＭＯＳＦＥＴのドレインに接続されており、
    前記第１のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴは、第一の導電型のＭＯＳＦＥＴであり、前記第３のＭＯＳＦＥＴと前記第４のＭＯＳＦＥＴとは、前記第一の導電型とは異なる第二の導電型のＭＯＳＦＥＴであり、
    前記第３のＭＯＳＦＥＴのドレインは、第５のＭＯＳＦＥＴを介して前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは、第６のＭＯＳＦＥＴを介して前記１対のビット線の他方に接続されており、
    前記第５のＭＯＳＦＥＴと前記第６のＭＯＳＦＥＴは、前記第二の導電型のＭＯＳＦＥＴであり、
    前記第３のＭＯＳＦＥＴのドレインに第８のＭＯＳＦＥＴのドレインが接続され、前記第４のＭＯＳＦＥＴのドレインに第９のＭＯＳＦＥＴのドレインが接続され、前記第８のＭＯＳＦＥＴのドレインは前記第９のＭＯＳＦＥＴのゲートに接続され、前記第９のＭＯＳＦＥＴのドレインは前記第８のＭＯＳＦＥＴのゲートに接続されており、
    前記第８のＭＯＳＦＥＴと前記第９のＭＯＳＦＥＴは、前記第一の導電型のＭＯＳＦＥＴであり、
    前記第８のＭＯＳＦＥＴ及び前記第９のＭＯＳＦＥＴのソースは第２の共通ノードに接続され、前記第２の共通ノードは、第１０のＭＯＳＦＥＴを介して電源電圧あるいは接地電圧に接続されており、
    前記第１０のＭＯＳＦＥＴは、前記第一の導電型のＭＯＳＦＥＴであり、
    前記第１０のＭＯＳＦＥＴをオンする場合には、前記第５のＭＯＳＦＥＴおよび前記第６のＭＯＳＦＥＴをオフする、
    ことを特徴とする半導体記憶装置。
  19. １対のビット線の一方と１対のソース線の一方との間に配置され、第１のＭＯＳＦＥＴと第１のＭＴＪとが互いに直列に接続されている第１の直列回路と、前記１対のビット線の他方と前記１対のソース線の他方との間に配置され、第２のＭＯＳＦＥＴと第２のＭＴＪとが互いに直列に接続されている第２の直列回路と、からそれぞれ構成される複数のメモリセルと、
    第３のＭＯＳＦＥＴと、
    第４のＭＯＳＦＥＴと、
    を含み、
    前記第３のＭＯＳＦＥＴのドレインは前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは前記１対のビット線の他方に接続され、前記第３のＭＯＳＦＥＴのゲートは前記第４のＭＯＳＦＥＴのドレインに接続され、前記第４のＭＯＳＦＥＴのゲートは前記第３のＭＯＳＦＥＴのドレインに接続されており、
    前記第１のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴは、第一の導電型のＭＯＳＦＥＴであり、前記第３のＭＯＳＦＥＴと前記第４のＭＯＳＦＥＴとは、前記第一の導電型とは異なる第二の導電型のＭＯＳＦＥＴであり、
    前記１対のソース線はそれぞれ第１１のＭＯＳＦＥＴ、第１２のＭＯＳＦＥＴを介して電源電圧あるいは接地電圧に接続され、
    前記第１１のＭＯＳＦＥＴと前記第１２のＭＯＳＦＥＴは、前記第一の導電型のＭＯＳＦＥＴである、
    ことを特徴とする半導体記憶装置。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106451404B (zh) * 2015-08-04 2019-02-19 台达电子工业股份有限公司 电源系统及其电源配置方法
JP6753138B2 (ja) * 2016-05-16 2020-09-09 ソニー株式会社 半導体回路、駆動方法、および電子機器
WO2019112068A1 (ja) 2017-12-08 2019-06-13 国立大学法人東北大学 抵抗変化型素子を備えた記憶回路及びセンスアンプ
US10446213B1 (en) * 2018-05-16 2019-10-15 Everspin Technologies, Inc. Bitline control in differential magnetic memory
US10847198B2 (en) * 2018-11-01 2020-11-24 Spin Memory, Inc. Memory system utilizing heterogeneous magnetic tunnel junction types in a single chip
US10971681B2 (en) 2018-12-05 2021-04-06 Spin Memory, Inc. Method for manufacturing a data recording system utilizing heterogeneous magnetic tunnel junction types in a single chip
US10658021B1 (en) 2018-12-17 2020-05-19 Spin Memory, Inc. Scalable spin-orbit torque (SOT) magnetic memory
US10600465B1 (en) * 2018-12-17 2020-03-24 Spin Memory, Inc. Spin-orbit torque (SOT) magnetic memory with voltage or current assisted switching
US10930843B2 (en) * 2018-12-17 2021-02-23 Spin Memory, Inc. Process for manufacturing scalable spin-orbit torque (SOT) magnetic memory
CN112542189B (zh) * 2019-09-20 2024-07-16 中芯国际集成电路制造(上海)有限公司 磁性存储器及其编程控制方法、读取方法、磁性存储装置
US11705176B2 (en) 2020-08-07 2023-07-18 Tohoku University Storage circuit provided with variable resistance type elements, and its test device
KR102507770B1 (ko) * 2020-08-26 2023-03-07 국민대학교산학협력단 시냅스 및 시냅스 어레이와, 이를 이용한 컴퓨팅 시스템 및 그 구동 방법
US20230106517A1 (en) * 2021-10-04 2023-04-06 Invention And Collaboration Laboratory Pte. Ltd. Sram cell structure
JPWO2023089959A1 (ja) * 2021-11-19 2023-05-25

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3768143B2 (ja) * 2000-11-09 2006-04-19 三洋電機株式会社 磁気メモリ装置
US6791885B2 (en) * 2002-02-19 2004-09-14 Micron Technology, Inc. Programmable conductor random access memory and method for sensing same
JP2005025805A (ja) * 2003-06-30 2005-01-27 Renesas Technology Corp 半導体記憶装置
JP2011204287A (ja) * 2010-03-24 2011-10-13 Sony Corp 記憶装置
JP2012209004A (ja) * 2011-03-30 2012-10-25 Toshiba Corp 半導体記憶装置
JP5867704B2 (ja) * 2011-12-21 2016-02-24 凸版印刷株式会社 不揮発性メモリセルアレイ
JP5444414B2 (ja) 2012-06-04 2014-03-19 株式会社東芝 磁気ランダムアクセスメモリ
JP5492324B1 (ja) * 2013-03-15 2014-05-14 株式会社東芝 プロセッサシステム
JP6275427B2 (ja) * 2013-09-06 2018-02-07 株式会社東芝 メモリ制御回路およびキャッシュメモリ
US9805816B2 (en) * 2015-04-03 2017-10-31 Headway Technologies, Inc. Implementation of a one time programmable memory using a MRAM stack design

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