JP5867704B2 - 不揮発性メモリセルアレイ - Google Patents
不揮発性メモリセルアレイ Download PDFInfo
- Publication number
- JP5867704B2 JP5867704B2 JP2011280205A JP2011280205A JP5867704B2 JP 5867704 B2 JP5867704 B2 JP 5867704B2 JP 2011280205 A JP2011280205 A JP 2011280205A JP 2011280205 A JP2011280205 A JP 2011280205A JP 5867704 B2 JP5867704 B2 JP 5867704B2
- Authority
- JP
- Japan
- Prior art keywords
- nonvolatile memory
- column
- metal layer
- memory cell
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1659—Cell access
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1673—Reading or sensing circuits or methods
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Semiconductor Memories (AREA)
Description
図1は、この発明の第1実施形態である2T2R構成の不揮発性メモリセルの構成を示す回路図である。この不揮発性メモリセルは、第1および第2の抵抗変化型素子R1およびR2と、各々Nチャネルトランジスタである第1および第2の選択トランジスタT1およびT2とを有する。ここで、第1の抵抗変化型素子R1および第1の選択トランジスタT1は、ビット線BLとソース線SLとの間に直列に介挿され、第2の抵抗変化型素子R2および第2の選択トランジスタT2は、反転ビット線BLBとソース線SLとの間に直列に介挿されている。また、第1および第2の抵抗変化型素子R1およびR2はビット線BLおよび反転ビット線BLB側に各々設けられ、第1および第2の選択トランジスタT1およびT2はソース線SL側に各々設けられている。抵抗変化型素子R1およびR2としては、MRAM、PRAM、ReRAM等に用いられるものと同様な抵抗変化型素子を使用することができる。図示の例において、抵抗変化型素子R1およびR2はMRAMに使用されるMTJ素子である。そして、抵抗変化型素子R1は、フリー層がビット線BLに、ピン層が選択トランジスタT1のドレインに接続されており、抵抗変化型素子R2は、ピン層が反転ビット線BLBに、フリー層が選択トランジスタT2のドレインに接続されている。
図3は、この発明の第2実施形態である不揮発性メモリセルの構成を示す回路図である。本実施形態による不揮発性メモリセルでは、抵抗変化型素子R1およびR2と、選択トランジスタT1およびT2の位置関係が上記第1実施形態(図1)と入れ替わっており、抵抗変化型素子R1およびR2がソース線SL側に設けられている。また、本実施形態では、抵抗変化型素子R1およびR2の各々の極性が上記第1実施形態と逆になっており、抵抗変化型素子R1は、ピン層が選択トランジスタT1のソースに、フリー層がソース線SLに接続されており、抵抗変化型素子R2は、フリー層が選択トランジスタT2のソースに、ピン層がソース線SLに接続されている。
図5はこの発明の第3実施形態である不揮発性メモリセルの構成を示す回路図である。上記第1実施形態では、抵抗変化型素子R1およびR2をビット線BLおよび反転ビット線BLBとソース線SLとの間に接続するか否かを切り換えるためのスイッチ手段が第1および第2の選択トランジスタT1およびT2により構成された。これに対し、本実施形態による不揮発性メモリセルでは、かかるスイッチ手段が1個の選択トランジスタTにより構成されている。さらに詳述すると、本実施形態ではビット線BLと共通ノードCNとの間に第1の抵抗変化型素子R1が介挿され、反転ビット線BLBと共通ノードCNとの間に第2の抵抗変化型素子R2が介挿されており、この共通ノードCNとソース線SLとの間にスイッチ手段たる選択トランジスタTが介挿されている。そして、本実施形態では、ワード線WLを介して供給される選択電圧により選択トランジスタTのON/OFF切り換えが行われる。本実施形態においても上記第1実施形態と同様な効果が得られる。
図6はこの発明の第4実施形態である不揮発性メモリの構成を示す回路図である。本実施形態による不揮発性メモリにおいて、不揮発性メモリセルアレイ100は、行列状に配列された不揮発性メモリセルMkj(k=0〜m、j=0〜n)によって構成されている。これらの不揮発性メモリセルMkj(k=0〜m、j=0〜n)は、各々前掲図1の不揮発性メモリセルである。本実施形態では、この不揮発性メモリセルMkj(k=0〜m、j=0〜n)を上記第1実施形態(図2)の動作条件に従って動作させる。
本実施形態は、上記各実施形態における不揮発性メモリセルアレイのレイアウトに関する実施形態である。図7は本実施形態による不揮発性メモリセルアレイのレイアウト図である。図8は図7のA−A’線断面図、図9は図7のB−B’線断面図、図10は図7のC−C’線断面図、図11は図7のD−D’線断面図である。
以上、この発明の第1〜第5実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば上記第4実施形態では、不揮発性メモリセルMkjとして、第1実施形態(図1)の構成のものを使用したが、第2実施形態(図3)の構成、あるいは第3実施形態(図5)の構成のものを使用してもよい。
Claims (4)
- 複数の不揮発性メモリセルを行列状に配列してなる不揮発性メモリセルアレイであって、
前記複数の不揮発性メモリセルの行列の各行毎に各々配線された複数のワード線と、
前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数のビット線と、
前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数の反転ビット線と、
前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数のソース線とを有し、
各不揮発性メモリセルは、
行方向に沿って各々並んだ第1および第2の選択トランジスタであって、各々、前記ワード線をゲート電極とし、前記ワード線を挟んで列方向に沿って並んだ各拡散領域をソースおよびドレインとし、各々のソースが当該不揮発性メモリの属する列のソース線に各々接続された第1および第2の選択トランジスタと、
各々第1および第2の電極を有し、第1および第2の電極間に通電される電流の向きにより異なった方向に抵抗値が変化する第1および第2の抵抗変化型素子とを有し、
前記第1の抵抗変化型素子の第1の電極は、当該不揮発性メモリの属する列のビット線に接続され、前記第1の抵抗変化型素子の第2の電極は、前記第1の選択トランジスタのドレインに接続され、前記第2の抵抗変化型素子の第2の電極は、当該不揮発性メモリの属する列の反転ビット線に接続され、前記第2の抵抗変化型素子の第1の電極は、前記第2の選択トランジスタのドレインに接続され、
前記不揮発性メモリセルの各列において、前記ビット線および前記反転ビット線は、行方向に沿って不揮発性メモリセルの左右両端の各位置を占め、前記ソース線は、前記ビット線および前記反転ビット線の間の位置を占めることを特徴とする不揮発性メモリセルアレイ。 - 複数の不揮発性メモリセルを行列状に配列してなる不揮発性メモリセルアレイであって、
前記複数の不揮発性メモリセルの行列の各行毎に各々配線された複数のワード線と、
前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数のビット線と、
前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数の反転ビット線と、
前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数のソース線とを有し、
各不揮発性メモリセルは、
行方向に沿って各々並んだ第1および第2の選択トランジスタであって、各々、前記ワード線をゲート電極とし、前記ワード線を挟んで列方向に沿って並んだ各拡散領域をソースおよびドレインとし、各々のソースが当該不揮発性メモリの属する列のソース線に各々接続された第1および第2の選択トランジスタと、
各々第1および第2の電極を有し、第1および第2の電極間に通電される電流の向きにより異なった方向に抵抗値が変化する第1および第2の抵抗変化型素子とを有し、
前記第1の抵抗変化型素子の第1の電極は、当該不揮発性メモリの属する列のビット線に接続され、前記第1の抵抗変化型素子の第2の電極は、前記第1の選択トランジスタのドレインに接続され、前記第2の抵抗変化型素子の第2の電極は、当該不揮発性メモリの属する列の反転ビット線に接続され、前記第2の抵抗変化型素子の第1の電極は、前記第2の選択トランジスタのドレインに接続され、
前記不揮発性メモリセルアレイは、配線層として、ポリシリコン配線層と、第1メタル層と、その上層の第2メタル層と、さらにその上層の第3メタル層とを有し、
前記複数のワード線は、ポリシリコン配線層により構成され、
前記複数のビット線および複数の反転ビット線は、第1メタル層により構成され、
前記複数のソース線は、第3メタル層により構成され、
前記第1の抵抗変化型素子の第1の電極は、第2メタル層を介して第1メタル層である前記ビット線に接続され、前記第1の抵抗変化型素子の第2の電極は、第1メタル層を介して前記第1の選択トランジスタのドレインに接続され、
前記第2の抵抗変化型素子の第2の電極は、第1メタル層である前記反転ビット線に直接接続され、前記第2の抵抗変化型素子の第1の電極は、第2メタル層および第1メタル層を介して前記第2の選択トランジスタのドレインに接続され、
前記第1および第2の選択トランジスタの各ソースは、各々第1メタル層および第2メタル層を介して前記ソース線に接続されていることを特徴とする不揮発性メモリセルアレイ。 - 複数の不揮発性メモリセルを行列状に配列してなる不揮発性メモリセルアレイであって、
前記複数の不揮発性メモリセルの行列の各行毎に各々配線された複数のワード線と、
前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数のビット線と、
前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数の反転ビット線と、
前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数のソース線とを有し、
各不揮発性メモリセルは、
行方向に沿って各々並んだ第1および第2の選択トランジスタであって、各々、前記ワード線をゲート電極とし、前記ワード線を挟んで列方向に沿って並んだ各拡散領域をソースおよびドレインとし、各々のソースが当該不揮発性メモリの属する列のソース線に各々接続された第1および第2の選択トランジスタと、
各々第1および第2の電極を有し、第1および第2の電極間に通電される電流の向きにより異なった方向に抵抗値が変化する第1および第2の抵抗変化型素子とを有し、
前記第1の抵抗変化型素子の第1の電極は、当該不揮発性メモリの属する列のビット線に接続され、前記第1の抵抗変化型素子の第2の電極は、前記第1の選択トランジスタのドレインに接続され、前記第2の抵抗変化型素子の第2の電極は、当該不揮発性メモリの属する列の反転ビット線に接続され、前記第2の抵抗変化型素子の第1の電極は、前記第2の選択トランジスタのドレインに接続され、
前記不揮発性メモリセルの各列において、前記ビット線および前記反転ビット線は、行方向に沿って不揮発性メモリセルの左右両端の各位置を占め、前記ソース線は、前記ビット線および前記反転ビット線の間の位置を占め、
前記不揮発性メモリセルアレイは、配線層として、ポリシリコン配線層と、第1メタル層と、その上層の第2メタル層と、さらにその上層の第3メタル層とを有し、
前記複数のワード線は、ポリシリコン配線層により構成され、
前記複数のビット線および複数の反転ビット線は、第1メタル層により構成され、
前記複数のソース線は、第3メタル層により構成され、
前記第1の抵抗変化型素子の第1の電極は、第2メタル層を介して第1メタル層である前記ビット線に接続され、前記第1の抵抗変化型素子の第2の電極は、第1メタル層を介して前記第1の選択トランジスタのドレインに接続され、
前記第2の抵抗変化型素子の第2の電極は、第1メタル層である前記反転ビット線に直接接続され、前記第2の抵抗変化型素子の第1の電極は、第2メタル層および第1メタル層を介して前記第2の選択トランジスタのドレインに接続され、
前記第1および第2の選択トランジスタの各ソースは、各々第1メタル層および第2メタル層を介して前記ソース線に接続されていることを特徴とする不揮発性メモリセルアレイ。 - 隣接する2行の不揮発性メモリの第1の選択トランジスタの各ソースが同じ拡散領域を共有し、隣接する2行の不揮発性メモリの第2の選択トランジスタの各ソースが同じ拡散領域を共有していることを特徴とする請求項1〜3のいずれか1の請求項に記載の不揮発性メモリセルアレイ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011280205A JP5867704B2 (ja) | 2011-12-21 | 2011-12-21 | 不揮発性メモリセルアレイ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011280205A JP5867704B2 (ja) | 2011-12-21 | 2011-12-21 | 不揮発性メモリセルアレイ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013131271A JP2013131271A (ja) | 2013-07-04 |
JP5867704B2 true JP5867704B2 (ja) | 2016-02-24 |
Family
ID=48908695
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011280205A Active JP5867704B2 (ja) | 2011-12-21 | 2011-12-21 | 不揮発性メモリセルアレイ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5867704B2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014017042A (ja) * | 2012-07-11 | 2014-01-30 | Toppan Printing Co Ltd | 不揮発性メモリセル、不揮発性メモリセルアレイおよび不揮発性メモリ |
CN103441135B (zh) * | 2013-08-21 | 2016-03-16 | 北京大学 | 1t1r和1r阻变存储器集成结构及其实现方法 |
US9633708B2 (en) * | 2013-12-05 | 2017-04-25 | Tohoku University | Semiconductor storage device using STT-MRAM |
US9230647B2 (en) * | 2013-12-27 | 2016-01-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Metal line connection for improved RRAM reliability, semiconductor arrangement comprising the same, and manufacture thereof |
JP5748877B1 (ja) * | 2014-03-07 | 2015-07-15 | ウィンボンド エレクトロニクス コーポレーション | 抵抗変化型メモリ |
JP6288643B2 (ja) * | 2014-03-20 | 2018-03-07 | 国立大学法人東北大学 | 不揮発性ラッチ回路 |
US9548096B1 (en) * | 2015-08-26 | 2017-01-17 | Qualcomm Incorporated | Reverse complement magnetic tunnel junction (MTJ) bit cells employing shared source lines, and related methods |
WO2019163567A1 (ja) * | 2018-02-26 | 2019-08-29 | ソニーセミコンダクタソリューションズ株式会社 | 半導体記憶装置及び電子機器 |
CN111681694B (zh) * | 2019-03-11 | 2022-05-17 | 华邦电子股份有限公司 | 电阻式存储器电路 |
US11581368B2 (en) * | 2020-06-18 | 2023-02-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device, integrated circuit device and method |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002170374A (ja) * | 2000-11-28 | 2002-06-14 | Canon Inc | 強磁性体不揮発性記憶素子およびその情報再生方法ならびにそれを用いたメモリチップおよび携帯型情報処理装置 |
JP2006032867A (ja) * | 2004-07-21 | 2006-02-02 | Sony Corp | 記憶素子及びその駆動方法 |
JP2011192345A (ja) * | 2010-03-15 | 2011-09-29 | Fujitsu Ltd | スピン注入型mram、並びにその書き込み方法及び読み出し方法 |
JP5664112B2 (ja) * | 2010-10-18 | 2015-02-04 | 富士通株式会社 | メモリセル、半導体メモリおよびシステム |
JP2012203944A (ja) * | 2011-03-24 | 2012-10-22 | Toshiba Corp | 抵抗変化型メモリ |
-
2011
- 2011-12-21 JP JP2011280205A patent/JP5867704B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2013131271A (ja) | 2013-07-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5867704B2 (ja) | 不揮発性メモリセルアレイ | |
US9508413B2 (en) | Semiconductor storage device | |
JP5100514B2 (ja) | 半導体メモリ | |
JP5267629B2 (ja) | 不揮発性メモリ | |
JP5518777B2 (ja) | 半導体記憶装置 | |
JP6218353B2 (ja) | 不揮発性デュアルポートメモリ | |
US9754664B2 (en) | Semiconductor memory | |
JP2008310868A (ja) | 半導体メモリデバイス、および、そのデータ読み出し方法 | |
JP2011222829A (ja) | 抵抗変化メモリ | |
JP2008123641A (ja) | 不揮発性半導体記憶装置 | |
US8630136B2 (en) | Semiconductor memory | |
JP5316608B2 (ja) | 不揮発性メモリセルおよび不揮発性メモリ | |
JP2012256690A (ja) | 半導体記憶装置 | |
JP5929268B2 (ja) | 不揮発性メモリセルアレイ、および不揮発性メモリ | |
US8861260B2 (en) | Multi-port magnetic random access memory (MRAM) | |
JP5267626B2 (ja) | 不揮発性メモリセルおよび不揮発性メモリ | |
JP2015079869A (ja) | メモリ装置、アクセス方法 | |
US7310268B2 (en) | Float gate memory device | |
JP6126566B2 (ja) | 不揮発性メモリ | |
JP2009140558A (ja) | 半導体記憶装置 | |
JP2014049547A (ja) | 半導体記憶装置 | |
JP2014017042A (ja) | 不揮発性メモリセル、不揮発性メモリセルアレイおよび不揮発性メモリ | |
JP5331998B2 (ja) | 不揮発性半導体記憶装置 | |
US9646667B2 (en) | Semiconductor memory device | |
US8675400B2 (en) | Magnetic memory |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20141119 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150909 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150929 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20151120 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20151209 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20151222 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5867704 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |