CN111681694B

CN111681694B - 电阻式存储器电路

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Publication number: CN111681694B
Application number: CN201910178936.6A
Authority: CN
Inventors: 刘家铭; 沈鼎瀛; 林铭哲
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2019-03-11
Filing date: 2019-03-11
Publication date: 2022-05-17
Anticipated expiration: 2039-03-11
Also published as: CN111681694A

Abstract

本发明提供了一种电阻式存储器电路，包括第一电阻式存储器单元、第二电阻式存储器单元、第一晶体管以及第二晶体管。第一电阻式存储器单元耦接于第一位线以及第一节点之间。第二电阻式存储器单元耦接于第二位线以及第一节点之间。第一晶体管包括第一栅极端、第一漏极端以及第一源极端，第一栅极端耦接至第一字元线，第一漏极端耦接至第一节点，第一源极端耦接至第一源极线。第二晶体管包括第二栅极端、第二漏极端以及第二源极端，第二栅极端耦接至第一字元线，第二漏极端耦接至第一节点，第二源极端耦接至第二源极线。

Description

电阻式存储器电路

技术领域

本发明涉及一种电阻式存储器电路，尤其涉及一种共用晶体管以增加低阻态的电流的电阻式存储器电路。

背景技术

对现行的电阻式存储器进行重置程序时，包括对电阻式存储器施加与设定时极性相反的反向偏压，使电流从下电极流至上电极。此时，邻近上电极处的氧空缺与部分氧离子结合而中断电流路径，使得灯丝在邻近上电极处断开。当对现行的电阻式存储器进行设定程序时，包括可对电阻式存储器施加与灯丝成形的程序时极性相同的偏压，使电流从上电极流至下电极。此时，邻近上电极处的氧离子脱离，重新形成氧空缺，使得灯丝在邻近上电极处重新形成。

发明内容

根据本发明的一实施例，上述第一漏极端以及上述第二漏极端分别通过第一接触点以及第二接触点耦接至位于第一金属层的上述第一节点，其中上述第一节点通过第十一导孔耦接至上述第一电阻式存储器单元，上述第一电阻式存储器单元通过第十二导孔耦接至位于第二金属层的上述第一位线，其中上述第一节点通过第二十一导孔耦接至上述第二电阻式存储器单元，上述第二电阻式存储器单元通过第二十二导孔耦接至位于上述第二金属层的上述第二位线。

根据本发明的一实施例，上述第一栅极端以及上述第二栅极端通过第三接触点耦接至位于上述第一金属层的上述第一字元线，其中上述第一源极端通过第四接触点耦接至位于上述第一金属层的上述第一源极线，上述第二源极端通过第五接触点耦接至位于上述第一金属层的上述第二源极线。

根据本发明的另一实施例，电阻式存储器电路更包括：第三电阻式存储器单元、第四电阻式存储器单元、第三晶体管以及第四晶体管。上述第三电阻式存储器单元耦接于第三位线以及第二节点之间。上述第四电阻式存储器单元耦接于第四位线以及上述第二节点之间。上述第三晶体管包括第三栅极端、第三漏极端以及第三源极端，其中上述第三栅极端耦接至第二字元线，上述第三漏极端耦接至上述第二节点，上述第三源极端耦接至第三源极线。上述第四晶体管包括第四栅极端、第四漏极端以及第四源极端，其中上述第四栅极端耦接至上述第二字元线，上述第二漏极端耦接至上述第二节点，上述第四源极端耦接至第四源极线。

根据本发明的另一实施例，上述第二字元线耦接至上述第一字元线，上述第一源极线以及上述第三源极线皆位于第一金属层且通过第一导孔耦接至第二金属层，上述第二源极线以及上述第四源极线位于上述第二金属层，上述第一位线、上述第二位线、上述第三位线以及上述第四位线位于第三金属层，其中上述第二源极线与上述第三源极线相互重迭。

根据本发明的一实施例，当上述第一电阻式存储器单元及/或上述第二电阻式存储器单元进行初始化程序时，依序执行形成程序、初始重设程序、设定程序以及重置程序。

根据本发明的一实施例，当上述第一电阻式存储器单元或上述第二电阻式存储器单元执行上述形成程序时，上述第一位线耦接至第一电压，上述第一字元线耦接至第二电压，上述第二位线、上述第一源极线以及上述第二源极线耦接至接地端，其中上述第一电压超过上述第二电压。

根据本发明的一实施例，当上述第一电阻式存储器单元执行上述初始重设程序以及上述重置程序时，上述第一字元线耦接至第三电压，上述第二位线、上述第一源极线以及上述第二源极线耦接至第四电压，上述第一位线耦接至上述接地端，其中上述第三电压超过上述第四电压。

根据本发明的一实施例，当上述第一电阻式存储器单元执行上述设定程序时，上述第一字元线耦接至第五电压，上述第一位线耦接至第六电压，上述第二字元线、上述第一源极线以及上述第二源极线耦接至上述接地端，其中上述第五电压超过上述第六电压。

根据本发明的另一实施例，上述第三位线耦接至上述第一位线，上述第四位线耦接至上述第二位线，上述第三源极线耦接至上述第一源极线，上述第四源极线耦接至上述第二源极线，其中当上述第一电阻式存储器单元以及上述第二电阻式存储器单元皆完成上述初始化程序且上述第三电阻式存储器单元执行上述设定程序时，上述第一位线耦接至上述第五电压，上述第二字元线耦接至上述第六电压，上述第一字元线、上述第一源极线以及上述第二源极线耦接至上述接地端，上述第二位线耦接至第七电压，其中上述第六电压超过上述第七电压，上述第七电压为正电压。

根据本发明的一实施例，当上述第一字元线耦接至第一读取电压、上述第一位线以及上述第二源极线耦接至第二读取电压以及上述第一源极线耦接至上述接地端时，读取电路根据上述第一位线的位电流是否超过第一临限值，而判断上述第一电阻式存储器单元位于第一逻辑状态或第二逻辑状态，其中上述第一读取电压超过上述第二读取电压。

根据本发明的一实施例，当上述第一字元线耦接至上述第一读取电压、上述第一位线耦接至上述第二读取电压以及上述第一源极线以及上述第二源极线耦接至上述接地端时，上述读取电路根据上述位电流超过第二临限值，而判断上述第一电阻式存储器单元位于第三逻辑状态，其中上述第二临限值超过上述第一临限值。

附图说明

图1显示根据本发明的一实施例所述的电阻式存储器电路的电路图；

图2显示根据本发明的另一实施例所述的电阻式存储器电路的电路图；

图3显示根据本发明的一实施例所述的电阻式存储器电路的电路布局图；

图4显示根据本发明的一实施例的电阻式存储器电路的剖面图；

图5显示根据本发明的另一实施例所述的电阻式存储器电路的剖面图；

图6显示根据本发明的另一实施例所述的电阻式存储器电路的电路图；

图7显示根据本发明的另一实施例所述的电阻式存储器电路的电路布局图；

图8显示根据本发明的另一实施例所述的电阻式存储器电路的剖面图；

图9A-图9C显示根据本发明的一实施例所述的电阻式存储器电路的示意图；

图10显示根据本发明的一实施例所述的电阻式存储器电路的示意图；

图11A-图11B显示根据本发明的许多实施例所述的电阻式存储器电路进行读取操作的示意图。

符号说明：

100、200、300、400、600、700、800、1000、1100A、1100B 电阻式存储器电路；

WL2 第二字元线；

SL1 第一源极线； SL2 第二源极线；

TM1 第一电阻式存储器单元； SL3 第三源极线；

TM2 第二电阻式存储器单元； SL4 第四源极线；

TM3 第三电阻式存储器单元； IB1 第一位电流；

M4 第四电阻式存储器单元； IB2 第二位电流；

CT1 第一接触点； CT2 第二接触点；

CT3 第三接触点； CT4 第四接触点；

M1 第一晶体管； CT5 第五接触点；

M2 第二晶体管； CT6 第六接触点；

M3 第三晶体管； ME1 第一金属层；

M4 第四晶体管； ME2 第二金属层；

BL1 第一位线； ME3 第三金属层；

BL2 第二位线； G1 第一栅极端；

BL3 第三位线； G2 第二栅极端；

BL4 第四位线； G3 第三栅极端；

N1 第一节点； S1 第一源极端；

N2 第二节点； S2 第二源极端；

WL1 第一字元线； S3 第三源极端；

S4 第四源极端； V33 第三十三导孔；

PY1 第一多晶硅层； V41 第四十一导孔；

PY2 第二多晶硅层； V42 第四十二导孔；

DF1 第一扩散层； V43 第四十三导孔；

DF2 第二扩散层； V3 第三导孔；

DF3 第三扩散层； X 横轴；

DF4 第四扩散层； Y 纵轴；

STI 浅沟槽隔离层； VB1 第一电压；

V11 第十一导孔； VB2 第二电压；

V12 第十二导孔； VB3 第三电压；

V13 第十三导孔； VB4 第四电压；

V21 第二十一导孔； VB5 第五电压；

V22 第二十二导孔； VB6 第六电压；

V23 第二十三导孔； VB7 第七电压；

V31 第三十一导孔； VR1 第一读取电压；

V32 第三十二导孔； VR2 第二读取电压。

具体实施方式

图1显示根据本发明的一实施例所述的电阻式存储器电路的电路图。如图1所示，电阻式存储器电路100包括第一电阻式存储器单元TM1、第二电阻式存储器单元TM2、第一晶体管M1以及第二晶体管M2。

第一电阻式存储器单元TM1耦接于第一位线BL1以及第一节点N1之间，第二电阻式存储器单元TM2耦接于第二位线BL2以及第二节点N2之间。第一晶体管M1的栅极端耦接至第一字元线WL1，第一晶体管M1的漏极端耦接至第一节点N1，第一晶体管M1的源极端耦接至第一源极线SL1。

第二晶体管M2的栅极端耦接至第一字元线WL1，第二晶体管M2的漏极端耦接至第二节点N2，第二晶体管M2的源极端耦接至第二源极线SL2。

根据本发明的一实施例，当读取第一电阻式存储器单元TM1或第二电阻式存储器单元TM2时，第一晶体管M1或第二晶体管M2导通，读取电路(图中并未显示)并检测第一位线BL1的第一位电流IB1或第二位线BL2的第二位电流IB2，以判断第一电阻式存储器单元TM1或第二电阻式存储器单元TM2为高阻态或低阻态。

然而，由于工艺参数飘移的关系，使得第一电阻式存储器单元TM1的第一位线电流IB1及/或第二电阻式存储器单元TM2的第二位线电流IB2于高阻态与低阻态的电流差不够显著，造成难以准确判断第一电阻式存储器单元TM1及/或第二电阻式存储器单元TM2位于高阻态或低阻态。因此，有需要针对位于低阻态的第一位电流IB1以及第二位电流IB2予以提升，有助于准确判断电阻式存储器单元位于高阻态或低阻态。

图2显示根据本发明的另一实施例所述的电阻式存储器电路的电路图。如图2所示，电阻式存储器电路200同样包括第一电阻式存储器单元TM1、第二电阻式存储器单元TM2、第一晶体管M1以及第二晶体管M2，其中第一电阻式存储器单元TM1、第二电阻式存储器单元TM2、第一晶体管M1的漏极端以及第二晶体管M2的漏极端接耦接至第一节点N1。

根据本发明的一实施例，当读取第一电阻式存储器TM1及/或第二电阻式存储器元件TM2时，第一晶体管M1以及第二晶体管M2皆可同时导通，使得在低阻态时，图2的电阻式存储器电路200的第一位电流IB1以及第二位电流IB2皆显著大于图1的电阻式存储器电路100的第一位电流IB1以及第二位电流IB2。

由于电阻式存储器电路200的低阻态的第一位电流IB1及/或第二位电流IB2皆显著增加，因此读取电路(图中并未显示)在读取第一电阻式存储器TM1及/或第二电阻式存储器元件TM2时，将更轻易辨别高阻态与低阻态。

根据本发明的另一实施例，当第一电阻式存储器TM1及/或第二电阻式存储器元件TM2进行形成程序、初始重设程序、设定程序及/或重置程序时，由于第一位电流IB1及/或第二位电流IB2皆显著增加，将有助于增加第一电阻式存储器TM1及/或第二电阻式存储器元件TM2完成各种程序的成功率。

图3显示根据本发明的一实施例所述的电阻式存储器电路的电路布局图。根据本发明的一实施例，图3的电阻式存储器电路300显示图2的电阻式存储器电路200的电路布局。

如图3所示，第一晶体管M1(对应至图2的第一晶体管M1)的第一源极端S1通过第一接触点CT1耦接至位于第一金属层ME1的第一源极线SL1，第一晶体管M1的第一栅极端G1通过第一多晶硅层PY1通过第三接触点CT3耦接至位于第一金属层ME1的第一字元线WL1。

第一晶体管M1的漏极端(图3中无法显示，位于第一电阻式存储器单元TM1的下方)耦接至位于第一金属层ME1的第一节点N1，其中第一节点N1通过第一电阻式存储器单元TM1耦接至位于第二金属层ME2的第一位线BL1。

第二晶体管M2(对应至图2的第二晶体管M2)的第二源极端S2通过第二接触点CT2耦接至位于第一金属层ME1的第二源极线SL2，第二晶体管M2的第二栅极端G2通过第一多晶硅层PY1与第一栅极端G1耦接，再通过第三接触点CT3耦接至位于第一金属层ME1的第一字元线WL1。

第二晶体管M2的漏极端(图3中无法显示，位于第二电阻式存储器单元TM2的下方)耦接至位于第一金属层ME1的第一节点N1，其中第一节点N1通过第二电阻式存储器单元TM2耦接至位于第二金属层ME2的第二位线BL2。

与第二晶体管M2相邻的第三晶体管M3与第二源极端S2共用源极端，因此第三晶体管M3的源极端亦为第二源极端S2，第二晶体管M3的第三栅极端G3耦接至第二多晶硅层PY2。第三晶体管M3的漏极端(图3中无法显示，位于第三电阻式存储器单元TM3的下方)耦接至位于第一金属层ME1的第二节点N2，在耦接至第三电阻式存储器单元TM3。

图4显示根据本发明的一实施例的电阻式存储器电路的剖面图，其中图4所示的电阻式存储器电路400为沿着图3的纵轴Y的剖面图。

如图4所示，第一扩散层DF1对应至图2的第一晶体管M1的漏极端，第二扩散层DF2对应至图2的第二晶体管M2的漏极端，其中第一扩散层DF1以及第二扩散层DF2利用浅沟槽隔离层STI予以电性隔离。

第一扩散层DF1(即，第一晶体管M1的漏极端)通过第四接触点CT4耦接至位于第一金属层ME1的第一节点N1，第二扩散层DF2(即，第二晶体管M2的漏极端)通过第五接触点CT5耦接至位于第一金属层ME1的第一节点N1。

位于第一金属层ME1的第一节点N1通过第十一导孔V11耦接至第一电阻式存储器单元TM1(对应至图2的第一电阻式存储器单元TM1)，第一电阻式存储器单元TM1通过第十二导孔V12耦接至位于第二金属层ME2的第一位线BL1。

位于第一金属层ME1的第一节点N1通过第二十一导孔V21耦接至第二电阻式存储器单元TM2(对应至图2的第二电阻式存储器单元TM2)，第二电阻式存储器单元TM2通过第二十二导孔V22耦接至位于第二金属层ME2的第二位线BL2。

如图4所示，第一源极线SL1以及第二源极线SL2皆位于第一金属层ME1，其中第一源极线SL1、第二源极线SL2以及第一节点N1之间相互电性隔离。

图5显示根据本发明的另一实施例所述的电阻式存储器电路的剖面图，其中图5所示的电阻式存储器电路500为沿着图3的横轴X的剖面图。

如图5所示，第二扩散层DF2对应至图4的第二扩散层DF2，也对应至图2的第二晶体管M2的漏极端。第三扩散层DF3对应至图3的第二晶体管M2的第二源极端S2，第四扩散层DF4对应至另一晶体管的漏极端。第一多晶硅层PY1对应至图3的第一多晶硅层PY1，第二多晶硅层PY2对应至图3的第二多晶硅层PY2。

如图5所示，第二扩散层DF2通过第五接触点CT5耦接至位于第一金属层ME1的第一节点N1。接着，第一节点N1如图4的电阻式存储器单元400所示，通过第二电阻式存储器单元TM2耦接至位于第二金属层ME2的第二位线BL2。

第三扩散层DF3通过第二接触点CT2耦接至位于第一金属层ME1的第一源极线SL1，第四扩散层DF4通过第六接触点CT6耦接至位于第一金属层ME1的第二节点N2。第二节点N2通过第三十一导孔V31耦接至第三电阻式存储器单元TM3，第三电阻式存储器单元TM3再通过第三十二导孔V32耦接至第二位线BL2。

图6显示根据本发明的另一实施例所述的电阻式存储器电路的电路图。如图6所示，电阻式存储器电路600包括第一电阻式存储器单元TM1、第二电阻式存储器单元TM2、第三电阻式存储器单元TM3、第四电阻式存储器单元TM4、第一晶体管M1、第二晶体管M2、第三晶体管M3以及第四晶体管M4。

如图6所示，第一电阻式存储器单元TM1、第二电阻式存储器单元TM2、第一晶体管M1以及第二晶体管M2的连接方式与图1所示相同，在此不再重复赘述。

第三电阻式存储器单元TM3耦接于第三位线BL3以及第二节点N2之间，第四电阻式存储器单元TM4耦接于第四位线BL4以及第二节点N2之间。

第三晶体管M3的漏极端耦接至第二节点N2，第三晶体管M3的栅极端耦接至第一字元线WL1，第三晶体管M3的源极端耦接至第三源极线SL3。

第四晶体管M4的漏极端耦接至第二节点N2，第四晶体管M4的栅极端耦接至第一字元线WL1，第四晶体管M4的源极端耦接至第四源极线SL4。

图7显示根据本发明的另一实施例所述的电阻式存储器电路的电路布局图。根据本发明的一实施例，图7的电阻式存储器电路700显示图6的电阻式存储器电路600的电路布局。

如图7所示，位于第一金属层ME1的第一节点N1分别耦接至第一晶体管M1的漏极端(图7中无法显示，位于第一电阻式存储器单元TM1的下方)以及第二晶体管M2的漏极端(图7中无法显示，位于第二电阻式存储器单元TM2的下方)，第一晶体管M1的第一源极端S1通过第一金属层ME1以及第三导孔V3耦接至位于第二金属层ME2的第一源极线SL1。

第一晶体管M1、第二晶体管M2、第三晶体管M3以及第四晶体管M4的栅极端，皆通过第一多晶硅层PY1耦接至位于第一金属层ME1的第一字元线WL1。第二晶体管M2的第二源极端S2耦接至位于第二金属层ME2的第二源极线SL2。

第三晶体管M3的漏极端(图7中无法显示，位于第三电阻式存储器单元TM3的下方)以及第四晶体管M4的漏极端(图7中无法显示，位于第四电阻式存储器单元TM4的下方)耦接至位于第一金属层ME1的第二节点N2，第三晶体管M3的第三源极端S3通过第一金属层ME1耦接至位于第二金属层ME2的第三源极线SL3，第四晶体管M4的第四源极端S4耦接至位于第二金属层ME2的第四源极线SL4。根据本发明的一实施例，第三源极线SL3与第二源极线SL2相互重迭。

图8显示根据本发明的另一实施例所述的电阻式存储器电路的剖面图，其中图8的电阻式存储器电路800沿着图7的纵轴Y的剖面图。

如图8所示，第一扩散层DF1为第一晶体管M1的漏极端，第二扩散层DF2为第二晶体管M2的漏极端，第三扩散层DF3为第三晶体管M3的漏极端，第四扩散层DF4为第四晶体管M4的漏极端，其中第一扩散层DF1、第二扩散层DF2、第三扩散层DF3以及第四扩散层DF4之间利用浅沟槽隔离层STI予以隔开。

第一扩散层DF1(即，第一晶体管M1的漏极端)以及第二扩散层DF2(即，第二晶体管M2的漏极端)分别通过第一接触点CT1以及第二接触点CT2，耦接至位于第一金属层ME1的第一节点N1。

第一节点N1通过第十一导孔V11耦接至第一电阻式存储器单元TM1后，再经由第十二导孔V12、第二金属层ME2以及第十三导孔V13耦接至位于第三金属层ME3的第一位线BL1。

第一节点N1更通过第二十一导孔V21耦接至第二电阻式存储器单元TM2后，再经由第二十二导孔V22、第二金属层ME2以及第二十三导孔V23耦接至位于第三金属层ME3的第二位线BL2。

同样的，第三扩散层DF3(即，第三晶体管M3的漏极端)以及第四扩散层DF4(即，第四晶体管M4的漏极端)分别通过第三接触点CT3以及第四接触点CT4，耦接至位于第一金属层ME1的第二节点N2。

第二节点N2通过第三十一导孔V31耦接至第三电阻式存储器单元TM3后，再经由第三十二导孔V32、第二金属层ME2以及第三十三导孔V33耦接至位于第三金属层ME3的第三位线BL3。

第二节点N2更通过第四十一导孔V41耦接至第二电阻式存储器单元TM2后，再经由第四十二导孔V42、第二金属层ME2以及第四十三导孔V43耦接至位于第三金属层ME3的第二位线BL2。

如图8所示，第二源极线SL2位于第一金属层ME1，第三源极线SL3位于第二金属层ME2。根据本发明的一实施例，由于第一源极线SL1以及第三源极线SL3接位于第二金属层ME2，因此图7中所示的第二源极线SL2以及第四源极线SL4皆分别通过第三导孔V3跳线至第二金属层ME2，使得第一源极线SL1与第二源极线SL2以及第三源极线SL3与第四源极线SL4所经历的导线线阻值相同。

根据本发明的一实施例，由于第二源极线SL2与第三源极线SL3重迭，使得电阻式存储器电路800的电路布局面积更紧密，进而降低电路生产成本。

图9A-图9C显示根据本发明的一实施例所述的电阻式存储器电路的示意图。根据本发明的一实施例，当电阻式存储器电路进行初始化程序时，将依序执行形成程序、初始重设程序、设定程序以及重置程序。

当第一电阻式存储器单元TM1进行形成程序时，如图9A所示，第一位线BL1耦接至第一电压VB1，第一字元线WL1耦接至第二电压VB2，第二位线BL2、第一源极线SL1以及第二源极线SL2耦接至接地端。根据本发明的一实施例，第一电压VB1超过第二电压VB2。

当第一电阻式存储器单元TM1执行初始重设程序以及重置程序时，如图9B所示，第一字元线WL1耦接至第三电压VB3，第二位线BL2、第一源极线SL1以及第二源极线SL2耦接至第四电压VB4，第一位线BL1耦接至接地端。根据本发明的一实施例，第三电压VB3超过第四电压VB4。

当第一电阻式存储器单元TM1执行设定程序时，第一字元线WL1耦接至第五电压VB5，第一位线BL1耦接至第六电压VB6，第二字元线BL2、第一源极线SL1以及第二源极线SL2耦接至接地端。根据本发明的一实施例，第五电压VB5超过第六电压VB6。

根据本发明的一实施例，当第一电阻式存储器单元TM1结束初始化程序时，为高阻态。由于初始化程序的最后一步骤为重置程序，因此第一电阻式存储器单元TM1结束初始化程序后为高阻态。根据本发明的其它实施例，当第二电阻式存储器单元TM2进行初始化程序时，动作流程如上所述，在此不再重复赘述。

图10显示根据本发明的一实施例所述的电阻式存储器电路的示意图。如图10所示，第一电阻式存储器单元TM1以及第三电阻式存储器单元TM3皆耦接至第一位线BL1，第二电阻式存储器单元TM2以及第四电阻式存储器单元TM4皆耦接至第二位线BL2，第一晶体管M1以及第三晶体管M3皆耦接至第一源极线SL1，第二晶体管M2以及第四晶体管M4皆耦接至第二源极线SL2。

根据本发明的一实施例，当第一电阻式存储器单元TM1、第二电阻式存储器单元TM2、第三电阻式存储器单元TM3以及第四电阻式存储器单元TM4皆完成初始化程序且第二电阻式存储器单元TM2位于低阻态时，针对第三电阻式存储器单元TM3进行设定程序。此时，第二字元线WL2耦接至第五电压VB5，第一位线BL1耦接至第六电压VB6，第一字元线WL1、第一源极线SL1以及第二源极线SL2耦接至接地端，第二位线BL2耦接至第七电压VB7，其中第六电压VB6超过第七电压VB7，第七电压VB7为正电压。

由于第一电阻式存储器单元TM1以及第三电阻式存储器单元TM3共用第一位线BL1，为了避免针对第三电阻式存储器单元TM3进行设定程序时影响到第一电阻式存储器单元TM1，第一字元线WL1耦接至接地端而将第一晶体管M1不导通。

再者，由于第一位线BL1耦接至第六电压VB6且第二电阻式存储器单元TM2为低阻态，为了避免自第一位线BL1经第一电阻式存储器单元TM1、第二电阻式存储器单元TM2以及第二位线BL2的位电流，第二位线BL2耦接至第七电压VB7，以避免发生误动作。根据本发明的一实施例，第七电压VB7大于0V。

图11A-图11B显示根据本发明的许多实施例所述的电阻式存储器电路进行读取操作的示意图。由于第一电阻式存储器单元TM1或第二电阻式存储器单元TM2的读取操作皆相同，以下将针对第一电阻式存储器单元TM1进行说明解释，第二电阻式存储器单元TM2的读取操作则完全相同，在此不再重复赘述。

根据本发明的一实施例，如图11A所示，当读取电阻式存储器电路1100A的第一电阻式存储器单元TM1所储存的信息时，第一字元线WL1耦接至第一读取电压VR1，第一位线BL1以及第二位线BL2耦接至第二读取电压VR2，第一源极线SL1以及第二源极线SL2耦接至接地端(即，0V)，其中第一读取电压VR1大于第二读取电压VR2。

读取电路(图中并未显示)检测第一位线BL1的第一位电流IB1，并判断第一位电流IB1是否超过临限值，进而判断第一电阻式存储器单元TM1位于高阻态或低阻态。根据本发明的一实施例，当第一位电流IB1并未超过临限值时，读取电路判断第一电阻式存储器单元TM1为高阻态。根据本发明的另一实施例，当第一位电流IB1超过临限值时，读取电路判断第一电阻式存储器单元TM1为低阻态。

根据本发明的一实施例，当读取第一电阻式存储器单元TM1时，第二位线BL2同样耦接至第二读取电压VR2的目的在于避免第一位线BL1经第一电阻式存储器单元TM1以及第二电阻式存储器单元TM2漏电至第二位线BL2，而干扰第一位电流IB1的数值。

根据本发明的一实施例，如图11B所示，当读取电阻式存储器电路1100B的第一电阻式存储器单元TM1所储存的信息时，第一字元线WL1耦接至第一读取电压VR1，第一位线BL1、第二位线BL2以及第二源极线SL2耦接至第二读取电压VR2，第一源极线SL1耦接至接地端(即，0V)，其中第一读取电压VR1大于第二读取电压VR2。

由于图11B中的第二源极线SL2耦接至第二读取电压VR2，代表读取第一电阻式存储器单元TM1时仅有第一晶体管M1导通，因此电阻式存储器电路1100B的第一位电流IB1小于电阻式存储器电路1100A的第一位电流IB1。

根据本发明的一实施例，当第一电阻式存储器单元TM1位于高阻态时，读取电路检测到的电阻式存储器单元1100A的第一位电流IB1为第一逻辑状态；当第一电阻式存储器单元TM1位于低阻态时，读取电路检测到的电阻式存储器单元1100A的第一位电流IB1为第二逻辑状态；当第一电阻式存储器单元TM1位于低阻态时，读取电路检测到的电阻式存储器单元1100B的第一位电流IB1为第三逻辑状态。

换句话说，当第一晶体管M1以及第二晶体管M2皆导通时，位于高阻态或低阻态的第一电阻式存储器单元TM1可产生两种不同的逻辑状态。当仅第一晶体管M1导通时，位于低阻态的第一电阻式存储器单元TM1可产生第三种逻辑状态。

根据本发明的一实施例，当第一位电流IB1不超过第一临限值时(亦即，第一电阻式存储器TM1位于高阻态)，第一电阻式存储器单元TM1位于第一逻辑状态；当第一位电流IB1超过第一临限值而不超过第二临限值时(亦即，第一电阻式存储器TM1位于低阻态且仅第一晶体管M1导通)，第一电阻式存储器单元TM1位于第二逻辑状态；当第一位电流IB1超过第二临限值时(亦即，第一电阻式存储器TM1位于低阻态且仅第一晶体管M1以及第二晶体管M2同时导通)，第一电阻式存储器单元TM1位于第三逻辑状态，其中上述第二临限值超过上述第一临限值。

Claims

1.一种电阻式存储器电路，其特征在于，包括：

第一电阻式存储器单元，耦接于第一位线以及第一节点之间；

第二电阻式存储器单元，耦接于第二位线以及上述第一节点之间；

第一晶体管，包括第一栅极端、第一漏极端以及第一源极端，其中上述第一栅极端耦接至第一字元线，上述第一漏极端耦接至上述第一节点，上述第一源极端耦接至第一源极线；以及

第二晶体管，包括第二栅极端、第二漏极端以及第二源极端，其中上述第二栅极端耦接至上述第一字元线，上述第二漏极端耦接至上述第一节点，上述第二源极端耦接至第二源极线，其中上述第一漏极端以及上述第二漏极端分别通过第一接触点以及第二接触点耦接至位于第一金属层的上述第一节点，其中上述第一节点通过第十一导孔（V11）耦接至上述第一电阻式存储器单元，上述第一电阻式存储器单元通过第十二导孔（V12）耦接至位于第二金属层的上述第一位线，其中上述第一节点通过第二十一导孔（V21）耦接至上述第二电阻式存储器单元，上述第二电阻式存储器单元通过第二十二导孔（V22）耦接至位于上述第二金属层的上述第二位线，其中上述第一栅极端以及上述第二栅极端通过第三接触点耦接至位于上述第一金属层的上述第一字元线，其中上述第一源极端通过第四接触点耦接至位于上述第一金属层的上述第一源极线，上述第二源极端通过第五接触点耦接至位于上述第一金属层的上述第二源极线。

2.如权利要求1所述的电阻式存储器电路，其特征在于，更包括：

第三电阻式存储器单元，耦接于第三位线以及第二节点之间；

第四电阻式存储器单元，耦接于第四位线以及上述第二节点之间；

第三晶体管，包括第三栅极端、第三漏极端以及第三源极端，其中上述第三栅极端耦接至第二字元线，上述第三漏极端耦接至上述第二节点，上述第三源极端耦接至第三源极线；以及

第四晶体管，包括第四栅极端、第四漏极端以及第四源极端，其中上述第四栅极端耦接至上述第二字元线，上述第二漏极端耦接至上述第二节点，上述第四源极端耦接至第四源极线。

3.如权利要求2所述的电阻式存储器电路，其特征在于，上述第二字元线耦接至上述第一字元线，上述第一源极线以及上述第三源极线皆位于第一金属层且通过第一导孔耦接至第二金属层，上述第二源极线以及上述第四源极线位于上述第二金属层，上述第一位线、上述第二位线、上述第三位线以及上述第四位线位于第三金属层，其中上述第二源极线与上述第三源极线相互重迭，其中当上述第一电阻式存储器单元及/或上述第二电阻式存储器单元进行初始化程序时，依序执行形成程序、初始重设程序、设定程序以及重置程序。

4.如权利要求3所述的电阻式存储器电路，其特征在于，当上述第一电阻式存储器单元或上述第二电阻式存储器单元执行上述形成程序时，上述第一位线耦接至第一电压，上述第一字元线耦接至第二电压，上述第二位线、上述第一源极线以及上述第二源极线耦接至接地端，其中上述第一电压超过上述第二电压。

5.如权利要求4所述的电阻式存储器电路，其特征在于，当上述第一电阻式存储器单元执行上述初始重设程序以及上述重置程序时，上述第一字元线耦接至第三电压，上述第二位线、上述第一源极线以及上述第二源极线耦接至第四电压，上述第一位线耦接至上述接地端，其中上述第三电压超过上述第四电压。

6.如权利要求5所述的电阻式存储器电路，其特征在于，当上述第一电阻式存储器单元执行上述设定程序时，上述第一字元线耦接至第五电压，上述第一位线耦接至第六电压，上述第二字元线、上述第一源极线以及上述第二源极线耦接至上述接地端，其中上述第五电压超过上述第六电压。

7.如权利要求6所述的电阻式存储器电路，其特征在于，上述第三位线耦接至上述第一位线，上述第四位线耦接至上述第二位线，上述第三源极线耦接至上述第一源极线，上述第四源极线耦接至上述第二源极线，其中当上述第一电阻式存储器单元以及上述第二电阻式存储器单元皆完成上述初始化程序且上述第三电阻式存储器单元执行上述设定程序时，上述第一位线耦接至上述第五电压，上述第二字元线耦接至上述第六电压，上述第一字元线、上述第一源极线以及上述第二源极线耦接至上述接地端，上述第二位线耦接至第七电压，其中上述第六电压超过上述第七电压，上述第七电压为正电压。

8.如权利要求7所述的电阻式存储器电路，其特征在于，当上述第一字元线耦接至第一读取电压、上述第一位线以及上述第二源极线耦接至第二读取电压以及上述第一源极线耦接至上述接地端时，读取电路根据上述第一位线的位电流是否超过第一临限值，而判断上述第一电阻式存储器单元位于第一逻辑状态或第二逻辑状态，其中上述第一读取电压超过上述第二读取电压。

9.如权利要求8所述的电阻式存储器电路，其特征在于，当上述第一字元线耦接至上述第一读取电压、上述第一位线耦接至上述第二读取电压以及上述第一源极线以及上述第二源极线耦接至上述接地端时，上述读取电路根据上述位电流超过第二临限值，而判断上述第一电阻式存储器单元位于第三逻辑状态，其中上述第二临限值超过上述第一临限值。