JP2013037736A - 半導体装置 - Google Patents

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Abstract

【課題】抵抗変化型記憶素子を用いた半導体装置の耐タンパ性を向上させること。
【解決手段】半導体装置は、１ビットのセルデータを記憶するユニットセル（１０）と、制御回路（１００）とを備える。ユニットセル（１０）は、ｎ個（ｎは２以上の整数）の抵抗変化型記憶素子（３１）を備える。それらｎ個の抵抗変化型記憶素子（３１）のうち少なくとも１つが、セルデータが記録される有効素子（４０）である。セルデータの読み出し時、制御回路（１００）は、少なくとも有効素子（４０）を選択し、有効素子（４０）に記録されているデータをセルデータとして読み出す。
【選択図】図３

Description

本発明は、抵抗変化型記憶素子を用いた半導体装置に関する。
半導体集積回路において、メモリに関するリダンダンシ情報やチップのＩＤ情報等を格納しておくために、一度だけ書き込み可能なＯＴＰ（Ｏｎｅ−Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）メモリが一般に使用されている。ＯＴＰメモリの記憶素子としては、電気的に書き込み可能なヒューズ素子やアンチヒューズ素子が挙げられる。
図１は、典型的なＭＯＳ型（ゲート絶縁膜破壊型）のアンチヒューズ素子を示す概念図である。ＭＯＳトランジスタやＭＯＳキャパシタと同様に、Ｐウェル１上にゲート絶縁膜２を介してゲート電極３が形成されている。このＭＯＳ型アンチヒューズ素子は、２端子素子であり、第１端子Ｔ１と第２端子Ｔ２を備えている。図１に示される例では、ゲート電極３が第１端子Ｔ１に接続されており、ソース／ドレイン拡散層が第２端子Ｔ２に接続されている。
このようなＭＯＳ型アンチヒューズ素子は、抵抗値の変化を利用してデータを記憶する「抵抗変化型記憶素子」の一種である。より詳細には、第１端子Ｔ１と第２端子Ｔ２との間に高電圧を印加することにより、ゲート絶縁膜２を破壊することができる。そして、ゲート絶縁膜２が破壊されているか否かに依って、第１端子Ｔ１と第２端子Ｔ２との間の導通状態（抵抗値）が変わる。そのような異なる２つの導通状態が、それぞれ、データ“０”、“１”に対応付けられる。例えば、図１に示されるように、ゲート絶縁膜２が破壊されていない非導通状態（未書き込み状態）がデータ“０”に対応付けられ、ゲート絶縁膜２が破壊されている導通状態（書き込み状態）がデータ“１”に対応付けられる。
データ読み出し時には、第１端子Ｔ１と第２端子Ｔ２との間に読み出し電圧が印加される。第１端子Ｔ１と第２端子Ｔ２との間に所定の閾値以上の素子電流が流れる場合、記憶データは“１”と判定され、それ以外の場合、記憶データは“０”と判定される。尚、第１端子Ｔ１と第２端子Ｔ２との間に素子電流が流れる記憶データ“１”の場合、図１に示されるように、Ｐウェル１中を基板電流Ｉｓｕｂも流れる。
図２は、アンチヒューズ素子を用いた一般的なメモリセルアレイの構成を示している（特許文献１の図３参照）。１ビットのデータを記憶する１つのメモリセル３０５は、アンチヒューズ素子３０１と選択トランジスタ３０２を備えている。選択トランジスタ３０２のゲートは、ワード線３０３に接続されている。アンチヒューズ素子３０１の一端は選択トランジスタ３０２のドレインに接続されており、その他端はビット線３０４に接続されている。ワード線３０３はワードデコード回路３０６に接続されており、ビット線３０４はビットデコード回路３０７に接続されている。
また、特許文献１には、複数のアンチヒューズ素子で１個の選択トランジスタを共有する回路構成も開示されている。この場合であっても、複数のアンチヒューズ素子の各々が、１ビットのデータを記憶する単独のメモリセルとして機能する。同様な回路構成は、特許文献２、特許文献３にも記載されている。
特許文献４には、抵抗変化型不揮発性半導体メモリにおけるリダンダンシ技術が開示されている。
特許文献５には、半導体集積回路の動作中に半導体層を流れる電流に起因する微弱な発光（pｈｏｔｏｅｍｉｓｓｉｏｎ）を、高感度に検出することができる手法が開示されている。
特開平８−３１６４２７号公報 ＵＳ特許第６，４１０，３５２ ＵＳ特許第６，５９０，７９７ 特開２０１０−１４６６６５号公報 ＵＳ特許第５，９４０，５４５
近年、ＯＴＰメモリに対して、高い耐タンパ性（ｔａｍｐｅｒ ｒｅｓｉｓｔａｎｔ）が要求されている。図１で示されたようなアンチヒューズ素子は、一般には耐タンパ性が高いとされている。それは、破壊状態（書き込み状態）と非破壊状態（未書き込み状態）とを物理解析によって明確に区別することが難しいためである。
しかしながら、本願発明者は、図１で示されたようなアンチヒューズ素子であっても耐タンパ性が高いとは限らないという可能性を認識した。上述の通り、第１端子Ｔ１と第２端子Ｔ２との間に素子電流が流れる記憶データ“１”の場合、Ｐウェル１中を基板電流Ｉｓｕｂも流れる。ここで、上記の特許文献５（ＵＳ特許第５，９４０，５４５）に記載されている解析技術を適用すれば、その基板電流Ｉｓｕｂに起因する微弱な発光が検出されてしまう可能性がある。すなわち、発光が検出されるか否かに基づいて、記憶データが“０”か“１”かが判明してしまう可能性がある。
このような問題は、アンチヒューズ素子の場合だけに限られない。同様の解析技術あるいは未知の解析技術により、抵抗変化型記憶素子に記録されているデータが外部から読み取られしまう可能性がある。
本発明の１つの目的は、抵抗変化型記憶素子を用いた半導体装置の耐タンパ性を向上させることができる技術を提供することにある。
本発明の他の目的は、抵抗変化型記憶素子を用いた半導体装置の新規な回路構成を提供することにある。
以下に、［発明を実施するための形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明の１つの観点において、半導体装置が提供される。その半導体装置は、１ビットのセルデータを記憶するユニットセル（１０）と、制御回路（１００）とを備える。ユニットセル（１０）は、ｎ個（ｎは２以上の整数）の抵抗変化型記憶素子（３１）を備える。それらｎ個の抵抗変化型記憶素子（３１）のうち少なくとも１つが、セルデータが記録される有効素子（４０）である。セルデータの読み出し時、制御回路（１００）は、少なくとも有効素子（４０）を選択し、有効素子（４０）に記録されているデータをセルデータとして読み出す。
本発明の他の観点において、半導体装置が提供される。その半導体装置は、１ビットのセルデータを記憶するユニットセル（１０）と、ワード線（ＷＬ）と、ビット線（ＢＬ）と、ソース線（ＳＬ）とを備える。ユニットセル（１０）は、第１トランジスタ（２０）と、ｎ組（ｎは２以上の整数）の記憶ユニット（３０）とを備える。第１トランジスタ（２０）のゲートは上記ワード線（ＷＬ）に接続され、ソース及びドレインの一方は上記ビット線（ＢＬ）に接続され、ソース及びドレインの他方は第１ノード（Ｎ１）に接続されている。ｎ組の記憶ユニット（３０）は、第１ノード（Ｎ１）と上記ソース線（ＳＬ）との間に並列に接続されている。ｎ組の記憶ユニット（３０）の各々は、抵抗変化型記憶素子（３１）と、第２トランジスタ（３２）とを備える。抵抗変化型記憶素子（３１）は、第１端子（Ｔ１）と第２端子（Ｔ２）とを備え、第１端子（Ｔ１）が上記第１ノード（Ｎ１）に接続され、第２端子（Ｔ２）が第２ノード（Ｎ２）に接続されている。第２トランジスタ（３２）のゲートはサブワード線（ＳＷＬ）に接続され、ソース及びドレインの一方は上記第２ノード（Ｎ２）に接続され、ソース及びドレインの他方は上記ソース線（ＳＬ）に接続されている。
本発明によれば、抵抗変化型記憶素子を用いた半導体装置の耐タンパ性を向上させることが可能となる。
本発明によれば、抵抗変化型記憶素子を用いた半導体装置の新規な回路構成が提供される。
図１は、典型的なＭＯＳ型アンチヒューズ素子を示す概念図である。 図２は、アンチヒューズ素子を用いた一般的なメモリセルアレイの構成を示す回路ブロック図である。 図３は、本発明の実施の形態に係るユニットセルの構成例を示す回路図である。 図４は、本発明の実施の形態に係るユニットセルの他の構成例を示す回路図である。 図５は、本発明の実施の形態に係るユニットセルを用いた半導体装置の構成例を示す回路ブロック図である。 図６は、本発明の実施の形態の第１の使用例におけるユニットセルを示す概念図である。 図７は、第１の使用例におけるユニットセルへのデータ書き込み方法を示すフローチャートである。 図８は、第１の使用例におけるユニットセルからのデータ読み出し方法を示すタイミングチャートである。 図９は、本発明の実施の形態の第２の使用例におけるユニットセルを示す概念図である。 図１０は、第２の使用例におけるユニットセルへのデータ書き込み方法を示すフローチャートである。 図１１は、第２の使用例におけるユニットセルからのデータ読み出し方法を示すタイミングチャートである。 図１２は、第２の使用例における作用・効果を説明するためのグラフ図である。 図１３は、第２の使用例におけるユニットセルの他の例を示す概念図である。 図１４は、本発明の実施の形態に係るユニットセルのレイアウトの一例を示す平面図である。 図１５は、本発明の実施の形態に係るユニットセルを用いたメモリセルアレイの構成例を示す回路図である。 図１６は、図１５で示されたメモリセルアレイのレイアウトの一例を示す平面図である。 図１７は、本発明の実施の形態に係るユニットセルを用いたメモリセルアレイの他の構成例を示す回路図である。 図１８は、図１７で示されたメモリセルアレイのレイアウトの一例を示す平面図である。 図１９は、本発明の実施の形態に係るユニットセルを用いたメモリセルアレイの更に他の構成例を示す回路図である。 図２０は、本発明の実施の形態に係るユニットセルを用いたメモリセルアレイの更に他の構成例を示す回路図である。 図２１は、本発明の実施の形態の更に他の構成例を示すブロック図である。 図２２は、本発明の実施の形態の更に他の構成例を示すブロック図である。
添付図面を参照して、本発明の実施の形態を説明する。
１．ユニットセル
本発明の実施の形態において、「ユニットセル」という概念が導入される。単一のユニットセルは、１ビットのデータの記憶に用いられる。ユニットセルに記録される１ビットデータは、以下、セルデータと参照される。
図３は、本実施の形態に係るユニットセル１０の構成例を示す回路図である。ユニットセル１０は、セル選択トランジスタ２０とｎ組の記憶ユニット３０−１〜３０−ｎを備えている。ここで、ｎは２以上の整数である。
セル選択トランジスタ２０は、ユニットセル１０の選択に用いられるトランジスタである。セル選択トランジスタ２０のゲートは、ワード線ＷＬに接続されている。セル選択トランジスタ２０のソース／ドレイン拡散層の一方は、ビット線ＢＬに接続されており、その他方は、ユニットセル１０内の第１ノードＮ１に接続されている。尚、図３の例において、セル選択トランジスタ２０は、ＰチャネルＭＯＳトランジスタである。
ｎ組の記憶ユニット３０−１〜３０−ｎは、上記第１ノードＮ１とソース線ＳＬとの間に並列に接続されている。つまり、ｎ組の記憶ユニット３０−１〜３０−ｎは、同じ第１ノード（共通ノード）と同じ１本のソース線ＳＬ（共通ソース線）との間に接続されている。
単一の記憶ユニット３０−ｉ（ｉ＝１〜ｎ）の構成は、次の通りである。単一の記憶ユニット３０−ｉは、抵抗変化型記憶素子３１−ｉと素子選択トランジスタ３２−ｉを備えている。
抵抗変化型記憶素子３１−ｉは、抵抗値の変化を利用してデータを記憶する素子である。より詳細には、抵抗変化型記憶素子３１−ｉは、第１端子Ｔ１と第２端子Ｔ２とを備える２端子素子であり、第１端子Ｔ１と第２端子Ｔ２との間の抵抗値を電気的に変化させることが可能である。そのような抵抗変化型記憶素子３１としては、ヒューズ素子、アンチヒューズ素子、抵抗変化型メモリ（ＲｅＲＡＭ）のメモリセルに用いられるもの、相変化メモリ（ＰＲＡＭ）のメモリセルに用いられるもの、等が挙げられる。抵抗変化型記憶素子３１−ｉの第１端子Ｔ１は、上記第１ノードＮ１（共通ノード）に接続されている。つまり、ユニットセル１０内のｎ個の抵抗変化型記憶素子３０−１〜３０−ｎのそれぞれの第１端子Ｔ１が、同じ第１ノードＮ１に共通に接続されている。一方、抵抗変化型記憶素子３１−ｉの第２端子Ｔ２は、記憶ユニット３０−ｉ内の第２ノードＮ２に接続されている。
素子選択トランジスタ３２−ｉは、抵抗変化型記憶素子３１−ｉの選択に用いられるトランジスタである。素子選択トランジスタ３２−ｉのゲートは、サブワード線ＳＷＬ−ｉに接続されている。素子選択トランジスタ３２−ｉのソース／ドレイン拡散層の一方は、記憶ユニット３０−ｉ内の第２ノードＮ２に接続されており、その他方は、上記のソース線ＳＬ（共通ソース線）に接続されている。つまり、ユニットセル１０内のｎ個の素子選択トランジスタ３２−１〜３２−ｎは、同じソース線ＳＬに共通に接続されている。尚、図３の例において、素子選択トランジスタ３２は、ＮチャネルＭＯＳトランジスタである。
尚、記憶ユニット３０−ｉ内の第２ノードＮ２において、配線は分岐しない。つまり、各記憶ユニット３０−ｉにおいて、第２ノードＮ２は、抵抗変化型記憶素子３１−ｉの第２端子Ｔ２と素子選択トランジスタ３２−ｉのソース／ドレイン拡散層との間だけを電気的に接続している。
図４は、抵抗変化型記憶素子３１−ｉがアンチヒューズ素子ＡＦ−ｉである場合のユニットセル１０の構成例を示している。アンチヒューズ素子ＡＦ−ｉは、既出の図１で示されたようなＭＯＳ型（ゲート絶縁膜破壊型）のアンチヒューズ素子である。尚、ＭＯＳ型のアンチヒューズ素子とは、ＭＯＳトランジスタ型とＭＯＳキャパシタ型の両方を含む。
アンチヒューズ素子ＡＦ−ｉは、第１端子Ｔ１と第２端子Ｔ２とを備える２端子素子である。より詳細には、アンチヒューズ素子ＡＦ−ｉのゲート電極が、第１端子Ｔ１と第２端子Ｔ２の一方であり、その拡散層（ソース、ドレイン、ウェル）が、第１端子Ｔ１と第２端子Ｔ２の他方である。例えば、アンチヒューズ素子ＡＦ−ｉのゲート電極が第１端子Ｔ１であり、その拡散層が第２端子Ｔ２である。
以下、図４に示されるように抵抗変化型記憶素子３１−ｉがアンチヒューズ素子ＡＦ−ｉである場合を例として用いて、説明を行う。
２．半導体装置及び基本動作
図５は、本実施の形態に係るユニットセル１０を用いた半導体装置（半導体記憶装置）の構成の一例を示している。半導体装置は、セルアレイＡＲＲと制御回路１００を備えている。
セルアレイＡＲＲは、マトリックス状に配置された複数のユニットセル１０を備えている。図５に示される例では、ワード線ＷＬ及びサブワード線ＳＷＬは、Ｘ方向に平行に設けられている。単一のワード線ＷＬは、Ｘ方向に沿って配置された１列のユニットセル１０に共通に接続されている。単一のサブワード線ＳＷＬ-ｉは、Ｘ方向に沿って配置された１列のユニットセル１０のそれぞれの素子選択トランジスタ３２−ｉに共通に接続されている。また、ビット線ＢＬ及びソース線ＳＬは、Ｘ方向と直交するＹ方向に平行に設けられている。単一のビット線ＢＬは、Ｙ方向に沿って配置された１列のユニットセル１０に共通に接続されている。単一のソース線ＳＬは、Ｙ方向に沿って配置された１列のユニットセル１０に共通に接続されている。
但し、セルアレイＡＲＲの構成は、図５に示されているものだけに限られない。セルアレイＡＲＲの構成の変形例は、後述される。
制御回路１００は、ユニットセル１０に対するデータ書きこみ／データ読み出しを制御するための回路である。具体的には、制御回路１００は、アドレス決定回路、Ｘデコーダ、Ｙデコーダ、センスアンプなどを含んでいる。制御回路１００は、Ｘデコーダを通して、所望のワード線ＷＬや所望のサブワード線ＳＷＬを選択することができる。また、制御回路１００は、Ｙデコーダを通して、所望のビット線ＢＬや所望のソース線ＳＬを選択することができる。更に、制御回路１００は、センスアンプを用いて、ユニットセル１０に記録されているデータを判定することができる。
アクセス対象（データ書き込み対象あるいはデータ読み出し対象）のユニットセル１０は、以下、「選択ユニットセル１０ｓ」と参照される。選択ユニットセル１０ｓにつながっているワード線ＷＬは、選択ワード線ＷＬｓである。選択ユニットセル１０ｓにつながっているビット線ＢＬは、選択ビット線ＢＬｓである。選択ユニットセル１０ｓにつながっているソース線ＳＬは、選択ソース線ＳＬｓである。制御回路１００は、選択ユニットセル１０ｓのアドレス情報に基づいて、複数のワード線ＷＬの中から選択ワード線ＷＬｓを選択し、複数のビット線ＢＬの中から選択ビット線ＢＬｓを選択し、複数のソース線ＳＬの中から選択ソース線ＳＬｓを選択することができる。
また、制御回路１００は、選択ユニットセル１０ｓに含まれるｎ個のアンチヒューズ素子ＡＦ−１〜ＡＦ−ｎのうち任意の１つにアクセスすることができる。アクセス対象（データ書き込み対象あるいはデータ読み出し対象）のアンチヒューズ素子ＡＦは、以下、「選択素子」と参照される。以下、選択素子に対するデータ書き込み方法及びデータ読み出し方法を説明する。ここでは、例として、選択ユニットセル１０ｓに含まれるアンチヒューズ素子ＡＦ−１が選択素子である場合を考える。この場合、選択ユニットセル１０ｓに含まれる素子選択トランジスタ３２−１につながっているサブワード線ＳＷＬ−１が、選択サブワード線である。
選択素子ＡＦ−１に対するデータ書き込み方法は、次の通りである。制御回路１００は、選択ワード線ＷＬｓを選択し、その選択ワード線ＷＬｓにＬｏｗレベル電圧を印加する。その結果、選択ワード線ＷＬｓにつながっているセル選択トランジスタ２０がＯＮする。また、制御回路１００は、選択サブワード線ＳＷＬ−１を選択し、その選択サブワード線ＳＷＬ−１にＨｉｇｈレベル電圧を印加する。その結果、選択サブワード線ＳＷＬ−１につながっている素子選択トランジスタ３２−１がＯＮする。更に、制御回路１００は、選択ビット線ＢＬｓと選択ソース線ＳＬｓとの間に書き込み用高電圧を印加する。これにより、選択素子ＡＦ−１のゲート絶縁膜が破壊され、選択素子ＡＦ−１が導通状態（書き込み状態）となる。すなわち、選択素子ＡＦ−１に、データ“１”が書き込まれる。選択素子ＡＦ−１に個別にアクセス可能であるため、良好な書き込み状態が実現される。
選択素子ＡＦ−１からのデータ読み出し方法は、次の通りである。制御回路１００は、選択ワード線ＷＬｓを選択し、その選択ワード線ＷＬｓにＬｏｗレベル電圧を印加する。その結果、選択ワード線ＷＬｓにつながっているセル選択トランジスタ２０がＯＮする。また、制御回路１００は、選択サブワード線ＳＷＬ−１を選択し、その選択サブワード線ＳＷＬ−１にＨｉｇｈレベル電圧を印加する。その結果、選択サブワード線ＳＷＬ−１につながっている素子選択トランジスタ３２−１がＯＮする。更に、制御回路１００は、選択ビット線ＢＬｓと選択ソース線ＳＬｓとの間に所定の読み出し電圧を印加する。そして、制御回路１００は、読み出し電圧印加時に選択ユニットセル１０ｓを流れるセル電流の大きさに基づいて、選択素子ＡＦ−１の抵抗状態、すなわち、選択素子ＡＦ−１に記録されているデータを判定する。具体的には、セル電流が所定の閾値よりも大きい場合、制御回路１００は、選択素子ＡＦ−１は導通状態（書き込み状態）であり、記録データは“１”であると判定する。一方、セル電流が所定の閾値よりも小さい場合、制御回路１００は、選択素子ＡＦ−１は非導通状態（未書き込み状態）であり、記録データは“０”であると判定する。
このように、ユニットセル１０に含まれるｎ個のアンチヒューズ素子ＡＦ−１〜ＡＦ−ｎに対して、１つずつ個別にデータ読み書きが可能である。その一方で、ユニットセル１０に記録されるセルデータとして扱われるのは、１ビットデータである。そこで、本実施の形態では、ユニットセル１０毎に「有効素子４０」が指定される。有効素子４０とは、ユニットセル１０としてのセルデータが記録されるアンチヒューズ素子ＡＦのことである。ユニットセル１０に含まれるｎ個のアンチヒューズ素子ＡＦ−１〜ＡＦ−ｎのうち少なくとも１つが、有効素子４０として用いられる。有効素子４０が複数である場合、それら複数の有効素子４０の各々に同じセルデータが記録される。
例えば、図５に示される選択ユニットセル１０ｓでは、１つのアンチヒューズ素子ＡＦ−１が有効素子４０である。セルデータの読み出し時、制御回路１００は、少なくともその有効素子４０を選択素子として選択し、当該有効素子４０に記録されているデータをセルデータとして読み出す。一方、選択ユニットセル１０ｓ中の有効素子４０以外のアンチヒューズ素子ＡＦ−２は、「ダミー素子」であると言える。制御回路１００は、ダミー素子に記録されているデータを読み出してもよいが、そのデータをセルデータとしては扱わない。このようなダミー素子の存在は、ユニットセル１０の耐タンパ性の向上に寄与する。
以上のように構成された半導体装置の使用方法としては、様々考えられる。以下、本実施の形態に係る半導体装置の使用例をいくつか説明する。
３．第１の使用例
第１の使用例では、データ“０”が記録されている「０状態素子（未書き込み状態素子）」と、データ“１”が記録されている「１状態素子（書き込み状態素子）」とが、単一のユニットセル１０内に混在している。つまり、単一のユニットセル１０中のｎ個のアンチヒューズ素子ＡＦ−１〜ＡＦ−ｎは、少なくとも１個の０状態素子と、少なくとも１個の１状態素子とを含んでいる。有効素子４０は当然、０状態素子あるいは１状態素子のいずれかである。セルデータが“０”の場合、有効素子４０は０状態素子であり、セルデータが“１”の場合、有効素子４０は１状態素子である。
図６は、第１の使用例におけるユニットセル１０を示す概念図である。図６に示される例では、アンチヒューズ素子ＡＦ−１、ＡＦ−４が０状態素子であり、アンチヒューズ素子ＡＦ−２、ＡＦ−３が１状態素子である。記憶ユニット３０の観点から言えば、記憶ユニット３０−１、３０−４が０状態ユニットであり、記憶ユニット３０−２、３０−３が１状態ユニットである。また、有効素子４０はアンチヒューズ素子ＡＦ−３であり、セルデータは“１”である。
３−１．データ書き込み動作
選択ユニットセル１０ｓにセルデータを書き込む際、制御回路１００は、有効素子４０がセルデータに応じた状態になり、且つ、０状態素子と１状態素子とが当該選択ユニットセル１０ｓにおいて混在するように、データ書き込みを制御する。図７に示されるフローチャートを参照して、第１の使用例におけるデータ書き込み方法を説明する。
ステップＳ１０：
まず、制御回路１００は、選択ユニットセル１０ｓ内のｎ個のアンチヒューズ素子ＡＦ−１〜ＡＦ−ｎのうちどれを有効素子４０とするかを決定する。具体的には、制御回路１００は、番号１〜ｎのうちのいずれかを「有効番号ｅ」として決定し、アンチヒューズ素子ＡＦ−ｅを有効素子４０とする。例えば、制御回路１００は、選択ユニットセル１０ｓのアドレス情報（選択ワード線ＷＬｓの番号Ｘ、選択ビット線ＢＬｓの番号Ｙ）を用いた演算を実施し、それにより有効番号ｅを算出する。番号Ｘ、Ｙの他に、別の場所に記録したコードＺあるいは外部から与えるコードＺを、演算に組み込んでもよい。このようにして、制御回路１００は、ユニットセル１０毎に、有効番号ｅすなわち有効素子４０を決定することができる。
ステップＳ１１、Ｓ１２：
次に、制御回路１００は、データ“１”を書き込む対象である「書き込み対象素子」を、ｎ個のアンチヒューズ素子ＡＦ−１〜ＡＦ−ｎの中から決定する。書き込み対象素子は１つであってもよいし、複数であってもよい。但し、選択ユニットセル１０ｓ内に０状態素子と１状態素子とが混在しなければならないので、書き込み対象素子の数は（ｎ−１）以下である。書き込み対象素子以外のアンチヒューズ素子ＡＦは、非書き込み対象素子である。
選択ユニットセル１０ｓに記録されるセルデータが“１”の場合、制御回路１００は、少なくとも有効素子４０を含むように書き込み対象素子を決定する（ステップＳ１１）。一方、選択ユニットセル１０ｓに記録されるセルデータが“０”の場合、制御回路１００は、有効素子４０を含まないように書き込み対象素子を決定する（言い換えれば、少なくとも有効素子４０を含むように非書き込み対象素子を決定する）（ステップＳ１２）。
ステップＳ１３：
制御回路１００は、書き込み対象素子に対して上述のデータ書き込み処理を実施し、書き込み対象素子の各々を書き込み状態（１状態）にする。このようにして、有効素子４０がセルデータに応じた状態になり、且つ、０状態素子と１状態素子とが選択ユニットセル１０ｓにおいて混在するようになる。尚、書き込み対象素子が複数の場合、良好な書き込み状態を実現するために、同時書き込みを行わずに、複数の書き込み対象素子に対して１つずつ順番に書き込みを行うことが好適である。
図６で示された例の場合、有効番号ｅは“３”であり、有効素子４０はアンチヒューズ素子ＡＦ−３である。また、セルデータは“１”であり、書き込み対象素子は、アンチヒューズ素子ＡＦ−２、ＡＦ−３である。それらアンチヒューズ素子ＡＦ−２、ＡＦ−３に対して、データ“１”が順番に書き込まれる。
尚、ここでは、データ“１”書き込みの場合だけ書き込み処理を行うアンチヒューズ素子ＡＦを例に挙げたが、他の抵抗変化型記憶素子３１の場合でも同様である。制御回路１００は、有効素子４０がセルデータに応じた状態になり、且つ、０状態素子と１状態素子とが選択ユニットセル１０ｓにおいて混在するように、データ書き込みを制御すればよい。
３−２．データ読み出し動作
選択ユニットセル１０ｓからセルデータを読み出す際の動作は、次の通りである。まず、制御回路１００は、上述のデータ書き込み動作の場合と同様に、有効番号ｅすなわち有効素子４０を決定する。
次に、制御回路１００は、ｎ個のアンチヒューズ素子ＡＦ−１〜ＡＦ−ｎの中から、複数の読み出し対象素子を決定する。その複数の読み出し対象素子は、有効素子４０を含んでおり、且つ、少なくとも１つの０状態素子と少なくとも１つの１状態素子を含んでいる。最も単純には、制御回路１００は、ｎ個のアンチヒューズ素子ＡＦ−１〜ＡＦ−ｎの全てを読み出し対象素子として決定すればよい。何故なら、アンチヒューズ素子ＡＦ−１〜ＡＦ−ｎには、有効素子４０と０状態素子と１状態素子とが必ず含まれているからである。そして、制御回路１００は、それら複数の読み出し対象素子を１つずつ順番に選択素子として選択する。
図８は、図６で示されたユニットセル１０の場合のデータ読み出し例を示すタイミングチャートである。有効番号ｅは“３”であり、有効素子４０はアンチヒューズ素子ＡＦ−３である。また、アンチヒューズ素子ＡＦ−１〜ＡＦ−４の全てが読み出し対象素子である。この場合、制御回路１００は、サブワード線ＳＷＬ−１〜ＳＷＬ−４を１つずつ順番に選択する。但し、制御回路１００は、サブワード線ＳＷＬ−１、ＳＷＬ−２、ＳＷＬ−４を選択した場合にそれぞれ読み出されるデータは採用しない。制御回路１００は、有効サブワード線ＳＷＬ−３を選択した場合に読み出されるデータを、選択ユニットセル１０ｓに記録されたセルデータとして採用し、そのセルデータを出力データＯＵＴとして出力する。
３−３．効果
以上に説明されたように、第１の使用例によれば、選択ユニットセル１０ｓからのデータ読み出し時、０状態素子と１状態素子の両方が選択される。従って、有効素子４０が０状態素子か１状態素子か、すなわち、セルデータが“０”か“１”かは、外部から判別し難くなる。
例えば、上記の特許文献５（ＵＳ特許第５，９４０，５４５）に記載されている解析技術を適用すれば、１状態素子の選択時に微弱な発光が検出されてしまう可能性がある。しかし、発光が検出されたからといって、有効素子４０が１状態素子であるとは限らない。逆に、発光が検出されなかったからといって、有効素子４０が０状態素子であるとは限らない。すなわち、発光が検出されるか否かに基づいて、セルデータを特定することは不可能である。
このように、本実施の形態に係るユニットセル１０を用いることにより、耐タンパ性が向上する。読み出し対象素子の数が多くなるにつれて、その効果は大きくなる。
４．第２の使用例
第２の使用例では、有効素子４０の数が２以上である。その一方で、０状態素子と１状態素子がユニットセル１０内で混在している必要は必ずしもない。
図９は、第２の使用例におけるユニットセル１０を示す概念図である。図９に示される例では、３個のアンチヒューズ素子ＡＦ−１〜ＡＦ−３が、有効素子４０である。また、セルデータは“１”である。従って、アンチヒューズ素子ＡＦ−１〜ＡＦ−３の各々にセルデータ“１”が記録されており、その他のアンチヒューズ素子ＡＦ−４にはデータ“０”が記録されている。
４−１．データ書き込み動作
選択ユニットセル１０ｓにセルデータを書き込む際、制御回路１００は、２以上の有効素子４０の各々がセルデータに応じた状態になるように、データ書き込みを制御する。図１０に示されるフローチャートを参照して、第２の使用例におけるデータ書き込み方法を説明する。
ステップＳ２０：
まず、制御回路１００は、選択ユニットセル１０ｓ内のｎ個のアンチヒューズ素子ＡＦ−１〜ＡＦ−ｎの中から、２以上の有効素子４０を決定する。有効番号ｅの決定方法は、第１の使用例の場合と同様である。
ステップＳ２１：
選択ユニットセル１０ｓに記録されるセルデータが“１”の場合、制御回路１００は、有効素子４０に対して上述のデータ書き込み処理を実施し、有効素子４０の各々を書き込み状態（１状態）にする。尚、良好な書き込み状態を実現するために、同時書き込みを行わずに、複数の有効素子４０に対して１つずつ順番に書き込みを行うことが好適である。
ステップＳ２２：
一方、選択ユニットセル１０ｓに記録されるセルデータが“０”の場合、制御回路１００は、有効素子４０以外のアンチヒューズ素子ＡＦに対して上述のデータ書き込み処理を実施する。この場合、有効素子４０の各々は、未書き込み状態（０状態）のままである。
図９で示された例の場合、有効番号ｅは“１”、“２”、“３”であり、有効素子４０はアンチヒューズ素子ＡＦ−１〜ＡＦ−３であり、セルデータは“１”である。よって、それらアンチヒューズ素子ＡＦ−１、ＡＦ−２、ＡＦ−３に対して、データ“１”が順番に書き込まれる。
尚、ここでは、データ“１”書き込みの場合だけ書き込み処理を行うアンチヒューズ素子ＡＦを例に挙げたが、他の抵抗変化型記憶素子３１の場合でも同様である。制御回路１００は、２以上の有効素子４０の各々がセルデータに応じた状態になるように、データ書き込みを制御すればよい。
４−２．データ読み出し動作
選択ユニットセル１０ｓからセルデータを読み出す際の動作は、次の通りである。まず、制御回路１００は、上述のデータ書き込み動作の場合と同様に、２以上の有効番号ｅすなわち２以上の有効素子４０を決定する。そして、制御回路１００は、それら２以上の有効素子を“同時”に選択素子として選択する。
図１１は、図９で示されたユニットセル１０の場合のデータ読み出し例を示すタイミングチャートである。有効番号ｅは“１”、“２”、“３”であり、有効素子４０はアンチヒューズ素子ＡＦ−１〜ＡＦ−３である。従って、制御回路１００は、有効サブワード線ＳＷＬ−１〜ＳＷＬ−３を同時に選択する。この場合、有効素子ＡＦ−１〜ＡＦ−３のそれぞれを素子電流が同時に流れる。そして、選択ユニットセル１０ｓ（選択ビット線ＢＬｓ）を流れるセル電流は、有効素子ＡＦ−１〜ＡＦ−３のそれぞれの素子電流の和となる。制御回路１００は、そのセル電流（素子電流の和）に基づいて、セルデータが“１”であると判定する。
４−３．効果
図１２を参照して、第２の使用例による効果を説明する。図１２において、横軸は、データ読み出し時に選択ビット線ＢＬｓと選択ソース線ＳＬｓとの間に印加される読み出し電圧を表し、縦軸は、電流値を表す。Ｉｃｅｌｌ［１］は、セルデータが“１”である場合に選択ユニットセル１０ｓ（選択ビット線ＢＬｓ）を流れるセル電流である。Ｉｃｅｌｌ＿Ｔｈは、センスアンプにおいてデータ“０”、“１”を識別するために最低限必要なセル電流Ｉｃｅｌｌ［１］のレベルである。Ｉｓｕｂは、データ読み出し時に、単一の１状態素子のＰウェル１を流れる基板電流である。Ｉｓｕｂ＿Ｔｈは、特許文献５（ＵＳ特許第５，９４０，５４５）に記載されている解析技術によって検出可能な最低発光強度に対応する基板電流である。つまり、基板電流ＩｓｕｂがＩｓｕｂ＿Ｔｈを超えると、発光強度が検出可能なレベルに達し、記憶データが判明してしまう可能性がある。
基板電流ＩｓｕｂをＩｓｕｂ＿Ｔｈ未満に低減させるための１つの手段として、読み出し電圧を下げることが考えられる。しかしながら、何の工夫もせずにただ単に読み出し電圧を下げるだけでは、セル電流Ｉｃｅｌｌ［１］がＩｃｅｌｌ＿Ｔｈ未満となる恐れがある。セル電流Ｉｃｅｌｌ［１］がＩｃｅｌｌ＿Ｔｈ未満になると、センスアンプにおける正常な読み出しデータ判定が不可能となる。
第２の使用例によれば、有効素子４０の数は２以上であり、データ読み出し時には、それら２以上の有効素子４０が“同時”に選択される。２以上の有効素子４０は第１ノードＮ１（共通ノード）とソース線ＳＬとの間に並列に接続されているため、セルデータが“１”である場合を考えると、それら２以上の有効素子４０のそれぞれを貫通するように素子電流が並列に流れることになる。そのため、読み出し電圧を下げることにより、選択ユニットセル１０ｓ（選択ビット線ＢＬｓ）に流れるセル電流Ｉｃｅｌｌ［２］を、有効素子４０が１つだけ選択される場合と同じ程度に確保することが可能となる。つまり、Ｉｃｅｌｌ＿Ｔｈを上回るだけの十分な大きさのセル電流Ｉｃｅｌｌ［２］が得られる。これに伴い、基板電流Ｉｓｕｂも、有効素子４０が１つだけ選択される場合と比較して減少することになる。
更に、２以上の有効素子４０が同時に選択される場合、選択ユニットセル１０ｓ（選択ビット線ＢＬｓ）を流れるセル電流Ｉｃｅｌｌ［２］は、有効素子４０が１つだけ選択される場合と比較して増加する傾向にある。従って、読み出し電圧を同じままに保っても、十分な大きさのセル電流Ｉｃｅｌｌ［２］が得られる。この場合、Ｉｃｅｌｌ＿Ｔｈに対する余裕が大きくなるため、センスアンプの感度を落とす等のコスト削減施策を適用することも可能となる。
このように、第２の使用例によれば、十分な大きさのセル電流Ｉｃｅｌｌ［２］を確保しながら、基板電流Ｉｓｕｂを減少させることができる。つまり、十分なデータ読み出し感度を確保しながら、発光強度を低減することが可能となる。発光強度が検出可能なレベルに達しない限り、特許文献５に記載されている解析技術によってセルデータが判明することはない。従って、耐タンパ性が向上する。有効素子４０の数が多くなるほど、基板電流Ｉｓｕｂはより小さくなり、耐タンパ性向上の効果はより大きくなる。
尚、第２の使用例では、単一のユニットセル１０内で０状態素子と１状態素子が混在している必要はない。例えば、図１３に示されるように、ユニットセル１０内の全てのアンチヒューズ素子ＡＦ−１、ＡＦ−２が有効素子４０として用いられてもよい。
５．レイアウト
図１４は、既出の図４で示されたユニットセル１０の平面レイアウトの一例を示している。ワード線ＷＬ及びサブワード線ＳＷＬ−１〜ＳＷＬ−４は、Ｘ方向に平行に形成されている。ビット線ＢＬ及びソース線ＳＬは、Ｙ方向に平行に形成されている。
セル選択トランジスタ２０は、ゲート電極２１、及びゲート電極２１の両側に形成されたソース／ドレイン拡散層２２、２３を備えている。ゲート電極２１（ポリシリコン、シリサイド化したポリシリコン、あるいは、金属材料）は、Ｙ方向に沿って形成されている。また、ゲート電極２１は、コンタクトを介して、ワード線ＷＬに接続されている。ソース／ドレイン拡散層２２は、コンタクトを介して、ビット線ＢＬに接続されている。ソース／ドレイン拡散層２３は、コンタクトを介して、第１ノードＮ１に接続されている。
素子選択トランジスタ３２は、ゲート電極３４、及びゲート電極３４の両側に形成されたソース／ドレイン拡散層３５、３６を備えている。ゲート電極３４（ポリシリコン、シリサイド化したポリシリコン、あるいは、金属材料）は、Ｙ方向に沿って形成されている。また、ゲート電極３４は、コンタクトを介して、サブワード線ＳＷＬに接続されている。ソース／ドレイン拡散層３６は、コンタクトを介して、ソース線ＳＬに接続されている。
アンチヒューズ素子ＡＦは、ゲート電極５１（ポリシリコン、シリサイド化したポリシリコン、あるいは、金属材料）とヒューズ拡散層５２を備えている。ゲート電極５１は、アンチヒューズ素子ＡＦの第１端子Ｔ１であり、コンタクトを介して第１ノードＮ１に接続されている。ヒューズ拡散層５２は、アンチヒューズ素子ＡＦの第２端子Ｔ２であり、素子選択トランジスタ３２のソース／ドレイン拡散層３５に接続されている。
図１４の例において、アンチヒューズ素子ＡＦのヒューズ拡散層５２と素子選択トランジスタ３２のソース／ドレイン拡散層３５とは、共通の拡散層（Ｎ型拡散層）である。これにより、ユニットセル１０のレイアウト面積が削減される。
また、図１４に示されるように、複数のアンチヒューズ素子ＡＦ−１〜ＡＦ−４が、Ｙ方向に沿って一列に形成されている。そして、それらアンチヒューズ素子ＡＦ−１〜ＡＦ−４のゲート電極５１は、共通化されている。つまり、１本のゲート電極５１がＹ方向に沿って形成されており、その１本のゲート電極５１がアンチヒューズ素子ＡＦ−１〜ＡＦ−４によって共有されている。これにより、ユニットセル１０のレイアウト面積が削減される。
ゲート電極５１がアンチヒューズ素子ＡＦ−１〜ＡＦ−４間で共通であることにより、次のような効果も得られる。上述の第１の使用例の場合、０状態素子と１状態素子が混在している。従って、共通のゲート電極５１は常に、基板シリコンと電気的に接続された状態にあり、基板シリコンと同電位となる。そのため、上層配線を取り除き、コンタクト部分まで露出してから実施するＶＣ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒａｓｔ）法という解析手段を用いても、セルデータが“０”か“１”なのかを判別することは出来ない。
図１５は、本実施の形態に係るメモリセルアレイの構成の変形例を示している。図１６は、図１５で示されたメモリセルアレイの平面レイアウトの一例を示している。各ユニットセル１０の平面レイアウトは、上記の図１４で示されたものと同様であり、その説明は適宜省略される。
図１５及び図１６で示される変形例では、Ｘ方向に隣り合うユニットセル１０−Ａ、１０−Ｂに対して、異なるワード線ＷＬ−Ａ、ＷＬ−Ｂがそれぞれ接続されている。その一方で、それらユニットセル１０−Ａ、１０−Ｂ間で、１本のビット線ＢＬが共有される。より詳細には、ユニットセル１０−Ａのセル選択トランジスタ２０−Ａとユニットセル１０−Ｂのセル選択トランジスタ２０−Ｂが、Ｙ方向に隣接して形成されている。セル選択トランジスタ２０−Ａのゲート電極２１は、コンタクトを介して、ワード線ＷＬ−Ａに接続されている。セル選択トランジスタ２０−Ｂのゲート電極２１は、コンタクトを介して、ワード線ＷＬ−Ｂに接続されている。また、セル選択トランジスタ２０−Ａ、２０−Ｂのそれぞれのソース／ドレイン拡散層２２は、コンタクトを介して、共通のビット線ＢＬに接続されている。
図１７は、本実施の形態に係るメモリセルアレイの構成の変形例を示している。図１８は、図１７で示されたメモリセルアレイの平面レイアウトの一例を示している。各ユニットセル１０の平面レイアウトは、上記の図１４で示されたものと同様であり、その説明は適宜省略される。
図１７及び図１８で示される変形例では、Ｘ方向に隣り合うユニットセル１０−Ａ、１０−Ｂ間で、セル選択トランジスタ２０のゲート電極２１が共有される。より詳細には、ユニットセル１０−Ａのセル選択トランジスタ２０−Ａとユニットセル１０−Ｂのセル選択トランジスタ２０−Ｂが、Ｙ方向に隣接して形成されている。そして、セル選択トランジスタ２０−Ａ、２０−Ｂのゲート電極２１が、共通化されている。つまり、１本のゲート電極２１がＹ方向に沿って形成されており、その１本のゲート電極２１がセル選択トランジスタ２０−Ａ、２０−Ｂによって共有されている。これにより、メモリセルアレイのレイアウト面積が削減される。
ビット線ＢＬに関しては、次の通りである。ユニットセル１０−Ａにつながるビット線ＢＬ−Ａは、セル選択トランジスタ２０−Ｂ近傍で折れ曲がり、ユニットセル１０−Ｂのコンタクト部分を避けるように形成されている。また、ユニットセル１０−Ｂにつながるビット線ＢＬ−Ｂは、セル選択トランジスタ２０−Ａ近傍で折れ曲がり、ユニットセル１０−Ａのコンタクト部分を避けるように形成されている。
尚、第１のビット線ＢＬ−Ａから第１のユニットセル１０−Ａへ分岐する点と、第１のソース線ＳＬ−Ａから第１のユニットセル１０−Ａへ分岐する点とを最短距離で結んだ際、その線分と第２のビット線ＢＬ−Ｂとは平面視した場合に交差している。同様に、第２のビット線ＢＬ−Ｂから第２のユニットセル１０−Ｂへ分岐する点と、第２のソース線ＳＬ−Ｂから第２のユニットセル１０−Ｂへ分岐する点とを最短距離で結んだ際、その線分と第１のビット線ＢＬ−Ａとは平面視した場合に交差している。
６．その他の構成例
図１９は、本実施の形態に係るメモリセルアレイの更に他の構成例を示している。図１９に示される例では、Ｘ方向に隣り合うユニットセル１０−Ａ、１０−Ｂ間で、１本のソース線ＳＬが共有されている。これにより、メモリセルアレイのレイアウト面積が削減される。
図２０は、本実施の形態に係るメモリセルアレイの更に他の構成例を示している。図２０に示される例では、ビット線ＢＬ及びサブワード線ＳＷＬがＸ方向に平行に形成されており、ワード線ＷＬ及びソース線ＳＬがＹ方向に平行に形成されている。
サブワード線ＳＷＬを駆動するためのサブワードドライバＳＷＤは、それぞれのサブワード線ＳＷＬに対して独立に設けられていてもよいし、２本以上のサブワード線ＳＷＬに対して共通に設けられていてもよい。例えば、図２１に示される例では、ユニットセル１０−Ａのサブワード線ＳＷＬ−ｉに対してサブワードドライバＳＷＤ−Ａｉがそれぞれ設けられており、ユニットセル１０−Ｂのサブワード線ＳＷＬ−ｉに対してサブワードドライバＳＷＤ−Ｂｉがそれぞれ設けられている。一方、図２２に示される例では、ユニットセル１０−Ａのサブワード線ＳＷＬ−ｉとユニットセル１０−Ｂのサブワード線ＳＷＬ−ｉに対して共通のサブワードドライバＳＷＤ−ｉが設けられている。ユニットセル１０はワード線ＷＬによって選択されるため、図２２のような構成も可能である。サブワードドライバＳＷＤの面積削減の観点から言えば、図２１の構成よりも図２２の構成の方が有利である。
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
１ Ｐウェル
２ ゲート絶縁膜
３ ゲート電極
１０ ユニットセル
２０ セル選択トランジスタ
２１ ゲート電極（ゲートポリシリコン）
２２ ソース／ドレイン拡散層
２３ ソース／ドレイン拡散層
３０ 記憶ユニット
３１ 抵抗変化型記憶素子
３２ 素子選択トランジスタ
３４ ゲート電極（ゲートポリシリコン）
３５ ソース／ドレイン拡散層
３６ ソース／ドレイン拡散層
４０ 有効素子
５１ ゲート電極（ゲートポリシリコン）
５２ ヒューズ拡散層
１００ 制御回路
ＡＦ アンチヒューズ素子
Ｎ１ 第１ノード（共通ノード）
Ｎ２ 第２ノード
ＢＬ ビット線
ＳＬ ソース線
ＷＬ ワード線
ＳＷＬ サブワード線
Ｔ１ 第１端子
Ｔ２ 第２端子
ＡＲＲ セルアレイ

Claims (14)

  1. １ビットのセルデータを記憶するユニットセルと、
    制御回路と
    を備え、
    前記ユニットセルは、ｎ個（ｎは２以上の整数）の抵抗変化型記憶素子を備え、
    前記ｎ個の抵抗変化型記憶素子のうち少なくとも１つが、前記セルデータが記録される有効素子であり、
    前記セルデータの読み出し時、前記制御回路は、少なくとも前記有効素子を選択し、前記有効素子に記録されているデータを前記セルデータとして読み出す
    半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記ｎ個の抵抗変化型記憶素子は、データ０が記録されている０状態素子と、データ１が記録されている１状態素子の両方を含んでおり、
    前記有効素子は、前記０状態素子と前記１状態素子のうち前記セルデータに応じたいずれか一方である
    半導体装置。
  3. 請求項２に記載の半導体装置であって、
    前記セルデータの読み出し時、前記制御回路は、前記ｎ個の抵抗変化型記憶素子に含まれる複数の読み出し対象素子を順番に選択し、
    前記複数の読み出し対象素子は、前記有効素子を含み、且つ、前記０状態素子と前記１状態素子の両方を含んでいる
    半導体装置。
  4. 請求項３に記載の半導体装置であって、
    前記複数の読み出し対象素子は、前記ｎ個の抵抗変化型記憶素子の全てである
    半導体装置。
  5. 請求項１に記載の半導体装置であって、
    前記有効素子の数は２以上であり、
    前記セルデータの読み出し時、前記制御回路は、前記２以上の有効素子を同時に選択し、前記２以上の有効素子のそれぞれを流れる素子電流の和に基づいて前記セルデータの判定を行う
    半導体装置。
  6. 請求項１乃至５のいずれか一項に記載の半導体装置であって、
    前記ｎ個の抵抗変化型記憶素子の各々は、ＭＯＳ型のアンチヒューズ素子である
    半導体装置。
  7. １ビットのセルデータを記憶するユニットセルと、
    ワード線と、
    ビット線と、
    ソース線と
    を備え、
    前記ユニットセルは、
    ゲートが前記ワード線に接続され、ソース及びドレインの一方が前記ビット線に接続され、ソース及びドレインの他方が第１ノードに接続された第１トランジスタと、
    前記第１ノードと前記ソース線との間に並列に接続されたｎ組（ｎは２以上の整数）の記憶ユニットと
    を備え、
    前記ｎ組の記憶ユニットの各々は、
    第１端子と第２端子とを備え、前記第１端子が前記第１ノードに接続され、前記第２端子が第２ノードに接続された抵抗変化型記憶素子と、
    ゲートがサブワード線に接続され、ソース及びドレインの一方が前記第２ノードに接続され、ソース及びドレインの他方が前記ソース線に接続された第２トランジスタと
    を備える
    半導体装置。
  8. 請求項７に記載の半導体装置であって、
    前記ｎ組の記憶ユニットは、
    前記抵抗変化型記憶素子にデータ０が記録されている０状態ユニットと、
    前記抵抗変化型記憶素子にデータ１が記録されている１状態ユニットと
    を含んでいる
    半導体装置。
  9. 請求項７又は８に記載の半導体装置であって、
    前記抵抗変化型記憶素子は、ＭＯＳ型のアンチヒューズ素子であり、
    前記アンチヒューズ素子のゲート電極が、前記第１端子及び前記第２端子の一方であり、
    前記アンチヒューズ素子の拡散層が、前記第１端子及び前記第２端子の他方である
    半導体装置。
  10. 請求項９に記載の半導体装置であって、
    前記アンチヒューズ素子の前記ゲート電極が、前記第１端子であり、
    前記ゲート電極は、前記ｎ個の記憶ユニット間で共通である
    半導体装置。
  11. 請求項９又は１０に記載の半導体装置であって、
    前記アンチヒューズ素子の前記拡散層が、前記第２端子であり、且つ、前記第２トランジスタの前記ソース及びドレインの一方と共通である
    半導体装置。
  12. 請求項７乃至１１のいずれか一項に記載の半導体装置であって、
    前記第１トランジスタのゲート電極は、隣り合うユニットセル間で共通である
    半導体装置。
  13. 請求項７乃至１２のいずれか一項に記載の半導体装置であって、
    前記第２ノードは、分岐することなく、前記第２トランジスタの前記ソース及びドレインの一方と前記第２端子との間だけを電気的に接続する
    半導体装置。
  14. セルをアレイ状に配置するレイアウトにおいて、
    複数のセル列をつなぐ第１のビット線から第１のセルへ分岐する点と、前記複数のセル列をつなぐ第１のソース線から前記第１のセルへ分岐する点とを最短距離で結んだ際、その線分と前記第１のビット線とは異なる第２のビット線とは、平面視した場合に交差することを特徴とする
    半導体装置。
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