JP2007521644A - フューズ及びその形成方法 - Google Patents
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Abstract
Description
42を形成するには物理設計ルールに従う必要がある。
とによって、必要な面積を小さくし、かつ検出マージンを大きくすることができる。
当業者であれば、これらの図面における構成要素が説明を簡単かつ明瞭にするために示され、必ずしも寸法通りには描かれていないことが分かるであろう。例えば、これらの図面における幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本発明の実施形態を理解し易くしている。
の電気接続を可能にするコンタクト126,128,130とを備える。ここで、図示の実施形態は各電気接続を形成する3つのコンタクト(例えば、コンタクト114,116,118またはコンタクト126,128,130)を備えることに留意されたい。しかしながら、別の実施形態は電気接続を可能にする任意の数及び形状のコンタクトを使用することができることに留意されたい。また、付加的なコンタクトを必要に応じて使用することもできることに留意されたい。例えば、一つの追加コンタクトまたは複数の追加コンタクトを部分122と選択ゲート124との間に配置して、必要に応じてトランジスタ110の第1電流電極との電気接続を可能にしてもよい。また、選択ゲート124を選択するためのコンタクト(図示せず)を設けて、図4の節点102に対応する、選択トランジスタ110の制御電極との電気接続を可能にしてもよい。
形態ではP型トランジスタを使用することができる。別の構成として、トランジスタ110はこの技術分野では公知の任意のタイプのトランジスタとすることもでき、この技術分野では公知の任意の適切な方法によっても形成することができる。更に、トランジスタ110及び可変抵抗体106は公知のプロセス及び材料を使用して形成することができる。同様に、活性層160は、アクティブフューズ構造120を形成するためにこの技術分野では公知のいずれの方法によっても形成することができる。また、アクティブフューズ構造120を形成するために、どのような形状を使用してもよいことに留意されたい。例えば、リング構造を使用して選択トランジスタ110を形成してもよいし、またはフィンガー構造を使用してもよい。この場合、アクティブフューズ構造120は複数のフィンガーを備え、これらのフィンガーが接続されて選択トランジスタ110を形成する。従って、どのような形状またはサイズの活性領域を使用しても、同じアクティブフューズ構造から可変抵抗体及び選択トランジスタを形成することができる。
、このセンスアンプは、素子101を使用して性能を向上させ、かつ必要面積を小さくすることができる。センスアンプ171は、N型トランジスタ180,174,194,186,198,199と、P型トランジスタ178. 172と、抵抗体196と、可変抵抗体188とを備える。センスアンプ171はp型トランジスタ178を有し、このトランジスタは第1電源電圧(例えばVdd)に接続される第1電流電極と、n型トランジスタ180の第1電流電極に接続される第2電流電極とを備える。N型トランジスタ180は、N型トランジスタ194の第1端子に接続される第2電流電極を備える。N型トランジスタ194は、抵抗体196の第1端子に接続される第2電流電極を備え、抵抗体196は基準電圧(例えば接地)に接続される第2端子を有する。センスアンプ171はまた、p型トランジスタ172を備え、このトランジスタは第1電源電圧に接続される第1電流電極と、n型トランジスタ174の第1電流電極に接続される第2電流電極とを有する。N型トランジスタ174は、N型トランジスタ186の第1端子に接続される第2電流電極を備える。N型トランジスタ186は、可変抵抗体188の第1端子に接続される第2電流電極を備え、可変抵抗体188は基準電圧に接続される第2端子を有する。P型トランジスタ178の制御電極はP型トランジスタ172の制御電極に接続される。SENSING ENABLE(検出イネーブル)信号はN型トランジスタ180及び174の制御電極に接続される。N型トランジスタ194の制御電極はN型トランジスタ186の制御電極に接続される。N型トランジスタ194の制御電極はN型トランジスタ194の第1電流電極に接続され、N型トランジスタ186の制御電極はN型トランジスタ186の第1電流電極に接続される。N型トランジスタ198は、N型トランジスタ174の第2電流電極に接続される第1電流電極と、書き込み電圧(Vp)に接続される第2電流電極と、VPGM ENABLE(VPGMイネーブル) を入力するように接続される制御電極とを有する。N型トランジスタ199は、N型トランジスタ186の制御電極に接続される第1電流電極と、Vpに接続される第2電流電極と、VPGM SEL(VPGM セレクト) を入力するように接続される制御電極とを有する。P型トランジスタ178, 172の第2電流電極はセンスアンプ171の出力OUT 及びOUTBARをそれぞれ供給する。ここでまた、別の実施形態では、VpはVddと同一であってもよいことに留意されたい。別の構成として、VpはVddとは異なっていてもよく、または更に別の実施形態では、トランジスタ198の第2電流電極のVpは、トランジスタ199の第2電流電極のVpと異なっていてもよい。
々を第1電源電圧に設定し、N型トランジスタ186をオンにして可変抵抗体188に電流を流れさせることにより、(可変抵抗体188のシリサイド領域を破壊することなどによって)可変抵抗体188の抵抗を低抵抗から高抵抗に変化させる。ここで、可変抵抗体196は低抵抗状態に維持されることに留意されたい。すなわち、この可変抵抗体196は高抵抗状態に書き込まれることはなく、可変抵抗体196は基準セルとして動作する。一旦、書き込みが行われると、SENSING ENABLEをアサートして(この間、VPGM ENABLE 及びVPGM SELはアンアサートされたままである)、N型トランジスタ180, 174を駆動して電流がOUT 及びOUTBARに供給されるようにすることにより、書き込み値を読み出す、または検出することができる。次にこれらの電流を使用してセンスアンプ171に保持さ
れる値を求める。例えば、可変抵抗体188に書き込みを行って高抵抗にすると、OUT 及びOUTBARから第1の所定値が供給され、可変抵抗体188が低抵抗のままである場合には(すなわち、書き込みが行われない)、OUT 及びOUTBARから第2の所定値が供給される。第1の所定値はセンスアンプ171内に保持される第1状態に対応し、第2の所定値はセンスアンプ171内に保持される第2状態に対応することができる。一実施形態では、第1の所定値は論理レベル0または1の内の一方に対応し、第2の所定値は論理レベル0または1の内の他方に対応することができる。
変わることが分かるであろう。また、上に記載した実施形態では、アクティブフューズに対する書き込みは可変抵抗体の状態を低抵抗から高抵抗に変化させるものとして記載した。しかしながら、別の実施形態では、書き込みは、フューズを一の抵抗状態から別の抵抗状態に変化させる操作とすることができる。
Claims (10)
- フューズを形成する方法であって、
フューズ構造を活性領域の一部に形成する工程と、
フューズ構造の端部の上に配置される選択ゲートを形成する工程とを備え、選択ゲートとフューズ構造の前記端部の下層部とは、フューズの書き込みに使用する一体型選択トランジスタを形成する、方法。 - フューズ構造は対向する両方の端部と、中央部とを備え、フューズ構造の中央部は、フューズ構造の一方の端部を通過する電流の電流密度を、フューズの書き込みに十分となるように増大させるように適合されている、請求項1記載の方法。
- 選択ゲートに近接するコンタクトをフューズ構造の一方の端部の内部に形成する工程をさらに有する、請求項1記載の方法。
- 選択トランジスタを使用して、所望のフューズ状態に従って、フューズへの書き込みを行なう工程をさらに有する、請求項1記載の方法。
- 前記フューズへの書き込みを行う工程は、フューズ構造の中央部を第1の抵抗状態から第2の抵抗状態に変化させることを含む、請求項4記載の方法。
- フューズをメモリアレイのセンス回路に組み込む工程と、
選択トランジスタを使用して、所望のフューズ状態に従って、フューズへの書き込みを行なう工程とをさらに有する、請求項1記載の方法。 - フューズを形成する方法であって、
フューズ構造を活性領域の一部に形成する工程であって、前期フューズ構造は対向する両方の端部と、中央部とを備え、前記中央部は活性抵抗体構造を形成する工程と、
フューズ構造の一方の端部の上に配置される選択ゲートを形成する工程であって、選択ゲートとフューズ構造の前記端部の下層部とは、フューズへの書き込みに使用する一体型選択トランジスタを形成する工程と、
選択ゲート及びフューズ構造の複数の部分の上にシリサイドを形成する工程と、
第1及び第2コンタクトを形成する工程であって、第1コンタクトは選択ゲートに近接するフューズ構造の一方の端部と接触し、第2コンタクトはフューズ構造の反対側の端部と接触する工程と、
選択トランジスタと、第1及び第2コンタクトを通過する書き込み電流とを使用して、所望のフューズ状態にしたがって、フューズへの書き込みを行なう工程とを有する、方法。 - 活性領域の一部に位置するフューズ構造と、
フューズ構造の一方の端部の上に配置される選択ゲートとを備え、選択ゲートとフューズ構造の前記端部の下層部とは、フューズの書き込みに使用する一体型選択トランジスタを形成する、フューズ。 - 活性領域の一部に形成されるフューズ構造であって、前記フューズ構造は対抗する両方の端部と中央部とを備え、該中央部は活性抵抗体構造を有するフューズ構造と、
前記フューズ構造の一方の端部の上に配置される選択ゲートであって、前記選択ゲートとフューズ構造の前記端部の下層部とは、前記フューズの書き込みに使用する一体型選択トランジスタを形成する、選択ゲートと、
前記選択ゲート及び前記フューズ構造の複数の部分の上に形成されるシリサイドと、
第1及び第2コンタクトとを備え、前記第1コンタクトは前記選択ゲートに近接する前記フューズ構造の一方の端部に接触し、前記第2コンタクトは前記フューズ構造の反対側の端部に接触する、フューズ。 - フューズを有する集積回路において、
活性領域の一部に位置するフューズ構造と、
フューズ構造の端部の上に配置される選択ゲートであって、選択ゲートとフューズ構造の前記端部の下層部とは、前記フューズの書き込みに使用する一体型選択トランジスタを形成する構成の選択ゲートとを備える、集積回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/425,275 US6911360B2 (en) | 2003-04-29 | 2003-04-29 | Fuse and method for forming |
US10/425,275 | 2003-04-29 | ||
PCT/US2004/012709 WO2004097898A2 (en) | 2003-04-29 | 2004-04-23 | Fuse and method for forming |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007521644A true JP2007521644A (ja) | 2007-08-02 |
Family
ID=33309669
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006513297A Pending JP2007521644A (ja) | 2003-04-29 | 2004-04-23 | フューズ及びその形成方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US6911360B2 (ja) |
EP (1) | EP1620886A2 (ja) |
JP (1) | JP2007521644A (ja) |
KR (1) | KR20060006071A (ja) |
CN (1) | CN100459069C (ja) |
TW (1) | TW200509306A (ja) |
WO (1) | WO2004097898A2 (ja) |
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WO2004097898A2 (en) | 2004-11-11 |
TW200509306A (en) | 2005-03-01 |
US6911360B2 (en) | 2005-06-28 |
WO2004097898A3 (en) | 2005-01-13 |
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Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080807 |
|
A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A131 | Notification of reasons for refusal |
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A601 | Written request for extension of time |
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A602 | Written permission of extension of time |
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A02 | Decision of refusal |
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