TWI435332B - 單次可程式化記憶體及其操作方法 - Google Patents

Description

單次可程式化記憶體及其操作方法

本發明大體而言係關於半導體，且更特定言之，本發明係關於具有資訊儲存能力之半導體裝置。

半導體記憶體之一種形式為單次可程式化(OTP)記憶體。OTP記憶體之一種形式為反熔絲。反熔絲藉由初始並不導電而相對於熔絲起作用。當被程式化時，反熔絲變為導電的。為了程式化一反熔絲，一諸如一氧化物之介電層經受一高電場以便產生一穿過介電質的隧道電流。該隧道電流導致被稱為硬介電質擊穿之現象。在介電質擊穿後，穿過介電質而形成一導電路徑且藉此使得反熔絲變為導電的。

他人已在具有列及行之陣列中建構反熔絲以便在程式化後充當一非揮發性記憶體。此類記憶體充當一唯讀記憶體(ROM)，因為程式化為不可逆的。通常，電容器結構用作反熔絲之介電材料。需要一電容器及一選擇電晶體來建構資訊儲存之單一位元。需要該選擇電晶體來選擇其之相關聯特定電容器以用於程式化或讀取操作。每一位元之邊界處需要隔離元件來互相隔離位元。因此，每一位元之面積為低效的。隨著電子裝置的發展，需要每一位元之面積較小的OTP記憶體。

圖1說明一記憶體10，其配置於電晶體之列及行之一陣列中。記憶體10為一高效OTP記憶體，其經建構以並不具有電容器且具有三個電晶體以定義兩個位元的程式化資訊。記憶體10說明為具有一記憶體單元14、一記憶體單元15、一記憶體單元16及一記憶體單元17。記憶體單元14具有記憶體單元14之第一選擇電晶體20，其具有一連接至一標記為BL0之第一位元線的汲極。第一選擇電晶體20之閘極連接至一由字線選擇電路11提供之字線WL0。第一選擇電晶體20之源極連接至一程式化電晶體22之汲極。程式化電晶體22之源極連接至記憶體單元14之第二選擇電晶體24的源極。程式化電晶體22之閘極連接至一由電流限制電路12提供之標記為PGL0/1的程式化線信號。電流限制電路12連接至字線選擇電路11。第二選擇電晶體24之汲極連接至記憶體單元15之第一選擇電晶體26的汲極且連接至標記為BL0的第一位元線。第二選擇電晶體24之閘極連接至一由字線選擇電路11提供之字線WL1。第一選擇電晶體26之閘極連接至一由字線選擇電路11提供之字線WL2。第一選擇電晶體26之源極連接至程式化電晶體28的汲極。程式化電晶體28之閘極連接至一由電流限制電路13提供之程式化信號PGL 2/3。電流限制電路13連接至字線選擇電路11。程式化電晶體28之源極連接至第二選擇電晶體30的源極。第二選擇電晶體30之閘極連接至一由字線選擇電路11提供之字線WL3。第二選擇電晶體30之汲極連接至標記為BL0之第一位元線且連接至如虛線所指示之同一行中之其他記憶體單元(未圖示)。

記憶體單元16之電晶體32具有一連接至第二位元線BL1的汲極。電晶體32之閘極連接至字線WL0。電晶體32之源極連接至電晶體34之汲極。電晶體34之閘極連接至程式化信號PGL 0/1。電晶體34之源極連接至電晶體36之源極。電晶體36之閘極連接至字線信號WL1。電晶體36之汲極連接至記憶體單元17內之電晶體38的汲極且連接至位元線BL1。電晶體38之閘極連接至字線信號WL2。電晶體38之源極連接至電晶體40之汲極。電晶體40之閘極連接至程式化信號PGL 2/3。電晶體40之源極連接至電晶體42之源極。電晶體42之閘極連接至字線WL3。電晶體42之汲極連接至位元線BL1及如記憶體單元17下方之虛線所指示的其他電路(未圖示)。

在操作中，記憶體單元14、15、16及17中之每一者充當在每一記憶體單元中具有兩個儲存位元的一反熔絲或一OTP記憶體。每一記憶體單元含有三個電晶體。為了程式化記憶體10之記憶體單元14的第一位元，確定位元線BL0、字線WL0及程式化線PGL 0/1。應充分瞭解，一確定之信號之邏輯狀態取決於電晶體之導電類型且可因此為一邏輯高或邏輯低信號。在一形式中，BL0信號及WL0信號被加壓至相同電壓或不同電壓，其中之每一者相對於基板之電壓(圖1中未圖示)為正的。在一形式中，基板電壓為一電性接地。PGL 0/1信號被加壓至一相對於基板電壓為負之電壓。PGL信號假定之負程式化電壓的值主要取決於不同應用所建構之閘極介電質的厚度。舉例而言，可使用－0.7伏特(volt)至－5伏特之範圍內的程式化電壓。舉例而言，二氧化矽可用作一具有自1.3 nm變化至5 nm之厚度的介電材料。應瞭解，可取決於選定之處理參數使用與其他介電質厚度或材料相結合的其他負電壓。適當之其他介電材料包含氮化矽、氮氧化矽或有時被稱為高k介電質的金屬氧化物層。由於電壓，自位元線BL0、穿過第一選擇電晶體20且至程式化電晶體22而建立電流44之電流路徑。在程式化電晶體22處，電流44流經其閘極介電質且在程式化電晶體22之汲極/閘極重疊區域引起介電質擊穿。下文將結合圖2進一步描述此重疊區域。因此，電流44繼續自程式化電晶體22之閘極流至電流限制電路12之一輸入端。電流限制電路12具有限制擊穿電流之量值的主動裝置。隨著介電質之阻抗降低，該電流增大。然而，電流限制電路12藉由降低施加至程式化線之程式化電壓而防止介電電流不受控制地增加。以此方式具有防止硬介電質擊穿的益處，硬介電質擊穿可導致一引起源極/汲極與基板之間之接合被擊穿的失控效應。在程式化之最後，顯著較低之阻抗存在於介電質上，其允許至少三至四個較高量值數量級的讀取電流流經一經程式化的位元(相對於一未經程式化之位元)。

為了讀取上述經程式化之記憶體單元14的第一位元，確定字線WL0及位元線BL0。藉由施加一為零或相對於基板具有一負電位的預定固定電壓來確定程式化線PGL 0/1。僅舉例而言，施加至PGL程式化線之固定負電壓可取決於所建構之處理參數自零變化至－0.7伏特。在一形式中，BL0信號及WL0信號被加壓至相同電壓或不同電壓，其中之每一者相對於基板之電壓(圖1中未圖示)為正的。為了讀取，位元線信號BL0之量值應小於其在程式化操作期間的量值。若確定了PGL 0/1，則其之量值亦必須大體上小於其在程式化操作期間的量值。信號WL0在讀取操作期間之量值可小於或可並不小於其在程式化操作期間之量值。在讀取操作期間，基板電壓保留為電性接地。隨著PGL 0/1信號之確定，PGL 0/1信號被加壓至一相對於基板電壓為負的電壓。若正讀取之位元為先前經程式化的，則自位元線BL0、穿過第一選擇電晶體20且至程式化電晶體22存在電流44，其導致讀取電流自位元線BL0流經第一選擇電晶體20及程式化電晶體22至程式化線PGL 0/1。若正讀取之位元為先前並未經程式化的，則電流44並不存在且並無讀取電流流動。在一形式中，由連接至位元線BL0的電路(未圖示)來感應此讀取電流是否正流動之感應。讀取操作期間的信號WL0及BL0必須小於程式化操作期間的信號WL0及BL0以便防止讀取期間之一意外程式化。

圖2說明圖1之記憶體單元14的截面圖，其進一步說明需要儲存兩個位元之三個電晶體的結構建構。在所說明之形式中，提供一半導體基板45。經形成以上覆於半導體基板45內的是三個電晶體：第一選擇電晶體20、程式化電晶體22及第二選擇電晶體24。第一選擇電晶體20具有一用於接收字線信號WL0之閘極46。第一選擇電晶體20具有鄰接閘極46之側壁隔片52，且閘極46上覆於一閘極氧化物58。第一選擇電晶體20亦具有一汲極64及一源極66。程式化電晶體22具有一用於接收程式化信號PGL 0/1之閘極48。側壁隔片54鄰接閘極48。下伏於閘極48的是一充當一絕緣體之閘極介電質60。在一形式中，閘極介電質60為一氧化物。程式化電晶體22與第一選擇電晶體20共用形成源極66之擴散區域。程式化電晶體22亦具有一形成一汲極之擴散區域68。第二選擇電晶體24具有一用於接收字線信號WL1之閘極50。側壁隔片56鄰接閘極50。下伏於閘極50的是一閘極氧化物62。第二選擇電晶體24具有一由擴散區域68形成之源極，該擴散區域68亦充當程式化電晶體22之汲極。第二選擇電晶體24亦具有一由半導體基板45內之一擴散區域形成之汲極70。接點74連接至汲極64且連接至位元線BL0。接點76連接至汲極70且連接至元線BL0。應瞭解，在所說明之側壁隔片、位元線BL0與接點74及76之間之區域由諸如氧化物之絕緣材料來電隔離。

在一程式化操作模式中，電流44起源於位元線，流經接點74且流經第一選擇電晶體20之通道區域。電流44流經源極66及閘極介電質60，且被程式化電晶體22之閘極48吸收。注意，當電流44流經第一選擇電晶體20之通道區域時，電流非常接近閘極氧化物58且未必按比例繪製。電流44在圖2所說明之區域72中閘極48與源極66相重疊的區域中流經程式化電晶體22之閘極介電質。電流44流經一諸如已知之Fowler－Nordheim隧道機構或直接隧道機構的電子隧道機構且限制於區域72。程式線PGL 0/1之負電壓偏壓有助於電流44之吸收。閘極48處之PGL 0/1信號的負電壓易於使得重疊區域處之電場定向採取與閘極48上之接地電壓相對比之多於一個的垂直特徵。然而，負電壓不可太小以致引起區域72之外部之閘極介電質60被全部擊穿。換言之，閘極偏壓之絕對值必須足夠小以避免全部擊穿閘極介電質60且無意地程式化處於程式化電晶體22之右側的其他位元。因此，閘極介電質擊穿為兩個實體上分離的區域。第一分離區域(區域72)處於源極66與閘極48之擴散的重疊區域中。第二分離區域處於閘極48之與區域72相對之邊緣處擴散區域68與閘極48的重疊區域中。該兩個實體上分離的區域允許與程式化電晶體22相關聯之兩個位元的分離及個別程式化。

在一讀取模式操作中，若位元先前並未經程式化則電流44將不存在。假定與程式化電晶體22之左側相關聯之位元為先前經程式化的。因此，在讀取操作期間，電流44將再次存在。由程式化電晶體22之閘極48吸收之電流沿圖1之程式化線PGL 0/1傳導且被習知電路(未圖示)感應到。感應電路將偵測程式化電晶體22之閘極之左側上的位元是否具有相對高之阻抗狀態或較低之阻抗狀態。

圖3中說明記憶體單元14的俯視圖。由平行置放的導體來建構字線WL0、程化式信號PGL 0/1及字線WL1。應瞭解，任何導電材料可用於建構該等導體，諸如金屬或多晶矽。字線WL0及WL1及程式化信號PGL 0/1上覆於半導體基板45內的活性區域78且表示半導體基板45內的擴散區域。接點74連接至汲極64。處於字線WL0及程式化信號PGL 0/1導體之間的是源極66。處於程式化信號PGL 0/1與字線WL1之間的是擴散區域68，其充當程式化電晶體22之汲極及第二選擇電晶體24之源極。接點76連接至汲極70。

應注意，記憶體單元14之布局為簡明及緊密的。利用三個平行導體且該等導體可經形成以具有一不大於給定設計規則組之最小設計尺寸的寬度。該等平行導體之任意者之間或活性區域78之所說明之部分內並不需要建構絕緣隔離結構。可容易地對記憶體單元14進行與記憶體結構之接觸。應注意，並無與記憶體單元14之布局相關聯的主要對準問題。相反地，當需要於活性區域78中建構諸如電容器之結構時，可能存在活性區域中的實體不連續性，從而導致必須上覆於一諸如一字線之導體的兩段。在該實施例中，下伏導體的寬度必須製為足夠大以便補償電位的未對準。除了改變電容外，需要較大單元尺寸來解決一些預期的未對準。以所揭示的實施例，避免了與使用電容器結構來建構OTP相關聯的對準問題。

至此，應瞭解，已提供了一種具有OTP單元(其具有兩個儲存位元)之記憶體結構及一種形成一半導體OTP記憶體之方法。所揭示之OTP記憶體單元接近習知唯讀記憶體(ROM)及非揮發性記憶體(NVM)之一個電晶體單元大小的大小。由於圖3之布局減小了所說明之垂直方向上的每一單元之間距，所以每一位元所需要的電路面積顯著減小了。所揭示之儲存單元可用作ROM替代或NVM替代。應注意，可用諸如CMOS電晶體之習知電晶體來建構所揭示之電路。因為由電流/電壓程式化來建構程式化，所以可使用各種半導體封裝且對封裝之類型或價格並不存在限制。本文揭示了一種三個晶體的記憶體單元，其中三個晶體在位元線之兩個接點之間串聯連接。在另一形式中，可將記憶體單元建構為每行兩個位元線，但此實施例需要更多布局面積。中心電晶體充當一單次可程式化記憶體單元或反熔絲且藉由閘極/汲極及閘極/源極重疊區域中之閘極氧化物的選擇性介電擊穿來加以程式化。該三個電晶體中之其他兩個電晶體充當選擇電晶體。

在前述說明書中，已參看具體實施例描述本發明。然而，一般熟習此項技術者應瞭解，在不偏離如下文之申請專利範圍所闡述之本發明之範疇的情況下可進行各種修改及改變。舉例而言，可使用任意類型之電晶體半導體製程來建構所揭示之電晶體(意即，MOS、BiCMOS)。本文所述之電路可用於若干嵌入式記憶體應用中。此外，所揭示之電壓及傳導性可與所說明之反相。又，整個記憶體、記憶體之區段或個別位元單元或電晶體可置放於良好電隔離之個別擴散區域中。本文所描述之儲存電路可建構為一獨立記憶體產品或嵌有其他電路。在一形式中，陣列中之所有電晶體建構為N通道電晶體。在另一形式中，所有程式化電晶體均為N通道且所有選擇電晶體均為P通道。在其他形式中，陣列中之所有電晶體建構為P通道電晶體。在另一形式中，所有程式化電晶體均為P通道且所有選擇電晶體均為N通道。

本文提供一種具有兩位元記憶體單元的單次可程式化(OTP)記憶體。該兩位元記憶體單元具有一第一選擇電晶體，其具有一耦接至一位元線的第一電流電極、一耦接至一第一字線的控制電極、及一第二電流電極。一可程式化電晶體具有一耦接至該第一選擇電晶體之該第二電流電極的第一電流電極、一耦接至一程式化線的控制電極、及一第二電流電極。一第二選擇電晶體具有一耦接至該位元線的第一電流電極、一耦接至一第二字線的控制電極、及一耦接至該可程式化電晶體之該第二電流電極的第二電流電極。該可程式化電晶體具有一處於該第一電流電極與該控制電極之間的第一可程式化區域及一處於該第二電流電極與該控制電極之間的第二可程式化區域。該第一及該第二可程式化區域可獨立地自初始阻抗轉換至一相對較低之阻抗。在一形式中，該可程式化電晶體之該控制電極為一閘極且該可程式化電晶體具有一位於該閘極下方的閘極介電質。該第一電流電極之一部分與該閘極介電質之一第一部分相重疊且該第二電流電極之一部分與該閘極介電質之一第二部分相重疊。該閘極介電質之該第一部分為該第一可程式化區域，且該閘極介電質之該第二部分為該第二可程式化區域。在另一形式中，該第一及該第二可程式化區域回應於一施加至該可程式化電晶體之該控制電極之負電壓的施加而自該初始阻抗轉換至該相對較低之阻抗。在另一形式中，藉由電流流經該第一選擇電晶體之該第一及該第二電流電極、該可程式化電晶體之該第一電流電極及該可程式化電晶體之該控制電極，該第一可程式化區域自該初始阻抗轉換至該相對較低之阻抗。在另一形式中，藉由電流流經該第二選擇電晶體之該第一及該第二電流電極、該可程式化電晶體之該第二電流電極及該可程式化電晶體之該控制電極，該第二可程式化區域自該初始阻抗轉換至該相對較低之阻抗。在另一形式中，該OTP記憶體進一步具有字線選擇電路，其具有一耦接至該第一選擇電晶體之該控制電極的第一輸出端、一耦接至該第二選擇電晶體之該控制電極的第二輸出端、及一第三輸出端。電流限制電路具有一耦接至該字線選擇電路之該第三輸出端的輸入端及一耦接至該可程式化電晶體之該控制電極的輸出端。在另一形式中，該OTP記憶體進一步包含耦接至該位元線的複數個兩位元記憶體單元。在另一形式中，複數個兩位元記憶體單元耦接至該第一及該第二字線及該程式化線。在另一形式中，該OTP記憶體包含一半導體基板，其中該第一選擇電晶體之該第二電流電極與該可程式化電晶體之該第一電流電極共用該基板中之一摻雜區。在另一形式中，該初始阻抗大於該相對較小之阻抗三個以上量值數量級。

亦提供一種程式化兩位元記憶體單元之方法。提供一第一選擇電晶體，其具有一耦接至一位元線的第一電流電極、一耦接至一第一字線的控制電極、及一第二電流電極。提供一可程式化電晶體，其具有一耦接至該第一選擇電晶體之該第二電流電極的第一電流電極、一耦接至一程式化線的控制電極、及一第二電流電極。提供一第二選擇電晶體，其具有一耦接至該位元線的第一電流電極、一耦接至一第二字線的控制電極及一耦接至該可程式化電晶體之該第二電流電極的第二電流電極。為了程式化第一位元，穿過該第一選擇電晶體之該第一及該第二電流電極、該可程式化電晶體之該第一電流電極及該可程式化電晶體之該控制電極來施加一第一程式化電流。為了程式化第二位元，穿過該第二選擇電晶體之該第一及該第二電流電極、該可程式化電晶體之該第二電流電極及該可程式化電晶體之該控制電極來施加一第二程式化電流。在另一形式中，程式化該第一位元進一步包含施加一啟用信號至該第一字線及一停用信號至該第二字線。在另一形式中，藉由啟用該第一選擇電晶體、停用該第二選擇電晶體且在該第一選擇電晶體之該第一電流電極與該可程式化電晶體之該控制電極之間施加一電壓差來程式化該第一位元。在另一形式中，該電壓差引起該第一程式化電流自該可程式化電晶體之該第一電流電極流至該可程式化電晶體之該控制電極。在另一形式中，該電壓差為一施加至該可程式化電晶體之該控制電極處的負電壓及一施加至該第一選擇電晶體之該第一電流電極處的正電壓。在另一形式中，充分限制該第一程式化電流以避免對該可程式化電晶體之該第一電流電極造成損害。在另一形式中，該第一程式化電流具有充分之量值及持續時間，以便引起該可程式化電晶體之該第一電流電極與該控制電極之間之阻抗的永久性降低。

亦提供一種兩位元記憶體單元，其具有一串聯於兩個選擇電晶體之間的可程式化電晶體，其中該可程式化電晶體具有一處於一閘極與一第一源極/汲極之間的第一可程式化區域及一處於該閘極與一第二源極/汲極之間的第二可程式化區域。在一形式中，該第一可程式化區域為該可程式化電晶體之一閘極介電質的第一部分，該第二可程式化區域為該閘極介電質的第二部分，且該閘極介電質之該第一及該第二部分永久性地可程式化至一降低阻抗之情形。在另一形式中，該閘極介電質之該第一及該第二部分藉由電流流經其中而轉換至降低阻抗之情形。

因此，說明書及圖式視為說明性而並非限制性意義的，且所有該等修改意欲包含於本發明之範疇內。

上文已相對於具體實施例描述問題之利益、其他優勢及解決方案。然而，可引起任何利益、優勢或解決方案發生或變得更加顯著之問題之利益、優勢、解決方案及任何元件並不解釋為任何或所有請求項的關鍵、必須或必要之特徵或元件。如本文所使用之，術語"包括"或其之任何其它變化意欲覆蓋非排他性之包含，以使得包括元件之一列表的製程、方法、物件或設備並非僅包含彼等元件且可包含其他並未明確列出或該製程、方法、物件或設備所固有的元件。如本文所使用之術語"^一 "定義為"一或多個"。如本文所使用之術語複數個定義為"兩個或兩個以上"。如本文所使用之術語"另外"定義為"至少第二個或多個"。如本文所使用之術語"包含"及/或"具有"定義為"包括"(意即，開放語言)。如本文所使用之術語"耦接"定義為"連接"，儘管未必直接連接且未必機械地連接。

10．．．記憶體

11．．．字線選擇電路

12．．．電流限制電路

13．．．電流限制電路

14、15、16、17．．．記憶體單元

20．．．第一選擇電晶體

22．．．程式化電晶體

24．．．第二選擇電晶體

26．．．第一選擇電晶體

28．．．程式化電晶體

30．．．第二選擇電晶體

32、34、36、38、40、42．．．電晶體

44．．．電流

45．．．半導體基板

46、48、50．．．閘極

52、54、56．．．側壁隔片

58、62．．．閘極氧化物

60．．．閘極介電質

64．．．汲極

66．．．源極

68．．．擴散區域

70．．．汲極

72．．．區域

74．．．接點

76．．．接點

78．．．活性區域

圖1以部分示意之形式說明根據本發明之單次可程式化(OTP)記憶體陣列；圖2以截面形式說明圖1之OTP記憶體陣列之一例示性記憶體單元；及圖3以布局形式說明圖2之例示性記憶體單元。

熟習技工應瞭解，出於簡單及清楚之目的說明諸圖中之元件且未必按比例繪製。舉例而言，諸圖中之一些元件的尺寸可相對於其他元件而加以誇示以便有助於改良對本發明之實施例的理解。

14．．．記憶體單元

20．．．第一選擇電晶體

22．．．程式化電晶體

24．．．第二選擇電晶體

44．．．電流

45．．．半導體基板

46、48、50．．．閘極

52、54、56．．．側壁隔片

58、62．．．閘極氧化物

60．．．閘極介電質

64．．．汲極

66．．．源極

68．．．擴散區域

70．．．汲極

72．．．區域

74．．．接點

76．．．接點

Claims (15)

1. 一種具有一兩位元記憶體單元之單次可程式化(OTP)記憶體，其中該兩位元記憶體單元包括：一第一選擇電晶體，其具有一耦接至一位元線的第一電流電極、一耦接至一第一字線的控制電極、及一第二電流電極；一可程式化電晶體，其具有一耦接至該第一選擇電晶體之該第二電流電極的第一電流電極、一控制電極介電質、一耦接至一程式化線的控制電極、及一第二電流電極；及一第二選擇電晶體，其具有一第一電流電極、一耦接至一第二字線的控制電極、及一耦接至該可程式化電晶體之該第二電流電極的一第二電流電極，其中該可程式化電晶體具有一處於其之該第一電流電極與其之該控制電極之間的第一可程式化區域及一處於其之該第二電流電極與其之該控制電極之間的第二可程式化區域，該第一及該第二可程式化區域係該可程式化電晶體之該控制電極介電質之相鄰區域且無隔離元件在該第一及該第二可程式化區域之間，其中回應於該第一選擇電晶體之導通，在該可程式化電晶體之該控制電極與該可程式化電晶體之該第一電流電極重疊之一區域中，電流通過該可程式化電晶體之該第一電流電極及該控制電極介電質至其之該控制電極，且回應於該第二選擇電晶體之導通，在該可程式化電晶 體之該控制電極與該可程式化電晶體之該第二電流電極重疊之一區域中，電流通過該可程式化電晶體之該第二電流電極及該控制電極介電質至其之該控制電極，其中在一程式運作期間，電流係流自該可程式化電晶體之該第一或該第二電流電極。
2. 如請求項1之OTP記憶體，其中該第二選擇電晶體之該第一電流電極耦接至該位元線，其中該第一選擇電晶體之該第一電流電極及該第二選擇電晶體之該第一電流電極皆耦接至相同之位元線。
3. 如請求項1之OTP記憶體，其中該第一及該第二可程式化區域回應於一施加至該可程式化電晶體之該控制電極之負電壓的施加而自一初始阻抗轉換至一相對較低之阻抗。
4. 如請求項1之OTP記憶體，其中藉由電流流經該第一選擇電晶體之該第一及該第二電流電極、該可程式化電晶體之該第一電流電極及該可程式化電晶體之該控制電極，該第一可程式化區域自一初始阻抗轉換至一相對較低之阻抗。
5. 如請求項1之OTP記憶體，其中藉由電流流經該第二選擇電晶體之該第一及該第二電流電極、該可程式化電晶體之該第二電流電極及該可程式化電晶體之該控制電極，該第二可程式化區域自一初始阻抗轉換至一相對較低之阻抗。
6. 如請求項1之OTP記憶體，進一步包括： 字線選擇電路，其具有一耦接至該第一選擇電晶體之該控制電極的第一輸出端、一耦接至該第二選擇電晶體之該控制電極的第二輸出端、及一第三輸出端；及電流限制電路，其具有一耦接至該字線選擇電路之該第三輸出端的輸入端及一耦接至該可程式化電晶體之該控制電極的輸出端。
7. 如請求項1之OTP記憶體，進一步包括耦接至該位元線的複數個兩位元記憶體單元。
8. 如請求項1之OTP記憶體，進一步包括耦接至該第一及該第二字線及該程式化線的複數個兩位元記憶體單元。
9. 如請求項1之OTP記憶體，進一步包括一半導體基板，其中該第一選擇電晶體之該第二電流電極與該可程式化電晶體之該第一電流電極共用該半導體基板中之一摻雜區。
10. 如請求項1之OTP記憶體，其中該第一可程式化區域及該第二可程式化區域可獨立自一初始阻抗轉換至一較低阻抗，其中該初始阻抗大於該相對較低之阻抗三個以上量值數量級。
11. 一種操作一單次可程式化(OTP)記憶體之方法，包括：提供一第一選擇電晶體，其具有一耦接至一位元線的第一電流電極、一耦接至一第一字線的控制電極、及一第二電流電極；提供一可程式化電晶體，其具有一耦接至該第一選擇電晶體之該第二電流電極的第一電流電極、一耦接至一 程式化線的控制電極、一第二電流電極、及位於該控制電極與該第一及該第二電流電極之間之一連續控制電極介電質；提供一第二選擇電晶體，其具有一耦接至該位元線的第一電流電極、一耦接至一第二字線的控制電極、及一耦接至該可程式化電晶體之該第二電流電極的第二電流電極，該第一選擇電晶體、該可程式化電晶體及該第二選擇電晶體形成一兩位元記憶體單元；藉由穿過該第一選擇電晶體之該第一及該第二電流電極、該可程式化電晶體之該第一電流電極及該可程式化電晶體之該控制電極施加一第一程式化電流來程式化一第一位元；及藉由穿過該第二選擇電晶體之該第一及該第二電流電極、該可程式化電晶體之該第二電流電極及該可程式化電晶體之該控制電極施加一第二程式化電流來程式化一第二位元，其中程式化該第一位元進一步包括啟用該第一選擇電晶體，停用該第二選擇電晶體，且在該第一選擇電晶體之該第一電流電極與該可程式化電晶體之該控制電極之間施加一電壓差且充分限制該第一程式化電流以避免對該可程式化電晶體之該第一電流電極造成損害，該電壓差引起該第一程式化電流自該可程式化電晶體之該第一電流電極流至該可程式化電晶體之該控制電極，及 該電壓差包括一施加至該可程式化電晶體之該控制電極處的負電壓及一施加至該第一選擇電晶體之該第一電流電極處的正電壓。
12. 如請求項11之方法，其中該第一程式化電流具有充分之量值及持續時間，以便引起該可程式化電晶體之該第一電流電極與該控制電極之間之一阻抗的一永久性降低。
13. 一種包括在一單一位元線之兩個接點間與兩個選擇電晶體串接之一可程式化電晶體的單次可程式化(OTP)記憶體單元，其中該可程式化電晶體包括一處於該可程式化電晶體之一閘極與該可程式化電晶體之一第一源極/汲極之間的第一可程式化區域及一處於該閘極與該可程式化電晶體之一第二源極/汲極之間的第二可程式化區域，該第一及該第二可程式化區域係該可程式化電晶體之一閘極介電質之相鄰區域且無隔離元件在該第一及該第二可程式化區域之間。
14. 如請求項13之單次可程式化(OTP)記憶體單元，其中該第一可程式化區域為該可程式化電晶體之該閘極介電質的一第一部分，該第二可程式化區域為該閘極介電質的一第二部分，且該閘極介電質之該第一及該第二部分係永久性地可程式化至一降低阻抗之情形。
15. 如請求項14之單次可程式化(OTP)記憶體單元，其中該閘極介電質之該第一及該第二部分藉由電流流經其中而轉換至該降低阻抗之情形。