KR102169197B1 - 향상된 프로그램 효율을 갖는 안티퓨즈 오티피 메모리 셀 및 셀 어레이 - Google Patents
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Abstract
안티퓨즈 오티피 메모리 셀은, 상대적으로 넓은 제1 폭의 제1 선택영역과 좁은 제2 폭의 제1 프로그램영역을 갖는 제1 액티브와, 상대적으로 넓은 제3 폭의 제2 선택영역과 좁은 제4 폭의 제2 프로그램영역을 가지며, 제1 액티브와는 이격되도록 배치되는 제2 액티브와, 제1 프로그램영역 및 제2 프로그램영역에 중첩되도록 배치되는 안티퓨즈 메모리게이트와, 제1 선택영역에 중첩되도록 배치되는 제1 선택게이트와, 그리고 제2 선택영역에 중첩되도록 배치되는 제2 선택게이트를 포함한다.
Description
본 출원은 안티퓨즈 오티피(OTP; One-Time Programmable) 메모리 셀 및 셀 어레이에 관한 것으로서, 특히 향상된 프로그램 효율을 갖는 안티퓨즈 오티피 메모리 셀 및 셀 어레이에 관한 것이다.
불휘발성 메모리(non-volatile memory)는, 파워 공급이 중단되더라도 저장하고 있는 정보를 유지할 수 있는 형태의 메모리이다. 이 불휘발성 메모리는, 롬(ROM; Read Only Memory), 오티피(OTP; One-Time Programmable) 메모리, 및 재쓰기가 가능한 메모리(rewritable memory)로 분류될 수 있다. 더욱이 최근에는 발전된 반도체 메모리 기술에 의해서 불휘발성 메모리를 상보형 모스(CMOS; Complementary MOS) 소자와 같은 공정으로 구현하고 있다.
오티피 메모리는 퓨즈형과 안티퓨즈형으로 분루될 수 있다. 퓨즈형 오티피 메모리는 프로그램되지 전에는 단락되고 프로그램된 후에는 개방된다. 반대로 안티퓨즈형 오티피 메모리는 프로그램되지 전에는 개방되고 프로그램된 후에는 단락된다. 시모스(CMOS) 제조공정에서의 모스(MOS; Metal-Oxide-Semiconductor) 소자의 특성을 고려할 때, 안티퓨즈 오티피 메모리가 시모스(CMOS) 제조공정으로 구현하는데 더 적합하다.
일 예에 따른 안티퓨즈 오티피 메모리 셀은, 상대적으로 넓은 제1 폭의 제1 선택영역과 좁은 제2 폭의 제1 프로그램영역을 갖는 제1 액티브와, 상대적으로 넓은 제3 폭의 제2 선택영역과 좁은 제4 폭의 제2 프로그램영역을 가지며, 제1 액티브와는 이격되도록 배치되는 제2 액티브와, 제1 프로그램영역 및 제2 프로그램영역에 중첩되도록 배치되는 안티퓨즈 메모리게이트와, 제1 선택영역에 중첩되도록 배치되는 제1 선택게이트와, 그리고 제2 선택영역에 중첩되도록 배치되는 제2 선택게이트를 포함한다.
일 예에 따른 안티퓨즈 오티피 메모리 셀은, 제1 채널폭을 갖는 제1 안티퓨즈 트랜지스터와, 제1 안티퓨즈 트랜지스터와 안티퓨즈 메모리게이트를 공유하면서 제2 채널폭을 갖는 제2 안티퓨즈 트랜지스터와, 제1 안티퓨즈 트랜지스터와 제1 액티브를 공유하면서 제1 채널폭보다 넓은 제3 채널폭을 갖는 제1 선택 트랜지스터와, 그리고 제2 안티퓨즈 트랜지스터와 제2 액티브를 공유하면서 제2 채널폭보다 넓은 제4 채널폭을 갖는 제2 선택 트랜지스터를 포함한다.
일 예에 따른 안티퓨즈 오티피 메모리 셀은, 안티퓨즈 메모리게이트를 공유하는 제1 안티퓨즈 트랜지스터 및 제2 안티퓨즈 트랜지스터와, 제1 안티퓨즈 트랜지스터에 직렬로 연결되며 제1 안티퓨즈 트랜지스터의 채널폭보다 넓은 채널폭을 갖는 제1 선택 트랜지스터와, 그리고 제2 안티퓨즈 트랜지스터에 직렬로 연결되며 제2 안티퓨즈 트랜지스터의 채널폭보다 넓은 채널폭을 갖는 제2 선택 트랜지스터를 포함한다.
일 예에 따른 안티퓨즈 오티피 메모리 셀은, 프로그램라인을 공유하는 제1 및 제2 안티퓨즈 트랜지스터와, 제1 안티퓨즈 트랜지스터에 직렬로 연결되고, 제1 워드라인 및 제1 비트라인에 연결되는 제1 선택 트랜지스터와, 그리고 제2 안티퓨즈 트랜지스터에 직렬로 연결되고, 제2 워드라인 및 제2 비트라인에 연결되는 제2 선택 트랜지스터를 포함한다.
일 예에 따른 안티퓨즈 오티피 메모리 셀 어레이는, 워드라인 방향으로 연장하는 복수개의 프로그램라인들과, 프로그램라인들의 각각의 양 옆에서 워드라인 방향으로 연장하면서 프로그램라인과 나란하게 배치되는 제1 워드라인 및 제2 워드라인을 포함하는 복수개의 워드라인들과, 워드라인 방향과 교차하는 비트라인 방향으로 연장하는 복수개의 비트라인들과, 그리고 프로그램라인 및 비트라인의 교차점에 배치되는 복수개의 안티퓨즈 오티피 메모리 셀들을 포함하되, 오티피 메모리 셀들의 각각은, 프로그램라인을 공유하는 제1 및 제2 안티퓨즈 트랜지스터와, 제1 안티퓨즈 트랜지스터에 직렬로 연결되고, 제1 워드라인 및 비트라인에 연결되는 제1 선택 트랜지스터와, 그리고 제2 안티퓨즈 트랜지스터에 직렬로 연결되고, 제2 워드라인 및 비트라인에 연결되는 제2 선택 트랜지스터를 포함한다.
일 예에 따른 안티퓨즈 오티피 메모리 셀 어레이는, 워드라인 방향으로 연장하는 복수개의 프로그램라인들과, 프로그램라인들의 각각의 양 옆에서 워드라인 방향으로 연장하면서 프로그램라인과 나란하게 배치되는 제1 워드라인 및 제2 워드라인을 포함하는 복수개의 워드라인들과, 워드라인 방향과 교차하는 비트라인 방향으로 연장하는 복수개의 비트라인들과, 그리고 프로그램라인들의 각각을 공유하면서 비트라인들의 각각의 양 옆에 배치되는 홀수번째의 안티퓨즈 트랜지스터들 및 짝수번째의 안티퓨즈 트랜지스터들을 포함하는 복수개의 안티퓨즈 트랜지스터들과, 제1 워드라인을 공유하면서 홀수번째의 안티퓨즈 트랜지스터들의 각각에 직렬로 연결되며, 비트라인들의 각각에 연결되는 제1 선택 트랜지스터와, 제2 워드라인을 공유하면서 짝수번째의 안티퓨즈 트랜지스터들의 각각에 직렬로 연결되며, 인접하는 홀수번째의 안티퓨즈 트랜지스터와의 사이의 비트라인에 연결되는 제2 선택 트랜지스터를 포함한다.
본 출원이 해결하고자 하는 과제는, 향상된 프로그램 효율을 가지면서 집적회로 면적을 감소시킬 수 있는 안티퓨트 오티피 메모리 셀 및 셀 어레이를 제공하는 것이다.
향상된 프로그램 효율을 가지면서, 상대적으로 넓은 면적을 요구하는 안티퓨즈 메모리게이트의 디코더 개수를 단위 셀당 1개만 사용되도록 함으로써 전체 집적회로 면적을 감소시킬 수 있다는 이점이 제공된다.
도 1은 일 예에 따른 안티퓨즈 오티피 메모리 셀의 레이아웃도이다.
도 2는 도 1의 제1 액티브 및 제2 액티브의 치수를 설명하기 위해 나타내 보인 도면이다.
도 3은 도 1의 선 I-I'를 따라 절단하여 나타내 보인 단면도이다.
도 4는 도 1의 선 II-II'를 따라 절단하여 나타내 보인 단면도이다.
도 5는 도 1의 선 III-III'를 따라 절단하여 나타내 보인 단면도이다.
도 6은 도 1의 선 IV-IV'를 따라 절단하여 나타내 보인 단면도이다.
도 7은 도 1의 안티퓨즈 오티피 메모리 셀의 등가회로도의 일 예이다.
도 8 및 도 9는 도 7의 안티퓨즈 오티피 메모리 셀의 프로그램 동작을 설명하기 위해 나타내 보인 도면들이다.
도 10은 도 1의 안티퓨즈 오티피 메모리 셀의 등가회로도의 다른 예이다.
도 11 및 도 12는 도 10의 안티퓨즈 오티피 메모리 셀의 프로그램 동작을 설명하기 위해 나타내 보인 도면들이다.
도 13은 도 1의 안티퓨즈 오티피 메모리 셀의 등가회로도의 또 다른 예이다.
도 14는 도 13의 안티퓨즈 오티피 메모리 셀의 프로그램 동작을 설명하기 위해 나타내 보인 도면들이다.
도 15는 일 예에 따른 안티퓨즈 오티피 메모리 셀 어레이를 나타내 보인 도면이다.
도 16은 도 15의 안티퓨즈 오티피 메모리 셀 어레이의 프로그램 동작을 설명하기 위해 나타내 보인 도면이다.
도 17은 도 15의 안티퓨즈 오티피 메모리 셀 어레이의 리드 동작을 설명하기 위해 나타내 보인 도면이다.
도 18은 다른 예에 따른 안티퓨즈 오티피 메모리 셀 어레이를 나타내 보인 도면이다.
도 19는 도 18의 안티퓨즈 오티피 메모리 셀 어레이의 프로그램 동작을 설명하기 위해 나타내 보인 도면이다.
도 20은 도 18의 안티퓨즈 오티피 메모리 셀 어레이의 리드 동작을 설명하기 위해 나타내 보인 도면이다.
도 21은 선택트랜지스터의 워드라인 바이어스와 전류량 사이의 관계를 나타내 보인 그래프이다.
도 2는 도 1의 제1 액티브 및 제2 액티브의 치수를 설명하기 위해 나타내 보인 도면이다.
도 3은 도 1의 선 I-I'를 따라 절단하여 나타내 보인 단면도이다.
도 4는 도 1의 선 II-II'를 따라 절단하여 나타내 보인 단면도이다.
도 5는 도 1의 선 III-III'를 따라 절단하여 나타내 보인 단면도이다.
도 6은 도 1의 선 IV-IV'를 따라 절단하여 나타내 보인 단면도이다.
도 7은 도 1의 안티퓨즈 오티피 메모리 셀의 등가회로도의 일 예이다.
도 8 및 도 9는 도 7의 안티퓨즈 오티피 메모리 셀의 프로그램 동작을 설명하기 위해 나타내 보인 도면들이다.
도 10은 도 1의 안티퓨즈 오티피 메모리 셀의 등가회로도의 다른 예이다.
도 11 및 도 12는 도 10의 안티퓨즈 오티피 메모리 셀의 프로그램 동작을 설명하기 위해 나타내 보인 도면들이다.
도 13은 도 1의 안티퓨즈 오티피 메모리 셀의 등가회로도의 또 다른 예이다.
도 14는 도 13의 안티퓨즈 오티피 메모리 셀의 프로그램 동작을 설명하기 위해 나타내 보인 도면들이다.
도 15는 일 예에 따른 안티퓨즈 오티피 메모리 셀 어레이를 나타내 보인 도면이다.
도 16은 도 15의 안티퓨즈 오티피 메모리 셀 어레이의 프로그램 동작을 설명하기 위해 나타내 보인 도면이다.
도 17은 도 15의 안티퓨즈 오티피 메모리 셀 어레이의 리드 동작을 설명하기 위해 나타내 보인 도면이다.
도 18은 다른 예에 따른 안티퓨즈 오티피 메모리 셀 어레이를 나타내 보인 도면이다.
도 19는 도 18의 안티퓨즈 오티피 메모리 셀 어레이의 프로그램 동작을 설명하기 위해 나타내 보인 도면이다.
도 20은 도 18의 안티퓨즈 오티피 메모리 셀 어레이의 리드 동작을 설명하기 위해 나타내 보인 도면이다.
도 21은 선택트랜지스터의 워드라인 바이어스와 전류량 사이의 관계를 나타내 보인 그래프이다.
안티퓨즈 소자는 정상상태에서는 절연 연결 상태를 유지하다가 임계전압 이상의 전압 인가를 통해 전도 연결 상태로 전환되는 프로그램 특성을 갖는다. 이와 같은 안티퓨즈 소자를 이용한 안티퓨즈 오티피 메모리 셀은, 일반적으로 안티퓨즈 트랜지스터와 선택 트랜지스터를 포함하여 이루어진다. 더욱이 오티피 메모리 셀의 프로그램 동작은 한 번 수행됨에 따라, 리던던시(redundancy) 구조를 채용하는 것이 일반적이다. 즉 안티퓨즈 오티피 메모리 셀은 2개의 안티퓨즈 트랜지스터와 2개의 선택 트랜지스터가 하나의 메모리 셀을 구성한다. 이에 따라 안티퓨즈 오티피 메모리 셀을 구동하기 위한 디코더 개수도 단일 안티퓨즈 트랜지스터와 단일의 선택 트랜지스터로 구성되는 경우에 비하여 늘어난다. 통상적으로 안티퓨즈 트랜지스터의 안티퓨즈 메모리게이트에는 상대적으로 높은 전압이 인가되고, 선택 트랜지스터의 선택게이트에는 상대적으로 낮은 전압이 인가된다. 이에 따라 안티퓨즈 트랜지스터에 연결되는 디코더의 크기는 선택 트랜지스터에 연결되는 디코더의 크기보다 더 크다. 본 출원의 여러 실시예들에서는 상대적으로 크기가 큰 안티퓨즈 트랜지스터의 디코더 개수를 최소화시킴으로써 안티퓨즈 오티피 메모리 소자의 면적을 감소시킬 수 있는 안티퓨즈 오티피 메모리 셀의 레이아웃 구조를 제시한다. 더욱이 본 출원의 여러 실시예들에 따른 안티퓨즈 오티피 메모리 셀의 레이아웃 구조에 따르며, 프로그램 동작 선택 트랜지스터의 채널영역으로 흐르는 전류량을 증가시킴으로써 프로그램 효율을 증대시킬 수 있다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 일 예에 따른 안티퓨즈 오티피 메모리 셀의 레이아웃도이다. 그리고 도 2는 도 1의 제1 액티브 및 제2 액티브의 치수를 설명하기 위해 나타내 보인 도면이다. 도 1 및 도 2를 참조하면, 안티퓨즈 오티피 메모리 셀(100)은, 제2 방향을 따라 상호 대향하면서 이격되도록 배치되는 제1 액티브(110) 및 제2 액티브(210)를 갖는다. 비록 도면에 나타내지는 않았지만, 제1 액티브(110) 및 제2 액티브(210)는 소자분리층에 의해 한정될 수 있다.
제1 액티브(110)는 제1 프로그램영역(110P) 및 제1 선택영역(110S)으로 이루어진다. 제1 프로그램영역(110P)은 제1 선택영역(110S)으로부터 제2 방향과 반대 방향(도면에서 아래 방향)으로 연장되어 돌출되는 형태로 이루어진다. 제2 액티브(210)는 제2 프로그램영역(210P) 및 제2 선택영역(210S)으로 이루어진다. 제2 프로그램영역(210P)은 제2 선택영역(210S)으로부터 제2 방향(도면에서 위 방향)으로 연장되어 돌출되는 형태로 이루어진다. 제1 프로그램영역(110P)은 제1 폭(W11)을 가지며, 제1 선택영역(110S)은 제1 폭(W11)보다 넓은 제2 폭(W12)을 갖는다. 제2 프로그램영역(210P)은 제3 폭(W21)을 가지며, 제2 선택영역(210S)은 제3 폭(W21)보다 넓은 제4 폭(W22)을 갖는다. 일 예에서 제1 프로그램영역(110P)의 제1 폭(W11)과 제2 프로그램영역(210P)의 제3 폭(W21)은 실질적으로 동일할 수 있다. 또한 제1 선택영역(110S)의 제1 폭(W11)과 제2 선택영역(210S)의 제4 폭(W22)은 실질적으로 동일할 수 있다. 본 출원의 여러 실시예에서 "폭"은 게이트들이 연장되는 제1 방향과 수직인 제2 방향을 따라 측정되는 폭을 의미하며, 따라서 제1 방향으로의 길이와 동일하다. 일 예에서 제1 액티브(110) 및 제2 액티브(210)는 상호 대칭이 되도록 배치된다.
안티퓨즈 메모리게이트(320)가 제1 액티브(110)의 제1 프로그램영역(110P) 및 제2 액티브(210)의 제2 프로그램영역(210P)에 모두 중첩되도록 배치된다. 이를 위해 안티퓨즈 메모리게이트(320)는 제1 방향을 따라 길게 연장되도록 배치되며, 제2 방향을 따라서는 제1 선택게이트(120)와 제2 선택게이트(220) 사이에 배치된다. 제1 선택게이트(120)는 제1 액티브(110)의 제1 선택영역(110S)과 중첩되도록 제1 방향을 따라 길게 배치된다. 제1 선택게이트(120)는 제2 방향을 따라 안티퓨즈 메모리게이트(320)와 이격된다. 제1 선택게이트(120)는 폴리실리콘층과 같은 도전층으로 이루어지며, 그 하부에는 제1 게이트절연층이 배치된다. 제2 선택게이트(220)는 제2 액티브(210)의 제2 선택영역(210S)과 중첩되도록 제1 방향을 따라 길게 배치된다. 제2 선택게이트(120) 또한 폴리실리콘층과 같은 도전층으로 이루어지며, 그 하부에는 제2 게이트절연층이 배치된다. 제2 선택게이트(220)는 제2 방향을 따라 안티퓨즈 메모리게이트(320)와 이격된다. 본 예에서 제2 방향은 캐리어들이 채널영역을 통해 이동하는 방향을 의미하고, 제1 방향은 제2 방향에 수직인 방향을 의미하며, 이는 이하의 여러 실시예들에서 동일하게 적용될 수 있다.
안티퓨즈 메모리게이트(320)와 중첩되는 제1 프로그램영역(110P)은 제1 채널영역(411c)이며, 제1 폭(W11)을 갖는다. 안티퓨즈 메모리게이트(320)와 중첩되는 제2 프로그램영역(210P)은 제2 채널영역(421c)이며, 제3 폭(W21)을 갖는다. 제1 선택게이트(120)와 중첩되는 제1 선택영역(110S)은 제3 채널영역(412c)이며 제2 폭(W12)을 갖는다. 그리고 제2 선택게이트(220)와 중첩되는 제2 선택영역(210S)은 제4 채널영역(422c)이며 제3 폭(W21)을 갖는다.
제1 선택게이트(120)는 제1 컨택(124)을 통해 제1 워드라인에 연결되고, 제2 선택게이트(220)는 제2 컨택(224)을 통해 제2 워드라인에 연결된다. 안티퓨즈 메모리게이트(320)는 제3 컨택(324)을 통해 프로그램라인에 연결된다. 제1 선택게이트(120)에 의해 구분되는 제1 액티브(110)의 제1 선택영역(110S)들 중 제2 방향으로의 상단부에 배치되는 제1 선택영역(110S)은 제4 컨택(134)을 통해 제1 비트라인에 연결된다. 제2 선택게이트(220)에 의해 구분되는 제2 액티브(110)의 제2 선택영역(110S)들 중 제2 방향으로의 하단부에 배치되는 제2 선택영역(210S)은 제5 컨택(234)을 통해 제2 비트라인에 연결된다. 비록 본 레이아웃도에는 나타내지 않았지만, 제4 컨택(134)이 배치되는 제1 선택영역(110S)에는 제1 불순물확산영역이 배치되며, 제5 컨택(234)이 배치되는 제2 선택영역(210S)에는 제3 불순물확산영역이 배치된다. 제1 선택게이트(120) 및 안티퓨즈 메모리게이트(320) 사이의 제1 액티브(110)에는 제2 불순물확산영역이 배치된다. 제2 선택게이트(220) 및 안티퓨즈 메모리게이트(320) 사이의 제2 액티브(210)에는 제4 불순물확산영역이 배치된다.
도 3은 도 1의 선 I-I'를 따라 절단하여 나타내 보인 단면도이다. 도 3을 참조하면, 기판(102)의 상부 일정 영역에서 제1 액티브(110) 및 제2 액티브(210)가 제1 방향을 따라 상호 이격되도록 배치된다. 제1 액티브(110) 및 제2 액티브(210)는 소자분리층(104)에 의해 한정된다. 일 예에서 소자분리층(104)은 트랜치소자분리층이지만, 다른 예에서 필드절연층일 수도 있다. 기판(102) 위에는 안티퓨즈 절연층(322) 및 안티퓨즈 메모리게이트(320)가 순차적으로 배치된다. 안티퓨즈 절연층(322)은 제1 액티브(110) 내의 제1 프로그램영역(110P) 일부와 중첩되는 제1 안티퓨즈 절연층(322a)과 제2 액티브(210) 내의 제2 프로그램영역(210P) 일부와 중첩되는 제2 안티퓨즈 절연층(322b)으로 구분할 수 있다. 안티퓨즈 메모리게이트(320)는 제2 컨택(324)을 통해 프로그램라인(PL)에 연결된다. 일 예에서 안티퓨즈 절연층(322)은 실리콘옥사이드층으로 이루어질 수 있다. 일 예에서 안티퓨즈 메모리게이트(320)는 폴리실리콘층으로 이루어질 수 있다. 제1 안티퓨즈절연층(322a) 및 안티퓨즈 메모리게이트(320)와 중첩되는 제1 프로그램영역(110P) 상부는 제1 채널영역(411c)이다. 제2 안티퓨즈절연층(322b) 및 안티퓨즈 메모리게이트(320)와 중첩되는 제2 프로그램영역(210P) 상부는 제2 채널영역(421c)이다. 안티퓨즈 메모리게이트(320)가 길게 연장되는 제1 방향을 따라 안티퓨즈 메모리게이트(320)와 중첩되는 제1 액티브(110) 내의 제1 프로그램영역(110P)은 제1 폭(W11)을 갖는다. 안티퓨즈 메모리게이트(320)가 길게 연장되는 제1 방향을 따라 안티퓨즈 메모리게이트(320)와 중첩되는 제2 액티브(210) 내의 제2 프로그램영역(210P)은 제3 폭(W21)을 갖는다. 일 예에서 제1 폭(W11) 및 제3 폭(W21)은 실질적으로 동일할 수 있다.
도 4는 도 1의 선 II-II'를 따라 절단하여 나타내 보인 단면도이다. 도 4를 참조하면, 기판(102) 위에는 제1 게이트절연층(122) 및 제1 선택게이트(120)가 순차적으로 배치된다. 도 1을 참조하여 설명한 바와 같이, 제1 게이트절연층(122) 및 제1 선택게이트(120)는 제1 액티브(110)의 제1 선택영역(110S)의 일부와 중첩된다. 제1 게이트절연층(122) 및 제1 선택게이트(120)와 중첩되는 제1 선택영역(110S) 상부는 제3 채널영역(412c)으로 정의될 수 있다. 제1 선택게이트(120)는 제1 컨택(124)을 통해 제1 워드라인(WL1)에 연결된다. 일 예에서 제1 게이트절연층(122)은 실리콘옥사이드층으로 이루어질 수 있다. 일 예에서 제1 선택게이트(120)는 폴리실리콘층으로 이루어질 수 있다. 제1 선택게이트(120)가 길게 연장되는 제1 방향을 따라 제1 선택게이트(120)와 중첩되는 제1 액티브(110) 내의 제3 채널영역(412c)은 제2 폭(W12)을 갖는다. 이와 같은 단면 구조는 제2 선택게이트(220)가 길게 연장되는 제1 방향을 따라 제2 선택게이트(220)와 제2 액티브(210)가 중첩되는 단면 구조와도 동일하다.
도 5는 도 1의 선 III-III'를 따라 절단하여 나타내 보인 단면도이다. 도 5를 참조하면, 제1 게이트절연층(122) 및 제1 선택게이트(120)가 기판(102)의 제1 액티브(110) 위에 순차적으로 배치된다. 제1 선택게이트(120)은 제1 워드라인(WL1)에 연결된다. 제1 안티퓨즈 절연층(322a) 및 안티퓨즈 메모리게이트(320)도 기판(102)의 제1 액티브(110) 위에 순차적으로 배치된다. 안티퓨즈 메모리게이트(320)는 프로그램라인(PL)에 연결된다. 제1 게이트절연층(122) 및 제1 선택게이트(120)와 제1 안티퓨즈 절연층(322a) 및 안티퓨즈 메모리게이트(320)는 제2 방향을 따라 상호 이격된다. 제2 게이트절연층(222) 및 제2 선택게이트(220)는 기판(102)의 제2 액티브(210) 위에 순차적으로 배치된다. 제2 선택게이트(220)는 제2 워드라인(WL2)에 연결된다.
제1 액티브(110)의 상부 영역 중 제1 선택게이트(120)의 일 측면에 인접되는 영역에는 제1 불순물확산영역(132)이 배치된다. 제1 불순물확산영역(132)은 제1 선택게이트(120)의 일 측면의 단부와 중첩될 수 있다. 제1 액티브(110)의 상부 영역 중 제1 선택게이트(120)와 안티퓨즈 메모리게이트(320) 사이의 영역에는 제2 불순물확산영역(136)이 배치된다. 제2 불순물확산영역(136)은 제1 선택게이트(120)의 일 단부와 안티퓨즈 메모리게이트(310)의 일 단부와 각각 중첩될 수 있다. 제2 액티브(210)의 상부 영역 중 제2 선택게이트(220)의 일 측면에 인접되는 영역에는 제3 불순물확산영역(232)이 배치된다. 제2 액티브(210)의 상부 영역 중 제2 선택게이트(220)의 다른 측면에 인접되는 영역에는 제4 불순물확산영역(236)이 배치된다. 제3 불순물확산영역(232) 및 제4 불순물확산영역(236)은, 각각 제2 선택게이트(220)의 양 단부와 중첩될 수 있다. 일 예에서 기판(102)이 p형 도전형을 갖는 경우, 제1 불순물확산영역(132), 제2 불순물확산영역(136), 제3 불순물확산영역(232), 및 제4 불순물확산영역(236)은 n+형의 도전형을 갖는다. 비록 도면에 나타내지는 않았지만, 제1 불순물확산영역(132), 제2 불순물확산영역(136), 제3 불순물확산영역(232), 및 제4 불순물확산영역(236)은 모두 LDD(Lightly Doped Drain) 구조로 이루어질 수 있다. 제1 불순물확산영역(134)은 제4 컨택(134)을 통해 제1 비트라인(BL1)에 연결된다. 제3 불순물확산영역(232)은 제5 컨택(234)을 통해 제2 비트라인(BL2)에 연결된다.
제1 게이트절연층(122), 제1 게이트전극(120), 제1 불순물확산영역(132), 및 제2 불순물확산영역(136)은 모스(MOS) 구조의 제1 선택트랜지스터(421)를 구성한다. 이 경우 제1 불순물확산영역(132) 및 제2 불순물확산영역(136)은 각각 드레인영역 및 소스영역일 수 있다. 제1 불순물확산영역(132) 및 제2 불순물확산영역(136) 사이의 제1 액티브(110) 상부는 제1 선택트랜지스터(421)의 제3 채널영역(412c)이다. 이 제3 채널영역(412c)은, 제2 방향을 따라 제1 불순물확산영역(132) 및 제2 불순물확산영역(136)의 간격길이 만큼의 채널길이를 갖는다. 제3 채널영역(412c)은, 도 2를 참조하여 설명한 바와 같이, 제2 폭(W12)을 갖는다.
제1 안티퓨즈 절연층(322a), 안티퓨즈 메모리게이트(320), 및 제2 불순물확산영역(136)은 하프-모스(half-MOS) 구조의 제1 안티퓨즈 트랜지스터(411)를 구성한다. 안티퓨즈 메모리게이트(320)와 중첩되는 제1 액티브(110) 상부 영역은 제1 안티퓨즈 트랜지스터(411)의 제1 채널영역(411c)이다. 제1 안티퓨즈 트랜지스터(411)는, 하나의 불순물확산영역만을 갖는 하프-모스 구조이며, 이에 따라 제1 채널영역(411c)과 무관하게 프로그램 동작 및 리드 동작이 이루어진다. 제1 채널영역(411c)은, 도 2를 참조하여 설명한 바와 같이, 제1 폭(W11)을 갖는다. 제3 채널영역(412c)의 제2 폭(W12)은 제1 채널영역(411c)의 제1 폭(W11)보다 상대적으로 크다. 일 예에서 제3 채널영역(412c)의 제2 폭(W12)은 제1 채널영역(411c)의 제1 폭(W11)의 적어도 2배 이상이다.
도 6은 도 1의 선 IV-IV'를 따라 절단하여 나타내 보인 단면도이다. 도 6을 참조하면, 제1 게이트절연층(122) 및 제1 선택게이트(120)가 기판(102)의 제1 액티브(110) 위에 순차적으로 배치된다. 제1 선택게이트(120)은 제1 워드라인(WL1)에 연결된다. 제2 안티퓨즈 절연층(322b) 및 안티퓨즈 메모리게이트(320)은 기판(102)의 제2 액티브(210) 위에 순차적으로 배치된다. 안티퓨즈 메모리게이트(320)는 프로그램라인(PL)에 연결된다. 제2 게이트절연층(222) 및 제2 선택게이트(220)도 기판(102)의 제2 액티브(210) 위에 순차적으로 배치된다. 제2 선택게이트(220)는 제2 워드라인(WL2)에 연결된다. 제2 게이트절연층(222) 및 제2 선택게이트(220)와 제2 안티퓨즈 절연층(322b) 및 안티퓨즈 메모리게이트(320)는 제2 방향을 따라 상호 이격된다.
제1 액티브(110)의 상부 영역 중 제1 선택게이트(120)의 일 측면에 인접되는 영역에는 제1 불순물확산영역(132)이 배치된다. 제1 액티브(110)의 상부 영역 중 제1 선택게이트(120)의 다른 측면에 인접되는 영역에는 제2 불순물확산영역(136)이 배치된다. 제1 불순물확산영역(132) 및 제4 불순물확산영역(136)은, 각각 제1 선택게이트(120)의 양 단부와 중첩될 수 있다. 제2 액티브(210)의 상부 영역 중 제2 선택게이트(220)의 일 측면에 인접되는 영역에는 제3 불순물확산영역(232)이 배치된다. 제3 불순물확산영역(232)은 제2 선택게이트(220)의 일 측면의 단부와 중첩될 수 있다. 제2 액티브(210)의 상부 영역 중 제2 선택게이트(220)와 안티퓨즈 메모리게이트(320) 사이의 영역에는 제4 불순물확산영역(236)이 배치된다. 제4 불순물확산영역(236)은 제2 선택게이트(120)의 일 단부와 안티퓨즈 메모리게이트(310)의 일 단부와 각각 중첩될 수 있다. 일 예에서 기판(102)이 p형 도전형을 갖는 경우, 제1 불순물확산영역(132), 제2 불순물확산영역(136), 제3 불순물확산영역(232), 및 제4 불순물확산영역(236)은 n+형의 도전형을 갖는다. 비록 도면에 나타내지는 않았지만, 제1 불순물확산영역(132), 제2 불순물확산영역(136), 제3 불순물확산영역(232), 및 제4 불순물확산영역(236)은 모두 LDD(Lightly Doped Drain) 구조로 이루어질 수 있다. 제1 불순물확산영역(134)은 제4 컨택(134)을 통해 제1 비트라인(BL1)에 연결된다. 제3 불순물확산영역(232)은 제5 컨택(234)을 통해 제2 비트라인(BL2)에 연결된다.
제2 게이트절연층(222), 제2 게이트전극(220), 제3 불순물확산영역(232), 및 제4 불순물확산영역(236)은 모스(MOS) 구조의 제2 선택트랜지스터(422)를 구성한다. 이 경우 제3 불순물확산영역(232) 및 제4 불순물확산영역(236)은 각각 드레인영역 및 소스영역일 수 있다. 제3 불순물확산영역(232) 및 제4 불순물확산영역(236) 사이의 제2 액티브(210) 상부는 제2 선택트랜지스터(422)의 제4 채널영역(422c)이다. 이 제3 채널영역(422c)은, 제2 방향을 따라 제3 불순물확산영역(232) 및 제4 불순물확산영역(236)의 간격길이 만큼의 채널길이를 갖는다. 제4 채널영역(422c)은, 도 2를 참조하여 설명한 바와 같이, 제4 폭(W22)을 갖는다. 일 예에서 제4 채널영역(422c)의 제4 폭(W22)은 제3 채널영역(412c)의 제2 폭(W12)과 실질적으로 동일할 수 있다.
제2 안티퓨즈 절연층(322b), 안티퓨즈 메모리게이트(320), 및 제4 불순물확산영역(236)은 하프-모스 구조의 제2 안티퓨즈 트랜지스터(412)를 구성한다. 안티퓨즈 메모리게이트(320)와 중첩되는 제2 액티브(210) 상부 영역은 제2 안티퓨즈 트랜지스터(412)의 제2 채널영역(421c)이다. 제2 안티퓨즈 트랜지스터(412)는, 하나의 불순물확산영역만을 갖는 하프-모스 구조이며, 이에 따라 제2 채널영역(421c)과 무관하게 프로그램 동작 및 리드 동작이 이루어진다. 제2 채널영역(421c)은, 도 2를 참조하여 설명한 바와 같이, 제3 폭(W21)을 갖는다. 일 예에서 제2 채널영역(421c)의 제3 폭(W21)은 제1 채널영역(411c)의 제1 폭(W11)과 실질적으로 동일할 수 있다. 제4 채널영역(422c)의 제4 폭(W22)은 제2 채널영역(421c)의 제3 폭(W21)보다 상대적으로 크다. 일 예에서 제4 채널영역(422c)의 제4 폭(W22)은 제2 채널영역(421c)의 제3 폭(W21)의 적어도 2배 이상이다.
도 7은 도 1의 안티퓨즈 오티피 메모리 셀의 등가회로도의 일 예이다. 도 7을 참조하면, 제1 안티퓨즈 트랜지스터(411) 및 제2 안티퓨즈 트랜지스터(412)는 안티퓨즈 메모리게이트(도 1 내지 도 6의 320)를 공유하며, 이에 따라 안티퓨즈 메모리게이트(320)에 연결되는 프로그램라인(PL)을 공유한다. 제1 선택 트랜지스터(421)는 제1 안티퓨즈 트랜지스터(411)에 직렬로 연결된다. 즉 제1 선택 트랜지스터(421)는, 도 5를 참조하여 설명한 바와 같이, 제1 안티퓨즈 트랜지스터(411)와 제2 불순물확산영역(136)을 공유한다. 제1 선택 트랜지스터(421)에 연결되지 않는 제1 안티퓨즈 트랜지스터(411)의 다른 단자는 플로팅된다. 제1 선택 트랜지스터(421)의 제1 선택게이트(도 1 내지 도 6의 120)은 제1 워드라인(WL1)에 연결되며, 제1 불순물확산영역(도 5 및 도 6의 132)은 제1 비트라인(BL1)에 연결된다. 제2 선택 트랜지스터(422)는 제2 안티퓨즈 트랜지스터(412)에 직렬로 연결된다. 즉 제2 선택 트랜지스터(422)는, 도 6을 참조하여 설명한 바와 같이, 제2 안티퓨즈 트랜지스터(412)와 제4 불순물확산영역(236)을 공유한다. 제2 선택 트랜지스터(422)에 연결되지 않는 제2 안티퓨즈 트랜지스터(412)의 다른 단자는 플로팅된다. 제2 선택 트랜지스터(422)의 제2 선택게이트(도 1 내지 도 6의 220)은 제2 워드라인(WL2)에 연결되며, 제3 불순물확산영역(도 5 및 도 6의 232)은 제2 비트라인(BL2)에 연결된다.
도 3 내지 도 6을 참조하여 설명한 바와 같이, 제1 선택 트랜지스터(421)의 제3 채널영역(412c)의 제2 폭(W12)은 제1 안티퓨즈 트랜지스터(411)의 제1 채널영역(411c)의 제1 폭(W11)보다 더 크다. 또한 제2 선택 트랜지스터(422)의 제4 채널영역(422c)의 제4 폭(W22)은 제2 안티퓨즈 트랜지스터(412)의 제2 채널영역(421c)의 제3 폭(W21)보다 더 크다. 일 예에서 제1 선택 트랜지스터(421)의 제3 채널영역(412c)의 제2 폭(W12)은 제2 선택 트랜지스터(422)의 제4 채널영역(422c)의 제4 폭(W22)과 실질적으로 동일할 수 있다. 또한 제1 안티퓨즈 트랜지스터(411)의 제1 채널영역(411c)의 제1 폭(W11)은 제2 안티퓨즈 트랜지스터(412)의 제2 채널영역(421c)의 제3 폭(W21)과 실질적으로 동일할 수 있다.
도 8 및 도 9는 도 7의 안티퓨즈 오티피 메모리 셀의 프로그램 동작을 설명하기 위해 나타내 보인 도면들이다. 도 8 및 도 7을 도 5와 함께 참조하면, 제1 안티퓨즈 트랜지스터(411)를 프로그램하기 위해, 프로그램라인(PL)에 일정 크기의 포지티브 프로그램전압(+Vpp)을 인가한다. 일 예에서 프로그램전압(+Vpp)의 크기는 대략 6V로 설정할 수 있다. 제1 안티퓨즈 트랜지스터(411)에 연결되는 제1 선택 트랜지스터(421)의 제1 워드라인(WL1)에는 일정 크기의 포지티브 선택전압(+Vsel)을 인가한다. 선택전압(+Vsel)의 크기는 제1 선택 트랜지스터(421)를 턴 온 시킬 수 있을 정도의 크기이며, 일 예에서 대략 3V일 수 있다. 반면에 제2 선택 트랜짓터(422)의 제2 워드라인(WL2)에는 0V를 인가한다. 제1 선택 트랜지스터(421)에 연결되는 제1 비트라인(BL1)에는 0V를 인가하며, 제2 선택 트랜지스터(422)에 연결되는 제2 비트라인(BL2)에는 포지티브 비트라인전압(+Vbl)을 인가한다. 제2 비트라인전압(+Vbl)의 크기는, 프로그램라인(PL)을 통해 인가되는 포지티브 프로그램전압(+Vpp)과의 차이가 제2 안티퓨즈 트랜지스터(412)의 제2 안티퓨즈 절연층(322b)을 파괴(rupture)시키지 않을 정도의 크기이다. 일 예에서 포지티브 프로그램전압(+Vpp)의 크기가 대략 6V인 경우 비트라인전압(+Vbl)의 크기는 대략 3V일 수 있다. 다른 예에서 제2 비트라인(BL2)에 0V를 인가할 수도 있다.
이와 같은 바이어스 조건에 따라, 제1 선택 트랜지스터(421)는 턴 온 되는 반면에 제2 선택 트랜지스터(422)는 턴 오프 상태를 유지한다. 제1 선택 트랜지스터(421)가 턴 온 됨에 따라, 프로그램라인(PL)에 인가되는 포지티브 프로그램전압(+Vpp)과 제1 비트라인(BL1)에 인가되는 0V 사이의 전압차로 인해, 제1 선택 트랜지스터(421)와 제1 안티퓨즈 트랜지스터(411)가 공유하는 제2 불순물확산영역(도 5의 136)으로부터 제1 안티퓨즈 트랜지스터(411)의 제1 안티퓨즈 절연층(322a)을 통해 안티퓨즈 메모리게이트(도 5의 320)로 전류가 흐른다. 임계 전류량 이상의 전류 흐름에 의해 제1 안티퓨즈 절연층(322a)은 파괴되고, 이에 따라 안티퓨즈 메모리게이트(도 5의 320)와 제2 불순물확산영역(도 5의 136) 사이에 도전 경로인 필러멘트(filament)가 만들어지는 프로그램 상태가 된다. 이 과정에서 제1 선택 트랜지스터(421)의 제3 채널영역(412c)의 제2 폭(W12)이 제1 안티퓨즈 트랜지스터(411)의 제1 채널영역(411c)의 제1 폭(W11)보다 상대적으로 큼에 따라, 두 트랜지스터들의 채널영역의 폭이 동일한 경우에 비하여 상대적으로 많은 양의 전류를 제1 안티퓨즈 절연층(322a)으로 흘릴 수 있으며, 이에 따라 안티퓨즈 오피티 메모리 셀의 프로그램 효율은 증대된다. 제2 안티퓨즈 트랜지스터(412)의 경우 제2 선택 트랜지스터(422)가 턴 오프됨에 따라 프로그램되지 않는다. 제2 선택 트랜지스터(422)가 오동작에 의해 턴 온 되더라도 제2 비트라인(BL2)에 인가되는 비트라인전압(+Vbl)에 의해 제2 안티퓨즈 트랜지스터(412)의 제2 안티퓨즈 절연층(322b)을 파괴시킬 수 있는 임계량 이상의 전류가 흐르지 않는다.
도 9 및 도 7을 도 6과 함께 참조하면, 제2 안티퓨즈 트랜지스터(412)를 프로그램하기 위해, 프로그램라인(PL)에 일정 크기의 포지티브 프로그램전압(+Vpp)을 인가한다. 일 예에서 프로그램전압(+Vpp)의 크기는 대략 6V로 설정할 수 있다. 제2 안티퓨즈 트랜지스터(412)에 연결되는 제2 선택 트랜지스터(422)의 제2 워드라인(WL2)에는 일정 크기의 포지티브 선택전압(+Vsel)을 인가한다. 선택전압(+Vsel)의 크기는 제2 선택 트랜지스터(422)를 턴 온 시킬 수 있을 정도의 크기이며, 일 예에서 대략 3V일 수 있다. 반면에 제1 선택 트랜지스터(421)의 제1 워드라인(WL1)에는 0V를 인가한다. 제2 선택 트랜지스터(422)에 연결되는 제2 비트라인(BL2)에는 0V를 인가하며, 제1 선택 트랜지스터(421)에 연결되는 제1 비트라인(BL1)에는 포지티브 비트라인전압(+Vbl)을 인가한다. 비트라인전압(+Vbl)의 크기는, 프로그램라인(PL)을 통해 인가되는 포지티브 프로그램전압(+Vpp)과의 차이가 제1 안티퓨즈 트랜지스터(411)의 제1 안티퓨즈 절연층(322a)을 파괴(rupture)시키지 않을 정도의 크기이다. 일 예에서 포지티브 프로그램전압(+Vpp)의 크기가 대략 6V인 경우 제1 비트라인전압(+Vbl)의 크기는 대략 3V일 수 있다. 다른 예에서 제1 비트라인(BL1)에 0V를 인가할 수도 있다.
이와 같은 바이어스 조건에 따라, 제2 선택 트랜지스터(422)는 턴 온 되는 반면에 제1 선택 트랜지스터(421)는 턴 오프 상태를 유지한다. 제2 선택 트랜지스터(422)가 턴 온 됨에 따라, 프로그램라인(PL)에 인가되는 포지티브 프로그램전압(+Vpp)과 제2 비트라인(BL2)에 인가되는 0V 사이의 전압차로 인해, 제2 선택 트랜지스터(422)와 제2 안티퓨즈 트랜지스터(412)가 공유하는 제4 불순물확산영역(도 6의 236)으로부터 제2 안티퓨즈 트랜지스터(412)의 제2 안티퓨즈 절연층(322b)을 통해 안티퓨즈 메모리 게이트(도 6의 320)로 전류가 흐른다. 임계 전류량 이상의 전류 흐름에 의해 제2 안티퓨즈 절연층(322b)은 파괴되고, 이에 따라 안티퓨즈 메모리게이트(도 6의 320)와 제4 불순물확산영역(도 6의 236) 사이에 도전 경로인 필러멘트(filament)가 만들어지는 프로그램 상태가 된다. 이 과정에서 제2 선택 트랜지스터(422)의 제4 채널영역(422c)의 제4 폭(W22)이 제2 안티퓨즈 트랜지스터(412)의 제2 채널영역(421c)의 제3 폭(W21)보다 상대적으로 큼에 따라, 두 트랜지스터들의 채널영역의 폭이 동일한 경우에 비하여 상대적으로 많은 양의 전류를 제2 안티퓨즈 절연층(322b)으로 흘릴 수 있으며, 이에 따라 안티퓨즈 오피티 메모리 셀의 프로그램 효율은 증대된다. 제1 안티퓨즈 트랜지스터(411)의 경우 제1 선택 트랜지스터(421)가 턴 오프됨에 따라 프로그램되지 않는다. 제1 선택 트랜지스터(421)가 오동작에 의해 턴 온 되더라도 제1 비트라인(BL1)에 인가되는 비트라인전압(+Vbl)에 의해 제1 안티퓨즈 트랜지스터(411)의 제1 안티퓨즈 절연층(322a)을 파괴시킬 수 있는 임계량 이상의 전류가 흐르지 않는다.
도 10은 도 1의 안티퓨즈 오티피 메모리 셀의 등가회로도의 다른 예이다. 도 10을 참조하면, 본 예에서 제1 안티퓨즈 트랜지스터(411) 및 제2 안티퓨즈 트랜지스터(412)와 제1 선택 트랜지스터(421) 및 제2 선택 트랜지스터(422)의 배치 구조는 도 7을 참조하여 설명한 바와 동일하며, 이에 따라 중복되는 설명은 생략하기로 한다. 본 예에서 제1 선택 트랜지스터(421)과 제2 선택 트랜지스터(422)가 하나의 비트라인(BL)을 공유한다. 본 예에 있어서, 제1 안티퓨즈 트랜지스터(411) 및 제2 안티퓨즈 트랜지스터(412)의 선택은 제1 워드라인(WL1) 및 제2 워드라인(WL2)에 인가되는 바이어스 크기에 의해 이루어질 수 있다.
도 11 및 도 12는 도 10의 안티퓨즈 오티피 메모리 셀의 프로그램 동작을 설명하기 위해 나타내 보인 도면들이다. 도 11 및 도 10을 도 5와 함께 참조하면, 제1 안티퓨즈 트랜지스터(411)를 프로그램하기 위해, 프로그램라인(PL)에 일정 크기의 포지티브 프로그램전압(+Vpp)을 인가한다. 일 예에서 프로그램전압(+Vpp)의 크기는 대략 6V로 설정할 수 있다. 제1 안티퓨즈 트랜지스터(411)에 연결되는 제1 선택 트랜지스터(421)의 제1 워드라인(WL1)에는 일정 크기의 포지티브 선택전압(+Vsel)을 인가한다. 선택전압(+Vsel)의 크기는 제1 선택 트랜지스터(421)를 턴 온 시킬 수 있을 정도의 크기이며, 일 예에서 대략 3V일 수 있다. 반면에 제2 선택 트랜지스터(422)의 제2 워드라인(WL2)에는 0V를 인가한다. 제1 선택 트랜지스터(421) 및 제2 선택 트랜지스터(422)에 공통으로 연결되는 비트라인(BL)에는 0V를 인가한다.
이와 같은 바이어스 조건에 따라, 제1 선택 트랜지스터(421)는 턴 온 되는 반면에 제2 선택 트랜지스터(422)는 턴 오프 상태를 유지한다. 제1 선택 트랜지스터(421)가 턴 온 됨에 따라, 프로그램라인(PL)에 인가되는 포지티브 프로그램전압(+Vpp)과 비트라인(BL1)에 인가되는 0V 사이의 전압차로 인해, 제1 선택 트랜지스터(421)와 제1 안티퓨즈 트랜지스터(411)가 공유하는 제2 불순물확산영역(도 5의 136)으로부터 제1 안티퓨즈 트랜지스터(411)의 제1 안티퓨즈 절연층(322a)을 통해 안티퓨즈 메모리게이트(도 5의 320)로 전류가 흐른다. 임계 전류량 이상의 전류 흐름에 의해 제1 안티퓨즈 절연층(322a)은 파괴되고, 이에 따라 안티퓨즈 메모리게이트(도 5의 320)와 제2 불순물확산영역(도 5의 136) 사이의 제1 안티퓨즈 절연층(322a) 내에 도전 경로인 필러멘트(filament)가 만들어지는 프로그램 상태가 된다. 이 과정에서 제1 선택 트랜지스터(421)의 제3 채널영역(412c)의 제2 폭(W12)이 제1 안티퓨즈 트랜지스터(411)의 제1 채널영역(411c)의 제1 폭(W11)보다 상대적으로 큼에 따라, 두 트랜지스터들의 채널영역의 폭이 동일한 경우에 비하여 상대적으로 많은 양의 전류를 제1 안티퓨즈 절연층(322a)으로 흘릴 수 있으며, 이에 따라 안티퓨즈 오피티 메모리 셀의 프로그램 효율은 증대된다. 제2 안티퓨즈 트랜지스터(412)의 경우 제2 선택 트랜지스터(422)가 턴 오프됨에 따라 프로그램되지 않는다.
도 12 및 도 10을 도 6과 함께 참조하면, 제2 안티퓨즈 트랜지스터(412)를 프로그램하기 위해, 프로그램라인(PL)에 일정 크기의 포지티브 프로그램전압(+Vpp)을 인가한다. 일 예에서 프로그램전압(+Vpp)의 크기는 대략 6V로 설정할 수 있다. 제2 안티퓨즈 트랜지스터(412)에 연결되는 제2 선택 트랜지스터(422)의 제2 워드라인(WL2)에는 일정 크기의 포지티브 선택전압(+Vsel)을 인가한다. 선택전압(+Vsel)의 크기는 제2 선택 트랜지스터(422)를 턴 온 시킬 수 있을 정도의 크기이며, 일 예에서 대략 3V일 수 있다. 반면에 제1 선택 트랜지스터(421)의 제1 워드라인(WL1)에는 0V를 인가한다. 제1 선택 트랜지스터(421) 및 제2 선택 트랜지스터(422)에 공통으로 연결되는 비트라인(BL)에는 0V를 인가한다.
이와 같은 바이어스 조건에 따라, 제2 선택 트랜지스터(422)는 턴 온 되는 반면에 제1 선택 트랜지스터(421)는 턴 오프 상태를 유지한다. 제2 선택 트랜지스터(422)가 턴 온 됨에 따라, 프로그램라인(PL)에 인가되는 포지티브 프로그램전압(+Vpp)과 비트라인(BL)에 인가되는 0V 사이의 전압차로 인해, 제2 선택 트랜지스터(422)와 제2 안티퓨즈 트랜지스터(412)가 공유하는 제4 불순물확산영역(도 6의 236)으로부터 제2 안티퓨즈 트랜지스터(412)의 제2 안티퓨즈 절연층(322b)을 통해 안티퓨즈 메모리 게이트(도 6의 320)로 전류가 흐른다. 임계 전류량 이상의 전류 흐름에 의해 제2 안티퓨즈 절연층(322b)은 파괴되고, 이에 따라 안티퓨즈 메모리게이트(도 6의 320)와 제4 불순물확산영역(도 6의 236) 사이의 제2 안티퓨즈 절연층(322b) 내에 도전 경로인 필러멘트(filament)가 만들어지는 프로그램 상태가 된다. 이 과정에서 제2 선택 트랜지스터(422)의 제4 채널영역(422c)의 제4 폭(W22)이 제2 안티퓨즈 트랜지스터(412)의 제2 채널영역(421c)의 제3 폭(W21)보다 상대적으로 큼에 따라, 두 트랜지스터들의 채널영역의 폭이 동일한 경우에 비하여 상대적으로 많은 양의 전류를 제2 안티퓨즈 절연층(322b)으로 흘릴 수 있으며, 이에 따라 안티퓨즈 오피티 메모리 셀의 프로그램 효율은 증대된다. 제1 안티퓨즈 트랜지스터(411)의 경우 제1 선택 트랜지스터(421)가 턴 오프됨에 따라 프로그램되지 않는다.
도 13은 도 1의 안티퓨즈 오티피 메모리 셀의 등가회로도의 또 다른 예이다. 도 13을 참조하면, 본 예에서 제1 안티퓨즈 트랜지스터(411) 및 제2 안티퓨즈 트랜지스터(412)와 제1 선택 트랜지스터(421) 및 제2 선택 트랜지스터(422)의 배치 구조는 도 7을 참조하여 설명한 바와 동일하며, 이에 따라 중복되는 설명은 생략하기로 한다. 본 예에서 제1 선택 트랜지스터(421)과 제2 선택 트랜지스터(422)가 하나의 워드라인(WL) 및 비트라인(BL)을 공유한다. 본 예에 있어서, 제1 안티퓨즈 트랜지스터(411) 및 제2 안티퓨즈 트랜지스터(412)는 함께 프로그램되고 리드된다. 즉 제1 안티퓨즈 트랜지스터(411) 및 제2 안티퓨즈 트랜지스터(412) 중 적어도 어느 하나는 리던던시 셀(redundancy cell)로 기능한다.
도 14는 도 13의 안티퓨즈 오티피 메모리 셀의 프로그램 동작을 설명하기 위해 나타내 보인 도면들이다. 도 14 및 도 13을 도 5 및 도 6과 함께 참조하면, 제1 안티퓨즈 트랜지스터(411)를 프로그램하기 위해, 프로그램라인(PL)에 일정 크기의 포지티브 프로그램전압(+Vpp)을 인가한다. 일 예에서 프로그램전압(+Vpp)의 크기는 대략 6V로 설정할 수 있다. 제1 안티퓨즈 트랜지스터(411)에 연결되는 제1 선택 트랜지스터(421)의 워드라인(WL) 및 비트라인(BL)에는 각각 일정 크기의 포지티브 선택전압(+Vsel) 및 0V를 인가한다. 선택전압(+Vsel)의 크기는 제1 선택 트랜지스터(421)를 턴 온 시킬 수 있을 정도의 크기이며, 일 예에서 대략 3V일 수 있다.
이와 같은 바이어스 조건에 따라, 제1 선택 트랜지스터(421)는 턴 온 되며, 이에 따라 프로그램라인(PL)에 인가되는 포지티브 프로그램전압(+Vpp)과 비트라인(BL)에 인가되는 0V 사이의 전압차로 인해, 제1 선택 트랜지스터(421)와 제1 안티퓨즈 트랜지스터(411)가 공유하는 제2 불순물확산영역(도 5의 136)으로부터 제1 안티퓨즈 트랜지스터(411)의 제1 안티퓨즈 절연층(322a)을 통해 안티퓨즈 메모리게이트(도 5의 320)로 전류가 흐른다. 임계 전류량 이상의 전류 흐름에 의해 제1 안티퓨즈 절연층(322a)은 파괴되고, 이에 따라 안티퓨즈 메모리게이트(도 5의 320)와 제2 불순물확산영역(도 5의 136) 사이의 제1 안티퓨즈 절연층(322a) 내에 도전 경로인 필러멘트(filament)가 만들어지는 프로그램 상태가 된다. 이 과정에서 제1 선택 트랜지스터(421)의 제3 채널영역(412c)의 제2 폭(W12)이 제1 안티퓨즈 트랜지스터(411)의 제1 채널영역(411c)의 제1 폭(W11)보다 상대적으로 큼에 따라, 두 트랜지스터들의 채널영역의 폭이 동일한 경우에 비하여 상대적으로 많은 양의 전류를 제1 안티퓨즈 절연층(322a)으로 흘릴 수 있으며, 이에 따라 안티퓨즈 오피티 메모리 셀의 프로그램 효율은 증대된다.
본 예에서 제2 안티퓨즈 트랜지스터(412)가 제1 안티퓨즈 트랜지스터(411)와 프로그램라인(PL)을 공유하고, 제2 선택 트랜지스터(422)가 제1 선택 트랜지스터(421)와 워드라인(WL) 및 비트라인(BL)을 공유함에 따라, 제1 안티퓨즈 트랜지스터(411)가 프로그램되는 과정과 실질적으로 동일하게 제2 안티퓨즈 트랜지스터(412)에 대한 프로그램 동작이 이루어진다. 즉 제2 안티퓨즈 트랜지스터(412)는 제1 안티퓨즈 트랜지스터(411)의 리던던시 트랜지스터 기능을 수행한다.
도 15는 일 예에 따른 안티퓨즈 오티피 메모리 셀 어레이를 나타내 보인 도면이다. 도 15를 참조하면, 본 예에 따른 안티퓨즈 오티피 메모리 셀 어레이(910)에 있어서, 복수개의 프로그램라인들(PL1-PL3)이 워드라인 방향(도면에서 세로 방향)으로 연장하며 배치된다. 복수개의 워드라인들(WL1-WL6)은 제1 워드라인들(WL1, WL4, WL5) 및 제2 워드라인(WL2, WL3, WL6)을 포함한다. 제1 워드라인들(WL1, WL4, WL5)의 각각은, 프로그램라인들(PL1-PL3)의 각각의 옆, 예컨대 좌측에서 워드라인 방향으로 연장하면서 각각의 프로그램라인과 나란하게 배치된다. 제2 워드라인들(WL2, WL3, WL6)의 각각은, 프로그램라인들(PL2-PL3)의 각각의 옆, 예컨대 우측에서 워드라인 방향으로 연장하면서 각각의 프로그램라니과 나란하게 배치된다. 복수개의 비트라인들(BL1, BL2)은 워드라인 방향과 교차하는 비트라인 방향(도면에서 가로 방향)으로 연장하도록 배치된다. 안티퓨즈 오티피 메모리 셀들(911, 912, 913, 921, 922, 923)의 각각은 프로그램라인들(PL1-PL3)과 비트라인들(BL1, BL2)이 교차하는 각각의 지점에 배치된다.
제1 열의 프로그램라인(PL1)과 제1 행의 비트라인(BL1)이 교차하는 지점에 배치되는 제1 안티퓨즈 오티피 메모리 셀(911)은, 제1 안티퓨즈 트랜지스터(511), 제2 안티퓨즈 트랜지스터(512), 제1 선택 트랜지스터(611), 및 제2 선택 트랜지스터(612)를 포함한다. 제2 열의 프로그램라인(PL2)과 제1 행의 비트라인(BL1)이 교차하는 지점에 배치되는 제2 안티퓨즈 오티피 메모리 셀(912)은, 제1 안티퓨즈 트랜지스터(513), 제2 안티퓨즈 트랜지스터(514), 제1 선택 트랜지스터(613), 및 제2 선택 트랜지스터(614)를 포함한다. 제3 열의 프로그램라인(PL1)과 제1 행의 비트라인(BL1)이 교차하는 지점에 배치되는 제3 안티퓨즈 오티피 메모리 셀(913)은, 제1 안티퓨즈 트랜지스터(515), 제2 안티퓨즈 트랜지스터(516), 제1 선택 트랜지스터(615), 및 제2 선택 트랜지스터(616)를 포함한다.
제1 열의 프로그램라인(PL1)과 제2 행의 비트라인(BL2)이 교차하는 지점에 배치되는 제4 안티퓨즈 오티피 메모리 셀(921)은, 제1 안티퓨즈 트랜지스터(521), 제2 안티퓨즈 트랜지스터(522), 제1 선택 트랜지스터(621), 및 제2 선택 트랜지스터(622)를 포함한다. 제2 열의 프로그램라인(PL2)과 제2 행의 비트라인(BL2)이 교차하는 지점에 배치되는 제2 안티퓨즈 오티피 메모리 셀(922)은, 제1 안티퓨즈 트랜지스터(523), 제2 안티퓨즈 트랜지스터(524), 제1 선택 트랜지스터(623), 및 제2 선택 트랜지스터(624)를 포함한다. 제3 열의 프로그램라인(PL1)과 제2 행의 비트라인(BL2)이 교차하는 지점에 배치되는 제3 안티퓨즈 오티피 메모리 셀(923)은, 제1 안티퓨즈 트랜지스터(525), 제2 안티퓨즈 트랜지스터(526), 제1 선택 트랜지스터(625), 및 제2 선택 트랜지스터(626)를 포함한다. 제1 내지 제6 안티퓨즈 메모리 셀들(911, 912, 913, 921, 922, 923)의 각각은 도 10을 참조하여 설명한 안티퓨즈 메모리 셀과 동일하며, 따라서 중복되는 설명은 생략하기로 한다.
일 예에서 제1 안티퓨즈 트랜지스터들(511, 513, 515, 521, 523, 525)은 홀수번째의 안티퓨즈 트랜지스터들로 정의할 수 있으며, 제2 안티퓨즈 트랜지스터들(512, 514, 516, 522, 524, 526)은 짝수번째의 안티퓨즈 트랜지스터들로 정의할 수 있다. 이 경우 홀수번째의 안티퓨즈 트랜지스터들(511, 513, 515, 521, 523, 525)의 각각과 짝수번째의 안티퓨즈 트랜지스터들(512, 514, 516, 522, 524, 526)의 각각은 프로그램라인들(PL1-PL3)의 각각을 공유하면서 비트라인들(BL1, BL2)의 각각의 양 옆(도면에서 위/아래)에 배치된다. 예컨대 홀수번째의 안티퓨즈 트랜지스터들(511, 521) 및 짝수번째의 안티퓨즈 트랜지스터들(512, 522)은 프로그램라인(PL1)을 공유하면서, 홀수번째의 안티퓨즈 트랜지스터(511)와 짝수번째의 안티퓨즈 트랜지스터(512)는 비트라인(BL1)의 위와 아래에 각각 배치되며, 마찬가지로 홀수번째의 안티퓨즈 트랜지스터(521)와 짝수번째의 안티퓨즈 트랜지스터(522)는 비트라인(BL2)의 위와 아래에 각각 배치된다. 다른 홀수번째의 안티퓨즈 트랜지스터들 및 다른 짝수번재의 안티퓨즈 트랜지스터도 이와 동일하게 배치될 수 있다.
이 경우 제1 선택트랜지스터들(611, 613, 615, 621, 623, 625)의 각각은 제1 워드라인들(WL1, WL4, WL5)의 각각을 공유하면서 홀수번째의 안티퓨즈 트랜지스터들(511, 513, 515, 521, 523, 525)의 각각에 직렬로 연결되면서 비트라인들(BL1, BL2)의 각각에 연결된다. 마찬가지로 제2 선택트랜지스터들(612, 614, 616, 622, 624, 626)의 각각은 제2 워드라인들(WL2 WL3, WL6)의 각각을 공유하면서 짝수번째의 안티퓨즈 트랜지스터들(512, 514, 516, 522, 524, 526)의 각각에 직렬로 연결되면서 비트라인들(BL1, BL2)의 각각에 연결된다.
제1 워드라인들(WL1, WL4, WL5)의 각각을 공유하는 제1 선택 트랜지스터(611, 613, 615, 621, 623, 또는 625)는, 인접하는 제1 워드라인(WL1, WL4, 또는 WL5)을 공유하는 다른 제1 선택 트랜지스터(611, 613, 615, 621, 623, 또는 625)와 비트라인들(BL1, BL2)의 각각을 공유하면서 직렬로 연결된다. 일 예로 제1 워드라인(WL4)을 공유하는 제1 선택 트랜지스터(613)는 인접하는 제1 워드라인(WL5)을 공유하는 다른 제1 선택 트랜지스터(615)와 비트라인(BL1)을 공유하면서 직렬로 연결된다. 또한 제1 워드라인(WL4)을 공유하는 제1 선택 트랜지스터(623)는, 인접하는 제1 워드라인(WL5)을 공유하는 다른 제1 선택 트랜지스터(625)와 비트라인(BL2)을 공유하면서 직렬로 연결된다. 마찬가지로 제2 워드라인들(WL2, WL3, WL6)의 각각을 공유하는 제2 선택 트랜지스터(612, 614, 616, 622, 624, 또는 626)는, 인접하는 제2 워드라인(WL2, WL3, 또는 WL6)을 공유하는 다른 제2 선택 트랜지스터(612, 614, 616, 622, 624, 또는 626)와 비트라인들(BL1, BL2)의 각각을 공유하면서 직렬로 연결된다. 일 예로 제2 워드라인(WL3)을 공유하는 제2 선택 트랜지스터(614)는 인접하는 제2 워드라인(WL2)을 공유하는 다른 제2 선택 트랜지스터(612)와 비트라인(BL1)을 공유하면서 직렬로 연결된다. 또한 제2 워드라인(WL3)을 공유하는 제2 선택 트랜지스터(624)는, 인접하는 제2 워드라인(WL2)을 공유하는 다른 제2 선택 트랜지스터(622)와 비트라인(BL2)을 공유하면서 직렬로 연결된다.
도 16은 도 15의 안티퓨즈 오티피 메모리 셀 어레이의 프로그램 동작을 설명하기 위해 나타내 보인 도면이다. 도 16을 참조하면, 본 예에서는 제1 안티퓨즈 트랜지스터(513)를 프로그램하는 경우를 설명하지만, 이는 다른 나머지 안티퓨즈 트랜지스터들에 대해서도 동일하게 적용될 수 있다. 선택된 제1 안티퓨즈 트랜지스터(513)를 프로그램하기 위해, 선택된 제1 안티퓨즈 트랜지스터(513)에 연결되는 프로그램라인(PL2)에 일정 크기의 포지티브 프로그램전압(+Vpp)을 인가하고 나머지 프로그램라인들(PL1, PL3)에는 0V를 인가한다. 또한 선택된 제1 안티퓨즈 트랜지스터(513)에 연결된 제1 선택 트랜지스터(613)에 연결되는 워드라인(WL4) 및 비트라인(BL1)에는 각각 일정 크기의 포지티브 선택전압(+Vsel) 및 0V를 인가한다. 나머지 워드라인들(WL1, WL2, WL3, WL5, WL6)에는 모두 0V를 인가하고, 나머지 비트라인(BL2)에는 일정 크기의 포지티브 비트라인전압(+Vbl)을 인가한다. 일 예에서 프로그램전압(+Vpp)은 대략 6V일 수 있고, 선택전압(+Vsel)은 대략 3V일 수 있으며, 그리고 비트라인전압(+Vbl)은 대략 3V일 수 있다.
이와 같은 바이어스 조건에 따라 선택된 제1 안티퓨즈 트랜지스터(513)는, 도 8을 참조하여 설명한 바와 같이, 프로그램된다. 선택된 제1 안티퓨즈 트랜지스터(513)와 프로그램라인(PL) 및 비트라인(BL1)을 공유하는 제2 안티퓨즈 트랜지스터(514)의 경우, 도 8을 참조하여 설명한 바와 같이 프로그램되지 않는다. 다른 제1 안티퓨즈 트랜지스터(523)의 경우, 선택된 제1 안티퓨즈 트랜지스터(513)와 유사한 조건이지만, 비트라인(BL2)으로 비트라인전압(+Vbl)이 인가됨에 따라 제1 안티퓨즈 트랜지스터(523)의 안티퓨즈 절연층을 파괴시킬 수 있는 임계량 이상의 전류가 흐르지 않으며, 이에 따라 프로그램되지 않는다. 다른 제2 안티퓨즈 트랜지스터(524)의 경우 제2 선택 트랜지스터(624)가 턴 오프됨에 따라 프로그램되지 않는다. 선택된 제1 안티퓨즈 트랜지스터(513)와 프로그램라인(PL2)을 공유하지 않는 다른 안티퓨즈 트랜지스터들(511, 515, 512, 516, 521, 525, 522, 526)은 각각에 연결되는 프로그램라인에 0V가 인가됨에 따라 프로그램되지 않는다.
도 17은 도 15의 안티퓨즈 오티피 메모리 셀 어레이의 리드 동작을 설명하기 위해 나타내 보인 도면이다. 도 17을 참조하면, 본 예에서는 제1 안티퓨즈 트랜지스터(513)를 리드하는 경우를 설명하지만, 이는 다른 나머지 안티퓨즈 트랜지스터들에 대해서도 동일하게 적용될 수 있다. 선택된 제1 안티퓨즈 트랜지스터(513)를 리드하기 위해, 선택된 제1 안티퓨즈 트랜지스터(513)에 연결되는 프로그램라인(PL2)에 일정 크기의 포지티브 리드전압(+Vrd)을 인가하고 나머지 프로그램라인들(PL1, PL3)에는 0V를 인가한다. 또한 선택된 제1 안티퓨즈 트랜지스터(513)에 연결된 제1 선택 트랜지스터(613)에 연결되는 워드라인(WL4) 및 비트라인(BL1)에는 각각 일정 크기의 포지티브 선택전압(+Vsel) 및 0V를 인가한다. 나머지 워드라인들(WL1, WL2, WL3, WL5, WL6)에는 모두 0V를 인가하고, 나머지 비트라인(BL2)에는 일정 크기의 포지티브 비트라인전압(+Vbl)을 인가한다. 일 예에서 프로그램전압(+Vpp)은 대략 2V일 수 있고, 선택전압(+Vsel)은 대략 1.2V일 수 있으며, 그리고 비트라인전압(+Vbl)은 프로그램전압(+Vpp)와 동일한 크기, 즉 대략 2V일 수 있다.
이와 같은 바이어스 조건에 따라 제1 선택 트랜지스터(613)는 턴 온 되고, 선택된 제1 안티퓨즈 트랜지스터(513)는, 안티퓨즈 절연층 내의 필러멘트를 통해 제1 워드라인(WL4)과 프로그램라인(PL2) 사이로 전류가 흐르게 된다. 이 과정에서 프로그램라인(PL2)을 공유하는 다른 안티퓨즈 트랜지스터들(514, 523, 524)로부터 영향을 받지 않는다. 예컨대 선택된 제1 안티퓨즈 트랜지스터(513)와 프로그램라인(PL) 및 비트라인(BL1)을 공유하는 제2 안티퓨즈 트랜지스터(514)의 경우 제2 선택 트랜지스터(614)가 턴 오프됨에 따라 전류 경로를 형성하지 않는다. 다른 제1 안티퓨즈 트랜지스터(523)의 경우, 선택된 제1 안티퓨즈 트랜지스터(513)와 유사한 조건이지만, 비트라인(BL2)으로 프로그램전압(+Vpp)와 실질적으로 같은 크기의 비트라인전압(+Vbl)이 인가됨에 따라 프로그램라인(PL2)과 비트라인(BL2) 사이의 전위차가 0가 되고, 이에 따라 전류가 흐르지 않게 된다.
도 18은 다른 예에 따른 안티퓨즈 오티피 메모리 셀 어레이를 나타내 보인 도면이다. 본 예에 따른 안티퓨즈 오티피 메모리 셀 어레이(920)에 있어서 기본 구조는 도 15을 참조하여 설명한 안티퓨즈 오티피 메모리 셀 어레이(910)와 동일하며, 이에 따라 중복되는 설명은 생략하기로 한다. 본 예에 따른 안티퓨즈 오티피 메모리 셀 어레이(920)는, 프로그램라인들(PL1-PL3)의 각각의 양 옆에 배치되는 제1 워드라인과 제2 워드라인이 하나의 워드라인(WL1, WL2, 또는 WL3)으로 공유하고 있다는 점에서 차이가 있다. 이에 따라 안티퓨즈 오티피 메모리 셀들(911, 912, 913, 921, 922, 923)의 각각은, 도 13을 참조하여 설명한 바와 같이, 내부의 제1 안티퓨즈 트랜지스터 및 제2 안티퓨즈 트랜지스터 중 어느 하나는 리던던시 트랜지스터로 기능한다.
도 19는 도 18의 안티퓨즈 오티피 메모리 셀 어레이의 프로그램 동작을 설명하기 위해 나타내 보인 도면이다. 도 19를 참조하면, 본 예에서는 제1 안티퓨즈 트랜지스터(513)와 리던던시 트랜지스터로서의 제2 안티퓨즈 트랜지스터(514)를 함께 프로그램하는 경우를 설명하지만, 이는 다른 나머지 안티퓨즈 트랜지스터들 및 그에 대한 리던던시 트랜지스터에 대해서도 동일하게 적용될 수 있다. 선택된 제1 안티퓨즈 트랜지스터(513) 및 제2 안티퓨즈 트랜지스터(514)를 프로그램하기 위해, 선택된 제1 안티퓨즈 트랜지스터(513) 및 제2 안티퓨즈 트랜지스터(514)에 연결되는 프로그램라인(PL2)에 일정 크기의 포지티브 프로그램전압(+Vpp)을 인가하고 나머지 프로그램라인들(PL1, PL3)에는 0V를 인가한다. 또한 선택된 제1 안티퓨즈 트랜지스터(513) 및 제2 안티퓨즈 트랜지스터(514)에 각각 연결된 제1 선택 트랜지스터(613) 및 제2 선택 트랜지스터(614)에 연결되는 워드라인(WL2) 및 비트라인(BL1)에는 각각 일정 크기의 포지티브 선택전압(+Vsel) 및 0V를 인가한다. 나머지 워드라인들(WL1, WL3)에는 모두 0V를 인가하고, 나머지 비트라인(BL2)에는 일정 크기의 포지티브 비트라인전압(+Vbl)을 인가한다. 일 예에서 프로그램전압(+Vpp)은 대략 6V일 수 있고, 선택전압(+Vsel)은 대략 3V일 수 있으며, 그리고 비트라인전압(+Vbl)은 대략 3V일 수 있다.
이와 같은 바이어스 조건에 따라 선택된 제1 안티퓨즈 트랜지스터(513) 및 제2 안티퓨즈 트랜지스터(514)는, 도 14를 참조하여 설명한 바와 같이, 프로그램된다. 선택된 제1 안티퓨즈 트랜지스터(513) 및 제2 안티퓨즈 트랜지스터(514)와 비트라인(BL1)을 공유하는 다른 제1 안티퓨즈 트랜지스터들(511, 515) 및 제2 안티퓨즈 트랜지스터들(512, 516)은 각각의 프로그램라인(PL1, PL2)에 0V가 인가됨에 따라 프로그램되지 않는다. 제1 안티퓨즈 트랜지스터(523) 및 제2 안티퓨즈 트랜지스터(524)의 경우, 선택된 제1 안티퓨즈 트랜지스터(513) 및 제2 안티퓨즈 트랜지스터(514)와 유사한 조건이지만, 비트라인(BL2)으로 비트라인전압(+Vbl)이 인가됨에 따라 제1 안티퓨즈 트랜지스터(523) 및 제2 안티퓨즈 트랜지스터(524)의 안티퓨즈 절연층을 파괴시킬 수 있는 임계량 이상의 전류가 흐르지 않으며, 이에 따라 프로그램되지 않는다.
도 20은 도 18의 안티퓨즈 오티피 메모리 셀 어레이의 리드 동작을 설명하기 위해 나타내 보인 도면이다. 도 20을 참조하면, 본 예에서는 제1 안티퓨즈 트랜지스터(513)와 리던던시 트랜지스터로서의 제2 안티퓨즈 트랜지스터(514)를 함께 리드하는 경우를 설명하지만, 이는 다른 나머지 안티퓨즈 트랜지스터들 및 그에 대한 리던던시 트랜지스터에 대해서도 동일하게 적용될 수 있다. 선택된 제1 안티퓨즈 트랜지스터(513) 및 제2 안티퓨즈 트랜지스터(514)를 리드하기 위해, 선택된 제1 안티퓨즈 트랜지스터(513) 및 제2 안티퓨즈 트랜지스터(514)에 연결되는 프로그램라인(PL2)에 일정 크기의 포지티브 리드전압(+Vrd)을 인가하고 나머지 프로그램라인들(PL1, PL3)에는 0V를 인가한다. 또한 선택된 제1 안티퓨즈 트랜지스터(513) 및 제2 안티퓨즈 트랜지스터(514)에 각각 연결된 제1 선택 트랜지스터(613) 및 제2 선택 트랜지스터(614)에 연결되는 워드라인(WL2) 및 비트라인(BL1)에는 각각 일정 크기의 포지티브 선택전압(+Vsel) 및 0V를 인가한다. 나머지 워드라인들(WL1, WL3)에는 모두 0V를 인가하고, 나머지 비트라인(BL2)에는 일정 크기의 포지티브 비트라인전압(+Vbl)을 인가한다. 일 예에서 리드전압(+Vrd)은 대략 2V일 수 있고, 선택전압(+Vsel)은 대략 1.2V일 수 있으며, 그리고 비트라인전압(+Vbl)은 리드전압(+Vrd)과 실질적으로 동일한 대략 2V일 수 있다.
이와 같은 바이어스 조건에 따라 제1 선택 트랜지스터(613) 및 제2 선택 트랜지스터(614)는 턴 온 되고, 선택된 제1 안티퓨즈 트랜지스터(513) 및 제2 안티퓨즈 트랜지스터(514)의 경우, 각각의 안티퓨즈 절연층 내의 필러멘트를 통해 워드라인(WL2)과 프로그램라인(PL2) 사이로 전류가 흐르게 된다. 이 과정에서 프로그램라인(PL2)을 공유하는 다른 안티퓨즈 트랜지스터들(514, 523, 524)로부터 영향을 받지 않는다. 예컨대 선택된 제1 안티퓨즈 트랜지스터(513)와 프로그램라인(PL) 및 워드라인(WL2)을 공유하는 제1 안티퓨즈 트랜지스터(523) 및 제2 안티퓨즈 트랜지스터(524)의 경우, 비트라인(BL2)으로 프로그램전압(+Vpp)와 실질적으로 같은 크기의 비트라인전압(+Vbl)이 인가됨에 따라 프로그램라인(PL2)과 비트라인(BL2) 사이의 전위차가 0가 되고, 이에 따라 전류가 흐르지 않게 된다. 선택된 제1 안티퓨즈 트랜지스터(513) 및 제2 안티퓨즈 트랜지스터(514)와 비트라인(BL1)을 공유하는 다른 제1 안티퓨즈 트랜지스터들(511, 515) 및 제2 안티퓨즈 트랜지스터들(512, 516)은 각각의 프로그램라인(PL1, PL3)에 0V가 인가됨에 따라 리드되지 않는다.
도 21은 선택트랜지스터의 워드라인 바이어스와 전류량 사이의 관계를 나타내 보인 그래프이다. 도 21에 나타낸 바와 같이, 워드라인 바이어스가 증가함에 따라 흐르는 전류량도 증가한다. 이는 워드라인 바이어스를 증가할수록 안티퓨즈 오티피 메모리 셀의 프로그램 효율이 증가된다는 것을 의미한다. 본 예에 따른 안티퓨즈 오피티 메모리 셀의 경우 선택트랜지스터의 채널영역의 폭이 안티퓨즈 트랜지스터의 채널영역의 폭보다 큼에 따라, 워드라인 바이어스가 기존의 경우와 동일하더라도 선택트랜지스터를 통해 흐르는 전류량을 증가시킬 수 있으며, 이는 프로그램 효율이 증대된다는 것을 의미한다. 기존의 경우와 유사하게 전류량을 유지하더라도 필요한 워드라인 바이어스의 크기는 작아지며, 이는 워드라인 바이어스 인가를 위한 주변회로의 크기를 감소시킬 수 있도록 해준다.
100...안티퓨즈 오티피 메모리 셀 110...제1 액티브
110S...제1 선택영역 110P...제1 프로그램영역
120...제1 선택게이트 124...제1 컨택
134...제1 비트라인컨택 210...제2 액티브
210S...제2 선택영역 210P...제2 프로그램영역
220...제2 선택게이트 224...제2 컨택
234...제2 비트라인컨택 320...안티퓨즈 메모리게이트
324...제3 컨택
110S...제1 선택영역 110P...제1 프로그램영역
120...제1 선택게이트 124...제1 컨택
134...제1 비트라인컨택 210...제2 액티브
210S...제2 선택영역 210P...제2 프로그램영역
220...제2 선택게이트 224...제2 컨택
234...제2 비트라인컨택 320...안티퓨즈 메모리게이트
324...제3 컨택
Claims (35)
- 제1 폭의 제1 프로그램영역 및 상기 제1 폭보다 넓은 제2 폭의 제1 선택영역을 갖는 제1 액티브;
제3 폭의 제2 프로그램영역 및 상기 제3 폭보다 넓은 제4 폭의 제2 선택영역을 가지며, 상기 제1 액티브와는 이격되도록 배치되는 제2 액티브;
상기 제1 프로그램영역 및 제2 프로그램영역에 중첩되도록 배치되는 안티퓨즈 메모리게이트;
상기 제1 선택영역에 중첩되도록 배치되는 제1 선택게이트;
상기 제2 선택영역에 중첩되도록 배치되는 제2 선택게이트;
상기 제1 프로그램영역 내에서 각각 상기 안티퓨즈 메모리게이트와 중첩되도록 배치되는 제1 채널영역;
상기 제2 프로그램영역 내에서 상기 안티퓨즈 메모리게이트와 중첩되도록 배치되는 제2 채널영역;
상기 제1 선택영역 내에서 상기 제1 선택게이트와 중첩되도록 배치되는 제3 채널영역; 및
상기 제2 선택영역 내에서 상기 제2 선택게이트와 중첩되도록 배치되는 제4 채널영역을 포함하는 안티퓨즈 오티피 메모리 셀. - 제1항에 있어서,
상기 제1 선택영역의 제2 폭은 상기 제1 프로그램영역의 제1 폭의 적어도 2배 이상의 크기인 안티퓨즈 오티피 메모리 셀. - 제1항에 있어서,
상기 제2 선택영역의 제4 폭은 상기 제2 프로그램영역의 제3 폭의 적어도 2배 이상의 크기인 안티퓨즈 오티피 메모리 셀. - 제1항에 있어서,
상기 제1 프로그램영역의 제1 폭 및 제2 프로그램영역의 제3 폭은 실질적으로 동일하고, 상기 제1 선택영역의 제2 폭 및 제2 선택영역의 제4 폭은 실질적으로 동일한 안티퓨즈 오티피 메모리 셀. - 제1항에 있어서,
상기 제1 액티브 내에서 상기 제1 선택게이트의 양 측면에 각각 배치되는 제1 및 제2 불순물확산영역; 및
상기 제2 액티브 내에서 상기 제2 선택게이트의 양 측면에 각각 배치되는 제3 및 제3 불순물확산영역을 더 포함하는 안티퓨즈 오티피 메모리 셀. - 제5항에 있어서,
상기 제1, 제2, 제3, 및 제4 불순물확산영역은 n형의 도전형을 갖는 안티퓨즈 오티피 메모리 셀. - 삭제
- 제1항에 있어서,
상기 제1 채널영역은 상기 제1 폭과 실질적으로 동일한 채널폭을 가지고, 상기 제2 채널영역은 상기 제3 폭과 실질적으로 동일한 채널폭을 가지고, 상기 제3 채널영역은 상기 제2 폭과 실질적으로 동일한 채널폭을 가지며, 상기 제4 채널영역은 상기 제4 폭과 실질적으로 동일한 채널폭을 갖는 안티퓨즈 오티피 메모리 셀. - 제1항에 있어서,
상기 안티퓨즈 메모리게이트 하부에 배치되는 제1 게이트절연층;
상기 제1 선택게이트 하부에 배치되는 제2 게이트절연층; 및
상기 제2 선택게이트 하부에 배치되는 제3 게이트절연층을 더 포함하는 안티퓨즈 오티피 메모리 셀. - 제1 채널폭을 갖는 제1 안티퓨즈 트랜지스터;
상기 제1 안티퓨즈 트랜지스터와 제1 액티브를 공유하면서 상기 제1 채널폭보다 넓은 제2 채널폭을 갖는 제1 선택 트랜지스터
상기 제1 안티퓨즈 트랜지스터와 안티퓨즈 메모리게이트를 공유하면서 제3 채널폭을 갖는 제2 안티퓨즈 트랜지스터; 및
상기 제2 안티퓨즈 트랜지스터와 제2 액티브를 공유하면서 상기 제3 채널폭보다 넓은 제4 채널폭을 갖는 제2 선택 트랜지스터를 포함하는 안티퓨즈 오티피 메모리 셀. - 제10항에 있어서,
상기 제2 채널폭은 상기 제1 채널폭의 적어도 2배 이상인 안티퓨즈 오티피 메모리 셀. - 제10항에 있어서,
상기 제4 채널폭은 상기 제3 채널폭의 적어도 2배 이상인 안티퓨즈 오티피 메모리 셀. - 제10항에 있어서,
상기 제1 채널폭 및 제3 채널폭은 실질적으로 동일하며, 상기 제2 채널폭 및 제4 채널폭은 실질적으로 동일한 안티퓨즈 오티피 메모리 셀. - 안티퓨즈 메모리게이트를 공유하는 제1 안티퓨즈 트랜지스터 및 제2 안티퓨즈 트랜지스터;
상기 제1 안티퓨즈 트랜지스터에 직렬로 연결되며 상기 제1 안티퓨즈 트랜지스터의 채널폭보다 넓은 채널폭을 갖는 제1 선택 트랜지스터; 및
상기 제2 안티퓨즈 트랜지스터에 직렬로 연결되며 상기 제2 안티퓨즈 트랜지스터의 채널폭보다 넓은 채널폭을 갖는 제2 선택 트랜지스터를 포함하는 안티퓨즈 오티피 메모리 셀. - 제14항에 있어서,
상기 제1 선택 트랜지스터의 채널폭은 상기 제1 안티퓨즈 트랜지스터의 채널폭의 적어도 2배 이상이고, 상기 제2 선택 트랜지스터의 채널폭은 상기 제2 안티퓨즈 트랜지스터의 채널폭의 적어도 2배 이상인 안티퓨즈 오티피 메모리 셀. - 제14항에 있어서,
상기 제1 선택 트랜지스터의 채널폭 및 제2 선택 트랜지스터의 채널폭은 실질적으로 동일하고, 상기 제1 안티퓨즈 트랜지스터의 채널폭 및 제2 안티퓨즈 트랜지스터의 채널폭은 실질적으로 동일한 안티퓨즈 오티피 메모리 셀. - 제14항에 있어서,
상기 안티퓨즈 메모리게이트에 연결되는 프로그램라인;
상기 제1 선택 트랜지스터의 게이트단자에 연결되는 제1 워드라인;
상기 제1 선택 트랜지스터의 불순물접합영역단자에 연결되는 제1 비트라인;
상기 제2 선택 트랜지스터의 게이트단자에 연결되는 제2 워드라인; 및
상기 제2 선택 트랜지스터의 불순물접합영역단자에 연결되는 제2 비트라인을 더 포함하는 안티퓨즈 오티피 메모리 셀. - 제17항에 있어서,
상기 제1 워드라인 및 제2 워드라인은 공통으로 연결되고, 상기 제1 비트라인 및 제2 비트라인은 공통으로 연결되는 안티퓨즈 오티피 메모리 셀. - 프로그램라인을 공유하는 제1 및 제2 안티퓨즈 트랜지스터;
제1 안티퓨즈 트랜지스터에 직렬로 연결되고, 제1 워드라인 및 제1 비트라인에 연결되는 제1 선택 트랜지스터; 및
제2 안티퓨즈 트랜지스터에 직렬로 연결되고, 제2 워드라인 및 제2 비트라인에 연결되는 제2 선택 트랜지스터를 포함하는 안티퓨즈 오티피 메모리 셀. - 제19항에 있어서,
상기 제1 선택 트랜지스터의 채널폭은 상기 제1 안티퓨즈 트랜지스터의 채널폭보다 넓은 안티퓨즈 오티피 메모리 셀. - 제19항에 있어서,
상기 제2 선택 트랜지스터의 채널폭은 상기 제2 안티퓨즈 트랜지스터의 채널폭보다 넓은 안티퓨즈 오티피 메모리 셀. - 제19항에 있어서,
상기 제1 안티퓨즈 트랜지스터의 채널폭과 상기 제2 안티퓨즈 트랜지스터의 채널폭이 실질적으로 동일하고, 상기 제1 선택 트랜지스터의 채널폭과 상기 제2 선택 트랜지스터의 채널폭이 실질적으로 동일한 안티퓨즈 오티피 메모리 셀. - 제19항에 있어서,
상기 제1 비트라인 및 제2 비트라인은 공통으로 연결되는 안티퓨즈 오티피 메모리 셀. - 제23항에 있어서,
상기 제1 워드라인 및 제2 워드라인은 공통으로 연결되는 안티퓨즈 오티피 메모리 셀. - 워드라인 방향으로 연장하는 복수개의 프로그램라인들;
상기 프로그램라인들의 각각의 양 옆에서 상기 워드라인 방향으로 연장하면서 상기 프로그램라인과 나란하게 배치되는 제1 워드라인 및 제2 워드라인을 포함하는 복수개의 워드라인들;
상기 워드라인 방향과 교차하는 비트라인 방향으로 연장하는 복수개의 비트라인들; 및
상기 프로그램라인 및 비트라인의 교차점에 배치되는 복수개의 안티퓨즈 오티피 메모리 셀들을 포함하되,
상기 오티피 메모리 셀들의 각각은,
프로그램라인을 공유하는 제1 및 제2 안티퓨즈 트랜지스터;
제1 안티퓨즈 트랜지스터에 직렬로 연결되고, 상기 제1 워드라인 및 비트라인에 연결되는 제1 선택 트랜지스터; 및
제2 안티퓨즈 트랜지스터에 직렬로 연결되고, 상기 제2 워드라인 및 비트라인에 연결되는 제2 선택 트랜지스터를 포함하는 안티퓨즈 오티피 메모리 셀 어레이. - 제25항에 있어서,
상기 제1 선택 트랜지스터의 채널폭은 상기 제1 안티퓨즈 트랜지스터의 채널폭보다 넓은 안티퓨즈 오티피 메모리 셀 어레이. - 제25항에 있어서,
상기 제2 선택 트랜지스터의 채널폭은 상기 제2 안티퓨즈 트랜지스터의 채널폭보다 넓은 안티퓨즈 오티피 메모리 셀 어레이. - 제25항에 있어서,
상기 제1 안티퓨즈 트랜지스터의 채널폭과 상기 제2 안티퓨즈 트랜지스터의 채널폭이 실질적으로 동일하며, 상기 제1 선택 트랜지스터의 채널폭과 상기 제2 선택 트랜지스터의 채널폭이 실질적으로 동일한 안티퓨즈 오티피 메모리 셀 어레이. - 제25항에 있어서,
상기 제1 워드라인 및 제2 워드라인은 공통으로 연결되는 안티퓨즈 오티피 메모리 셀 어레이. - 워드라인 방향으로 연장하는 복수개의 프로그램라인들;
상기 프로그램라인들의 각각의 양 옆에서 상기 워드라인 방향으로 연장하면서 상기 프로그램라인과 나란하게 배치되는 제1 워드라인 및 제2 워드라인을 포함하는 복수개의 워드라인들;
상기 워드라인 방향과 교차하는 비트라인 방향으로 연장하는 복수개의 비트라인들; 및
상기 프로그램라인들의 각각을 공유하면서 상기 비트라인들의 각각의 양 옆에 배치되는 홀수번째의 안티퓨즈 트랜지스터들 및 짝수번째의 안티퓨즈 트랜지스터들을 포함하는 복수개의 안티퓨즈 트랜지스터들;
상기 제1 워드라인을 공유하면서 상기 홀수번째의 안티퓨즈 트랜지스터들의 각각에 직렬로 연결되며, 상기 비트라인들의 각각에 연결되는 제1 선택 트랜지스터; 및
상기 제2 워드라인을 공유하면서 상기 짝수번째의 안티퓨즈 트랜지스터들의 각각에 직렬로 연결되며, 인접하는 상기 홀수번째의 안티퓨즈 트랜지스터와의 사이의 비트라인에 연결되는 제2 선택 트랜지스터를 포함하는 안티퓨즈 오티피 메모리 셀 어레이. - 제30항에 있어서,
상기 제1 선택 트랜지스터의 채널폭은 상기 안티퓨즈 트랜지스터의 채널폭보다 넓은 안티퓨즈 오티피 메모리 셀 어레이. - 제30항에 있어서,
상기 제2 선택 트랜지스터의 채널폭은 상기 안티퓨즈 트랜지스터의 채널폭보다 넓은 안티퓨즈 오티피 메모리 셀 어레이. - 제30항에 있어서,
상기 제1 선택 트랜지스터의 채널폭 및 제2 선택 트랜지스터의 채널폭은 실질적으로 동일한 안티퓨즈 오티피 메모리 셀 어레이. - 제30항에 있어서,
상기 제1 워드라인 및 제2 워드라인은 공통으로 연결되는 안티퓨즈 오티피 메모리 셀 어레이. - 제30항에 있어서,
상기 제1 워드라인을 공유하는 제1 선택 트랜지스터는, 인접하는 제1 워드라인을 공유하는 다른 제1 선택 트랜지스터와 상기 비트라인을 공유하면서 직렬로 연결되고, 상기 제2 워드라인을 공유하는 제2 선택 트랜지스터는, 인접하는 제2 워드라인을 공유하는 다른 제2 선택 트랜지스터와 상기 비트라인을 공유하면서 직렬로 연결되는 안티퓨즈 오티피 메모리 셀 어레이.
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