KR20240000599A - 안티퓨즈 어레이 구조 및 메모리 - Google Patents

안티퓨즈 어레이 구조 및 메모리 Download PDF

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KR20240000599A
KR20240000599A KR1020237040743A KR20237040743A KR20240000599A KR 20240000599 A KR20240000599 A KR 20240000599A KR 1020237040743 A KR1020237040743 A KR 1020237040743A KR 20237040743 A KR20237040743 A KR 20237040743A KR 20240000599 A KR20240000599 A KR 20240000599A
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mos transistor
gate
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성수 츠
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창신 메모리 테크놀로지즈 아이엔씨
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Abstract

본 출원은 안티퓨즈 어레이 구조 및 메모리를 제공하며, 안티퓨즈 어레이 구조는, 비트 라인의 연장 방향과 워드 라인의 연장 방향에서 안티퓨즈 매트릭스로 배열된 복수 개의 안티퓨즈 집적 구조를 포함하고; 각 안티퓨즈 집적 구조는 동일한 활성 영역 내에 설치되고, 활성 영역의 연장 방향은 비트 라인의 연장 방향과 동일하며; 안티퓨즈 집적 구조는, 제1 안티퓨즈 메모리 MOS 트랜지스터, 제1 스위치 트랜지스터, 제2 스위치 트랜지스터 및 제2 안티퓨즈 메모리 MOS 트랜지스터를 포함하고; 제1 스위치 트랜지스터와 제2 스위치 트랜지스터는 각각 인접한 두 개의 워드 라인을 통해 제어되며, 제1 안티퓨즈 메모리 MOS 트랜지스터와 제2 안티퓨즈 메모리 MOS 트랜지스터는 각각 인접한 두 개의 프로그래밍 와이어를 통해 제어되고, 프로그래밍 와이어는 또한 인접한 안티퓨즈 집적 구조를 제어하기 위한 것이다.

Description

안티퓨즈 어레이 구조 및 메모리
관련 출원의 상호 참조
본 출원은 출원 번호가 202111095281.X이고, 출원일이 2021년 09월 17일이며, 출원 명칭은 "안티퓨즈 어레이 구조 및 메모리"인 중국 특허 출원에 기반하여 제출한 것이며, 상기 중국 특허 출원의 우선권을 주장하는 바, 상기 중국 특허 출원의 모든 내용은 참조로서 본 출원에 인용된다.
본 출원은 안티퓨즈 어레이 구조 및 메모리에 관한 것이지만 이에 한정되지 않는다.
반도체 소자는 많은 현대 응용에 있어서 없어서는 안된다. 반도체 소자에 있어서, 데이터를 저장하기 위한 메모리 소자는 중요한 역할을 한다. 기술이 진보함에 따라, 메모리 소자의 용량은 끊임없이 증가하며, 다시 말해, 베이스 위에 배치된 메모리 어레이의 밀도가 증가한다.
안티퓨즈 메모리의 경우, 메모리 어레이의 밀도가 증가되고, 안티퓨즈 메모리 유닛 사이의 간격이 감소되어, 안티퓨즈 메모리 유닛 사이의 전기 요소의 전기적 격리 효과를 보장하기 어렵다.
따라서, 안티퓨즈 메모리 유닛 사이의 전기 요소의 전기 격리 효과를 보장하기 위해, 안티퓨즈 어레이 구조의 레이아웃 방식을 시급히 개선해야 한다.
아래는 본 출원에 자세하게 설명된 주제에 대한 약술이다. 본 약술은 청구항의 보호 범위를 한정하기 위한 것이 아니다.
본 출원은 안티퓨즈 어레이 구조 및 메모리를 제공한다.
본 출원의 제1 측면에서는 안티퓨즈 어레이 구조을 제공하며, 상기 안티퓨즈 어레이 구조는 비트 라인의 연장 방향과 워드 라인의 연장 방향에서 안티퓨즈 매트릭스로 배열된 복수 개의 안티퓨즈 집적 구조를 포함하고, 비트 라인의 연장 방향과 워드 라인의 연장 방향은 서로 수직되고; 각 안티퓨즈 집적 구조는 동일한 활성 영역 내에 설치되며, 활성 영역의 연장 방향은 비트 라인의 연장 방향과 동일하고; 각 안티퓨즈 집적 구조는, 비트 라인의 연장 방향을 따라 순차적으로 설치된 제1 안티퓨즈 메모리 MOS 트랜지스터, 제1 스위치 트랜지스터, 제2 스위치 트랜지스터 및 제2 안티퓨즈 메모리 MOS 트랜지스터를 포함하며; 제1 스위치 트랜지스터와 제2 스위치 트랜지스터는 각각 인접한 두 개의 워드 라인을 통해 제어되고, 제1 스위치 트랜지스터와 제2 스위치 트랜지스터의 공용 엔드는 비트 라인과 연결되며, 제1 안티퓨즈 메모리 MOS 트랜지스터와 제2 안티퓨즈 메모리 MOS 트랜지스터는 각각 인접한 두 개의 프로그래밍 와이어를 통해 제어되고, 비트 라인의 연장 방향 위에서, 프로그래밍 와이어는 또한 인접한 안티퓨즈 집적 구조를 제어하기 위한 것이다.
제1 측면을 결합하면, 제1 측면의 일부 구현 방식에 있어서, 활성 영역은 활성 영역 몸체를 포함하고, 활성 영역 몸체의 길이 방향은 활성 영역의 연장 방향이며, 활성 영역의 연장 방향 위에서, 활성 영역 몸체의 각 부분의 너비는 동일하다.
제1 측면을 결합하면, 제1 측면의 일부 구현 방식에 있어서, 활성 영역은 돌출부를 더 포함하고, 돌출부는 활성 영역 몸체의 적어도 한 측에 설치되며, 활성 영역의 연장 방향 위에서, 돌출부의 길이는 활성 영역 몸체의 길이보다 작고; 워드 라인의 연장 방향에서, 활성 영역 중간 부분 너비는 활성 영역 양쪽 끝 너비보다 크다.
제1 측면을 결합하면, 제1 측면의 일부 구현 방식에 있어서, 돌출부는 활성 영역 몸체의 한 측에 설치되고, 비트 라인의 연장 방향 위에서, 인접한 두 개의 활성 영역의 돌출부는 대향되어 설치된다.
제1 측면을 결합하면, 제1 측면의 일부 구현 방식에 있어서, 비트 라인의 연장 방향 위에서, 각 안티퓨즈 집적 구조의 제2 안티퓨즈 메모리 MOS 트랜지스터의 게이트는, 인접한 안티퓨즈 집적 구조의 제1 안티퓨즈 메모리 MOS 트랜지스터의 게이트와 동일한 프로그래밍 와이어에 연결된다.
제1 측면을 결합하면, 제1 측면의 일부 구현 방식에 있어서, 제1 안티퓨즈 메모리 MOS 트랜지스터의 게이트는 제1 프로그래밍 와이어에 연결되고; 제1 스위치 트랜지스터의 게이트는 제1 워드 라인에 연결되며, 소스는 제1 안티퓨즈 메모리 MOS 트랜지스터에 연결되고, 드레인은 비트 라인에 연결되며; 제2 스위치 트랜지스터의 게이트는 제2 워드 라인에 연결되고, 소스는 제2 안티퓨즈 메모리 MOS 트랜지스터에 연결되며, 드레인은 비트 라인에 연결되고; 제2 안티퓨즈 메모리 MOS 트랜지스터의 게이트는 제2 프로그래밍 와이어에 연결된다.
제1 측면을 결합하면, 제1 측면의 일부 구현 방식에 있어서, 활성 영역은, 활성 영역의 연장 방향을 따라 순차적으로 배포된 제1 도핑 영역, 제2 도핑 영역, 제3 도핑 영역, 제4 도핑 영역 및 제5 도핑 영역을 포함하고; 제1 도핑 영역은 제1 안티퓨즈 MOS 트랜지스터의 아이들 엔드이며, 제2 도핑 영역은 제1 안티퓨즈 메모리 MOS 트랜지스터와 제1 스위치 트랜지스터의 공용 엔드이고, 제3 도핑 영역은 제1 스위치 트랜지스터와 제2 스위치 트랜지스터의 공용 엔드이며, 제4 도핑 영역은 제2 스위치 트랜지스터와 제2 안티퓨즈 메모리 MOS 트랜지스터의 공용 엔드이고, 제5 도핑 영역은 제2 안티퓨즈 MOS 트랜지스터의 아이들 엔드이며; 비트 라인은 제3 도핑 영역에 전기적으로 연결된다.
제1 측면을 결합하면, 제1 측면의 일부 구현 방식에 있어서, 안티퓨즈 어레이 구조는, 활성 영역을 커버하는 절연층 - 비트 라인은 절연층 위에 설치되며, 절연층에는 또한 도전 통공이 구비되고, 도전 통공은 제3 도핑 영역의 꼭대기 부분 표면을 노출시킴 - ; 및 도전 통공을 충진하는 도전층 - 한 끝은 제3 도핑 영역과 서로 접촉되며, 한 끝은 비트 라인과 서로 접촉되어, 비트 라인이 제3 도핑 영역에 전기적으로 연결되도록 함 - 을 더 포함한다. 비트 라인의 연장층을 통해 비트 라인과 도전층을 연결하여, 비트 라인과 도전층 사이의 전기적 접촉의 안정성을 보장하고, 형성된 안티퓨즈 매트릭스가 도전 결함을 구비하는 것을 방지한다.
제1 측면을 결합하면, 제1 측면의 일부 구현 방식에 있어서, 도전 통공은 연결된 비트 라인의 한 측에 설치되고, 비트 라인의 연장 방향 위에서, 인접한 두 개의 안티퓨즈 집적 구조의 도전 통공은 연결된 비트 라인의 양측에 설치되며, 연결된 비트 라인은 비트 라인의 연장층을 통해 도전층과 서로 접촉된다.
제1 측면을 결합하면, 제1 측면의 일부 구현 방식에 있어서, 제1 안티퓨즈 메모리 MOS 트랜지스터의 게이트는 제1 도핑 영역과 제2 도핑 영역 사이의 활성 영역의 꼭대기 부분 표면에 설치되고, 제1 스위치 트랜지스터의 게이트는 제2 도핑 영역과 제3 도핑 영역 사이의 활성 영역의 꼭대기 부분 표면에 설치되며, 제2 스위치 트랜지스터의 게이트는 제3 도핑 영역과 제4 도핑 영역 사이의 활성 영역의 꼭대기 부분 표면에 설치되고, 제2 안티퓨즈 메모리 MOS 트랜지스터의 게이트는 제4 도핑 영역과 제5 도핑 영역 사이의 활성 영역의 꼭대기 부분 표면에 설치된다.
제1 측면을 결합하면, 제1 측면의 일부 구현 방식에 있어서, 제1 안티퓨즈 메모리 MOS 트랜지스터의 게이트는 제1 도핑 영역과 제2 도핑 영역 사이의 활성 영역 중에 매입식으로 설치되고, 제1 스위치 트랜지스터의 게이트는 제2 도핑 영역과 제3 도핑 영역 사이의 활성 영역 중에 매입식으로 설치되며, 제2 스위치 트랜지스터의 게이트는 제3 도핑 영역과 제4 도핑 영역 사이의 활성 영역 중에 매입식으로 설치되고, 제2 안티퓨즈 메모리 MOS 트랜지스터의 게이트는 제4 도핑 영역과 제5 도핑 영역 사이의 활성 영역 중에 매입식으로 설치된다.
제1 측면을 결합하면, 제1 측면의 일부 구현 방식에 있어서, 안티퓨즈 매트릭스는 워드 라인의 연장 방향을 따라 배열된 복수 열의 안티퓨즈 집적 구조를 포함하고, 첫 번째 열의 안티퓨즈 집적 구조에 연결된 비트 라인은 제1 가상 비트 라인이고, 마지막 열의 안티퓨즈 집적 구조에 연결된 비트 라인은 제2 가상 비트 라인이다.
제1 측면을 결합하면, 제1 측면의 일부 구현 방식에 있어서, 안티퓨즈 매트릭스는 비트 라인의 연장 방향을 따라 배열된 복수 행의 안티퓨즈 집적 구조를 포함하고, 첫 번재 행의 안티퓨즈 집적 구조 중의 제1 안티퓨즈 MOS 트랜지스터의 게이트는 제1 가상 프로그래밍 와이어에 연결되며, 마지막 행의 안티퓨즈 집적 구조 중의 제2 안티퓨즈 MOS 트랜지스터의 게이트는 제2 가상 프로그래밍 와이어에 연결된다.
제1 측면을 결합하면, 제1 측면의 일부 구현 방식에 있어서, 첫 번째 행의 안티퓨즈 집적 구조 중의 제1 스위치 트랜지스터의 게이트는 제1 가상 워드 라인에 연결되고, 마지막 행의 안티퓨즈 집적 구조 중의 제2 스위치 트랜지스터의 게이트는 제2 가상 워드 라인에 연결되며; 제1 가상 프로그래밍 와이어와 제2 가상 프로그래밍 와이어는 안티퓨즈 매트릭스의 가장 바깥쪽에 위치하고, 제1 가상 워드 라인과 제2 가상 워드 라인은 안티퓨즈 매트릭스의 두 번째 바깥쪽에 위치한다.
본 출원의 제2 측면에서는 메모리를 제공하며, 상기 메모리는 메모리 어레이를 포함하고, 메모리 어레이는 제1 측면 중 어느 하나의 안티퓨즈 어레이 구조를 채택한다.
본 출원의 실시예에서 제공하는 안티퓨즈 어레이 구조 및 메모리에서, 비트 라인의 연장 방향 위에서, 안티퓨즈 메모리 어레이의 도메인 길이를 감소시켰으므로, 원래의 레이아웃 면적 및 동일한 용량의 메모리 어레이를 레이아웃하는 기초위에서, 동일한 활성 영역에 위치하는 스위치 유닛과 안티퓨즈 메모리 유닛 사이의 간격을 증가시켜, 안티퓨즈 집적 구조에 형성된 메모리 어레이 중의 전기 요소의 전기적 격리 효과를 보장한다.
도면과 상세한 설명을 읽고 이해하면 다른 측면을 이해할 수 있다.
본 명세서에 병합되고 본 명세서의 일부를 구성하는 도면은 본 출원의 실시예를 도시하고, 설명과 함께 본 출원의 실시예의 원리를 해석하기 위한 것이다. 이러한 도면에서, 유사한 도면 표기는 유사한 요소를 표시하기 위한 것이다. 아래 설명 중의 도면은 본 출원의 일부 실시예일 뿐, 모든 실시예가 아니다. 본 기술분야의 기술자의 경우, 창조적 작업이 없이도, 이러한 도면에 따라 다른 도면을 획득할 수 있다.
도 1은 본 출원의 일 실시예에서 제공하는 안티퓨즈 집적 구조의 회로 예시도이다.
도 2는 본 출원의 일 실시예에서 제공하는 안티퓨즈 매트릭스의 회로 예시도이다.
도 3은 본 출원의 일 실시예에서 제공하는 인접한 안티퓨즈 집적 구조 중 하나의 안티퓨즈 메모리 유닛이 동일한 프로그래밍 와이어에 연결되는 원리도이다.
도 4와 도 5는 본 출원의 일 실시예에서 제공하는 안티퓨즈 집적 구조의 도메인 구조 평면 예시도이다.
도 6은 본 출원의 일 실시예에서 제공하는 안티퓨즈 집적 구조의 도메인 구조 단면 예시도이다.
도 7은 본 출원의 일 실시예에서 제공하는 다른 하나의 안티퓨즈 집적 구조의 도메인 구조의 단면 예시도이다.
도 8과 도 9는 본 출원의 일 실시예에서 제공하는 안티퓨즈 매트릭스의 도메인 구조 예시도이다.
도 10과 도 11은 본 출원의 일 실시예에서 제공하는 안티퓨즈 매트릭스에서의 비트 라인의 도메인 구조 예시도이다.
도 12는 본 출원의 다른 실시예에서 제공하는 메모리의 가상 구조 예시도이다.
도 13은 본 출원의 다른 실시예에서 제공하는 메모리의 프로그래밍 단계와 판독 단계의 타임 시퀀스 예시도이다.
아래에 본 출원의 실시예에서의 첨부 도면을 결부하여, 본 출원의 실시예에서의 기술 방안에 대해 명확하고, 완전하게 설명하고, 설명된 실시예는 본 출원의 일부 실시예일 뿐 전부 실시예가 아님은 분명하다. 본 출원의 실시예에 기반하여, 본 분야 기술자가 창조성 노동 없이 얻은 다른 실시예는 전부 본 출원의 보호 범위에 속해야 한다. 설명해야 할 것은, 충돌되지 않는 경우, 본 출원에서의 실시예 및 실시예에서의 특징은 서로 임의로 조합될 수 있다.
안티퓨즈 메모리의 경우, 메모리 어레이의 밀도가 증가되고, 안티퓨즈 메모리 유닛 사이의 간격이 감소되어, 안티퓨즈 메모리 유닛 사이의 전기 요소의 전기적 격리 효과를 보장하기 어렵다.
본 출원의 일 실시예에서는 안티퓨즈 어레이 구조를 제공하고, 새로운 안티퓨즈 어레이의 레이아웃 방식을 제공하여, 동일한 용량의 메모리 어레이가 더욱 작은 레이아웃 면적만 차지하는 것을 구현함으로써, 원래의 레이아웃 면적의 기초위에서, 안티퓨즈 메모리 유닛 사이의 간격을 증가시키고, 안티퓨즈 메모리 유닛 사이의 전기 요소의 전기적 격리 효과를 보장한다.
도 1은 본 실시예에서 제공하는 안티퓨즈 집적 구조의 회로 예시도이고, 도 2는 본 실시예에서 제공하는 안티퓨즈 매트릭스의 회로 예시도이며, 도 3은 본 실시예에서 제공하는 인접한 안티퓨즈 집적 구조 중 하나의 안티퓨즈 메모리 유닛이 동일한 프로그래밍 와이어에 연결되는 원리도이고, 도 4와 도 5는 본 실시예에서 제공하는 안티퓨즈 집적 구조의 도메인 구조 평면 예시도이며, 도 6은 본 실시예에서 제공하는 안티퓨즈 집적 구조의 도메인 구조 단면 예시도이고, 도 7은 본 실시예에서 제공하는 다른 안티퓨즈 집적 구조의 도메인 구조의 단면 예시도이며, 도 8과 도 9는 본 실시예에서 제공하는 안티퓨즈 매트릭스의 도메인 구조 예시도이고, 도 10과 도 11은 본 실시예에서 제공하는 안티퓨즈 매트릭스에서의 비트 라인의 도메인 구조 예시도이며, 아래에 도면을 결합하여 본 실시예에서 제공하는 안티퓨즈 어레이 구조에 대해 추가로 상세하게 설명하고, 구체적으로는 아래와 같다.
도 1과 도 2를 참조하면, 안티퓨즈 어레이 구조는,
비트 라인(BL) 연장 방향과 워드 라인(WL) 연장 방향에서 안티퓨즈 매트릭스(도 2를 참조)로 배열된 복수 개의 안티퓨즈 집적 구조(100)(도 1을 참조)를 포함하고, 비트 라인(BL) 연장 방향과 워드 라인(WL) 연장 방향은 서로 수직된다.
각 안티퓨즈 집적 구조(100)는, 비트 라인(BL) 연장 방향을 따라 순차적으로 설치된 제1 안티퓨즈 메모리 MOS 트랜지스터(101), 제1 스위치 트랜지스터(111), 제2 스위치 트랜지스터(112) 및 제2 안티퓨즈 메모리 MOS 트랜지스터(102)를 포함한다. 여기서, 제1 스위치 트랜지스터(111)와 제2 스위치 트랜지스터(112)는 각각 인접한 두 개의 워드 라인(WL)을 통해 제어되고, 제1 스위치 트랜지스터(111)와 제2 스위치 트랜지스터(112)의 공용 엔드는 비트 라인(BL)과 연결되며, 제1 안티퓨즈 메모리 MOS 트랜지스터(101)와 제2 안티퓨즈 메모리 MOS 트랜지스터(102)는 각각 하나의 프로그래밍 와이어 PGM을 통해 제어되고, 비트 라인(BL) 연장 방향 위에서, 프로그래밍 와이어 PGM은 또한 인접한 안티퓨즈 집적 구조(100)를 제어하기 위한 것이다.
또한, 각 안티퓨즈 집적 구조(100)는 동일한 활성 영역 내에 설치되고, 활성 영역의 연장 방향은 비트 라인(BL) 연장 방향과 동일하다.
설명해야 할 것은, 도 2는 다만 형성된 안티퓨즈 매트릭스의 일부 예시도일 뿐, 본 출원의 실시예에서 안티퓨즈 매트릭스의 배포 방식을 나타내기 위함이고, 비트 라인(BL), 워드 라인(WL) 및 프로그래밍 와이어 PGM의 개수를 한정하기 위한 것이 아니며, 구체적인 사용에 있어서, 수요되는 메모리 어레이의 용량에 따라, 상응하는 비트 라인(BL), 워드 라인(WL) 및 프로그래밍 와이어 PGM의 개수 선택을 수행할 수 있고; 또한, "<>" 중의 수치는 다만 상이한 비트 라인(BL), 워드 라인(WL) 또는 프로그래밍 와이어 PGM를 구별하기 위한 것이고, 본 실시예에 대한 한정이 아니다.
도 1에 도시된 바와 같이, 안티퓨즈 집적 구조(100)에는 제1 안티퓨즈 메모리 MOS 트랜지스터(101), 제2 안티퓨즈 메모리 MOS 트랜지스터(102), 제1 스위치 트랜지스터(111) 및 제2 스위치 트랜지스터(112)가 포함되고, 즉 안티퓨즈 집적 구조(100)에는 두 개의 안티퓨즈 메모리 유닛과 두 개의 스위치 유닛이 포함되며, 여기서, 제1 안티퓨즈 메모리 MOS 트랜지스터(101)와 제2 안티퓨즈 메모리 MOS 트랜지스터(102)는 인접한 프로그래밍 와이어 PGM를 통해 제어되고, 즉 두 개의 안티퓨즈 메모리 유닛은 인접한 프로그래밍 와이어를 통해 제어되며, 제1 스위치 트랜지스터(111)와 제2 스위치 트랜지스터(112)는 안티퓨즈 메모리 유닛의 스위치 트랜지스터로서, 인접한 워드 라인(WL)을 통해 제어되고; 안티퓨즈 어레이 중, 프로그래밍 와이어 PGM의 연장 방향과 워드 라인(WL) 연장 방향은 동일하며, 즉 프로그래밍 와이어 PGM의 연장 방향과 비트 라인(BL)의 연장 방향은 수직되고; 여기서, 비트 라인(BL) 연장 방향 위에서, 프로그래밍 와이어 PGM은 또한 비트 라인(BL) 연장 방향을 따라 배열된 두 개의 인접한 안티퓨즈 집적 구조(100)를 제어하기 위한 것이며, 동일한 프로그래밍 와이어 PGM은 동일한 비트 라인(BL) 위에서 연결된 인접한 두 개의 안티퓨즈 집적 구조(100) 중의 하나의 안티퓨즈 메모리 유닛을 제어하기 위한 것이고, 즉 동일한 프로그래밍 와이어 PGM은 상이한 안티퓨즈 집적 구조(100)에 위치한 두 개의 안티퓨즈 메모리 유닛을 제어하기 위한 것임으로써, 비트 라인(BL) 연장 방향 위에서, 안티퓨즈 메모리 어레이의 도메인 길이를 감소시키고; 원래의 레이아웃 면적 및 동일한 용량의 메모리 어레이를 레이아웃하는 기초위에서, 동일한 활성 영역에 위치하는 스위치 유닛과 안티퓨즈 메모리 유닛 사이의 간격을 증가시켜, 안티퓨즈 메모리 어레이의 전기 요소의 전기적 격리 효과를 보장한다.
도 1에 도시된 바와 같이, 제1 안티퓨즈 메모리 MOS 트랜지스터(101)의 게이트는 제1 프로그래밍 와이어 PGM <1>에 연결되고, 제1 스위치 트랜지스터(111)의 게이트는 제1 워드 라인(WL)<1>에 연결되며, 소스 또는 드레인의 한 끝은 제1 안티퓨즈 메모리 MOS 트랜지스터(101)에 연결되고, 다른 한 끝은 비트 라인(BL)에 연결되며, 제2 스위치 트랜지스터(112)의 게이트는 제2 워드 라인(WL)<2>에 연결되고, 소스 또는 드레인의 한 끝은 제2 안티퓨즈 메모리 MOS 트랜지스터(102)에 연결되며, 다른 한 끝은 비트 라인(BL)에 연결되고, 제2 안티퓨즈 메모리 MOS 트랜지스터(102)의 게이트는 제2 프로그래밍 와이어 PGM <2>에 연결된다.
일부 예시적 실시예에 있어서, 도 3을 참조하면, 비트 라인(BL) 연장 방향 위에서, 임의의 두 개의 인접한 안티퓨즈 집적 구조(100)의 경우, 그 중 하나의 안티퓨즈 집적 구조(100)의 제2 스위치 트랜지스터(112)의 게이트는 워드 라인(WL)<n-2>에 연결되고, 제2 안티퓨즈 메모리 MOS 트랜지스터(102)의 게이트는 프로그래밍 와이어 PGM <m>에 연결되며; 다른 하나의 안티퓨즈 집적 구조(100)의 제1 안티퓨즈 메모리 MOS 트랜지스터(101)의 게이트는 프로그래밍 와이어 PGM <m>에 연결되고, 제1 스위치 트랜지스터(111)의 게이트는 워드 라인(WL)<n-1>에 연결되며; 비트 라인(BL) 연장 방향 위에서, 임의의 두 개의 인접한 안티퓨즈 집적 구조(100) 중의 제1 스위치 트랜지스터(111)와 제2 스위치 트랜지스터(112)의 경우, 모두 비트 라인(BL)<n>에 연결된다. 즉 비트 라인(BL) 연장 방향 위에서, 각 안티퓨즈 집적 구조(100)의 제2 안티퓨즈 메모리 MOS 트랜지스터(102)의 게이트는, 인접한 안티퓨즈 집적 구조(100)의 제1 안티퓨즈 메모리 MOS 트랜지스터(101)의 게이트와 동일한 프로그래밍 와이어 PGM <m>에 연결되고, 여기서, n, m,은 1보다 크거나 같은 양의 정수이다.
설명해야 할 것은, 다른 실시예에 있어서, 비트 라인의 연장 방향 위에서, 각 안티퓨즈 집적 구조의 제1 안티퓨즈 메모리 MOS 트랜지스터의 게이트는, 인접한 안티퓨즈 집적 구조의 제2 안티퓨즈 메모리 MOS 트랜지스터의 게이트와 동일한 프로그래밍 와이어에 연결되도록 설치될 수도 있다.
도 4와 도 5를 참조하면, 동일한 활성 영역 중에 설치된 제1 안티퓨즈 메모리 MOS 트랜지스터(101), 제1 스위치 트랜지스터(111), 제2 스위치 트랜지스터(112) 및 제2 안티퓨즈 메모리 MOS 트랜지스터(102)의 경우, 하나의 예에 있어서, 활성 영역(200)은 활성 영역 몸체를 포함하고, 활성 영역 몸체의 길이 방향은 활성 영역(200)의 연장 방향이며, 활성 영역(200)의 연장 방향 위에서, 활성 영역 몸체의 각 부분의 너비는 동일하여, 안티퓨즈 매트릭스에서 각 활성 소자 사이의 간격이 동일한 것을 보장하며, 추가로 안티퓨즈 매트릭스에서 각 활성 소자의 전기적 격리 효과를 보장한다.
일부 실시예에 있어서, 도 4에 도시된 바를 참조하면, 활성 영역은 돌출부를 더 포함하고, 돌출부는 활성 영역 몸체의 적어도 한 측에 설치되며, 예를 들어 활성 영역 길이 방향의 적어도 한 측에 설치된다. 활성 영역(200)의 연장 방향 위에서, 돌출부의 길이는 활성 영역 몸체의 길이보다 작고; 워드 라인(WL) 연장 방향에서, 활성 영역(200) 중간 부분 너비는 활성 영역(200) 양쪽 끝 너비보다 크다. 돌출부와 활성 영역 몸체는 제1 스위치 트랜지스터(111)와 제2 스위치 트랜지스터(112)를 형성하기 위한 것이고, 제1 스위치 트랜지스터(111)와 제2 스위치 트랜지스터(112)의 트렌치 영역 너비는 돌출부와 활성 영역 몸체의 너비의 합이며, 제1 안티퓨즈 메모리 MOS 트랜지스터(101)와 제2 안티퓨즈 메모리 MOS 트랜지스터(102)는 활성 영역 몸체 중에 설치되고, 제1 안티퓨즈 메모리 MOS 트랜지스터(101)와 제2 안티퓨즈 메모리 MOS 트랜지스터(102)의 트렌치 영역 너비는 활성 영역 너비이다. 돌출부의 설치를 통해, 제1 스위치 트랜지스터(111)와 제2 스위치 트랜지스터(112)가 위치한 활성 영역의 종횡비를 증가시키고, 제1 스위치 트랜지스터(111)와 제2 스위치 트랜지스터(112)의 도전 능력을 향상시켜, 제1 안티퓨즈 메모리 MOS 트랜지스터(101)와 제2 안티퓨즈 메모리 MOS 트랜지스터(102)에 충족한 용단 전압이 흐르도록 보장하여, 제1 스위치 트랜지스터(111)와 제2 스위치 트랜지스터(112)의 도전 능력이 저하되어, 안티퓨즈 메모리 유닛의 데이터 판독에 오류가 초래되는 것을 방지하고, 또한, 활성 영역(200) 중간 부분 너비를 증가시킴과 동시에 제1 스위치 트랜지스터(111)와 제2 스위치 트랜지스터(112)를 용이하게 제조한다.
하나의 예에 있어서, 활성 영역은 다만 활성 영역 몸체로 구성되고; 하나의 예에 있어서, 도 4를 참조하면, 돌출부는 활성 영역 몸체의 한 측에 설치되고, 비트 라인(BL) 연장 방향 위에서, 인접한 두 개의 활성 영역의 돌출부는 대향되어 설치되며, 즉 인접한 두 개의 행의 활성 영역(200)의 경우, 그 중 한 행의 활성 영역(200) 돌출부는 활성 영역 몸체의 한 측에 위치하고, 다른 한 행의 활성 영역(200) 돌출부는 활성 영역 돌출부의 다른 한 측에 위치함으로써; 활성 영역 면적을 증가시킴과 동시에, 인접한 두 개의 행의 활성 영역이 긴밀하게 배열되도록 하여, 안티퓨즈 어레이 구조의 면적을 감소시킬 수 있다.
다른 예에 있어서, 도 5를 참조하면, 돌출부는 활성 영역 몸체의 대향되는 양측에 설치되고, 돌출부는 활성 영역 몸체에 기반하여 대칭되게 설치된다.
일부 실시예에 있어서, 비트 라인(BL)의 연장된 방향을 따라, 인접한 두 개의 안티퓨즈 집적 구조(100)의 활성 영역 몸체의 기설정 평면 위에서의 정투영은 적어도 부분 중첩됨으로써, 안티퓨즈 어레이 구조의 면적을 추가로 감소시킬 수 있다. 여기서, 기설정 평면은 비트 라인(BL)의 연장된 방향에 평행되고, 워드 라인의 연장 방향에 수직된다.
일부 실시예에 있어서, 도 6과 도 7을 참조하면, 활성 영역(200)은,
활성 영역(200)의 연장 방향을 따라 순차적으로 배포된 제1 도핑 영역(212), 제2 도핑 영역(222), 제3 도핑 영역(232), 제4 도핑 영역(242) 및 제5 도핑 영역(252)을 포함한다.
여기서, 활성 영역(200)의 주위에는 격리 영역(201)이 둘러싸여 있고, 제1 도핑 영역(212)은 제1 안티퓨즈 메모리 MOS 트랜지스터(101)의 아이들 엔드이며; 제2 도핑 영역(222)은 제1 안티퓨즈 메모리 MOS 트랜지스터(101)와 제1 스위치 트랜지스터(111)의 공용 엔드이고; 제3 도핑 영역(232)은 제1 스위치 트랜지스터(111)와 제2 스위치 트랜지스터(112)의 공용 엔드이며; 제4 도핑 영역(242)은 제2 스위치 트랜지스터(112)와 제2 안티퓨즈 메모리 MOS 트랜지스터(102)의 공용 엔드이고; 제5 도핑 영역(252)은 제2 안티퓨즈 메모리 MOS 트랜지스터(102)의 아이들 엔드이다.
즉 제1 안티퓨즈 메모리 MOS 트랜지스터(101)의 소스는 아이들이고, 드레인은 제1 스위치 트랜지스터(111)의 드레인과 서로 연결되며, 제1 스위치 트랜지스터(111)의 소스는 비트 라인(BL)에 연결되어, 제1 스위치 트랜지스터(111)를 통해 도통된 후, 제1 안티퓨즈 메모리 MOS 트랜지스터(101)와 비트 라인(BL) 사이의 전기적 도통을 구현한다. 제2 안티퓨즈 메모리 MOS 트랜지스터(102)의 소스는 아이들이고, 드레인은 제2 스위치 트랜지스터(112)의 드레인과 서로 연결되며, 제2 스위치 트랜지스터(112)의 소스는 비트 라인(BL)에 연결되어, 제2 스위치 트랜지스터(112)를 통해 도통된 후, 제2 안티퓨즈 메모리 MOS 트랜지스터(102)와 비트 라인(BL) 사이의 전기적 도통을 구현한다.
제1 스위치 트랜지스터(111)와 제2 스위치 트랜지스터(112)의 소스의 연결 관계가 동일하므로, 소스를 공용하는 방식을 통해, 즉 제1 스위치 트랜지스터(111)와 제2 스위치 트랜지스터(112)가 동일한 도핑 영역을 공용하는 방식을 통해, 안티퓨즈 집적 구조(100)의 도메인 면적을 감소시킨다.
안티퓨즈 메모리 유닛의 경우, 프로그래밍 와이어 PGM을 통해 안티퓨즈 MOS 트랜지스터의 도통을 제어한 후 메모리 유닛을 형성하며, 워드 라인(WL) 스위치 제어 트랜지스터는 비트 라인(BL)이 저장 데이터를 용이하게 기입하도록 하고, 상응한 워드 라인(WL)이 게이팅된 후, 안티퓨즈 메모리 유닛은 비트 라인(BL)과 전기적으로 연결하며, 안티퓨즈 메모리 유닛이 비트 라인(BL) 전하에 대한 방출 속도(기설정 시간을 거친 후, 비트 라인(BL) 전압을 표준 전압과 비교하는 것을 통해)를 통해, 안티퓨즈 메모리 유닛이 브레이크 다운되었는지 여부를 판단할 수 있음으로써, 안티퓨즈 메모리 유닛에 의해 저장된 1bit의 이진법 데이터를 획득한다.
하나의 예에 있어서, 도 6을 참조하면, 제1 안티퓨즈 메모리 MOS 트랜지스터(101)의 게이트는 제1 도핑 영역(212)과 제2 도핑 영역(222) 사이의 활성 영역(200)의 꼭대기 부분 표면에 설치되고, 제1 스위치 트랜지스터(111)의 게이트는 제2 도핑 영역(222)과 제3 도핑 영역(232) 사이의 활성 영역(200)의 꼭대기 부분 표면에 설치되며, 제2 스위치 트랜지스터(112)의 게이트는 제3 도핑 영역(232)과 제4 도핑 영역(242) 사이의 활성 영역(200)의 꼭대기 부분 표면에 설치되고, 제2 안티퓨즈 메모리 MOS 트랜지스터(102)의 게이트는 제4 도핑 영역(242)과 제5 도핑 영역(252) 사이의 활성 영역(200)의 꼭대기 부분 표면에 설치된다. 즉 탑 게이트의 방식을 통해 제1 안티퓨즈 메모리 MOS 트랜지스터(101), 제1 스위치 트랜지스터(111), 제2 스위치 트랜지스터(112) 및 제2 안티퓨즈 메모리 MOS 트랜지스터(102)의 활성 영역을 설치한다.
하나의 예에 있어서, 도 7을 참조하면, 제1 안티퓨즈 메모리 MOS 트랜지스터(101)의 게이트는 제1 도핑 영역(212)과 제2 도핑 영역(222) 사이의 활성 영역(200) 중에 매입식으로 설치되고, 제1 스위치 트랜지스터(111)의 게이트는 제2 도핑 영역(222)과 제3 도핑 영역(232) 사이의 활성 영역(200) 중에 매입식으로 설치되며, 제2 스위치 트랜지스터(112)의 게이트는 제3 도핑 영역(232)과 제4 도핑 영역(242) 사이의 활성 영역(200) 중에 매입식으로 설치되고, 제2 안티퓨즈 메모리 MOS 트랜지스터(102)의 게이트는 제4 도핑 영역(242)과 제5 도핑 영역(252) 사이의 활성 영역(200) 중에 매입식으로 설치된다. 즉 게이트 매입 방식을 통해 제1 안티퓨즈 메모리 MOS 트랜지스터(101), 제1 스위치 트랜지스터(111), 제2 스위치 트랜지스터(112) 및 제2 안티퓨즈 메모리 MOS 트랜지스터(102)의 활성 영역을 설치한다.
도 6과 도 7을 결합하면, 안티퓨즈 집적 구조는, 활성 영역(200)을 커버하는 절연층(203)을 더 포함하고, 비트 라인(BL)(205)은 절연층(203) 위에 설치되며, 제3 도핑 영역(232)과 전기적으로 연결된다.
일부 실시예에 있어서, 절연층(203) 중에는 도전 통공(도시되지 않음)과 도전층(204)이 구비되고, 도전 통공(도시되지 않음)은 제3 도핑 영역(232)의 꼭대기 부분 표면을 노출시키며; 도전층(204)은 도전 통공(도시되지 않음)을 충진하고, 한 끝은 제3 도핑 영역(232)과 서로 접촉되며, 한 끝은 BL(205)과 서로 접촉되어, 비트 라인이 제3 도핑 영역(232)에 전기적으로 연결되도록 한다.
안티퓨즈 매트릭스의 도메인 레이아웃 도면의 경우, 도 1, 도 8 및 도 10을 참조하며, 안티퓨즈 매트릭스는, 워드 라인(WL) 연장 방향을 따라 배열된 복수 행의 안티퓨즈 집적 구조(100), 및 비트 라인(BL) 연장 방향을 따라 배열된 복수 열의 안티퓨즈 집적 구조(100)를 포함한다. 각 행의 안티퓨즈 집적 구조(100) 중의 복수 개의 안티퓨즈 집적 구조(100)는 WL 연장 방향을 따라 이격되어 설치되고, 각 열의 안티퓨즈 집적 구조(100) 중의 복수 개의 안티퓨즈 집적 구조(100)는 BL 연장 방향을 따라 이격되어 설치된다. 비트 라인(BL)의 연장된 방향을 따라, 인접한 두 개의 안티퓨즈 집적 구조(100)는 교차되어 설치되며, 인접한 두 개의 열에 위치한다.
도 9를 참조하면, 도 9는 도 8의 비트 라인 배포에 대응되며, 동일한 열의 안티퓨즈 집적 구조(100)(도 1에 도시된 바를 참조)의 도전 통공은 동일한 직선 위에 위치하고, 비트 라인(BL)(205)은 직선을 따라 배포되며, 비트 라인(BL)(205)이 동일한 직선에 위치하는 도전 통공을 커버하여, 비트 라인(BL)(205)의 형성 공정을 간략화시킬 수 있다.
도 11을 참조하면, 도 11은 도 10의 비트 라인 배포에 대응되며, 여기서, 도전 통공은 연결된 비트 라인(BL)(205)의 한 측에 설치되고, 비트 라인(BL)(205)의 연장 방향 위에서, 인접한 안티퓨즈 집적 구조(100)의 도전 통공은 연결된 비트 라인(BL)(205)의 양측에 설치되며, 비트 라인(BL)은 비트 라인의 연장층(300)을 통해 도전층(204)(도 6 및 도 7을 참조)과 서로 접촉된다. 비트 라인의 연장층(300)을 통해 비트 라인(BL)과 도전층을 연결하여, 비트 라인과 도전층 사이의 전기적 접촉의 안정성을 보장하고, 형성된 안티퓨즈 매트릭스가 도전 결함을 구비하는 것을 방지한다.
하나의 예에 있어서, 도 1과 도 2에 도시된 바를 참조하면, 동일한 워드 라인(WL)을 통해 연결된 안티퓨즈 집적 구조(100)는 동일한 간격으로 설치된다. 즉 워드 라인(WL)의 연장 방향 위에서, 인접한 안티퓨즈 집적 구조(100) 사이의 간격이 동일하여, 인접한 안티퓨즈 집적 구조(100) 사이가 비교적 작음으로써, 안티퓨즈 메모리 어레이 전체의 전기적 격리 효과가 파괴되는 것을 피한다.
하나의 예에 있어서, 도 1과 도 2에 도시된 바를 참조하면, 동일한 비트 라인(BL)을 통해 연결된 안티퓨즈 집적 구조(100)는 동일한 간격으로 설치된다. 즉 비트 라인(BL)의 연장 방향 위에서, 인접한 안티퓨즈 집적 구조(100) 사이의 간격이 동일하여, 인접한 안티퓨즈 집적 구조(100) 사이가 비교적 작음으로써, 안티퓨즈 메모리 어레이 전체의 전기적 격리 효과가 파괴되는 것을 피한다.
하나의 예에 있어서, 도 1과 도 2에 도시된 바를 참조하면, 첫 번째 열의 안티퓨즈 집적 구조(100)에 연결된 비트 라인(BL)은 제1 가상 비트 라인 Dummy1이고, 마지막 열의 안티퓨즈 집적 구조(100)에 연결된 비트 라인(BL)은 제2 가상 비트 라인 Dummy2이다. 안티퓨즈 매트릭스의 에지에 가상 비트 라인을 설치하는 것을 통해, 안티퓨즈 매트릭스 에지에 위치한 안티퓨즈 집적 구조(100)와 매트릭스 내부 안티퓨즈 집적 구조의 도메인 환경이 일치한 것을 보장하며, 에지 안티퓨즈 메모리 유닛에 결함이 나타남으로써, 정상적인 작업을 할 수 없는 것을 방지한다.
하나의 예에 있어서, 도 1과 도 2를 참조하면, 첫 번째 행의 안티퓨즈 집적 구조(100)에서 제1 메모리 MOS 트랜지스터(101)의 게이트는 제1 가상 프로그래밍 와이어 Dummy3에 연결되고, 마지막 행의 안티퓨즈 집적 구조(100)에서 제2 메모리 MOS 트랜지스터(102)의 게이트는 제2 가상 프로그래밍 와이어 Dummy4에 연결된다. 안티퓨즈 매트릭스의 에지에 가상 프로그래밍 와이어를 설치하는 것을 통해, 안티퓨즈 매트릭스 에지에 위치한 안티퓨즈 집적 구조(100)와 매트릭스 내부 안티퓨즈 집적 구조의 도메인 환경이 일치한 것을 보장하며, 에지 안티퓨즈 메모리 유닛에 결함이 나타남으로써, 정상적인 작업을 할 수 없는 것을 방지한다.
일부 실시예에 있어서, 도 1과 도 2를 참조하면, 첫 번째 행의 안티퓨즈 집적 구조(100)에서 제1 스위치 트랜지스터(111)의 게이트는 제1 가상 워드 라인 Dummy5에 연결되고, 마지막 행의 안티퓨즈 집적 구조(100)에서 제2 스위치 트랜지스터(112)의 게이트는 제2 가상 워드 라인 Dummy6에 연결된다. 여기서, 제1 가상 프로그래밍 와이어 Dummy3과 제2 가상 프로그래밍 와이어 Dummy4는 안티퓨즈 매트릭스의 가장 바깥쪽에 위치하고, 제1 가상 워드 라인 Dummy5와 제2 가상 워드 라인 Dummy6은 안티퓨즈 매트릭스의 두 번째 바깥쪽에 위치한다. 안티퓨즈 매트릭스의 에지에 가상 워드 라인을 설치하는 것을 통해, 안티퓨즈 매트릭스 에지에 위치한 안티퓨즈 집적 구조(100)와 매트릭스 내부 안티퓨즈 집적 구조의 도메인 환경이 일치한 것을 보장하며, 에지 안티퓨즈 메모리 유닛에 결함이 나타남으로써, 정상적인 작업을 할 수 없는 것을 방지한다.
본 출원의 실시예는, 비트 라인의 연장 방향 위에서, 안티퓨즈 메모리 어레이의 도메인 길이를 감소시켰으므로, 원래의 레이아웃 면적 및 동일한 용량의 메모리 어레이를 레이아웃하는 기초위에서, 동일한 활성 영역에 위치하는 스위치 유닛과 안티퓨즈 메모리 유닛 사이의 간격을 증가시켜, 안티퓨즈 집적 구조에 형성된 메모리 어레이 중의 전기 요소의 전기적 격리 효과를 보장한다.
설명해야 할 것은, 상기 정의된 구체적인 "소스" 및 "드레인"의 연결 방식은, 본 출원의 실시예에 대한 한정이 아니며, 다른 실시예에 있어서, "드레인"을 "소스"로 대체하고, "소스"를 "드레인"으로 대체하는 연결 방식을 채택할 수 있다. 또한, 본 출원의 창조적인 부분을 강조하기 위해, 본 실시예에는 본 출원에서 제기된 기술적 과제를 해결하기 위한 것과 밀접하게 관련되지 않은 유닛을 도입하지 않았지만, 이는 본 실시예에 다른 유닛이 존재하지 않는 다는 것을 뜻하는 바는 아니다.
본 출원의 다른 실시예는 메모리를 더 제공하고, 여기서, 메모리의 메모리 어레이는 상기 실시예에서 제공하는 안티퓨즈 어레이 구조를 응용하며, 상기 실시예에서 제공하는 안티퓨즈 어레이 구조를 응용하는 것을 통해 메모리 어레이로 사용하며, 원래의 레이아웃 면적 및 동일한 용량의 메모리 어레이를 레이아웃하는 기초위에서, 동일한 활성 영역에 위치하는 스위치 유닛과 안티퓨즈 메모리 유닛 사이의 간격을 증가시켜, 안티퓨즈 집적 구조에 의해 형셩된 메모리 어레이 중의 전기 요소의 전기적 격리 효과를 보장한다.
도 12는 본 실시예에서 제공하는 메모리의 가상 구조 예시도이며, 도 13은 본 실시예에서 제공하는 메모리의 프로그래밍 단계와 판독 단계의 타임 시퀀스 예시도이고, 아래에 도면을 결합하여 본 실시예에서 제공하는 메모리에 대해 추가로 상세하게 설명하며, 구체적으로 아래와 같다.
도 12를 참조하면, 메모리는, 상기 임의의 하나의 실시예에서 제공하는 안티퓨즈 어레이 구조를 채택한 메모리 어레이(403); 행 주소 신호 Row_ADD, 프로그래밍 인에이블 신호 PGM_En 및 워드 라인 인에이블 신호 WL_En를 수신하기 위한 제어 유닛(401); 메모리 어레이(403)와 제어 유닛(401)에 연결되고, 행 주소 신호 Row_ADD와 프로그래밍 인에이블 신호 PGM_En에 따라 프로그래밍 게이팅 신호 PGM<n/2:0>을 생성하며, 행 주소 신호 Row_ADD와 워드 라인 인에이블 신호 WL_En에 따라 워드 라인 게이팅 신호 WL<n:0>을 생성하기 위한 행 선택 제어 유닛(402); 및 메모리 어레이(403)에 연결되고, 비트 라인 게이팅 신호(도시되지 않음)에 따라 메모리 어레이(403)의 상응한 비트 라인 WL을 도통하기 위한 열 선택 제어 유닛(404)을 포함한다.
여기서, 프로그래밍 인에이블 신호 PGM_En은 프로그래밍 와이어 도통을 지시하기 위한 것이고, 워드 라인 인에이블 신호 WL_En은 비트 라인 도통을 지시하기 위한 것이며; 프로그래밍 게이팅 신호 PGM<n/2:0>은 대응되는 메모리 어레이(403) 중의 프로그래밍 와이어 PGM을 도통하기 위한 것이고; 워드 라인 게이팅 신호 WL<n:0>은 대응되는 메모리 어레이(403) 중의 워드 라인(WL)을 도통하기 위한 것이다.
도 13을 참조하면, 프로그래밍 단계에 있어서, 프로그래밍 인에이블 신호 PGM_En과 행 주소 신호 Row_ADD를 제공하여, 프로그래밍 게이팅 신호 PGM<n/2:0>을 생성하여, 상응하는 안티퓨즈 MOS 트랜지스터를 선택하여 용단하여 안티퓨즈 메모리 유닛을 형성하고, 워드 라인 게이팅 신호 WL<n:0>을 통해 스위치 트랜지스터의 오픈을 제어하며, 상응하는 비트 라인(BL)을 통해 안티퓨즈 메모리 유닛에 대해 데이터 기입을 수행한다. 판독 단계에 있어서, 워드 라인 인에이블 신호 WL_En과 행 주소 신호 Row_ADD를 제공하여, 워드 라인 게이팅 신호 WL<n:0>을 생성하여, 상응하는 안티퓨즈 메모리 유닛을 선택하여 비트 라인(BL)과 전기적으로 연결한다.
비트 라인(BL)과 워드 라인(WL)의 공동 제어를 통해, 상응하는 워드 라인(WL)이 게이팅된 후, 안티퓨즈 메모리 유닛은 비트 라인(BL)과 전기적으로 연결되고, 안티퓨즈 메모리 유닛이 비트 라인(BL) 전하에 대한 방출 속도(기설정 시간을 거친 후, 비트 라인(BL) 전압을 표준 전압 VREF와 비교하는 것을 통해)를 통해, 안티퓨즈 메모리 유닛이 브레이크 다운되었는지 여부를 판단할 수 있음으로써, 안티퓨즈 메모리 유닛에 의해 저장된 1bit의 이진법 데이터를 획득한다.
설명해야 할 것은, 본 실시예에서의 프로그래밍 와이어 PGM이 상이한 워드 라인(WL)에 의해 제어되는 두 개의 안티퓨즈 메모리 유닛에 연결되므로, 즉 데이터의 프로그래밍을 완료하기 위해, 프로그래밍 게이팅 신호 PGM<n/2:0>에 수요되는 높은 수준의 지속 시간은 두 번의 워드 라인 게이팅 신호 WL<n:0>이 높은 수준인 시간으로 커버해야 한다.
본 실시예에서 관련된 각 유닛은 모두 논리 유닛이고, 실제 응용에 있어서, 하나의 논리 유닛은 하나의 물리적 유닛일 수 있고, 하나의 물리적 유닛의 부분일 수도 있으며, 또한 복수 개의 물리적 유닛의 조합으로 구현될 수 있다. 또한, 본 출원의 창조적인 부분을 강조하기 위해, 본 실시예에는 본 출원에서 제기된 기술적 과제를 해결하기 위한 것과 밀접하게 관련되지 않은 유닛을 도입하지 않았지만, 이는 본 실시예에 다른 유닛이 존재하지 않는 다는 것을 뜻하는 바는 아니다.
본 명세서에서 각 실시예 또는 실시 형태는 모두 점진적인 방식으로 설명되며, 각 실시예는 다른 실시예와의 차이점을 중점적으로 설명하며, 각 실시예 사이의 동일하거나 유사한 부분은 서로 참조될 수 있다.
본 명세서의 설명에 있어서, 참조 용어 "실시예 ", "예시적 실시예", "일부 실시형태", "예시적 실시형태", "예" 등의 설명은 실시형태 또는 예를 결합하여 설명한 구체적인 특징, 구조, 재료 또는 특점이 본 출원의 적어도 하나의 실시형태 또는 예에 포함된다는 것을 뜻한다.
본 명세서에 있어서, 상기 용어에 대한 예시적인 표현은 동일한 실시 형태 또는 예를 의미하지 않을 수도 있다. 또한, 설명한 구체적인 특징, 구조, 재료 또는 특점은 임의의 하나 또는 복수 개의 실시 형태 또는 예 중에서 적합한 방식으로 결합될 수 있다.
본 출원의 서술에서 알아야 할 것은, 용어 "중심", "상", "하", "왼쪽", "오르쪽", "수직", "수평", "내부", "외부" 등 지시된 방위 또는 위치 관계는 첨부된 도면에서 나타낸 방위 또는 위치 관계에 따른 것이며, 단지 쉽게 본 출원을 서술하고 설명을 간소화하기 위한 것일 뿐, 해당 장치 또는 소자가 반드시 구체적인 특정된 방위를 구비하거나 특정된 방위로 구성되고 조작되는 것을 의미하거나 암시하는 것이 아니므로, 본 출원에 대한 한정으로 이해해서는 안된다.
본 출원에 사용되는 용어 "제1", "제2" 등은 본 출원에서 각 구조를 설명하기 위한 것일 수 있지만, 이러한 구조는 이러한 용어에 한정되지 않는 것을 이해할 수 있다. 이러한 용어는 다만 첫 번째 구조를 다른 하나의 구조와 구분하기 위한 것이다.
하나 또는 복수 개의 도면에 있어서, 동일한 소자는 유사한 도면 표기로 나타낸다. 명확성을 위해, 도면에서의 복수 개의 부분은 비례에 따라 그려지지 않았다. 또한, 일부의 알려진 부분이 도시되지 않을 수 있다. 간결함을 위해, 하나의 도면에서 여러 단계를 거친 후 획득된 구조를 설명할 수 있다. 아래에 소자의 구조, 재료, 사이즈, 처리 공정과 기술과 같은 본 출원의 많은 특정된 세부 사항을 설명하여, 본 출원을 더욱 명확하게 이해하도록 한다. 그러나 본 분야의 기술자가 이해할 수 있듯이, 이러한 특정된 세부 사항에 따르지 않고 본 출원을 구현할 수 있다.
마지막으로 설명할 것은, 이상의 각 실시예는 다만 본 발명의 기술적 해결수단을 설명하기 위해서이며, 이를 한정하는 것은 아니며, 전술한 각 실시예를 참조하여 본 발명에 대해 상세한 설명을 진행하였으나, 본 분야의 기술자는, 전술한 각 실시예에서 설명한 기술적 해결수단에 대해 여전히 수정을 진행할 수 있으며, 또는, 일부 또는 전부 기술특징에 대해 동등한 교체를 진행할 수 있으며, 이러한 수정 또는 교체는 상응한 기술적 해결수단의 본질이 본 발명의 각 실시예의 기술적 해결수단의 범위를 벗어나지 않음을 이해해야 한다는 것이다.
[산업상 실용 가능성]
본 출원의 실시예에서 제공하는 안티퓨즈 어레이 구조 및 메모리에 있어서, 안티퓨즈 어레이 구조는, 복수 개의 안티퓨즈 집적 구조를 포함하고, 안티퓨즈 집적 구조에는 제1 안티퓨즈 메모리 MOS 트랜지스터, 제2 안티퓨즈 메모리 MOS 트랜지스터, 제1 스위치 트랜지스터 및 제2 스위치 트랜지스터가 포함되며, 여기서, 제1 안티퓨즈 메모리 MOS 트랜지스터와 제2 안티퓨즈 메모리 MOS 트랜지스터는 인접한 프로그래밍 와이어를 통해 제어되고, 즉 두 개의 안티퓨즈 메모리 유닛은 인접한 프로그래밍 와이어를 통해 제어되며, 제1 스위치 트랜지스터와 제2 스위치 트랜지스터는 안티퓨즈 메모리 유닛의 스위치 트랜지스터로서, 인접한 워드 라인을 통해 제어되고; 안티퓨즈 어레이에 있어서, 프로그래밍 와이어의 연장 방향과 워드 라인의 연장 방향은 동일하며, 즉 프로그래밍 와이어의 연장된 방향과 비트 라인의 연장 방향은 수직되고; 여기서, 비트 라인의 연장 방향 위에서, 프로그래밍 와이어는 또한 비트 라인의 연장 방향을 따라 배열된 두 개의 인접한 안티퓨즈 집적 구조를 제어하기 위한 것이며, 동일한 프로그래밍 와이어는 동일한 비트 라인 위에서 연결된 인접한 두 개의 안티퓨즈 집적 구조 중의 하나의 안티퓨즈 메모리 유닛을 제어하기 위한 것이고, 두 개의 안티퓨즈 메모리 유닛은 각각 두 개의 인접한 안티퓨즈 집적 구조에 속함으로써, 비트 라인의 연장 방향 위에서, 안티퓨즈 메모리 어레이의 도메인 길이를 감소시켰고; 원래의 레이아웃 면적 및 동일한 용량의 메모리 어레이를 레이아웃하는 기초위에서, 동일한 활성 영역에 위치하는 스위치 유닛과 안티퓨즈 메모리 유닛 사이의 간격을 증가시켜, 안티퓨즈 메모리 어레이의 전기 요소의 전기적 격리 효과를 보장한다.

Claims (15)

  1. 안티퓨즈 어레이 구조로서,
    비트 라인의 연장 방향과 워드 라인의 연장 방향에서 안티퓨즈 매트릭스로 배열된 복수 개의 안티퓨즈 집적 구조를 포함하고, 상기 비트 라인의 연장 방향과 상기 워드 라인의 연장 방향은 서로 수직되며;
    각 안티퓨즈 집적 구조는 동일한 활성 영역 내에 설치되고, 상기 활성 영역의 연장 방향은 상기 비트 라인의 연장 방향과 동일하며;
    각 안티퓨즈 집적 구조는,
    상기 비트 라인의 연장 방향을 따라 순차적으로 설치된 제1 안티퓨즈 메모리 MOS 트랜지스터, 제1 스위치 트랜지스터, 제2 스위치 트랜지스터 및 제2 안티퓨즈 메모리 MOS 트랜지스터를 포함하고;
    상기 제1 스위치 트랜지스터와 제2 스위치 트랜지스터는 각각 인접한 두 개의 워드 라인을 통해 제어되며, 상기 제1 스위치 트랜지스터와 제2 스위치 트랜지스터의 공용 엔드는 비트 라인과 연결되고, 상기 제1 안티퓨즈 메모리 MOS 트랜지스터와 제2 안티퓨즈 메모리 MOS 트랜지스터는 각각 인접한 두 개의 프로그래밍 와이어를 통해 제어되며, 비트 라인의 연장 방향 위에서, 상기 프로그래밍 와이어는 또한 인접한 안티퓨즈 집적 구조를 제어하기 위한 것을 특징으로 하는 안티퓨즈 어레이 구조.
  2. 제1항에 있어서,
    상기 활성 영역은 활성 영역 몸체를 포함하고, 상기 활성 영역 몸체의 길이 방향은 상기 활성 영역의 연장 방향이며, 상기 활성 영역의 연장 방향 위에서, 상기 활성 영역 몸체의 각 부분의 너비는 동일한 것을 특징으로 하는 안티퓨즈 어레이 구조.
  3. 제2항에 있어서,
    상기 활성 영역은 돌출부를 더 포함하고, 상기 돌출부는 상기 활성 영역 몸체의 적어도 한 측에 설치되며, 상기 활성 영역의 연장 방향 위에서, 상기 돌출부의 길이는 상기 활성 영역 몸체의 길이보다 작고; 워드 라인의 연장 방향에서, 상기 활성 영역 중간 부분 너비는 상기 활성 영역 양쪽 끝 너비보다 큰 것을 특징으로 하는 안티퓨즈 어레이 구조.
  4. 제3항에 있어서,
    상기 돌출부는 상기 활성 영역 몸체의 한 측에 설치되고, 상기 비트 라인의 연장 방향 위에서, 인접한 두 개의 상기 활성 영역의 돌출부는 대향되어 설치되는 것을 특징으로 하는 안티퓨즈 어레이 구조.
  5. 제1항에 있어서,
    상기 비트 라인의 연장 방향 위에서, 각 안티퓨즈 집적 구조의 상기 제2 안티퓨즈 메모리 MOS 트랜지스터의 게이트는, 인접한 상기 안티퓨즈 집적 구조의 상기 제1 안티퓨즈 메모리 MOS 트랜지스터의 게이트와 동일한 프로그래밍 와이어에 연결되는 것을 특징으로 하는 안티퓨즈 어레이 구조.
  6. 제1항에 있어서,
    상기 제1 안티퓨즈 메모리 MOS 트랜지스터의 게이트는 제1 프로그래밍 와이어에 연결되고;
    상기 제1 스위치 트랜지스터의 게이트는 제1 워드 라인에 연결되며, 소스는 상기 제1 안티퓨즈 메모리 MOS 트랜지스터에 연결되고, 드레인은 상기 비트 라인에 연결되며;
    상기 제2 스위치 트랜지스터의 게이트는 제2 워드 라인에 연결되고, 소스는 상기 제2 안티퓨즈 메모리 MOS 트랜지스터에 연결되며, 드레인은 상기 비트 라인에 연결되고;
    상기 제2 안티퓨즈 메모리 MOS 트랜지스터의 게이트는 제2 프로그래밍 와이어에 연결되는 것을 특징으로 하는 안티퓨즈 어레이 구조.
  7. 제1항에 있어서,
    상기 활성 영역은,
    상기 활성 영역의 연장 방향을 따라 순차적으로 배포된 제1 도핑 영역, 제2 도핑 영역, 제3 도핑 영역, 제4 도핑 영역 및 제5 도핑 영역을 포함하고;
    상기 제1 도핑 영역은 상기 제1 안티퓨즈 MOS 트랜지스터의 아이들 엔드이며, 상기 제2 도핑 영역은 상기 제1 안티퓨즈 메모리 MOS 트랜지스터와 상기 제1 스위치 트랜지스터의 공용 엔드이고, 상기 제3 도핑 영역은 상기 제1 스위치 트랜지스터와 상기 제2 스위치 트랜지스터의 공용 엔드이며, 상기 제4 도핑 영역은 상기 제2 스위치 트랜지스터와 상기 제2 안티퓨즈 메모리 MOS 트랜지스터의 공용 엔드이고, 상기 제5 도핑 영역은 상기 제2 안티퓨즈 MOS 트랜지스터의 아이들 엔드이며;
    상기 비트 라인은 상기 제3 도핑 영역에 전기적으로 연결되는 것을 특징으로 하는 안티퓨즈 어레이 구조.
  8. 제7항에 있어서,
    상기 활성 영역을 커버하는 절연층 - 상기 비트 라인은 상기 절연층 위에 설치되며, 상기 절연층에는 또한 도전 통공이 구비되고, 상기 도전 통공은 상기 제3 도핑 영역의 꼭대기 부분 표면을 노출시킴 - ; 및
    상기 도전 통공을 충진하는 도전층 - 한 끝은 상기 제3 도핑 영역과 서로 접촉되고, 다른 한 끝은 상기 비트 라인과 서로 접촉되어, 상기 비트 라인이 상기 제3 도핑 영역에 전기적으로 연결되도록 함 - 을 더 포함하는 것을 특징으로 하는 안티퓨즈 어레이 구조.
  9. 제8항에 있어서,
    상기 도전 통공은 연결된 상기 비트 라인의 한 측에 설치되고, 상기 비트 라인의 연장 방향 위에서, 인접한 두 개의 상기 안티퓨즈 집적 구조의 상기 도전 통공은 연결된 상기 비트 라인의 양측에 설치되며, 연결된 상기 비트 라인은 비트 라인의 연장층을 통해 상기 도전층과 서로 접촉되는 것을 특징으로 하는 안티퓨즈 어레이 구조.
  10. 제7항에 있어서,
    상기 제1 안티퓨즈 메모리 MOS 트랜지스터의 게이트는 상기 제1 도핑 영역과 상기 제2 도핑 영역 사이의 상기 활성 영역의 꼭대기 부분 표면에 설치되고, 상기 제1 스위치 트랜지스터의 게이트는 상기 제2 도핑 영역과 상기 제3 도핑 영역 사이의 상기 활성 영역의 꼭대기 부분 표면에 설치되며, 상기 제2 스위치 트랜지스터의 게이트는 상기 제3 도핑 영역과 상기 제4 도핑 영역 사이의 상기 활성 영역의 꼭대기 부분 표면에 설치되고, 상기 제2 안티퓨즈 메모리 MOS 트랜지스터의 게이트는 상기 제4 도핑 영역과 상기 제5 도핑 영역 사이의 상기 활성 영역의 꼭대기 부분 표면에 설치되는 것을 특징으로 하는 안티퓨즈 어레이 구조.
  11. 제7항에 있어서,
    상기 제1 안티퓨즈 메모리 MOS 트랜지스터의 게이트는 상기 제1 도핑 영역과 상기 제2 도핑 영역 사이의 상기 활성 영역 중에 매입식으로 설치되고, 상기 제1 스위치 트랜지스터의 게이트는 상기 제2 도핑 영역과 상기 제3 도핑 영역 사이의 상기 활성 영역 중에 매입식으로 설치되며, 상기 제2 스위치 트랜지스터의 게이트는 상기 제3 도핑 영역과 상기 제4 도핑 영역 사이의 상기 활성 영역 중에 매입식으로 설치되고, 상기 제2 안티퓨즈 메모리 MOS 트랜지스터의 게이트는 상기 제4 도핑 영역과 상기 제5 도핑 영역 사이의 상기 활성 영역 중에 매입식으로 설치되는 것을 특징으로 하는 안티퓨즈 어레이 구조.
  12. 제1항에 있어서,
    상기 안티퓨즈 매트릭스는 상기 워드 라인의 연장 방향을 따라 배열된 복수 열의 상기 안티퓨즈 집적 구조를 포함하고, 첫 번째 열의 상기 안티퓨즈 집적 구조에 연결된 비트 라인은 제1 가상 비트 라인이고, 마지막 열의 상기 안티퓨즈 집적 구조에 연결된 비트 라인은 제2 가상 비트 라인인 것을 특징으로 하는 안티퓨즈 어레이 구조.
  13. 제1항에 있어서,
    상기 안티퓨즈 매트릭스는 상기 비트 라인의 연장 방향을 따라 배열된 복수 행의 상기 안티퓨즈 집적 구조를 포함하고, 첫 번재 행의 상기 안티퓨즈 집적 구조 중의 상기 제1 안티퓨즈 MOS 트랜지스터의 게이트는 제1 가상 프로그래밍 와이어에 연결되고, 마지막 행의 상기 안티퓨즈 집적 구조 중의 상기 제2 안티퓨즈 MOS 트랜지스터의 게이트는 제2 가상 프로그래밍 와이어에 연결되는 것을 특징으로 하는 안티퓨즈 어레이 구조.
  14. 제13항에 있어서,
    첫 번째 행의 상기 안티퓨즈 집적 구조 중의 상기 제1 스위치 트랜지스터의 게이트는 제1 가상 워드 라인에 연결되고, 마지막 행의 상기 안티퓨즈 집적 구조 중의 상기 제2 스위치 트랜지스터의 게이트는 제2 가상 워드 라인에 연결되며; 상기 제1 가상 프로그래밍 와이어와 상기 제2 가상 프로그래밍 와이어는 상기 안티퓨즈 매트릭스의 가장 바깥쪽에 위치하고, 상기 제1 가상 워드 라인과 상기 제2 가상 워드 라인은 상기 안티퓨즈 매트릭스의 두 번째 바깥쪽에 위치하는 것을 특징으로 하는 안티퓨즈 어레이 구조.
  15. 메모리로서,
    메모리 어레이를 포함하고, 상기 메모리 어레이는, 제1항 내지 제14항 중 어느 한 항의 안티퓨즈 어레이 구조를 채택하는 것을 특징으로 하는 메모리.
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US6766960B2 (en) 2001-10-17 2004-07-27 Kilopass Technologies, Inc. Smart card having memory using a breakdown phenomena in an ultra-thin dielectric
CN101488502A (zh) 2008-01-18 2009-07-22 恩益禧电子股份有限公司 非易失性半导体存储装置
KR102169197B1 (ko) * 2014-09-16 2020-10-22 에스케이하이닉스 주식회사 향상된 프로그램 효율을 갖는 안티퓨즈 오티피 메모리 셀 및 셀 어레이
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