KR950021688A - 불휘발성 반도체 기억장치 및 그 제조방법 - Google Patents

불휘발성 반도체 기억장치 및 그 제조방법 Download PDF

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KR950021688A KR1019940035880A KR19940035880A KR950021688A KR 950021688 A KR950021688 A KR 950021688A KR 1019940035880 A KR1019940035880 A KR 1019940035880A KR 19940035880 A KR19940035880 A KR 19940035880A KR 950021688 A KR950021688 A KR 950021688A
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히토시 아라키
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사토 후미오
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Abstract

[목적]
고저항의 제1폴리실리콘에 접촉구멍을 개공할 필요가 없고, 즉 접촉구멍의 수가 적은 선택트랜지스터를 실현시켜 고집적화를 도모한다.
[구성]
적층형의 메모리셀(208)과 동일한 부유게이트를 갖춘 구조의 선택트랜지스터(209)를 배치하고 있다. 고저항의 제1폴리실리콘(204)에 접촉구멍을 개공하지 않으므로, 선택트랜지스터의 게이트배선에 있어서 셀 어레이 도중에 접촉구멍을 형성할 필요가 없다. 선택트랜지스터(209)의 문턱치가 정(正)으로 되도록 그 부유게이트(204)에 미리 전하를 주입하는 구성, 또는 선택트랜지스터(209)의 채널영역에 불순물(313)을 도입하여 자외선조사에 의한 중성 문턱치가 정으로 되도록 제어되는 구성이다.

Description

불휘발성 반도체 기억장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 NAND형 EEPROM의 메모리셀 어레이의 일부분을 나타낸 평면도,
제2도는 제1도에서 나타낸 각 단면위치에서의 제1공정단면도,
제3도는 제1도에서 나타낸 각 단면위치에서의 제2공정단면도,
제4도는 제1도에서 나타낸 각 단면위치에서의 제3공정단면도,
제5도는 제1도에서 나타낸 각 단면위치에서의 제4공정단면도,
제6도는 제1도에서 나타낸 각 단면위치에서의 제5공정단면도,
제7도는 제1도에서 나타낸 각 단면위치에서의 제6공정단면도,
제8도는 제1도에서 나타낸 각 단면위치에서의 제7공정단면도,
제9도는 제1도에서 나타낸 각 단면위치에서의 제8공정단면도,
제10도는 제1도에서 나타낸 각 단면위치에서의 제9공정단면도,
제11도는 제1도에서 나타낸 각 단면위치에서의 제10공정단면도,

Claims (68)

  1. 반도체기판 표면의 소오스영역 및 드레인영역과, 상기 기판상에 형성된 제1제어게이트전극 및, 이 제어게이트전극과 상기 반도체기판과의 사이에 제1전하축적영역을 갖추고서, 기입시에는 게이트와 기판, 드레인, 소오스 사이의 전위차에 의해 상기 제1전하축적영역에 전하를 주입하여 독출시의 게이트전압보다 높은 문턱치로 설정하고, 소거시에는 기입시와 반대의 전위차에 의해 상기 제1전하축적영역으로부터 전하를 방출시켜 독출시의 게이트전압보다 낮은 문턱치로 설정함으로써 데이터를 기억하는 메모리셀과, 상기 메모리셀 복수에서 직렬접속을 이루어 그 단부에 설치되는 제2제어게이트전극과, 이 제어게이트전극과 상기 반도체기판과의 사이에 제1전하축적영역과 동일 형상의 제2전하축적영역을 갖춘 선택트랜지스터 및, 적어도 상기 메모리셀에 대한 독출, 기입동작시에 상기 선택트랜지스터에 미리 정의 문턱치를 갖게 하는 제2전하축적영역에 전하를 주입하는 수단을 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.
  2. 제1항에 있어서, 상기 선택트랜지스터의 제2전하축적영역과 반도체기판과의 사이 및 상기 메모리셀의 제1전하축적영역과 반도체기판과의 사이에 각각 실질적으로 동일한 막두께의 게이트절연막을 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.
  3. 제1항에 있어서, 상기 메모리셀에 대한 소거동작시, 상기 선택트랜지스터의 제2전하축적영역과 기판 사이에는 상기 정의 문턱치를 보지할 수 있는 정도의 전계밖에 걸리지 않도록 하는 수단을 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.
  4. 반도체기판 표면의 소오스영역 및 드레인영역, 이 소오스영역 및 드레인영역 사이의 기판상에 형성된 제1절연막, 이 제1절연막상에 형성된 제1부유게이트전극, 이 부유게이트전극상에 형성된 제2절연막, 이 제2절연막상에 형성된 제1제어게이트전극을 갖춘 메모리셀과, 상기 소오스영역 및 드레인영역을 연결함으로써 상기 메모리셀 복수가 직렬접속되어 그 단부에 설치되는 상기 소오스영역 및 드레인영역 사이의 기판상에 형성된 제3절연막, 이 제3절연막상에 형성된 제2부유게이트전극, 이 부유게이트전극상에 형성된 제4절연막, 이 제4절연막상에 형성된 제2제어게이트전극을 갖춘 선택트랜지스터 및, 적어도 상기 메모리셀에 대한 독출, 기입동작시에 있어서 상기 선택트랜지스터에 미리 정의 문턱치를 갖게 하기 위한 상기 제2부유게이트전극으로의 전하주입수단을 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.
  5. 제4항에 있어서, 상기 제1절연막과 상기 제3절연막은 실질적으로 동일한 막두께인 것을 특징으로 하는 불휘발성 반도체 기억장치.
  6. 반도체기판 표면의 소오스영역 및 드레인영역과, 이 소오스영역, 드레인영역 사이의 기판상에 형성된 제1제어게이트전극 및, 이 제어게이트전극과 상기 반도체기판과의 사이에 제1전하축적영역을 갖추고서, 기입시에는 게이트와 기판, 드레인, 소오스 사이의 전위차에 의해 상기 제1전하축적영역에 전하를 주입하여 독출시의 게이트전압보다 높은 문턱치로 설정하고, 소거시에는 기입시와 반대의 전위차에 의해 상기 제1전하축적영역으로부터 전하를 방출시켜 독출시의 게이트전압보다 낮은 문턱치로 설정함으로써 데이터를 기억하는 메모리셀과, 상기 소오스영역 및 드레인영역의 연결에 의해 상기 메모리셀 복수가 직렬접속을 이루는 배열, 상기 배열의 단부에서의 상기 소오스영역, 드레인영역 사이의 기판상에 설치되는 상기 제1제어게이트전극과 동일한 형상의 제2제어게이트전극 및, 이 제어게이트전극과 상기 반도체기판과의 사이에 제1전하축적영역과 동일 형상의 전극영역을 갖춘 선택트랜지스터 및, 상기 전극영역 아래의 상기 반도체기판에 설치되는 상기 선택트랜지스터를 정의 문턱치로 제어하기 위한 불순물이 도입된 채널영역을 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.
  7. 제6항에 있어서, 상기 선택트랜지스터는 자외선조사에 의해 얻어지는 중성 문턱치가 정의 문턱치로 되도록 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  8. 제6항에 있어서, 상기 선택트랜지스터의 채널영역과 반도체기판 사이 및 상기 메모리셀의 전하축적영역과 반도체기판 사이에 각각 실질적으로 동일한 막두께의 게이트절연막을 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.
  9. 반도체기판 표면의 소오스영역 및 드레인영역, 이 소오스영역 및 드레인영역 사이의 기판상에 형성된 제1절연막, 이 제1절연막상에 형성된 제1부유게이트전극상에 형성된 제2절연막, 이 제2절연막상에 형성된 제1제어게이트전극을 갖춘 메모리셀과, 상기 소오스영역 및 드레인영역의 연결에 의해 상기 메모리셀 복수가 직렬접속을 이루는 배열 및, 상기 배열의 단부에서의 상기 소오스영역 및 드레인영역 사이의 기판상에 형성된 제3절연막, 이 제3절연막상에 형성된 제2부유게이트전극, 이 부유게이트전극상에 형성된 제4절연막, 이 제4절연막상에 형성된 제2제어게이트전극을 갖추고, 자외선조사에 의해 얻어지는 중성 문턱치가 정의 문턱치로 되어 있는 선택트랜지스터를 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.
  10. 제9항에 있어서, 상기 제2부유게이트전극 아래의 상기 반도체기판에 설치되는 상기 선택트랜지스터를 저의 문턱치로 제어하기 위한 불순물이 도입된 채널영역을 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.
  11. 제9항에 있어서, 상기 제1절연막과 상기 제3절연막은 실질적으로 동일한 막두께인 것을 특징으로 하는 불휘발성 반도체 기억장치.
  12. 제1항에 있어서, 상기 선택트랜지스터에 관한 상기 제2부유게이트전극과 상기 반도체기판간의 정전용량(Cs1)과 상기 제2부유게이트전극과 상기 제2제어게이트전극간의 정전용량(Cs2)의 비[Cs2/(Cs1+Cs2)]는, 상기 메모리셀에 관한 상기 제1부유게이트전극과 상기 반도체기판간의 정전용량(Cc1)과 상기 제1부유게이트전극과 상기 제1제어게이트전극간의 정전용량(Cc2)의 비[Cc2/(Cc1+Cc2)]보다 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  13. 제1항에 있어서, 상기 제2부유게이트전극은 상기 제2제어게이트전극 방향으로 인접하는 상기 선택트랜지스터끼리 서로 연속하고 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  14. 제12항에 있어서, 상기 제2부유게이트전극은 상기 제2제어게이트전극 방향으로 인접하는 상기 선택트랜지스터끼리 서로 연속하고 있고, 상기 제1부유게이트전극은 상기 제1제어게이트전극 방향으로 인접하는 상기 메모리셀 사이에서 소정간격을 가지고 구절(區切)되어 있으며, 그 소정간격은 상기 제1부유게이트전극의 두께의 2배보다 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  15. 제12항에 있어서, 상기 제2제어게이트전극 방향에서의 상기 제2부유게이트전극의 길이는 상기 제1제어게이트전극 방향에서의 제1부유게이트전극의 길이에 비해 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  16. 제1항, 제2항, 제3항 또는 제13항중 어느 한 항에 있어서, 상기 메모리셀의 상기 소오스 및 드레인영역을 복수개 직렬로 함으로써 상기 메모리셀의 채널영역이 직렬접속되고 이 직렬접속의 양단부에 상기 선택트랜지스터가 설치된 구성을 1유니트로 하고, 이 유니트구성이 반복하여 배열될 때마다 상기 선택트랜지스터의 소정의 한쪽과 접속되는 비트선을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  17. 제16항에 있어서, 상기 유니트구성은 매트릭스형상으로 설치되고, 데이터의 기입상태에 관한 상기 메모리셀의 문턱치 전압을 보정하는 검증수단을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  18. 제17항에 있어서, 상기 검증수단은, 상기 메모리셀로부터의 독출 또는 메모리셀로의 기입의 데이터를 제1상태 및 제2상태중의 어느 한쪽의 상태로서 소정의 보지노드에 보지하는 플립플롭회로와, 상기 메모리셀의 검증동작시에 상기 비트선을 프리차지하는 충전수단, 상기 메모리셀의 검증동작시에는 상기 비트선과 상기 플립플롭회로를 전기적으로 차단하는 기간을 갖는 상기 플립플롭회로와 상기 비트선을 결합하는 결합수단, 상기 검증동작시에 있어서 도통하는 제1검증용 트랜지스터와 상기 비트선의 신호에 대응하여 게이트가 제어되는 제2검증용 트랜지스터 및, 검증종료시에 상기 제1, 제2검증용 트랜지스터가 상기 플립플롭회로가 갖춘 소정의 보지노드의 데이터를 반전시키는 전류경로를 구성하는 회로수단을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  19. 제18항에 있어서, 상기 플립플롭회로는 리셋트수단을 포함하고 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  20. 제19항에 있어서, 상기 검증동작이 종료한 것을 검출하는 검증검출수단을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  21. 제20항에 있어서, 상기 검증검출수단은 복수의 상기 플립플롭회로 각각의 상기 소정의 보지노드 전부에 대해 각각 전위가 일치했을 때만 검출신호를 얻는 공통검증선을 갖춘 것을 특징으로 하는 불휘발성 반도체 기억장치.
  22. 제1도전형의 반도체기판상에 선택적으로 소자분리영역을 형성하는 공정과, 상기 반도체기판상의 상기 소자분리영역 이외의 영역에 제1게이트절연막을 형성하는 공정, 상기 제1게이트절연막상에 부유게이트전극으로 되는 제1폴리실리콘막을 형성하는 공정, 상기 제1폴리실리콘막을 선택적으로 에칭하여 부유게이트 분리영역을 형성하는 공정, 상기 제1폴리실리콘막상 및 부유게이트 분리영역상에 제2게이트절연막을 형성하는 공정, 상기 제2게이트절연막상에 제어게이트전극으로 되는 제2폴리실리콘막을 형성하는 공정, 상기 제1폴리실리콘막과 상기 제2게이트절연막 및 상기 제2폴리실리콘막을 자기정합적으로 선택적으로 에칭하여 부유게이트전극과 제어게이트전극의 적층구조를 형성하는 공정, 상기 소자분리영역 이외, 또한 상기 부유게이트전극 및 제어게이트전극의 영역 이외의 상기 반도체기판 표면에 제2도전형의 불순물확산층을 형성하는 공정, 상기 반도체기판상과 상기 소자분리영역상 및 상기 제어게이트전극상에 제3절연막을 형성하는 공정, 상기 제3절연막을 매개해서 상기 제어게이트전극과 불순물확산층에 접촉구멍을 개공하는 공정, 상기 제어게이트전극과 상기 불순물확산층 각각에 접속되는 금속전극을 상기 접촉구멍내 및 상기 제3절연막상에 형성하는 공정, 상기 제3절연막과 상기 금속전극상에 제4절연막을 형성하는 공정 및, 상기 제4절연막내에 상기 금속전극과 전기적으로 결합되는 금속배선을 형성한 후 이 금속배선상에 본딩용의 개공부를 형성하는 배선공정을 구비하고, 상기 자기정합적으로 형성된 부유게이트전극 및 제어게이트전극의 적층구조는 상기 불순물확산층을 사이에 두고 복수개 직렬로 배치되고, 그 직렬접속된 한쪽의 단부의 불순물확산층이 드레인접촉, 다른쪽 단부의 불순물확산층이 소오스접촉으로 되며, 상기 직렬접속된 복수개의 적층구조중 양단의 제어게이트전극을 선택트랜지스터의 게이트전극으로 하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
  23. 제22항에 있어서, 상기 배선공정은, 복수층의 금속층과 절연층의 적층구성과, 이 금속층 사이를 접속하는 관통구멍을 형성하는 공정을 포함하고, 상기 제어게이트전극상에 설치된 접촉구멍과 상기 불순물확산층상에 설치된 접촉구멍에는 상기 복수층의 금속층중 어느 하나의 금속층이 형성되어 전기적 접속을 이루며, 상기 본딩용의 개공부를 설치하는 금속배선은 상기 복수층의 금속층중의 최상층의 금속층인 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
  24. 제23항에 있어서, 상기 배선공정 다음에 자외선을 조사하는 공정을 갖춘 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
  25. 제23항 또는 제24항에 있어서, 상기 반도체기판의 적어도 상기 선택트랜지스터의 채널영역으로 되는 부분에 불순물을 도입하여 상기 자외선조사후의 선택트랜지스터의 중성 문턱치를 정의 문턱치로 하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
  26. 제4항에 있어서, 상기 선택트랜지스터에 관한 상기 제2부유게이트전극과 상기 반도체기판간의 정전용량(Cs1)과 상기 제2부유게이트전극과 상기 제2제어게이트전극간의 정전용량(Cs2)의 비[Cs2/(Cs1+Cs2)]는, 상기 메모리셀에 관한 상기 제1부유게이트전극과 상기 반도체기판간의 정전용량(Cc1)과 상기 제1부유게이트전극과 상기 제1제어게이트전극간의 정전용량(Cc2)의 비[Cc2/(Cc1+Cc2)]보다 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  27. 제6항에 있어서, 상기 선택트랜지스터에 관한 상기 제2부유게이트전극과 상기 반도체기판간의 정전용량(Cs1)과 상기 제2부유게이트전극과 상기 제2제어게이트전극간의 정전용량(Cs2)의 비[Cs2/(Cs1+Cs2)]는, 상기 메모리셀에 관한 상기 제1부유게이트전극과 상기 반도체기판간의 정전용량(Cc1)과 상기 제1부유게이트전극과 상기 제1제어게이트전극간의 정전용량(Cc2)의 비[Cc2/(Cc1+Cc2)]보다 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  28. 제9항에 있어서, 상기 선택트랜지스터에 관한 상기 제2부유게이트전극과 상기 반도체기판간의 정전용량(Cs1)과 상기 제2부유게이트전극과 상기 제2제어게이트전극간의 정전용량(Cs2)의 비[Cs2/(Cs1+Cs2)]는, 상기 메모리셀에 관한 상기 제1부유게이트전극과 상기 반도체기판간의 정전용량(Cc1)과 상기 제1부유게이트전극과 상기 제1제어게이트전극간의 정전용량(Cc2)의 비[Cc2/(Cc1+Cc2)]보다 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  29. 제2항에 있어서, 상기 선택트랜지스터에 관한 상기 제2부유게이트전극과 상기 반도체기판간의 정전용량(Cs1)과 상기 제2부유게이트전극과 상기 제2제어게이트전극간의 정전용량(Cs2)의 비[Cs2/(Cs1+Cs2)]는, 상기 메모리셀에 관한 상기 제1부유게이트전극과 상기 반도체기판간의 정전용량(Cc1)과 상기 제1부유게이트전극과 상기 제1제어게이트전극간의 정전용량(Cc2)의 비[Cc2/(Cc1+Cc2)]보다 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  30. 제3항에 있어서, 상기 선택트랜지스터에 관한 상기 제2부유게이트전극과 상기 반도체기판간의 정전용량(Cs1)과 상기 제2부유게이트전극과 상기 제2제어게이트전극간의 정전용량(Cs2)의 비[Cs2/(Cs1+Cs2)]는, 상기 메모리셀에 관한 상기 제1부유게이트전극과 상기 반도체기판간의 정전용량(Cc1)과 상기 제1부유게이트전극과 상기 제1제어게이트전극간의 정전용량(Cc2)의 비[Cc2/(Cc1+Cc2)]보다 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  31. 제5항에 있어서, 상기 선택트랜지스터에 관한 상기 제2부유게이트전극과 상기 반도체기판간의 정전용량(Cs1)과 상기 제2부유게이트전극과 상기 제2제어게이트전극간의 정전용량(Cs2)의 비[Cs2/(Cs1+Cs2)]는, 상기 메모리셀에 관한 상기 제1부유게이트전극과 상기 반도체기판간의 정전용량(Cc1)과 상기 제1부유게이트전극과 상기 제1제어게이트전극간의 정전용량(Cc2)의 비[Cc2/(Cc1+Cc2)]보다 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  32. 제7항에 있어서, 상기 선택트랜지스터에 관한 상기 제2부유게이트전극과 상기 반도체기판간의 정전용량(Cs1)과 상기 제2부유게이트전극과 상기 제2제어게이트전극간의 정전용량(Cs2)의 비[Cs2/(Cs1+Cs2)]는, 상기 메모리셀에 관한 상기 제1부유게이트전극과 상기 반도체기판간의 정전용량(Cc1)과 상기 제1부유게이트전극과 상기 제1제어게이트전극간의 정전용량(Cc2)의 비[Cc2/(Cc1+Cc2)]보다 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  33. 제8항에 있어서, 상기 선택트랜지스터에 관한 상기 제2부유게이트전극과 상기 반도체기판간의 정전용량(Cs1)과 상기 제2부유게이트전극과 상기 제2제어게이트전극간의 정전용량(Cs2)의 비[Cs2/(Cs1+Cs2)]는, 상기 메모리셀에 관한 상기 제1부유게이트전극과 상기 반도체기판간의 정전용량(Cc1)과 상기 제1부유게이트전극과 상기 제1제어게이트전극간의 정전용량(Cc2)의 비[Cc2/(Cc1+Cc2)]보다 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  34. 제4항에 있어서, 상기 제2부유게이트전극은 상기 제2제어게이트전극 방향으로 인접하는 상기 선택트랜지스터끼리 서로 연속하고 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  35. 제6항에 있어서, 상기 제2부유게이트전극은 상기 제2제어게이트전극 방향으로 인접하는 상기 선택트랜지스터끼리 서로 연속하고 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  36. 제9항에 있어서, 상기 제2부유게이트전극은 상기 제2제어게이트전극 방향으로 인접하는 상기 선택트랜지스터끼리 서로 연속하고 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  37. 제26항 또는 제31항에 있어서, 상기 제2부유게이트전극은 상기 제2제어게이트전극 방향으로 인접하는 상기 선택트랜지스터끼리 서로 연속하고 있고, 상기 제1부유게이트전극은 상기 제1제어게이트전극 방향으로 인접하는 상기 메모리셀 사이에서 소정간격을 가지고 구절되어 있으며, 그 소정간격은 상기 제1부유게이트전극의 두께의 2배보다 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  38. 제27항, 제29항, 제32항 또는 제33항중 어느 한 항에 있어서, 상기 제2부유게이트전극은 상기 제2제어게이트전극 방향으로 인접하는 상기 선택트랜지스터끼리 서로 연속하고 있고, 상기 제1부유게이트전극은 상기 제1제어게이트전극 방향으로 인접하는 상기 메모리셀 사이에서 소정간격을 가지고 구절되어 있으며, 그 소정간격은 상기 제1부유게이트전극의 두께의 2배보다 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  39. 제28항, 제30항 또는 제36항중 어느 한 항에 있어서, 상기 제2부유게이트전극은 상기 제2제어게이트전극 방향으로 인접하는 상기 선택트랜지스터끼리 서로 연속하고 있고, 상기 제1부유게이트전극은 상기 제1제어게이트전극 방향으로 인접하는 상기 메모리셀 사이에서 소정간격을 가지고 구절되어 있으며, 그 소정간격은 상기 제1부유게이트전극의 두께의 2배보다 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  40. 제26항 또는 제31항에 있어서, 상기 제2제어게이트전극 방향에서의 상기 제2부유게이트전극의 길이는 상기 제1제어게이트전극 방향에서의 제1부유게이트전극의 길이에 비해 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  41. 제27항, 제29항, 제32항 또는 제33항에 있어서, 상기 제2제어게이트전극 방향에서의 상기 제2부유게이트전극의 길이는 상기 제1제어게이트전극 방향에서의 제1부유게이트전극의 길이에 비해 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  42. 제26항, 제30항 또는 제36항중 어느 한 항에 있어서, 상기 제2제어게이트전극 방향에서의 상기 제2부유게이트전극의 길이는 상기 제1제어게이트전극 방향에서의 제1부유게이트전극의 길이에 비해 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  43. 제4항, 제5항, 제26항, 제31항 또는 제34항중 어느 한 항에 있어서, 상기 메모리셀의 상기 소오스 및 드레인영역을 복수개 직렬로 함으로써 상기 메모리셀의 채널영역이 직렬접속되고 이 직렬접속의 양단부에 상기 선택트랜지스터가 설치된 구성을 1유니트로 하고, 이 유니트구성이 반복하여 배열될 때마다 상기 선택트랜지스터의 소정의 한쪽과 접속되는 비트선을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  44. 제6항, 제7항, 제32항, 제33항 또는 제35항중 어느 한 항에 있어서, 상기 메모리셀의 상기 소오스 및 드레인영역을 복수개 직렬로 함으로써 상기 메모리셀의 채널영역이 직렬접속되고 이 직렬접속의 양단부에 상기 선택트랜지스터가 설치된 구성을 1유니트로 하고, 이 유니트구성이 반복하여 배열될 때마다 상기 선택트랜지스터의 소정의 한쪽과 접속되는 비트선을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  45. 제9항, 제10항, 제28항, 제29항, 제30항 또는 제36항중 어느 한 항에 있어서, 상기 메모리셀의 상기 소오스 및 드레인영역을 복수개 직렬로 함으로써 상기 메모리셀의 채널영역이 직렬접속되고 이 직렬접속의 양단부에 상기 선택트랜지스터가 설치된 구성을 1유니트로 하고, 이 유니트구성이 반복하여 배열될 때마다 상기 선택트랜지스터의 소정의 한쪽과 접속되는 비트선을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  46. 제18항에 있어서, 상기 검증동작이 종료한 것을 검출하는 검증검출수단을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  47. 제46항에 있어서, 상기 검증검출수단은 복수의 상기 플립플롭회로 각각의 상기 소정의 보지노드 전부에 대해 각각 전위가 일치했을 때만 검출신호를 얻는 공통검증선을 갖춘 것을 특징으로 하는 불휘발성 반도체 기억장치.
  48. 제43항에 있어서, 상기 유니트구성은 매트릭스형상으로 설치되고, 데이터의 기입상태에 관한 상기 메모리셀의 문턱치 전압을 보정하는 검증수단을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  49. 제48항에 있어서, 상기 검증수단은, 상기 메모리셀로부터의 독출 또는 메모리셀로의 기입의 데이터를 제1상태 및 제2상태중의 어느 한쪽의 상태로서 소정의 보지노드에 보지하는 플립플롭회로와, 상기 메모리셀의 검증동작시에 상기 비트선을 프리차지하는 충전수단, 상기 메모리셀의 검증동작시에는 상기 비트선과 상기 플립플롭회로를 전기적으로 차단하는 기간을 갖는 상기 플립플롭회로와 상기 플립플롭회로와 상기 비트선을 결합하는 결합수단, 상기 검증동작시에 있어서 도통하는 제1검증용 트랜지스터와 상기 비트선의 신호에 대응하여 게이트가 제어되는 제2검증용 트랜지스터 및, 검증종료시에 상기 제1, 제2검증용 트랜지스터가 상기 플립플롭회로가 갖춘 소정의 보지노드의 데이터를 반전시키는 전류경로를 구성하는 회로수단을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  50. 제49항에 있어서, 상기 플립플롭회로는 리셋트수단을 포함하고 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  51. 제50항에 있어서, 상기 검증동작이 종료한 것을 검출하는 검증검출수단을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  52. 제49항에 있어서, 상기 검증동작이 종료한 것을 검출하는 검증검출수단을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  53. 제51항에 있어서, 상기 검증검출수단은 복수의 상기 플립플롭회로 각각의 상기 소정의 보지노드 전부에 대해 각각 전위가 일치했을 때만 검출신호를 얻는 공통검증선을 갖춘 것을 특징으로 하는 불휘발성 반도체 기억장치.
  54. 제52항에 있어서, 상기 검증검출수단은 복수의 상기 플립플롭회로 각각의 상기 소정의 보지노드 전부에 대해 각각 전위가 일치했을 때만 검출신호를 얻는 공통검증선을 갖춘 것을 특징으로 하는 불휘발성 반도체 기억장치.
  55. 제44항에 있어서, 상기 유니트구성은 매트릭스형상으로 설치되고, 데이터의 기입상태에 관한 상기 메모리셀의 문턱치 전압을 보정하는 검증수단을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  56. 제55항에 있어서, 상기 검증수단은, 상기 메모리셀로부터의 독출 또는 메모리셀로의 기입의 데이터를 제1상태 및 제2상태중의 어느 한쪽의 상태로서 소정의 보지노드에 보지하는 플립플롭회로와, 상기 메모리셀의 검증동작시에 상기 비트선을 프리차지하는 충전수단, 상기 메모리셀의 검증동작시에는 상기 비트선과 상기 플립플롭회로를 전기적으로 차단하는 기간을 갖는 상기 플립플롭회로와 상기 비트선을 결합하는 결합수단, 상기 검증동작시에 있어서 도통하는 제1검증용 트랜지스터와 상기 비트선의 신호에 대응하여 게이트가 제어되는 제2검증용 트랜지스터 및, 검증종료시에 상기 제1, 제2검증용 트랜지스터가 상기 플립플롭회로가 갖춘 소정의 보지노드의 데이터를 반전시키는 전류경로를 구성하는 회로수단을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  57. 제56항에 있어서, 상기 플립플롭회로는 리셋트수단을 포함하고 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  58. 제57항에 있어서, 상기 검증동작이 종료한 것을 검출하는 검증검출수단을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  59. 제56항에 있어서, 상기 검증동작이 종료한 것을 검출하는 검증검출수단을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  60. 제58항에 있어서, 상기 검증검출수단은 복수의 상기 플립플롭회로 각각의 상기 소정의 보지노드 전부에 대해 각각 전위가 일치했을 때만 검출신호를 얻는 공통검증선을 갖춘 것을 특징으로 하는 불휘발성 반도체 기억장치.
  61. 제59항에 있어서, 상기 검증검출수단은 복수의 상기 플립플롭회로 각각의 상기 소정의 보지노드 전부에 대해 각각 전위가 일치했을 때만 검출신호를 얻는 공통검증선을 갖춘 것을 특징으로 하는 불휘발성 반도체 기억장치.
  62. 제45항에 있어서, 상기 유니트구성은 매트릭스형상으로 설치되고, 데이터의 기입상태에 관한 상기 메모리셀의 문턱치 전압을 보정하는 검증수단을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  63. 제62항에 있어서, 상기 검증수단은, 상기 메모리셀로부터의 독출 또는 메모리셀로의 기입의 데이터를 제1상태 및 제2상태중의 어느 한쪽의 상태로서 소정의 보지노드에 보지하는 플립플롭회로와, 상기 메모리셀의 검증동작시에 상기 비트선을 프리차지하는 충전수단, 상기 메모리셀의 검증동작시에는 상기 비트선과 상기 플립플롭회로를 전기적으로 차단하는 기간을 갖는 상기 플립플롭회로와 상기 비트선을 결합하는 결합수단, 상기 검증동작시에 있어서 도통하는 제1검증용 트랜지스터와 상기 비트선의 신호에 대응하여 게이트가 제어되는 제2검증용 트랜지스터 및, 검증종료시에 상기 제1, 제2검증용 트랜지스터가 상기 플립플롭회로가 갖춘 소정의 보지노드의 데이터를 반전시키는 전류경로를 구성하는 회로수단을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  64. 제63항에 있어서, 상기 플립플롭회로는 리셋트수단을 포함하고 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  65. 제64항에 있어서, 상기 검증동작이 종료한 것을 검출하는 검증검출수단을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  66. 제63항에 있어서, 상기 검증동작이 종료한 것을 검출하는 검증검출수단을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  67. 제65항에 있어서, 상기 검증검출수단은 복수의 상기 플립플롭회로 각각의 상기 소정의 보지노드 전부에 대해 각각 전위가 일치했을 때만 검출신호를 얻는 공통검증선을 갖춘 것을 특징으로 하는 불휘발성 반도체 기억장치.
  68. 제66항에 있어서, 상기 검증검출수단은 복수의 상기 플립플롭회로 각각의 상기 소정의 보지노드 전부에 대해 각각 전위가 일치했을 때만 검출신호를 얻는 공통검증선을 갖춘 것을 특징으로 하는 불휘발성 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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