KR100189997B1 - 불휘발성 메모리 장치 - Google Patents

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Abstract

본 발명은 플로팅 게이트 격리 패턴과 콘트롤 게이트 패턴을 변명함으로써 콘트롤 게이트 패턴을 이용한 플로팅 게이트의 자기 정렬 식각시 소오스 라인이 형성되는 활성영역의 일부분이 식각되는 것을 방지할 수 있다. 따라서 후속 공정인 소오스 라인이 형성을 위한 이온 주입 공정시 소오스 라인이 전기적으로 단락되거나 저항이 높아지는 현상이 발생하는 것을 막을 수 있어 셀의 안정적 동작 및 수율 향상에 이바지 할 수 있다.

Description

[발명의 명칭]
불휘발성 메모리 장치
[도면의 간단한 설명]
제1a도 내지 제1e도는 종래 기술에 의한 불휘발성 메모리 장치를 설명하기 위해 도시한 단면도.
제2a도 내지 제 2c도는 본 발명의 일 실시예에 의한 불휘발성 메모리 장치를 설명하기 위해 도시한 단면도.
제3a도 내지 제3c도는 본 발명의 다른 실시예에 의한 불휘발성 메모리 장치를 설명하기 위해 도시한 단면도.
제4도는 본 발명의 또다른 실시예에 의한 불휘발성 메모리 장치를 설명하기 위해 도시한 단면도.
[도면의 간단한 설명]
본 발명은 불휘발성 메모리 장치에 관한 것으로, 특히 소오스 라인의 단락을 방지하기 위한 불휘발성 메모리 장치에 관한 것이다.
불휘발성 메모리 장치는 활성 영역위에 플로팅 게이트와 컨트롤 게이트의 적층구조로 되어 있는 메모리 셀과 이들 메모리 셀에 저장된 정보를 읽기 위한 비트라인, 컨트롤 케이트 전극, 서로 이웃한 메모리 셀과 메모리 셀을 연결하는 워드라인으로 구성되어 있다.
불휘발성 메모리 장치중 모든 셀의 정보를 일괄소거하는 것을 특징으로 하는 플래쉬 메모리는 노아(NOR)형과 낸드(NAND)형으로 구분된다. 낸드형 플래쉬 메모리가 1개의 비트라인 콘택에 8개 또는 16개의 셀 트랜지스터가 직렬로 연결되어 있어 정보를 읽고 쓰는 속도가 느린 반면에, 노아형 플래쉬 메모리는 1개의 비트라인 콘택에 2개의 셀 트랜지스터가 병렬로 연결되어 있으므로 액세스(access)속도가 매우 빠르다. 따라서, 노아형 플래쉬 메모리는 MICOM제품 및 고속 랜덤 억세스 디램 인터페이스(high speed random access DRAM interface) 플래쉬 제품에 널리 이용되고 있다.
제1a도 내지 제1e도는 종래 기술에 의한 불휘발성 메모리 장치를 설명하기 위해 도시한 단면도들이다.
참조번호 1은 컨트롤 게이트를, 3은 비트라인 콘택을, 5·15는 활성 영역을, 7은 플로팅 게이트 격리 패턴을, 9·13은 비활성 영역을 한정하는 필드산화막을, 11은 반도체 기판을, 17은 소오스 라인을 나타낸다.
제1a도는 불휘발성 메모리 셀 어레이의 레이아웃을 나타낸 단면도로서, 그 공정순서는 다음과 같다.
첫째, 반도체 기판에 활성 영역(5)을 형성하고 제1 유전막을 형성한다.
둘째, 플로팅 게이트 전극물질을 증착한다.
셋째, 플로팅 게이트 격리 패턴(7)을 사용하여 비트라인 콘택(3)들 사이에 소오스 라인과 직각 방향으로 존재하는 플로팅 게이트 전극물질을 식각한다.
넷째, 제2 유전막 및 콘트롤 게이트 전극물질을 증착한다.
다섯째, 컨트롤 게이트(1)를 형성하기 위하여 비트라인 콘택(3)과 소오스 라인 사이에서 소오스라인과 평행하게 컨트롤 게이트 패턴 마스크를 형성한다.
여섯째, 상기 컨트롤 게이트 패턴 마스크를 이용하여 콘트롤 게이트 전극물질 및 제 2 유전막을 식각하고 자기정렬 식각 방법을 이용하여 남아있는 플로팅 게이트 전극 물질을 식각한다.
일곱째, 상기 비트라인 콘택(3)에 비트라인을 형성한다.
플로팅 게이트 격리패턴(7)을 식각하는 상기 셋째 공정에서, 상기 각 메모리 셀 트랜지스터의 소오스 영역을 연결하는 소오스 라인과 띠 형태를 가진 상기 플로팅 게이트 격리 패턴(7)이 만나는 지점인 L은 플로팅 게이트 전극 물질이 식각되어 반도체 기판이 드러나 있는 상태가 된다.
이러한 상태에서 상기 여섯째 공정으로 남아있는 플로팅 게이트 전극물질을 자기정렬 식각하면 상기 L지점에서는 플로팅 게이트 전극물질이 없기 때문에 반도체 기판이 식각되는 피팅(Pitting) 현상이 발생한다.
상기 피팅 현상은 제1a도의 A-A' 방향에서 본 단면도인 제1b도와, B-B' 방향에서 본 단면도인 제1c도에서 선명하게 알 수 있다.
제1c도를 참조하면 필드 산화막(13)으로 구분된 활성 영역(15)의 반도체 기판 (11)이 식각되어 있음을 알 수 있다.
상기 피팅 현상으로 인해 후속 공정인 상기 소오스 영역들을 연결하는 소오스라인 형성시 상기 소오스라인이 단락되는 문제점이 발생한다.
제1d도에서 상기 제1b 도와 같은 피팅이 발생한 반도체 기판(11)에 소오스 라인(17)을 형성하기 위한 이온 주입을 비대칭형으로 실시한 경우 a와 같이 소오스 라인 단락 부분이 발생하였음을 알 수 있고, 제1e도에서는 다른 형태의 피팅이 발생한 반도체 기판(11)에 이온 주입을 대칭형으로 실시한 경우 역시 b와 같은 소오스 라인 단락 부분이 발생하였음을 알 수 있다.
피팅이 발생한 반도체 기판에 이온 주입공정시 상기와 같이 소오스 라인이 단락되지 않았다 하더라도 소오스 라인 저항이 매우 높아지는 결과를 초래한다.
소오스 라인의 저항이 높아지면 소오스 라인에 전압이 인가될 때 전압강하가 커져서 그만큼 소오스 라인에 인가하는 전압을 높이지 않으면 안된다. 그러나 이때 P-N 접합구조에서의 내압을 고려하여야 하므로 전압을 증가시키는데는 한계가 있다.
또한 저항이 켜지면 VSS 전압을 소오스에 공급하기 위한 콘택과 멀리 떨어진 셀들은 소오스 라인의 저항으로 인한 전압 강하로 셀 트랜지스터의 소오스에 충분한 전압이 공급되지 않아 데이터 소거가 되지 않는데, 이를 소거하더라도 셀의 문턱 전압(Vth) 산포가 심해 일정한 셀 특성을 기대하기가 매우 어렵게 된다.
따라서 본 발명의 목적은, 콘트롤 게이트 패턴을 이용하여 플로팅 게이트를 자기정렬 식각할때 소오스 라인이 형성되는 활성영역의 일부분이 식각되는 것을 방지할 수 있는 불휘발성 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예는, 메모리 셀 트랜지스터들의 드레인과 비트라인 콘택을 통하여 연결되는 비트라인들과, 상기 비트라인 콘택과 이를 중심으로 상기 메모리 셀 트랜지스터들이 대칭 형성되는 제1활성 영역들과, 상기 제1활성 영역과는 직각 방향으로 구성되고 상기 메모리 셀 트랜지스터의 소오스와 인접한 메모리 셀 트랜지스터들의 소오스들을 연결하는 제2활성 영역들과, 상기 제1활성 영역들 사이와 상기 제2 활성 영역들 사이에서 소정의 폭을 가지는 필드 산화막과, 상기 제2 활성 영역에서 각 메모리 셀 트랜지스터의 상기 소오스들이 단락되는 것을 방지하기 위해, 상기 필드 산화막에 포함되는 플로팅 게이트 격리 패턴과, 상기 비트라인 콘택들과 상기 제2 활성 영역 사이에, 상기 제1 활성 영역과 직각 방향으로 형성되는 컨트롤 게이트들로 구성된 것을 특징으로 하는 불휘발성 메모리 장치를 제공한다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예는, 메모리 셀 트랜지스터의 드레인과 비트라인 콘택을 통하여 연결되는 비트라인들과, 상기 비트라인 콘택과 이를 중심으로 상기 메모리 셀 트랜지스터들이 대칭 형성되는 제1 활성 영역들과, 상기 제1활성 영역과는 직각 방향으로 구성되고 상기 메모리 셀 트랜지스터의 소오스와 인접한 메모리 셀 트랜지스터들의 소오스들을 연결하는 제2 활성 영역들과, 상기 제1활성 영역들 사이와 상기 제2 활성 영역들 사이에서 소정의 폭을 가지는 필드 산화막과, 상기 제 2 활성 영역에서 각 메모리 셸 트랜지스터의 상기 소오스들이 단락되는 것을 방지하기 의해, 상기 필드 산화막 및 상기 제 1 활성 영역 방향으로 상기 제 2 활성 영역의 일부가 포함되는 플로팅 게이트 격리 패턴과, 상기 비트라인 콘택들과 상기 제2 활성 영역 사이에, 상기 제1 활성 영역과 직각 방향으로 형성되는 컨트롤 게이트들로 구성된 것을 특징으로 하는 불휘발성 메모리 장치를 제공한다.
상기 목적을 달성하기 위한 본 발명의 또 다른 실시예는, 메모리 셀 트랜지스터의 드레인과 비트라인 콘택을 통하여 연결되는비트라인들과, 상기 비트라인 콘택과 이를 중심으로 상기 메모리 셀 트랜지스터들이 대칭 형성되는 제1 활성 영역들과, 상기 제1 활성 영역과는 직각 방향으로 구성되고 상기 메모리 셀 트랜지스터의 소오스와 인접한 메모리 셀 트랜지스터들의 소오스들을 연결하는 제 2 활성 영역들과, 상기 제1 활성 영역들 사이와 상기 제2 활성 영역들 사이에서 소정의 폭을 가지는 필드 산화막 및 플로팅 게이트 격리 패턴과, 상기 비트라인 콘택들과 상기 제2 활성 영역 사이에서 상기 제1활성 영역과 직각 방향으로 형성되고 상기 제1 활성 영역에서의 폭이 그 이외에서의 폭보다 큰 컨트롤 게이트들로 구성된 것을 특징으로 하는 불휘발성 메모리 장치를 제공한다.
상기 플로팅 게이트 격리 패턴은 상기 제2 활성 영역에서 각 메모리 셀 트랜지스터의 상기 소오스들이 단락되는 것을 방지하기 위해, 상기 필드 산화막에 포함되도록 형성하거나 상기 필드 산화막 및 상기 제1 활성 영역 방향으로 상기 제2 활성 영역의 일부가 포함되도록 형성하는 것는 것이 바람직하다.
본 발명은 플로팅 게이트 격리 패턴과 콘트롤 게이트 패턴을 변형함으로써 콘트롤 게이트 패턴을 이용한 플로팅 게이트의 자기 정렬 식각시 소오스 라인이 형성되는 활성영역의 일부분이 식각되는 것을 방지할 수 있다. 따라서 후속 공정인 소오스 라인이 형성을 위한 이온 주입 공정시 소오스 라인이 전기적으로 단락되거나 저항이 높아지는 현상이 발생하는 것을 막을 수 있어 셸의 안정적 동작 및 수율 향상에 이바지 할 수 있다.
이하 첨부한 도면을 참조하여 본 발명을 더욱더 상세히 설명한다.
제2a도 내지 제2c도는 본 발명의 일 실시예에 의한 불휘발성 메모리 장치를 설명하기 위해 도시한 단면도들이다.
참조번호 21은 콘트롤 게이트의 모양 및 콘트롤 케이트와 자기정렬 식각되는 플로팅 게이트의 영역을, 23은 비트라인 콘택을, 25·35는 활성영역을, 27은 플로팅 게이트 격리 패턴을, 29·33은 비활성 영역을 한정하는 필드산화막을, 31은 반도체 기판을 나타낸다.
제2a도는 불휘발성 메모리 셀 어레이의 레이아웃을 나타낸 단면도이다.
비트라인 콘택(23) 및 이를 중심으로 메모리 셀 트랜지스터들이 대칭 형성되는 제1활성 영역들과, 상기 제1 활성 영역과는 직각 방향으로 구성되고 상기 메모리 셀 트랜지스터의 소오스와 인접한 메모리 셀 트랜지스터들의 소오스들을 연결하는 제2 활성 영역들과, 상기 제1 활성 영역들 사이와 상기 제2 활성 영역들 사이에서 소정의 폭을 가지는 필드 산화막(29) 및 플로팅 게이트 격리 패턴(27)과, 상기 비트라인 콘택(23)들과 상기 제2 활성 영역 사이에서 상기 제1 활성영역과 직각 방향으로 형성되는 컨트롤 게이트(21)들로 구성되어있다.
본 발명에서는 상기 제2 활성 영역에서 각 메모리 셀 트랜지스터의 상기 소오스들이 단락되는 것을 방지하기 위해, 상기 플로팅 게이트 격리 패턴(27)을 상기 필드 산화막(29)에 포함되도록 형성하였다.
상기와 같이 레이아웃하여 셀을 구성하면 콘트롤 게이트(21) 플로팅 게이트를 자기정렬 식각하면 M 지점에서는 반도체 기판이 식각되는 피팅(Pitting) 현상이 발생하지 않는다.
그것은 플로팅 게이트 전극물질 증착 후 플로팅 게이트 격리 패턴(27)에 의해 상기 플로팅 게이트 격리 패턴(27) 내부의 플로팅 게이트 전극 물질을 식각하면 상기 M 지점을 포함한 그 이외 영역에는 상기 플로팅 게이트 전극물질이 존재하게 되고, 이어서 콘트롤게이트(21)를 이용하여 자기정렬 식각을 실시하면 상기 M 지점은 반도체 기판이 식각되지 않고 남아있는 플로팅 게이트 전극물질이 식각되기 때문이다.
제2b도는 제2a도에서 A-A' 방향의 단면도, 제2c도는 B-B' 방향의 단면도로서 소오스라인이 형성될 활성영역(35)에 피팅 현상이 발생하지 않았음을 보여준다.
본 발명에 의하면 활성영역의 반도체 기판에서 단차, 즉 종래의 피팅 현상으로 인해 후속 공정인 소오스 라인 형성을 위한 이온주입시 소오스 라인이 전기적으로 단락되거나 저항이 높아지는 현상을 방지함으로써, 셀의 안정적 동작 및 수율 향상에 이바지할 수 있다.
제3a도 내지 제3c도는 본 발명의 다른 실시예에 의한 불휘발성 메모리 장치를 설명하기 위해 도시한 단면도들이다.
참조번호 41은 콘트롤 게이트의 모양 및 콘트롤 게이트와 자기정렬 식각되는 플로팅 게이트의 영역을, 43은 비트라인 콘택을, 45·55는 활성 영역을, 47은 플로팅 게이트 격리 패턴을, 49·53은 비활성 영역을 한정하는 필드산화막을, 51은 반도체 기판을 나타낸다.
제3a도는 불휘발성 메모리 셀 어레이의 레이아웃을 나타낸 단면도로서, 플로팅 게이트 격리 패턴(49)이 필드 산화막(49)및 제1 활성 영역 방향으로 제2 활성 영역의 일부가 포함되도록 형성되고 그 이외는 상기 제2a도와 같이 구성된다. 상기와 같이 레이아웃하여 셀을 구성하면 콘트롤 게이트 식각후 자기정렬 플로팅 게이트 식각시 N 지점에는 반도체 기판이 식각되는 피팅(Pitting) 현상이 발생하지 않는다.
그것은 플로팅 게이트 격리 패턴(47)에 의해 상기 플로팅 게이트 격리 패턴 (47) 내부의 플로팅 게이트 전극 물질을 식각하면 상기 N 지점을 포함한 그 이외 영역에는 상기 플로팅 게이트 전극물질이 존재하게 되고, 이어서 콘트롤 게이트(41)를 이용하여 자기정렬 식각을 실시하면 상기 N 지점는 반도체 기판이 식각되지 않고 남아있는 플로팅 게이트 전극물질이 식각되기 때문이다.
제3b도는 제3a도에서 A-A' 방향의 단면도, 제3c도는 B-B' 방향의 단면도로서 소오스라인이 형성될 활성영역(55)에 피팅 현상이 발생하지 않아 후속 공정인 소오스 라인 형성을 의한 이온주입시 소오스 라인이 전기적으로 단락되거나 저항이 높아지는 현상이 발생하지 않아 셀의 안정적 동작 및 수율 향상에 이바지할 수 있다.
제4도는 본 발명의 또 다른 실시예에 의한 불휘발성 메모리 장치를 설명하기 위해 도시한 단면도이다.
참조번호 61은 콘트롤 게이트의 모양 및 콘트롤 게이트와 자기정렬 식각되는 플로팅 게이트의 영역을, 63은 비트라인 콘택을, 65는 활성 영역을, 67은 플로팅 게이트격리 패턴을, 69는 비활성 영역을 한정하는 필드산화막을 나타낸다.
제4도의 레이아웃을 참조하면 비트라인 콘택(63)들과 소오스 라인이 형성되는 제2활성 영역 사이에 컨트롤 게이트(61)를 형성함에 있어서, 제1활성 영역상의 드레인/소오스 사이에 형성되는 채널 길이를 확장하기 위해 상기 채널 영역상에 형성된 상기 플로팅 게이트와 상기 컨트롤 게이트(61)의 폭(h)이 상기 채널 영역 이외의 다른 영역에 형성된 상기 플로팅 게이트와 상기 콘트롤 게이트(61)의 폭(h)보다 크도록 형성한다.
그 이외의 다른 공정은 상기 제2a도에서와 같다.
이때 각 메모리 셀 트랜지스터의 상기 소오스들이 단락되는 것을 방지하기 위해, 플로팅 게이트 격리 패턴(67)은 상기 필드 산화막(69)에 포함되게 형성하거나 상기 필드 산화막(69) 및 상기 제1활성영역 방향으로 상기 제2활성 영역의 일부가 포함되도록 형성한다.
본 발명은 플로팅 게이트 격리 패턴과 콘트롤 게이트 패턴을 변형함으로써 콘트롤 게이트 패턴을 이용한 플로팅 게이트의 자기 정렬 식각시 소오스 라인이 형성되는 활성영역의 일부분이 식각되는 것을 방지할 수 있다. 따라서 후속 공정인 소오스 라인이 형성을 의한 이온 주입 공정시 소오스 라인이 전기적으로 단락되거나 저항이 높아지는 현상이 발생하는 것을 막을 수 있어 셀의 안정적 동작 및 수율 향상에 이바지 할 수 있다.
이상, 본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (5)

  1. 메모리 셀 트랜지스터들의 드레인과 비트라인 콘택을 통하여 연결되는 비트라인들과, 상기 비트라인 콘택과 이를 중심으로 상기 메모리 셀 트랜지스터들이 대칭 형성되는 제1활성 영역들과, 상기 제1활성 영역과는 직각 방향으로 구성되고 상기 메모리 셀 트랜지스터의 소오스와 인접한 메모리 셀 트랜지스터들의 소오스들을 연결하는 제2활성 영역들과, 상기 제1활성 영역들 사이와 상기 제2활성 영역들 사이에서 소정의 폭을 가지는 필드 산화막과, 상기 제2활성 영역에서 각 메모리 셀 트랜지스터의 상기 소오스들이 단락되는 것을 방지하기 위해, 상기 필드 산화막에 포함되는 플로팅 게이트 격리 패턴과, 상기 비트라인 콘택들과 상기 제2활성 영역 사이에, 상기 제1 활성 영역과 직각 방향으로 형성되는 컨트롤 게이트들을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  2. 메모리 셀 트랜지스터의 드레인과 비트라인 콘택을 통하여 연결되는 비트라인들과, 상기 비트라인 콘택과 이를 중심으로 상기 메모리 셀 트랜지스터들이 대칭 형성되는 제l 활성 영역들과, 상기 제1활성 영역과는 직각 방향으로 구성되고 상기 메모리 셀 트랜지스터의 소오스와 인접한 메모리 셀 트랜지스터들의 소오스들을 연결하는 제2활성 영역들과, 상기 제 1 활성 영역들 사이와 상기 제2활성 영역들 사이에서 소정의 폭을 가지는 필드 산화막과, 상기 제2활성 영역에서 각 메모리 셀 트랜지스터의 상기 소오스들이 단락되는 것을 방지하기 위해, 상기 필드 산화막 및 상기 제1활성 영역 방향으로 상기 제2 활성 영역의 일부가 포함되는 플로팅 게이트 격리 패턴과, 상기 비트라인 콘택들과 상기 제2활성 영역 사이에, 상기 제1 활성 영역과 직각 방향으로 형성되는 컨트롤 게이트들을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  3. 메모리 셀 트랜지스터의 드레인과 비트라인 콘택을 통하여 연결되는 비트라인들과, 상기 비트라인 콘택과 이를 중심으로 상기 메모리 셀 트랜지스터들이 대칭 형성 되는 제1 활성 영역들과, 상기 제1 활성 영역과는 직각 방향으로 구성되고 상기 메모리 셀 트랜지스터의 소오스와 인접한 메모리 셀 트랜지스터들의 소오스들을 연결하는 제2활성 영역들과, 상기 제1 활성역들 사이와 상기 제2 활성 영역들 사이에서 소정의 폭을 가지는 필드 산화막 및 플로팅 게이트 격리 패턴과, 상기 비트라인 콘택들과 상기 제2 활성 영역 사이에서 상기 제1활성 영역과 직각 방향으로 형성되고 상기 제1활성 영역에서의 폭이 그 이외에서의 폭보다 큰 컨트롤 게이트들을 포함하는 특징으로 하는 불휘발성 메모리 장치.
  4. 제3항에 있어서, 상기 플로팅 게이트 격리 패턴은 상기 제2 활성 영역에서 각 메모리 셀 트랜지스터의 상기 소오스들이 단락되는 것을 방지하기 위해, 상기 펄드 산화막에 포함되도록 형성하는 것을 특징으로 하는 불휘발성 메모리 장치.
  5. 제3항에 있어서, 상기 플로팅 게이트 격리 패턴은 상기 제2활성 영역에서 각 메모리 셀 트랜지스터의 상기 소오스들이 단락되는 것을 방지하기 위해, 상기 필드 산화막 및 상기 제1활성영역 방향으로 상기 제2활성 영역의 일부가 포함되도록 형성하는 것을 특징으로 하는 불휘발성 메모리 장치.
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