KR970054531A - 불휘발성 메모리 장치 - Google Patents

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김광호
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    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract

본 발명은 플로팅 게이트 격리 패턴과 콘트롤 게이트 패턴을 변형함으로써 콘트롤 게이트 패턴을 이용한 플로팅 게이트의 자기 정렬 식각시 소오스 라인이 형성되는 활성영역의 일부분이 식각되는 것을 방지할 수 있다. 따라서 후속 공정인 소오스 라인이 형성을 위한 이온 주입 공정시 소오스 라인이 전기적으로 단락되거나 저항이 높아지는 현상이 발생하는 것을 막을 수 있어 셀의 안정적 동작 및 수율 향상에 이바지 할 수 있다.

Description

불휘발성 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 및 제2C도는 본 발명의 일실시예에 의한 불휘발성 메모리 장치를 설명하기 위해 도시한 단면도들이다.

Claims (5)

  1. 메모리 셀 트랜지스터들의 드레인과 비트라인 콘택을 통하여 연결되는 비트라인들과; 상기 비트라인 콘택과 이를 중심으로 상기 메모리 셀 트랜지스터들이 대칭 형성되는 제1활성 영역들과; 상기 제1활성 영역과는 직각 방향으로 구성되고 상기 메모리 셀 트랜지스터의 소오스와 인접한 메모리 셀 트랜지스터들의 소오스들을 연결하는 제2활성 영역들과; 상기 제1활성 영역들 사이와 상기 제2활성영역들 사이에서 소정의 폭을 가지는 필드 산화막과; 상기 제2활성 영역에서 각 메모리 셀 트랜지스터의 상기 소오스들이 단락되는 것을 방지하기 위해, 상기 필드 산화막에 포함되는 플로팅 게이트 격리 패턴과; 상기 비트라인 콘택들과 상기 제2활성 영역 사이에, 상기 제1활성 영역과 직각 방향으로 형성되는 컨트롤 게이트들로 구성되는 것을 특징으로 하는 불휘발성 메모리 장치.
  2. 메모리 셀 트랜지스터들의 드레인과 비트라인 콘택을 통하여 연결되는 비트라인들과; 상기 비트라인 콘택과 이를 중심으로 상기 메모리 셀 트랜지스터들이 대칭 형성되는 제1활성 영역들과; 상기 제1활성 영역과는 직각 방향으로 구성되고 상기 메모리 셀 트랜지스터의 소오스와 인접한 메모리 셀 트랜지스터들의 소오스들을 연결하는 제2활성 영역들과; 상기 제1활성 영역들 사이와 상기 제2활성영역들 사이에서 소정의 폭을 가지는 필드 산화막과; 상기 제2활성 영역에서 각 메모리 셀 트랜지스터의 상기 소오스들이 단락되는 것을 방지하기 위해, 상기 필드 산화막 및 상기 제1활성 영역방향으로 상기 제2활성 영역의 일부가 포함되는 플로팅 게이트 격리 패턴과; 상기 비트라인 콘택들과 상기 제2활성 영역 사이에, 상기 제1활성 영역과 직각 방향으로 형성되는 컨트롤 게이트들로 구성되는 것을 특징으로 하는 불휘발성 메모리 장치.
  3. 메모리 셀 트랜지스터들의 드레인과 비트라인 콘택을 통하여 연결되는 비트라인들과; 상기 비트라인 콘택과 이를 중심으로 상기 메모리 셀 트랜지스터들이 대칭 형성되는 제1활성 영역들과; 상기 제1활성 영역과는 직각 방향으로 구성되고 상기 메모리 셀 트랜지스터의 소오스와 인접한 메모리 셀 트랜지스터들의 소오스들을 연결하는 제2활성 영역들과; 상기 제1활성 영역들 사이와 상기 제2활성영역들 사이에서 소정의 폭을 가지는 필드 산화막 및 플로팅 게이트 격리 패턴과; 상기 비트라인 콘택들과 상기 제2활성 영역 사이에서 상기 제1활성 영역과 직각 방향으로 형성되고 상기 제1활성영역에서의 폭이 그 이외에서의 폭보다 콘 컨트롤 게이트들로 구성된 것을 특징으로 하는 불휘발성 메모리 장치.
  4. 제3항에 있어서, 상기 플로팅 게이트 격리 패턴은 상기 제2활성 영역에서 각 메모리 셀 트랜지스터의 상기 소오스들이 단락되는 것을 방지하기 위해, 상기 필드 산화막에 포함되도록 형성하는 것을 특징으로 하는 불휘발성 메모리 장치.
  5. 제3항에 있어서, 상기 플로팅 게이트 격리 패턴은 상기 제2활성 영역에서 각 메모리 셀 트랜지스터의 상기 소오스들이 단락되는 것을 방지하기 위해, 상기 필드 산화막 및 상기 제1활성영역 방향으로 상기 제2활성영역의 일부가 포함되도록 형성하는 것을 특징으로 하는 불휘발성 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950059506A 1995-12-27 1995-12-27 불휘발성 메모리 장치 KR100189997B1 (ko)

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