KR920005146A - 반도체 메모리 및 그 동작 방법 - Google Patents

반도체 메모리 및 그 동작 방법 Download PDF

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KR920005146A
KR920005146A KR1019910014130A KR910014130A KR920005146A KR 920005146 A KR920005146 A KR 920005146A KR 1019910014130 A KR1019910014130 A KR 1019910014130A KR 910014130 A KR910014130 A KR 910014130A KR 920005146 A KR920005146 A KR 920005146A
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KR
South Korea
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gate
memory cell
cell
memory
line
Prior art date
Application number
KR1019910014130A
Other languages
English (en)
Inventor
프레리흐스 하인쯔-페테르
Original Assignee
프레데릭 얀 스미트
엔.브이.필립스 글로아이람펜파브리켄
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Filing date
Publication date
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Abstract

내용 없음

Description

반도체 메모리 및 그 동작 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 제1도의 라인 Ⅲ-Ⅲ상에서 얻어진 메모리 셀의 단면도.
제4도는 제1도의 라인 Ⅳ-Ⅳ상에 얻어진 메모리 셀의 단면도.
제5도는 4메모리 셀로 구성되는 제2도에 따른 메모리 셀 회로 다이어그램도.

Claims (4)

  1. 메모리 셀 그룹이 n셀의 드레인 및 소스가 직렬로 접속되고 상기 직렬 접속이 셀 블럭의 컬럼에 대해 비트라인을 형성하도록 형성되고, 제어 게이트가 서로 옆에 놓이는 셀블럭 라인의 m 메모리 셀에 공통이고 메모리 셀 그룹의 라인에 대해 워드 라인을 형성하도록 형성하는 반면에, 소스 및 드레인 구역을 갖는 반도체 몸체에서 형성된 메모리 셀과 상기 구역간에 형성되고 게이트 산화물, 게이트 산화물에 미쳐지는 플로팅 게이트, 및 플로팅 게이트에 미쳐지는 제어 게이트에 의해 덮여지고 얇은 절연체에 의해 분리된 채널을 포함함으로써, 플로팅 게이트 트랜지스터를 형성하고, 터널 다이오드 및 얇은 절연체는 전자가 Fowler-Nordheim 터늘링 전류 때문에 플로팅 게이트로 또는 부터 흐를 수 있게 선택되는 것을 특징으로 하는 반도체 메모리에 있어서, 플로팅 게이트가 채널의 모든 폭에 대해 미쳐지지 않고, 그럼으로써 병렬 트랜지스터가 각 메모리 셀에 형성되고, 그 병렬 트랜지스터는 플로팅-게이트 트랜지스터에 병렬로 접속되고 제어 게이트에 의해서만이 제어되는 반도체 메모리.
  2. 제1항에 있어서, 메모리 셀 그룹의 컬럼의 n셀의 게이트 산화물 아래 위치한 영역은 주입기 영역을 형성하고 소스 및 드레인 구역으로부터 분리되는 프로그래밍 라인을 형성하기 위한 상호 접속되는 것을 특징으로 하는 반도체 메모리.
  3. 제2항에 있어서, 1컬럼의 각 셀 영역이 띠-모양의 프로그래밍 라인이 형성되는 동일한 도전 형태의 많이 도핑된 영역에 의해 상호 접속되는 것을 특징으로 하는 반도체 메모리.
  4. 선항중 어느 한 항에 있어서, 인가된 전압이 비-선택된 메모리 셀의 병렬 트랜지스터는 메모리 셀의 판독동안 도전되도록 선택되는 것을 특징으로 하는 반도체 메모리 동작방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910014130A 1990-08-21 1991-08-16 반도체 메모리 및 그 동작 방법 KR920005146A (ko)

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EP0472240A2 (de) 1992-02-26
EP0472240A3 (en) 1993-01-07
US5280187A (en) 1994-01-18

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