JP3604845B2 - 不揮発性メモリ素子及びその製造方法 - Google Patents
不揮発性メモリ素子及びその製造方法 Download PDFInfo
- Publication number
- JP3604845B2 JP3604845B2 JP33111096A JP33111096A JP3604845B2 JP 3604845 B2 JP3604845 B2 JP 3604845B2 JP 33111096 A JP33111096 A JP 33111096A JP 33111096 A JP33111096 A JP 33111096A JP 3604845 B2 JP3604845 B2 JP 3604845B2
- Authority
- JP
- Japan
- Prior art keywords
- active region
- floating gate
- bit line
- region
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims 3
- 230000015654 memory Effects 0.000 claims description 40
- 238000002955 isolation Methods 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 14
- 239000007772 electrode material Substances 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 description 22
- 239000000758 substrate Substances 0.000 description 22
- 238000010586 diagram Methods 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリ素子に係り、特にソースラインの分断を防止し得る構造を有する不揮発性メモリ素子に関する。
【０００２】
【従来の技術】
不揮発性メモリ素子はフローティングゲートとコントロールゲートの積層構造からなるメモリセルと、このメモリセルに蓄えられた情報を読み出すためのビットラインと、コントロールゲート電極と、隣接したメモリセルとメモリセルを連結するワードラインとから構成されている。
【０００３】
不揮発性メモリ素子のうち、あらゆるセルの情報を一括して消去することを特徴とするフラッシュメモリはＮＯＲ型とＮＡＮＤ型とに分けられる。ＮＡＮＤ型のフラッシュメモリは１つのビットラインコンタクトに８個又は１６個のセルトランジスタが直列に連結されており、情報の読出し及び書込み速度が遅いのに対して、ＮＯＲ型フラッシュメモリは１つのビットラインコンタクトに２つのセルトランジスタが並列に連結されており、情報の読出し及び書込み速度が非常に早い。従って、ＮＯＲ型フラッシュメモリは、マイコン製品及び高速ＤＲＡＭインタフェースフラッシュ製品において多用されている。
【０００４】
図１Ａ乃至図１Ｅは、従来の不揮発性メモリ素子を説明するための断面図である。
【０００５】
参照符号３ａ及び３ｂはビットラインコンタクトを、７はフローティングゲート分離領域を、１１は半導体基板を、１３はフィールド酸化膜を、１４は第１活性領域を、１５は第２活性領域を、１６はコントロールゲートを、１７はソースラインをそれぞれ示す。
【０００６】
図１Ａは従来の不揮発性メモリセルアレイのレイアウト図であり、その工程の手順は次の通りである。
【０００７】
第１工程：半導体基板上にフィールド酸化膜１３を形成して互いに直角方向に交差する第１活性領域１４と第２活性領域１５を限定した後に、前記半導体基板の全面に第１誘電膜（図示せず）を形成する。
【０００８】
第２工程：前記第１誘電膜上にフローティングゲート電極物質を蒸着する。
【０００９】
第３工程：ビットラインコンタクト３ａと前記ビットラインコンタクト３ｂとの間において第１活性領域１４と平行して存在するフローティングゲート電極物質を取り除いて、フローティングゲート分離領域７を形成する。
【００１０】
第４工程：前記半導体基板上に第２誘電膜（図示せず）及びコントロールゲート電極物質（後続工程でパタニングされてコントロールゲート１６になる）を順に蒸着する。
【００１１】
第５工程：各ビットラインコンタクト３ａ，３ｂと第２活性領域１５との間において第２活性領域１５と平行して帯状になるように前記コントロールゲート電極物質を残すことによりコントロールゲート１６を形成する。
【００１２】
第６工程：コントロールゲート１６をマスクとして前記第２誘電膜を蝕刻した後に、自己整合の蝕刻方法を用いて、残っているフローティングゲート電極物質を蝕刻する。
【００１３】
第７工程：前記ビットラインコンタクト３ａ，３ｂを連結するビットラインを形成する。
【００１４】
前記第３工程において、フローティングゲート分離領域７を形成すると、フローティングゲート分離領域７と第２活性領域１５とが交差する領域Ｌにおいて、フローティングゲート電極物質が蝕刻されて半導体基板が露出されるようになる。
【００１５】
このような状態で前記第６工程を施すと、領域Ｌにおける半導体基板が蝕刻されるピッチング（Ｐｉｔｔｉｎｇ）現象が発生する。
【００１６】
このピッチング現象は、図１ＡのＡ−Ａ’線における断面図である図１Ｂと、Ｂ−Ｂ’線における断面図である図１Ｃに詳しく示されている。
【００１７】
図１Ｃを参照すると、フィールド酸化膜１３上に誘電膜（図示せず）及びコントロールゲート１６が形成され、第２活性領域１５の半導体基板１１が蝕刻されていることが分かる。
【００１８】
このピッチング現象は、後続工程、即ち第２活性領域１５において各メモリセルトランジスタのソース領域を連結するソースラインを形成する工程の際に該ソースラインを分断させる問題を招来する。
【００１９】
図１Ｄを参照すると、ピッチング現象が発生した半導体基板１１にソースライン１７を形成するために非対称的にイオン注入した場合には、ａ部のようにソースラインの分断部分が発生していることが判る。また、図１Ｅを参照すると、他のタイプのピッチングが発生した半導体基板１１に対称的にイオン注入を施した場合にも、ｂ部のようにソースラインの分断部分が発生したことが分かる。
【００２０】
前記のようにピッチングが発生した半導体基板にイオン注入工程を施すと、ソースラインの分断現象のみならず、ソースライン抵抗が著しく増加するという問題点がある。
【００２１】
ソースラインの抵抗が増加するとソースラインに印加する電圧を増加しなければならないが、これには限界があるため一定なセル特性を得ることができない。
【００２２】
【発明が解決しょうとする課題】
本発明は、前述した従来の問題点を解決するためになされたものであり、コントロールゲートをマスクとしてフローティングゲートを自己整合蝕刻する工程において、半導体基板が蝕刻されるピッチング現象によりソースラインが分断されることを防止する構造を有する不揮発性メモリ素子を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記目的を達成するための本発明の１つの実施の形態に係る不揮発性メモリ素子は、各メモリセルトランジスタのドレインに連結されたビットラインコンタクトと、前記ビットラインコンタクトを含み前記ビットラインコンタクトを中心にして前記メモリセルトランジスタが対称に形成される第１活性領域と、前記第１活性領域と直角方向をなす第２活性領域であって前記各メモリセルトランジスタのソースを連結するソースラインが形成される第２活性領域と、前記第１活性領域の間であって前記第２活性領域の間でもある領域に形成されたフィールド酸化膜と、前記フィールド酸化膜上に形成され、その大きさが前記フィールド酸化膜より小さいフローティングゲート分離領域と、前記ビットラインコンタクトと前記第２活性領域との間に前記第２活性領域と平行して形成されたコントロールゲートとを含むことを特徴とする。
【００２４】
また、上記目的を達成するための本発明の他の実施の形態に係る不揮発性メモリ素子は、各メモリセルトランジスタのドレインに連結されたビットラインコンタクトと、前記ビットラインコンタクトと接触するように、前記ビットラインコンタクトを中心にして前記メモリセルトランジスタが対称に形成される第１活性領域と、前記第１活性領域と直角方向をなす第２活性領域であって前記各メモリセルトランジスタのソースを連結するソースラインが形成される第２活性領域と、前記第１活性領域の間であって前記第２活性領域の間でもある領域に形成されたフィールド酸化膜と、前記フィールド酸化膜上に形成され、前記第１活性領域の方向に前記フィールド酸化膜より長く形成されたフローティングゲート分離領域と、前記ビットラインコンタクトと前記第２活性領域の間に前記第２活性領域と平行して形成されたコントロールゲートとを含むことを特徴とする。
【００２５】
また、上記目的を達成するための本発明の他の実施の形態に係る不揮発性メモリ素子は、各メモリセルトランジスタのドレインに連結されたビットラインコンタクトと、前記ビットラインコンタクトと接触するように、前記ビットラインコンタクトを中心にして前記メモリセルトランジスタが対称に形成される第１活性領域と、前記第１活性領域と直角方向をなす第２活性領域であって前記各メモリセルトランジスタのソースを連結するソースラインが形成される第２活性領域と、前記第１活性領域の間と前記第２活性領域の間に形成されたフィールド酸化膜と、前記フィールド酸化膜上に各々形成されたフローティングゲート分離領域と、前記ビットラインコンタクトと前記第２活性領域の間に前記第２活性領域と平行して形成されたコントロールゲートであって、その幅が前記第１活性領域より前記フィールド酸化膜上において狭くなるコントロールゲートとを含むことを特徴とする不揮発性メモリ素子を提供する。
【００２６】
前記フローティングゲート分離領域は前記フィールド酸化膜よりも小さいく、又は、前記第１活性領域の方向に前記フィールド酸化膜上の領域を超えて延びていることが望ましい。
【００２７】
従って、本発明による不揮発性メモリ素子は、フローティングゲート分離領域又はフローティングゲート分離領域及びコントロールゲートの形状を改良することにより、コントロールゲートをマスクとしてフローティングゲートを自己整列蝕刻する工程において、半導体基板が蝕刻されるピッチング現象を抑制することができる。従って、後続工程、即ちソースラインを形成するためのイオン注入工程時ソースラインが電気的に分断されたり抵抗が増大する現象を防止することができ、各セルの安定動作及び収率の向上に寄与することができる。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面に基づいて更に詳細に説明する。
【００２９】
図２Ａ乃至図２Ｃは、本発明の１つの実施の形態に係る不揮発性メモリ素子を説明するための図である。
【００３０】
参照符号２３ａ及び２３ｂはビットラインコンタクトを、２４は第１活性領域を、２５は第２活性領域を、２７はフローティングゲート分離領域を、３１は半導体基板を、３３はフィールド酸化膜を、３６はコントロールゲートをそれぞれ示す。
【００３１】
図２Ａは不揮発性メモリセルアレイの一部のレイアウト図である。
【００３２】
この実施の形態に係る不揮発性メモリは、ビットラインコンタクト２３ａ及び２３ｂと、各ビットラインコンタクト２３ａ、２３ｂを中心にしてメモリセルトランジスタが対称に形成される第１活性領域２４と、第１活性領域２４と直角に交差し、各メモリセルトランジスタのソースを連結するソースラインが形成される第２活性領域２５と、隣接した２つの第１活性領域２４の間であって、隣接した２つの第２活性領域２５の間に形成されたフィールド酸化膜３３及びフローティングゲート分離領域２７と、各ビットラインコンタクト２３ａ，２３ｂと第２活性領域２５との間において第２活性領域２５と平行して形成されたコントロールゲート３６とを含む。
【００３３】
この実施の形態では、第２活性領域２５において各メモリセルトランジスタのソースが分断されることを防止するために、フローティングゲート分離領域２７はフィールド酸化膜３３上の領域内に収まるようにフィールド酸化膜３３よりも小さく形成する。
【００３４】
フローティングゲート分離領域２７以外の部分にはフローティングゲート電極物質が存在する。従って、このような状態でコントロールゲート３６をマスクとしてフローティングゲート電極物質を自己整合蝕刻すると、隣接するフローティングゲート分離領域２７の間の領域と第２活性領域２５とが交差するＭ部においては、残っているフローティングゲート電極物質が蝕刻されるため、半導体基板は蝕刻されず、ピッチング現象は発生しない。
【００３５】
図２Ｂ及び図２Ｃは、夫々図２ＡのＡ−Ａ’線及びＢ−Ｂ’線における断面図であり、フィールド酸化膜３３上に誘電膜（図示せず）及びコントロールゲート３６が形成され、ソースラインが形成される第２活性領域２５にピッチング現象が発生しないことが分かる。
【００３６】
本発明によると、活性領域の半導体基板における段差、即ち従来のピッチング現象により後続工程のソースライン形成のためのイオン注入時に、ソースラインが電気的に分断されたり抵抗が高まる現象を防止できるので、セルの安定動作及び収率の向上に極めて有用である。
【００３７】
図３Ａ乃至図３Ｃは、本発明の他の実施の形態に係る不揮発性メモリ素子を説明するための断面図である。
【００３８】
参照符号４３ａ及び４３ｂはビットラインコンタクトを、４７はフローティングゲート分離領域を、５１は半導体基板を、５３はフィールド酸化膜を、４４は第１活性領域を、４５は第２活性領域を、５６はコントロールゲートを夫々示す。
【００３９】
図３Ａは、不揮発性メモリセルアレイの一部のレイアウト図である。この実施の形態においては、フローティングゲート分離領域４７はフィールド酸化膜５３上に形成され、第１活性領域４４が延びる方向に、フィールド酸化膜５３の長さよりも長く形成され、その他の部分は図２Ａと同様に構成されるている。
【００４０】
フローティングゲート分離領域４７は、第２活性領域４５上の一部の領域と重なるので、隣接するフローティングゲート分離領域４７の間の領域と第２活性領域４５とが交差するＮ部において、フローティングゲート電極物質が残る部分（重複部分）と半導体基板が露出される部分（非重複部分）とが存在する。
【００４１】
このような状態でコントロールゲート５６をマスクとしてフローティングゲート電極物質を自己整合蝕刻すると、Ｎ部の一部において、露出された半導体基板が蝕刻されるピッチング現象が発生する。ところが、Ｎ部の一部だけしか蝕刻されないので、後続工程、即ち第２活性領域４５に各メモリセルトランジスタのソース領域を連結するソースラインを形成する工程の際にソースラインが分断されることはない。
【００４２】
図３Ｂは、図３ＡのＡ−Ａ’線における断面図、図３Ｃは、Ｂ−Ｂ’線における断面図であり、フィールド酸化膜５３上に誘電膜（図示せず）及びコントロールゲート５６が形成され、ソースラインが形成される第２活性領域５５において半導体基板の一部のみが蝕刻されたことを示す。
【００４３】
図４は、本発明の他の実施の形態に係る不揮発性メモリ素子を説明するためのレイアウト図である。
【００４４】
参照符号６３ａ及び６３ｂはビットラインコンタクトを、６４は第１活性領域を、６５は第２活性領域を、７３はフィールド酸化膜を、７６はコントロールゲートを夫々示している。
【００４５】
図４のレイアウト図に示すように、この実施の形態においては、コントロールゲート７６はビットラインコンタクト６３ａ及び６３ｂと第２活性領域６５との間に第２活性領域６５と平行して形成され、フィールド酸化膜７３上における幅ｈが第１活性領域６４上における幅ｈ’より狭く形成される。これは第１活性領域６４においてドレイン／ソース間に形成されるチャンネル長を長くするためである。他の部分は図２Ａと同一である。
【００４６】
この実施の形態では、各メモリセルトランジスタの前記ソースが分断されることを防止するために、図２Ａに示す実施の形態のように、フローティングゲート分離領域６７の長さ（第１活性領域６４方向の長さ）がフィールド酸化膜７３の長さ（第１活性領域６４方向の長さ）より短くなるように形成するか、図３Ａに示す実施の形態のように、２つのフローティングゲート分離領域６７が相当の間隔をもって隔離されるように形成する。
【００４７】
本発明は上記の特定の実施の形態に限定されず、本発明の技術的思想の範囲内で様々な変形が可能である。
【００４８】
【発明の効果】
本発明に係る不揮発性メモリ素子は、フローティングゲート分離領域又はフローティングゲート分離領域及びコントロールゲートの形状を改良することにより、コントロールゲートをマスクとしてフローティングゲートを自己整合蝕刻する際に半導体基板が蝕刻されるピッチング現象を抑制することができる。従って、後続工程、即ちソースラインを形成するためのイオン注入工程の際にソースラインが電気的に分断されたり抵抗が高まる現象を防止することができて、各セルの安定的な動作及び収率の向上に寄与する。
【００４９】
【図面の簡単な説明】
【図１Ａ】従来の不揮発性メモリ素子を説明するためのレイアウト図である。
【図１Ｂ】図１ＡのＡ−Ａ’線における断面図である。
【図１Ｃ】図１ＡのＢ−Ｂ’線における断面図である。
【図１Ｄ】図１ＡのＡ−Ａ’線における断面図である。
【図１Ｅ】図１ＡのＡ−Ａ’線における断面図である。
【図２Ａ】本発明の１つの実施の形態に係る不揮発性メモリ素子の説明するためのレイアウト図である。
【図２Ｂ】図２ＡのＡ−Ａ’線における断面図である。
【図２Ｃ】図２ＡのＢ−Ｂ’線における断面図である。
【図３Ａ】本発明の他の実施の形態に係る不揮発性メモリ素子の説明するためのレイアウト図である。
【図３Ｂ】図３ＡのＡ−Ａ’線における断面図である。
【図３Ｃ】図３ＡのＢ−Ｂ’線における断面図である。
【図４】本発明の他の実施の形態に係る不揮発性メモリ素子を説明するためのレイアウト図である。
【符号の説明】
３ａ，３ｂ ビットラインコンタクト
７ フローティングゲート分離領域
１１ 半導体基板
１３ フィールド酸化膜
１４ 第１活性領域
１５ 第２活性領域
１６ コントロールゲート
１７ ソースライン
２３ａ，２３ｂ ビットラインコンタクト
２４ 第１活性領域
２５ 第２活性領域
２７ フローティングゲート分離領域
３１ 半導体基板
３３ フィールド酸化膜
３６ コントロールゲート
４３ａ，４３ｂ ビットラインコンタクト
４４ 第１活性領域
４５ 第２活性領域
４７ フローティングゲート
５１ 半導体基板
５３ フィールド酸化膜
５６ コントロールゲート
６３ａ，６３ｂ ビットラインコンタクト
６４ 第１活性領域
６５ 第２活性領域
７３ フィールド酸化膜
７６ コントロールゲート
【発明の属する技術分野】
本発明は、不揮発性メモリ素子に係り、特にソースラインの分断を防止し得る構造を有する不揮発性メモリ素子に関する。
【０００２】
【従来の技術】
不揮発性メモリ素子はフローティングゲートとコントロールゲートの積層構造からなるメモリセルと、このメモリセルに蓄えられた情報を読み出すためのビットラインと、コントロールゲート電極と、隣接したメモリセルとメモリセルを連結するワードラインとから構成されている。
【０００３】
不揮発性メモリ素子のうち、あらゆるセルの情報を一括して消去することを特徴とするフラッシュメモリはＮＯＲ型とＮＡＮＤ型とに分けられる。ＮＡＮＤ型のフラッシュメモリは１つのビットラインコンタクトに８個又は１６個のセルトランジスタが直列に連結されており、情報の読出し及び書込み速度が遅いのに対して、ＮＯＲ型フラッシュメモリは１つのビットラインコンタクトに２つのセルトランジスタが並列に連結されており、情報の読出し及び書込み速度が非常に早い。従って、ＮＯＲ型フラッシュメモリは、マイコン製品及び高速ＤＲＡＭインタフェースフラッシュ製品において多用されている。
【０００４】
図１Ａ乃至図１Ｅは、従来の不揮発性メモリ素子を説明するための断面図である。
【０００５】
参照符号３ａ及び３ｂはビットラインコンタクトを、７はフローティングゲート分離領域を、１１は半導体基板を、１３はフィールド酸化膜を、１４は第１活性領域を、１５は第２活性領域を、１６はコントロールゲートを、１７はソースラインをそれぞれ示す。
【０００６】
図１Ａは従来の不揮発性メモリセルアレイのレイアウト図であり、その工程の手順は次の通りである。
【０００７】
第１工程：半導体基板上にフィールド酸化膜１３を形成して互いに直角方向に交差する第１活性領域１４と第２活性領域１５を限定した後に、前記半導体基板の全面に第１誘電膜（図示せず）を形成する。
【０００８】
第２工程：前記第１誘電膜上にフローティングゲート電極物質を蒸着する。
【０００９】
第３工程：ビットラインコンタクト３ａと前記ビットラインコンタクト３ｂとの間において第１活性領域１４と平行して存在するフローティングゲート電極物質を取り除いて、フローティングゲート分離領域７を形成する。
【００１０】
第４工程：前記半導体基板上に第２誘電膜（図示せず）及びコントロールゲート電極物質（後続工程でパタニングされてコントロールゲート１６になる）を順に蒸着する。
【００１１】
第５工程：各ビットラインコンタクト３ａ，３ｂと第２活性領域１５との間において第２活性領域１５と平行して帯状になるように前記コントロールゲート電極物質を残すことによりコントロールゲート１６を形成する。
【００１２】
第６工程：コントロールゲート１６をマスクとして前記第２誘電膜を蝕刻した後に、自己整合の蝕刻方法を用いて、残っているフローティングゲート電極物質を蝕刻する。
【００１３】
第７工程：前記ビットラインコンタクト３ａ，３ｂを連結するビットラインを形成する。
【００１４】
前記第３工程において、フローティングゲート分離領域７を形成すると、フローティングゲート分離領域７と第２活性領域１５とが交差する領域Ｌにおいて、フローティングゲート電極物質が蝕刻されて半導体基板が露出されるようになる。
【００１５】
このような状態で前記第６工程を施すと、領域Ｌにおける半導体基板が蝕刻されるピッチング（Ｐｉｔｔｉｎｇ）現象が発生する。
【００１６】
このピッチング現象は、図１ＡのＡ−Ａ’線における断面図である図１Ｂと、Ｂ−Ｂ’線における断面図である図１Ｃに詳しく示されている。
【００１７】
図１Ｃを参照すると、フィールド酸化膜１３上に誘電膜（図示せず）及びコントロールゲート１６が形成され、第２活性領域１５の半導体基板１１が蝕刻されていることが分かる。
【００１８】
このピッチング現象は、後続工程、即ち第２活性領域１５において各メモリセルトランジスタのソース領域を連結するソースラインを形成する工程の際に該ソースラインを分断させる問題を招来する。
【００１９】
図１Ｄを参照すると、ピッチング現象が発生した半導体基板１１にソースライン１７を形成するために非対称的にイオン注入した場合には、ａ部のようにソースラインの分断部分が発生していることが判る。また、図１Ｅを参照すると、他のタイプのピッチングが発生した半導体基板１１に対称的にイオン注入を施した場合にも、ｂ部のようにソースラインの分断部分が発生したことが分かる。
【００２０】
前記のようにピッチングが発生した半導体基板にイオン注入工程を施すと、ソースラインの分断現象のみならず、ソースライン抵抗が著しく増加するという問題点がある。
【００２１】
ソースラインの抵抗が増加するとソースラインに印加する電圧を増加しなければならないが、これには限界があるため一定なセル特性を得ることができない。
【００２２】
【発明が解決しょうとする課題】
本発明は、前述した従来の問題点を解決するためになされたものであり、コントロールゲートをマスクとしてフローティングゲートを自己整合蝕刻する工程において、半導体基板が蝕刻されるピッチング現象によりソースラインが分断されることを防止する構造を有する不揮発性メモリ素子を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記目的を達成するための本発明の１つの実施の形態に係る不揮発性メモリ素子は、各メモリセルトランジスタのドレインに連結されたビットラインコンタクトと、前記ビットラインコンタクトを含み前記ビットラインコンタクトを中心にして前記メモリセルトランジスタが対称に形成される第１活性領域と、前記第１活性領域と直角方向をなす第２活性領域であって前記各メモリセルトランジスタのソースを連結するソースラインが形成される第２活性領域と、前記第１活性領域の間であって前記第２活性領域の間でもある領域に形成されたフィールド酸化膜と、前記フィールド酸化膜上に形成され、その大きさが前記フィールド酸化膜より小さいフローティングゲート分離領域と、前記ビットラインコンタクトと前記第２活性領域との間に前記第２活性領域と平行して形成されたコントロールゲートとを含むことを特徴とする。
【００２４】
また、上記目的を達成するための本発明の他の実施の形態に係る不揮発性メモリ素子は、各メモリセルトランジスタのドレインに連結されたビットラインコンタクトと、前記ビットラインコンタクトと接触するように、前記ビットラインコンタクトを中心にして前記メモリセルトランジスタが対称に形成される第１活性領域と、前記第１活性領域と直角方向をなす第２活性領域であって前記各メモリセルトランジスタのソースを連結するソースラインが形成される第２活性領域と、前記第１活性領域の間であって前記第２活性領域の間でもある領域に形成されたフィールド酸化膜と、前記フィールド酸化膜上に形成され、前記第１活性領域の方向に前記フィールド酸化膜より長く形成されたフローティングゲート分離領域と、前記ビットラインコンタクトと前記第２活性領域の間に前記第２活性領域と平行して形成されたコントロールゲートとを含むことを特徴とする。
【００２５】
また、上記目的を達成するための本発明の他の実施の形態に係る不揮発性メモリ素子は、各メモリセルトランジスタのドレインに連結されたビットラインコンタクトと、前記ビットラインコンタクトと接触するように、前記ビットラインコンタクトを中心にして前記メモリセルトランジスタが対称に形成される第１活性領域と、前記第１活性領域と直角方向をなす第２活性領域であって前記各メモリセルトランジスタのソースを連結するソースラインが形成される第２活性領域と、前記第１活性領域の間と前記第２活性領域の間に形成されたフィールド酸化膜と、前記フィールド酸化膜上に各々形成されたフローティングゲート分離領域と、前記ビットラインコンタクトと前記第２活性領域の間に前記第２活性領域と平行して形成されたコントロールゲートであって、その幅が前記第１活性領域より前記フィールド酸化膜上において狭くなるコントロールゲートとを含むことを特徴とする不揮発性メモリ素子を提供する。
【００２６】
前記フローティングゲート分離領域は前記フィールド酸化膜よりも小さいく、又は、前記第１活性領域の方向に前記フィールド酸化膜上の領域を超えて延びていることが望ましい。
【００２７】
従って、本発明による不揮発性メモリ素子は、フローティングゲート分離領域又はフローティングゲート分離領域及びコントロールゲートの形状を改良することにより、コントロールゲートをマスクとしてフローティングゲートを自己整列蝕刻する工程において、半導体基板が蝕刻されるピッチング現象を抑制することができる。従って、後続工程、即ちソースラインを形成するためのイオン注入工程時ソースラインが電気的に分断されたり抵抗が増大する現象を防止することができ、各セルの安定動作及び収率の向上に寄与することができる。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面に基づいて更に詳細に説明する。
【００２９】
図２Ａ乃至図２Ｃは、本発明の１つの実施の形態に係る不揮発性メモリ素子を説明するための図である。
【００３０】
参照符号２３ａ及び２３ｂはビットラインコンタクトを、２４は第１活性領域を、２５は第２活性領域を、２７はフローティングゲート分離領域を、３１は半導体基板を、３３はフィールド酸化膜を、３６はコントロールゲートをそれぞれ示す。
【００３１】
図２Ａは不揮発性メモリセルアレイの一部のレイアウト図である。
【００３２】
この実施の形態に係る不揮発性メモリは、ビットラインコンタクト２３ａ及び２３ｂと、各ビットラインコンタクト２３ａ、２３ｂを中心にしてメモリセルトランジスタが対称に形成される第１活性領域２４と、第１活性領域２４と直角に交差し、各メモリセルトランジスタのソースを連結するソースラインが形成される第２活性領域２５と、隣接した２つの第１活性領域２４の間であって、隣接した２つの第２活性領域２５の間に形成されたフィールド酸化膜３３及びフローティングゲート分離領域２７と、各ビットラインコンタクト２３ａ，２３ｂと第２活性領域２５との間において第２活性領域２５と平行して形成されたコントロールゲート３６とを含む。
【００３３】
この実施の形態では、第２活性領域２５において各メモリセルトランジスタのソースが分断されることを防止するために、フローティングゲート分離領域２７はフィールド酸化膜３３上の領域内に収まるようにフィールド酸化膜３３よりも小さく形成する。
【００３４】
フローティングゲート分離領域２７以外の部分にはフローティングゲート電極物質が存在する。従って、このような状態でコントロールゲート３６をマスクとしてフローティングゲート電極物質を自己整合蝕刻すると、隣接するフローティングゲート分離領域２７の間の領域と第２活性領域２５とが交差するＭ部においては、残っているフローティングゲート電極物質が蝕刻されるため、半導体基板は蝕刻されず、ピッチング現象は発生しない。
【００３５】
図２Ｂ及び図２Ｃは、夫々図２ＡのＡ−Ａ’線及びＢ−Ｂ’線における断面図であり、フィールド酸化膜３３上に誘電膜（図示せず）及びコントロールゲート３６が形成され、ソースラインが形成される第２活性領域２５にピッチング現象が発生しないことが分かる。
【００３６】
本発明によると、活性領域の半導体基板における段差、即ち従来のピッチング現象により後続工程のソースライン形成のためのイオン注入時に、ソースラインが電気的に分断されたり抵抗が高まる現象を防止できるので、セルの安定動作及び収率の向上に極めて有用である。
【００３７】
図３Ａ乃至図３Ｃは、本発明の他の実施の形態に係る不揮発性メモリ素子を説明するための断面図である。
【００３８】
参照符号４３ａ及び４３ｂはビットラインコンタクトを、４７はフローティングゲート分離領域を、５１は半導体基板を、５３はフィールド酸化膜を、４４は第１活性領域を、４５は第２活性領域を、５６はコントロールゲートを夫々示す。
【００３９】
図３Ａは、不揮発性メモリセルアレイの一部のレイアウト図である。この実施の形態においては、フローティングゲート分離領域４７はフィールド酸化膜５３上に形成され、第１活性領域４４が延びる方向に、フィールド酸化膜５３の長さよりも長く形成され、その他の部分は図２Ａと同様に構成されるている。
【００４０】
フローティングゲート分離領域４７は、第２活性領域４５上の一部の領域と重なるので、隣接するフローティングゲート分離領域４７の間の領域と第２活性領域４５とが交差するＮ部において、フローティングゲート電極物質が残る部分（重複部分）と半導体基板が露出される部分（非重複部分）とが存在する。
【００４１】
このような状態でコントロールゲート５６をマスクとしてフローティングゲート電極物質を自己整合蝕刻すると、Ｎ部の一部において、露出された半導体基板が蝕刻されるピッチング現象が発生する。ところが、Ｎ部の一部だけしか蝕刻されないので、後続工程、即ち第２活性領域４５に各メモリセルトランジスタのソース領域を連結するソースラインを形成する工程の際にソースラインが分断されることはない。
【００４２】
図３Ｂは、図３ＡのＡ−Ａ’線における断面図、図３Ｃは、Ｂ−Ｂ’線における断面図であり、フィールド酸化膜５３上に誘電膜（図示せず）及びコントロールゲート５６が形成され、ソースラインが形成される第２活性領域５５において半導体基板の一部のみが蝕刻されたことを示す。
【００４３】
図４は、本発明の他の実施の形態に係る不揮発性メモリ素子を説明するためのレイアウト図である。
【００４４】
参照符号６３ａ及び６３ｂはビットラインコンタクトを、６４は第１活性領域を、６５は第２活性領域を、７３はフィールド酸化膜を、７６はコントロールゲートを夫々示している。
【００４５】
図４のレイアウト図に示すように、この実施の形態においては、コントロールゲート７６はビットラインコンタクト６３ａ及び６３ｂと第２活性領域６５との間に第２活性領域６５と平行して形成され、フィールド酸化膜７３上における幅ｈが第１活性領域６４上における幅ｈ’より狭く形成される。これは第１活性領域６４においてドレイン／ソース間に形成されるチャンネル長を長くするためである。他の部分は図２Ａと同一である。
【００４６】
この実施の形態では、各メモリセルトランジスタの前記ソースが分断されることを防止するために、図２Ａに示す実施の形態のように、フローティングゲート分離領域６７の長さ（第１活性領域６４方向の長さ）がフィールド酸化膜７３の長さ（第１活性領域６４方向の長さ）より短くなるように形成するか、図３Ａに示す実施の形態のように、２つのフローティングゲート分離領域６７が相当の間隔をもって隔離されるように形成する。
【００４７】
本発明は上記の特定の実施の形態に限定されず、本発明の技術的思想の範囲内で様々な変形が可能である。
【００４８】
【発明の効果】
本発明に係る不揮発性メモリ素子は、フローティングゲート分離領域又はフローティングゲート分離領域及びコントロールゲートの形状を改良することにより、コントロールゲートをマスクとしてフローティングゲートを自己整合蝕刻する際に半導体基板が蝕刻されるピッチング現象を抑制することができる。従って、後続工程、即ちソースラインを形成するためのイオン注入工程の際にソースラインが電気的に分断されたり抵抗が高まる現象を防止することができて、各セルの安定的な動作及び収率の向上に寄与する。
【００４９】
【図面の簡単な説明】
【図１Ａ】従来の不揮発性メモリ素子を説明するためのレイアウト図である。
【図１Ｂ】図１ＡのＡ−Ａ’線における断面図である。
【図１Ｃ】図１ＡのＢ−Ｂ’線における断面図である。
【図１Ｄ】図１ＡのＡ−Ａ’線における断面図である。
【図１Ｅ】図１ＡのＡ−Ａ’線における断面図である。
【図２Ａ】本発明の１つの実施の形態に係る不揮発性メモリ素子の説明するためのレイアウト図である。
【図２Ｂ】図２ＡのＡ−Ａ’線における断面図である。
【図２Ｃ】図２ＡのＢ−Ｂ’線における断面図である。
【図３Ａ】本発明の他の実施の形態に係る不揮発性メモリ素子の説明するためのレイアウト図である。
【図３Ｂ】図３ＡのＡ−Ａ’線における断面図である。
【図３Ｃ】図３ＡのＢ−Ｂ’線における断面図である。
【図４】本発明の他の実施の形態に係る不揮発性メモリ素子を説明するためのレイアウト図である。
【符号の説明】
３ａ，３ｂ ビットラインコンタクト
７ フローティングゲート分離領域
１１ 半導体基板
１３ フィールド酸化膜
１４ 第１活性領域
１５ 第２活性領域
１６ コントロールゲート
１７ ソースライン
２３ａ，２３ｂ ビットラインコンタクト
２４ 第１活性領域
２５ 第２活性領域
２７ フローティングゲート分離領域
３１ 半導体基板
３３ フィールド酸化膜
３６ コントロールゲート
４３ａ，４３ｂ ビットラインコンタクト
４４ 第１活性領域
４５ 第２活性領域
４７ フローティングゲート
５１ 半導体基板
５３ フィールド酸化膜
５６ コントロールゲート
６３ａ，６３ｂ ビットラインコンタクト
６４ 第１活性領域
６５ 第２活性領域
７３ フィールド酸化膜
７６ コントロールゲート
Claims (2)
- 各メモリセルトランジスタのドレインに連結されたビットラインコンタクトと、
前記ビットラインコンタクトと接触するように、前記ビットラインコンタクトを中心にして前記メモリセルトランジスタを対称に形成する第１活性領域と、
前記第１活性領域の直角方向に前記各メモリセルトランジスタのソースを連結するソースラインを形成する第２活性領域と、
前記第１活性領域と前記第２活性領域とによって囲まれる領域に形成されたフィールド酸化膜と、
前記フィールド酸化膜上で分離されたフローティングゲートと、
前記ビットラインコンタクトと前記第２活性領域との間に前記第２活性領域と平行に形成されたコントロールゲートとを含む不揮発性メモリ素子を製造する製造方法であって、
前記フィールド酸化膜上で分離された前記フローティングゲートが形成されるようにフローティングゲート電極物質のうちフローティングゲート分離領域の部分を取り除く第１工程と、
前記コントロールゲートをマスクとして前記フローティングゲート電極物質を自己整合蝕刻して前記フローティングゲートを形成する第２工程とを含み、
前記第１工程では、前記フローティングゲート分離領域として、前記第１活性領域と平行に前記フィールド酸化膜を横切って前記第２活性領域に至り前記第２活性領域上で分離した領域を形成することを特徴とする不揮発性メモリ素子の製造方法。 - 各メモリセルトランジスタのドレインに連結されたビットラインコンタクトと、
前記ビットラインコンタクトと接触するように、前記ビットラインコンタクトを中心にして前記メモリセルトランジスタを対称に形成する第１活性領域と、
前記第１活性領域の直角方向に前記各メモリセルトランジスタのソースを連結するソースラインを形成する第２活性領域と、
前記第１活性領域と前記第２活性領域とによって囲まれる領域に形成されたフィールド酸化膜と、
前記ビットラインコンタクトと前記第２活性領域との間に前記第２活性領域と平行に形成されたコントロールゲートであって、その幅が前記第１活性領域上より前記フィールド酸化膜上において狭くなったコントロールゲートと、
を含むことを特徴とする不揮発性メモリ素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR95-59506 | 1995-12-27 | ||
| KR1019950059506A KR100189997B1 (ko) | 1995-12-27 | 1995-12-27 | 불휘발성 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09186304A JPH09186304A (ja) | 1997-07-15 |
| JP3604845B2 true JP3604845B2 (ja) | 2004-12-22 |
Family
ID=19445218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33111096A Expired - Fee Related JP3604845B2 (ja) | 1995-12-27 | 1996-12-11 | 不揮発性メモリ素子及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5747848A (ja) |
| JP (1) | JP3604845B2 (ja) |
| KR (1) | KR100189997B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19929619C2 (de) * | 1999-06-28 | 2001-06-28 | Infineon Technologies Ag | Halbleiter-Speicherzellenpaar |
| US20020130357A1 (en) * | 2001-03-14 | 2002-09-19 | Hurley Kelly T. | Self-aligned floating gate flash cell system and method |
| JP3742069B2 (ja) | 2003-05-16 | 2006-02-01 | 沖電気工業株式会社 | 半導体素子の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5303187A (en) * | 1992-12-28 | 1994-04-12 | Yu Shih Chiang | Non-volatile semiconductor memory cell |
| US5432129A (en) * | 1993-04-29 | 1995-07-11 | Sgs-Thomson Microelectronics, Inc. | Method of forming low resistance contacts at the junction between regions having different conductivity types |
| JP3450467B2 (ja) * | 1993-12-27 | 2003-09-22 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
-
1995
- 1995-12-27 KR KR1019950059506A patent/KR100189997B1/ko not_active IP Right Cessation
-
1996
- 1996-12-11 JP JP33111096A patent/JP3604845B2/ja not_active Expired - Fee Related
- 1996-12-18 US US08/769,589 patent/US5747848A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR970054531A (ko) | 1997-07-31 |
| JPH09186304A (ja) | 1997-07-15 |
| KR100189997B1 (ko) | 1999-06-01 |
| US5747848A (en) | 1998-05-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5541130A (en) | Process for making and programming a flash memory array | |
| US5516713A (en) | Method of making high coupling ratio NAND type flash memory | |
| US5821143A (en) | Fabrication methods for nonvolatile memory devices including extended sidewall electrode | |
| JP2003209195A (ja) | 不揮発性メモリ素子及びその製造方法 | |
| US6046482A (en) | Cell structure for mask ROM | |
| KR0155859B1 (ko) | 플래쉬 메모리장치 및 그 제조방법 | |
| KR100201451B1 (ko) | 불휘발성 기억장치 | |
| US20020105020A1 (en) | Non-volatile memory device and method of manufacturing the same | |
| US6962849B1 (en) | Hard mask spacer for sublithographic bitline | |
| JPH1140784A (ja) | 不揮発性メモリ装置の製造方法 | |
| JP3604845B2 (ja) | 不揮発性メモリ素子及びその製造方法 | |
| US6680507B2 (en) | Dual bit isolation scheme for flash memory devices having polysilicon floating gates | |
| US5854502A (en) | Non-volatile memory cell having floating gate electrode and reduced bird's beak portions | |
| US20040171217A1 (en) | Method of manufacturing a floating gate and method of manufacturing a non-volatile semiconductor memory device comprising the same | |
| JP3086282B2 (ja) | ポリシリコンスペーサを使用した分割ゲートｅｐｒｏｍセル | |
| KR100196594B1 (ko) | 불휘발성 반도체 기억 장치의 메모리 셀의 형성 방법 | |
| US7348242B2 (en) | Nonvolatile memory device and methods of fabricating the same | |
| US20010008786A1 (en) | Structure and manufacturing method of non-volatile flash memory | |
| US20020094638A1 (en) | Method for manufacturing nonvolatile semiconductor memory with narrow variation in threshold voltages of memory cells | |
| KR100202115B1 (ko) | 느타리 버섯 재배용 분말 종균 제조법 | |
| KR0170680B1 (ko) | 불휘발성 반도체 메모리장치의 제조방법 | |
| KR100201813B1 (ko) | 교환기시스템에서 이중화된 제어부의 절체회로 및 방법 | |
| KR0176167B1 (ko) | 불휘발성 메모리장치의 제조방법 | |
| JPH10242435A (ja) | 半導体メモリ装置 | |
| JPH10275870A (ja) | Ｅｐｒｏｍ又はフラッシュｅｐｒｏｍ半導体電子装置用のコンタクト構成体及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040903 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040930 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071008 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081008 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091008 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |