JP3086282B2 - ポリシリコンスペーサを使用した分割ゲートｅｐｒｏｍセル - Google Patents
ポリシリコンスペーサを使用した分割ゲートｅｐｒｏｍセルInfo
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
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Description
【０００１】
【産業上の利用分野】本発明は、消去可能書込み可能リ
ードオンリーメモリ（ＥＰＲＯＭ）において使用可能な
タイプのスプリットゲート（分割ゲート）メモリセルに
関するものであって、更に詳細には、仮想接地分割ゲー
トＥＰＲＯＭセルにおける直列選択トランジスタのゲー
ト長さを画定するためにポリシリコンスペーサを使用す
る分割ゲートメモリセルに関するものである。ポリシリ
コンスペーサの長さは高度の精度で制御することが可能
であるので、従来技術の分割ゲートセルに関する不整合
問題は取除かれており、その際にセル寸法を減少させる
ことを可能としている。
ードオンリーメモリ（ＥＰＲＯＭ）において使用可能な
タイプのスプリットゲート（分割ゲート）メモリセルに
関するものであって、更に詳細には、仮想接地分割ゲー
トＥＰＲＯＭセルにおける直列選択トランジスタのゲー
ト長さを画定するためにポリシリコンスペーサを使用す
る分割ゲートメモリセルに関するものである。ポリシリ
コンスペーサの長さは高度の精度で制御することが可能
であるので、従来技術の分割ゲートセルに関する不整合
問題は取除かれており、その際にセル寸法を減少させる
ことを可能としている。
【０００２】
【従来の技術】仮想接地分割ゲートＥＰＲＯＭセルは、
従来の「Ｔ」ＥＰＲＯＭセルの集積度及び歩留りを改善
するための手段として提案されている。これらのセルは
二つの重要な特徴を提供している。第一に、埋め込みＮ
＋ビットラインを使用することは、メモリアレイにおい
て必要とされるコンタクトの数を著しく減少させる。こ
のことは、直接的な歩留り上の利点を与える。なぜなら
ば、コンタクトトポロジのメタルカバレッジは、スケー
ルした集積回路技術において歩留り損失の顕著な原因だ
からである。多数のセルの間でビットラインコンタクト
を共用することにより、各セルに関連するレイアウト面
積は更に減少される。第二に、各浮遊ゲートと関連して
直列選択トランジスタを設けることは、該セルが、ドレ
インから浮遊ゲートへ供給される電圧に起因して不本意
にターンオンされることがないことを確保する。このこ
とは、従来のＴセルＥＰＲＯＭにおいて経験されている
ドレイン書込み電圧に関する拘束条件を著しく緩和す
る。更に、直列選択トランジスタを各浮遊ゲートと関連
させることにより、該セルの動作に非対称性が与えられ
る。該セルのソース端子及びドレイン端子が交換される
と、プログラミング、即ち書込みを行なうことは不可能
である。このことは、該アレイの書込みデコーディング
動作を著しく簡単化させる。なぜならば、書込みがなさ
れているセルの次のセルは、本来的に、書込みに対して
動作を行なうものではないからであり、それは、そのソ
ースノードへ印加される高電圧によって乱されることが
なく、該ソースノードは、又、書込まれているセルのド
レインノードとして作用する。
従来の「Ｔ」ＥＰＲＯＭセルの集積度及び歩留りを改善
するための手段として提案されている。これらのセルは
二つの重要な特徴を提供している。第一に、埋め込みＮ
＋ビットラインを使用することは、メモリアレイにおい
て必要とされるコンタクトの数を著しく減少させる。こ
のことは、直接的な歩留り上の利点を与える。なぜなら
ば、コンタクトトポロジのメタルカバレッジは、スケー
ルした集積回路技術において歩留り損失の顕著な原因だ
からである。多数のセルの間でビットラインコンタクト
を共用することにより、各セルに関連するレイアウト面
積は更に減少される。第二に、各浮遊ゲートと関連して
直列選択トランジスタを設けることは、該セルが、ドレ
インから浮遊ゲートへ供給される電圧に起因して不本意
にターンオンされることがないことを確保する。このこ
とは、従来のＴセルＥＰＲＯＭにおいて経験されている
ドレイン書込み電圧に関する拘束条件を著しく緩和す
る。更に、直列選択トランジスタを各浮遊ゲートと関連
させることにより、該セルの動作に非対称性が与えられ
る。該セルのソース端子及びドレイン端子が交換される
と、プログラミング、即ち書込みを行なうことは不可能
である。このことは、該アレイの書込みデコーディング
動作を著しく簡単化させる。なぜならば、書込みがなさ
れているセルの次のセルは、本来的に、書込みに対して
動作を行なうものではないからであり、それは、そのソ
ースノードへ印加される高電圧によって乱されることが
なく、該ソースノードは、又、書込まれているセルのド
レインノードとして作用する。
【０００３】１９８７年１月２７日付で発行された米国
特許第４，６３９，８９３号（Ｂｏａｚ Ｅｉｔａｎ）
は、仮想接地分割ゲートＥＰＲＯＭセルの具体例を開示
している。第二分割ゲートセルの実現は、Ａｌｉ ｅｔ
ａｌ．著「４ＭｂのＣＭＯＳ ＥＰＲＯＭにおいて実
現された新規な千鳥状の仮想接地アレイアーキテクチャ
（Ａ ｎｅｗ Ｓｔａｇｇｅｒｅｄ Ｖｉｒｔｕａｌ−
Ｇｒｏｕｎｄ ａｒｒａｙ Ａｒｃｈｉｔｅｃｔｕｒｅ
ｉｍｐｌｅｍｅｎｔｅｄ ｉｎ ａ ４ＭｂＣＭＯＳ
ＥＰＲＯＭ）」、１９８９年ＶＬＳＩサーキッツコン
フェレンス、東京、日本の文献によって報告されてい
る。これら二つの分割ゲートセルの具体例は、同一の断
面を有しており、それを図１（Ａ）に示してある。
特許第４，６３９，８９３号（Ｂｏａｚ Ｅｉｔａｎ）
は、仮想接地分割ゲートＥＰＲＯＭセルの具体例を開示
している。第二分割ゲートセルの実現は、Ａｌｉ ｅｔ
ａｌ．著「４ＭｂのＣＭＯＳ ＥＰＲＯＭにおいて実
現された新規な千鳥状の仮想接地アレイアーキテクチャ
（Ａ ｎｅｗ Ｓｔａｇｇｅｒｅｄ Ｖｉｒｔｕａｌ−
Ｇｒｏｕｎｄ ａｒｒａｙ Ａｒｃｈｉｔｅｃｔｕｒｅ
ｉｍｐｌｅｍｅｎｔｅｄ ｉｎ ａ ４ＭｂＣＭＯＳ
ＥＰＲＯＭ）」、１９８９年ＶＬＳＩサーキッツコン
フェレンス、東京、日本の文献によって報告されてい
る。これら二つの分割ゲートセルの具体例は、同一の断
面を有しており、それを図１（Ａ）に示してある。
【０００４】これらのセルは、両方とも、同一の主要な
問題を有している。即ち、シリーズ（直列）選択トラン
ジスタの長さが、埋め込みＮ＋層のマスキングによって
画定される。このことは幾つかの問題を発生する。第一
に、シリーズ選択トランジスタの長さ、従って、該セル
の電気的特性は、埋め込みＮ＋領域のポリシリコン浮遊
ゲートに対するアライメント、即ち整合状態に依存す
る。このことは、ダイ毎及びウエハ毎にセル性能におい
て著しい変動を発生させる。第二に、埋め込みＮ＋領域
の最終的な位置における不正確性が、埋め込みビットラ
インの直列抵抗において変動を発生し、セル性能におい
て更に変動を発生する。第三に、埋め込みＮ＋ビットラ
インの抵抗値が埋め込みＮ＋領域の最悪の不整合状態の
下で許容可能な程度に低いものであることを確保するた
めに、埋め込みＮ＋ビットラインの幅は、必要とされる
最小値よりも幅広に描かれねばならない。このことは、
セルの全体的な面積を増加させる。
問題を有している。即ち、シリーズ（直列）選択トラン
ジスタの長さが、埋め込みＮ＋層のマスキングによって
画定される。このことは幾つかの問題を発生する。第一
に、シリーズ選択トランジスタの長さ、従って、該セル
の電気的特性は、埋め込みＮ＋領域のポリシリコン浮遊
ゲートに対するアライメント、即ち整合状態に依存す
る。このことは、ダイ毎及びウエハ毎にセル性能におい
て著しい変動を発生させる。第二に、埋め込みＮ＋領域
の最終的な位置における不正確性が、埋め込みビットラ
インの直列抵抗において変動を発生し、セル性能におい
て更に変動を発生する。第三に、埋め込みＮ＋ビットラ
インの抵抗値が埋め込みＮ＋領域の最悪の不整合状態の
下で許容可能な程度に低いものであることを確保するた
めに、埋め込みＮ＋ビットラインの幅は、必要とされる
最小値よりも幅広に描かれねばならない。このことは、
セルの全体的な面積を増加させる。
【０００５】
【課題を解決するための手段】本発明は、シリーズ選択
トランジスタのゲート長を画定するためにポリシリコン
スペーサを使用する分割ゲートＥＰＲＯＭセルを提供し
ている。ポリシリコンスペーサの長さは、既存の集積回
路処理技術を使用して高精度で制御することが可能であ
り、従って従来技術の分割ゲートセルに関連する不整合
問題を除去することが可能である。
トランジスタのゲート長を画定するためにポリシリコン
スペーサを使用する分割ゲートＥＰＲＯＭセルを提供し
ている。ポリシリコンスペーサの長さは、既存の集積回
路処理技術を使用して高精度で制御することが可能であ
り、従って従来技術の分割ゲートセルに関連する不整合
問題を除去することが可能である。
【０００６】本発明に基づいて分割ゲートメモリセルを
製造するために、半導体基板の上側に存在する絶縁物質
層上に浮遊ゲートを形成する。次いで、該浮遊ゲート上
に第二の絶縁物質層を形成する。次いで、該浮遊ゲート
の両側を絶縁物質でシールする。次いで、該浮遊ゲート
の両側の一方に隣接して導電性スペーサを形成する。該
導電性スペーサは、該シールによって該浮遊ゲートから
分離されており且つ該第一絶縁物質層によって該基板か
ら分離されている。次いで、該スペーサを使用して、自
己整合型のソース領域を画定すると共に、該浮遊ゲート
を使用してドレイン領域を自己整合的に画定する。この
プロセスにより、従来の分割ゲートセルの態様でチャン
ネル領域の一部のみの上に延在する浮遊ゲートが得ら
れ、且つ該スペーサが該浮遊ゲートとソース領域との間
のチャンネルの残存部分に亘って位置される。次いで、
該導電性スペーサと電気的に接触して導電性制御ゲート
が形成される。該制御ゲートも、該浮遊ゲートの上側を
延在するが、該浮遊ゲートから該第二絶縁物質層によっ
て電気的に分離されている。
製造するために、半導体基板の上側に存在する絶縁物質
層上に浮遊ゲートを形成する。次いで、該浮遊ゲート上
に第二の絶縁物質層を形成する。次いで、該浮遊ゲート
の両側を絶縁物質でシールする。次いで、該浮遊ゲート
の両側の一方に隣接して導電性スペーサを形成する。該
導電性スペーサは、該シールによって該浮遊ゲートから
分離されており且つ該第一絶縁物質層によって該基板か
ら分離されている。次いで、該スペーサを使用して、自
己整合型のソース領域を画定すると共に、該浮遊ゲート
を使用してドレイン領域を自己整合的に画定する。この
プロセスにより、従来の分割ゲートセルの態様でチャン
ネル領域の一部のみの上に延在する浮遊ゲートが得ら
れ、且つ該スペーサが該浮遊ゲートとソース領域との間
のチャンネルの残存部分に亘って位置される。次いで、
該導電性スペーサと電気的に接触して導電性制御ゲート
が形成される。該制御ゲートも、該浮遊ゲートの上側を
延在するが、該浮遊ゲートから該第二絶縁物質層によっ
て電気的に分離されている。
【０００７】
【実施例】図２（Ａ）−（Ｅ）は、本発明の一実施例に
基づいて分割ゲートメモリセルを製造する場合のシーケ
ンスにおける各段階における状態を示している。図２
（Ａ）において、ゲート酸化膜上に第一ポリシリコン層
が付着形成されており、次いで従来の態様でドープされ
ている。従来の態様で酸化物−窒化物−酸化物（ＯＮ
Ｏ）層１２を形成した後に、ＯＮＯ／ポリシリコン層を
パターン形成し且つエッチングしてポリシリコン浮遊ゲ
ート１０を画定する。このエッチングプロセスは、典型
的に、更に、ゲート酸化物層の一部をエッチングする。
次いで、再酸化を行なって、ポリシリコンゲート１０の
側部を側壁酸化物でシールし、ゲート酸化物を再成長さ
せてゲート酸化物層１４を形成する。
基づいて分割ゲートメモリセルを製造する場合のシーケ
ンスにおける各段階における状態を示している。図２
（Ａ）において、ゲート酸化膜上に第一ポリシリコン層
が付着形成されており、次いで従来の態様でドープされ
ている。従来の態様で酸化物−窒化物−酸化物（ＯＮ
Ｏ）層１２を形成した後に、ＯＮＯ／ポリシリコン層を
パターン形成し且つエッチングしてポリシリコン浮遊ゲ
ート１０を画定する。このエッチングプロセスは、典型
的に、更に、ゲート酸化物層の一部をエッチングする。
次いで、再酸化を行なって、ポリシリコンゲート１０の
側部を側壁酸化物でシールし、ゲート酸化物を再成長さ
せてゲート酸化物層１４を形成する。
【０００８】次いで、図２（Ｂ）に示した如く、且つ本
発明に基づいて、第二ポリシリコン層（約２０００乃至
３０００Åの厚さ）を付着形成し、且つドープし、且つ
非等方的エッチングを行なって、ポリシリコン浮遊ゲー
ト１０の両側の端部に沿って良好に画定されたポリシリ
コンスペーサ１６，１８を残存させる。図２（Ｃ）に示
した如く、本構成体のソース側Ｓをホトレジスト２０で
マスクし、且つドレイン側Ｄのポリシリコンスペーサ１
８を選択的シリコンエッチを使用してエッチング除去す
る。
発明に基づいて、第二ポリシリコン層（約２０００乃至
３０００Åの厚さ）を付着形成し、且つドープし、且つ
非等方的エッチングを行なって、ポリシリコン浮遊ゲー
ト１０の両側の端部に沿って良好に画定されたポリシリ
コンスペーサ１６，１８を残存させる。図２（Ｃ）に示
した如く、本構成体のソース側Ｓをホトレジスト２０で
マスクし、且つドレイン側Ｄのポリシリコンスペーサ１
８を選択的シリコンエッチを使用してエッチング除去す
る。
【０００９】図２（Ｄ）に示した如く、自己整合型砒素
Ｎ＋注入を行なって、ソース領域２２及びドレイン領域
２４を形成する。即ち、ソース側Ｓにおいては、ソース
領域２２の内側端部がポリシリコンスペーサ１６の外側
端部によって画定される。同様に、ドレイン側Ｄにおい
ては、ドレイン領域２４の内側端部がポリシリコン浮遊
ゲート１０の端部によって画定される。
Ｎ＋注入を行なって、ソース領域２２及びドレイン領域
２４を形成する。即ち、ソース側Ｓにおいては、ソース
領域２２の内側端部がポリシリコンスペーサ１６の外側
端部によって画定される。同様に、ドレイン側Ｄにおい
ては、ドレイン領域２４の内側端部がポリシリコン浮遊
ゲート１０の端部によって画定される。
【００１０】砒素注入の接合深さは、埋め込みＮ＋ドレ
イン領域２４がドレイン側Ｄにおいてポリシリコン浮遊
ゲート１０の下側に重畳するように且つ埋め込みＮ＋ソ
ース領域２２がソース側Ｓにおいてポリシリコンスペー
サ１６の下側に重畳するように選択されるが、ポリシリ
コン浮遊ゲート１０の全体を横断して延在することがな
いように選択される。この様に、ゲート型チャンネル領
域がソース側Ｓにおいてポリシリコンスペーサ１６の下
側に形成される。
イン領域２４がドレイン側Ｄにおいてポリシリコン浮遊
ゲート１０の下側に重畳するように且つ埋め込みＮ＋ソ
ース領域２２がソース側Ｓにおいてポリシリコンスペー
サ１６の下側に重畳するように選択されるが、ポリシリ
コン浮遊ゲート１０の全体を横断して延在することがな
いように選択される。この様に、ゲート型チャンネル領
域がソース側Ｓにおいてポリシリコンスペーサ１６の下
側に形成される。
【００１１】図２（Ｅ）に示した如く、次いで、第三ポ
リシリコン層２６を付着形成し且つドーピングする。こ
の第三ポリシリコン層２６を、マスクし、且つエッチン
グしてセルの制御ゲートを形成する。第三ポリシリコン
層２６はポリシリコンスペーサ１６と緊密に接触してい
るので、それらの間に直接的な電気的接続が形成され
る。この様に、図２（Ｅ）に示した最終的なセル構成
は、図１（Ａ）に示した従来の仮想接地ＥＰＲＯＭセル
と電気的に等価なものである。
リシリコン層２６を付着形成し且つドーピングする。こ
の第三ポリシリコン層２６を、マスクし、且つエッチン
グしてセルの制御ゲートを形成する。第三ポリシリコン
層２６はポリシリコンスペーサ１６と緊密に接触してい
るので、それらの間に直接的な電気的接続が形成され
る。この様に、図２（Ｅ）に示した最終的なセル構成
は、図１（Ａ）に示した従来の仮想接地ＥＰＲＯＭセル
と電気的に等価なものである。
【００１２】図２（Ｅ）に示した構成体の顕著な利点
は、シリーズトランジスタのチャンネル長が、ポリシリ
コンスペーサ１６の幅によって且つ埋め込みＮ＋ソース
領域２２の横方向拡散によって画定され、それらの両方
が非常に厳しく制御することの可能なパラメータである
という点である。従って、図２（Ｅ）の構成体は、従来
技術の分割ゲートＥＰＲＯＭセル構成体よりも著しくア
ライメント（整合）によって影響を受けることはなく、
従って、より小さな面積内にレイアウトすることが可能
であり、且つ電気的性能における変動は著しく小さい。
上述した基本的なプロセス（方法）及び構成体に関する
変形例を使用することも可能であるが、それら全ては、
分割ゲートメモリセルにおけるシリーズ（直列）トラン
ジスタのチャンネル長を画定するためにポリシリコンス
ペーサを使用するという中心的な概念を使用するもので
ある。
は、シリーズトランジスタのチャンネル長が、ポリシリ
コンスペーサ１６の幅によって且つ埋め込みＮ＋ソース
領域２２の横方向拡散によって画定され、それらの両方
が非常に厳しく制御することの可能なパラメータである
という点である。従って、図２（Ｅ）の構成体は、従来
技術の分割ゲートＥＰＲＯＭセル構成体よりも著しくア
ライメント（整合）によって影響を受けることはなく、
従って、より小さな面積内にレイアウトすることが可能
であり、且つ電気的性能における変動は著しく小さい。
上述した基本的なプロセス（方法）及び構成体に関する
変形例を使用することも可能であるが、それら全ては、
分割ゲートメモリセルにおけるシリーズ（直列）トラン
ジスタのチャンネル長を画定するためにポリシリコンス
ペーサを使用するという中心的な概念を使用するもので
ある。
【００１３】本発明の別の好適実施例によれば、ポリシ
リコン浮遊ゲート１０のドレイン側Ｄからポリシリコン
スペーサ１８（図２（Ｂ））をエッチング除去する必要
性を除去することが可能である。この場合、その処理
は、図２（Ａ）に対する前述した流れに続いて行なわれ
る。図３（Ａ）を参照すると、この時点において、ホト
レジストマスキング層２８が付与されて、本構成体のソ
ース側Ｓが保護されており、且つ初期的な自己整合型Ｎ
＋注入を行なって埋め込みＮ＋ドレイン領域２４′を形
成する。ポリシリコンスペーサ１６′及び１８′を図２
（Ｂ）に関して説明した如くに形成する。しかしなが
ら、図２（Ｃ）に関して説明したスペーサ除去ステップ
は、この場合には、除去されている。なぜならば、初期
の埋め込みＮ＋注入がドレイン側Ｄにおいてポリシリコ
ンスペーサ１８′の下側に導電性層を形成しているから
である。次いで、処理は前述した如くに継続して行なわ
れ、図３（Ｂ）に示した最終的な構成が得られる。
リコン浮遊ゲート１０のドレイン側Ｄからポリシリコン
スペーサ１８（図２（Ｂ））をエッチング除去する必要
性を除去することが可能である。この場合、その処理
は、図２（Ａ）に対する前述した流れに続いて行なわれ
る。図３（Ａ）を参照すると、この時点において、ホト
レジストマスキング層２８が付与されて、本構成体のソ
ース側Ｓが保護されており、且つ初期的な自己整合型Ｎ
＋注入を行なって埋め込みＮ＋ドレイン領域２４′を形
成する。ポリシリコンスペーサ１６′及び１８′を図２
（Ｂ）に関して説明した如くに形成する。しかしなが
ら、図２（Ｃ）に関して説明したスペーサ除去ステップ
は、この場合には、除去されている。なぜならば、初期
の埋め込みＮ＋注入がドレイン側Ｄにおいてポリシリコ
ンスペーサ１８′の下側に導電性層を形成しているから
である。次いで、処理は前述した如くに継続して行なわ
れ、図３（Ｂ）に示した最終的な構成が得られる。
【００１４】本発明の前述した説明において、セルの断
面のみに関して説明を行なった。図４は、該セルの平面
図を示しており、図１（Ｂ）に示した従来のアレイとト
ポロジが対応してレイアウトされている。従来技術の図
１（Ｃ）に示したものに対応する千鳥状レイアウトを有
するセルの平面図を図５に示してある。
面のみに関して説明を行なった。図４は、該セルの平面
図を示しており、図１（Ｂ）に示した従来のアレイとト
ポロジが対応してレイアウトされている。従来技術の図
１（Ｃ）に示したものに対応する千鳥状レイアウトを有
するセルの平面図を図５に示してある。
【００１５】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 （Ａ）は従来の仮想接地分割ゲートＥＰＲＯ
Ｍセルを示した概略断面図、（Ｂ）は仮想接地ＥＰＲＯ
Ｍアレイ形態を示した概略図、（Ｃ）は千鳥状の仮想接
地ＥＰＲＯＭアレイ形態を示した概略図。
Ｍセルを示した概略断面図、（Ｂ）は仮想接地ＥＰＲＯ
Ｍアレイ形態を示した概略図、（Ｃ）は千鳥状の仮想接
地ＥＰＲＯＭアレイ形態を示した概略図。
【図２】 （Ａ）乃至（Ｅ）は本発明の一実施例に基づ
いて分割ゲートメモリセルを製造する方法の各段階にお
ける状態を示した各概略断面図。
いて分割ゲートメモリセルを製造する方法の各段階にお
ける状態を示した各概略断面図。
【図３】 （Ａ）及び（Ｂ）は本発明の別の実施例に基
づいて分割ゲートメモリセルを製造する各段階における
状態を示した概略断面図。
づいて分割ゲートメモリセルを製造する各段階における
状態を示した概略断面図。
【図４】 仮想接地形態における本発明に基づいて構成
した分割ゲートメモリセルを示した概略平面図。
した分割ゲートメモリセルを示した概略平面図。
【図５】 千鳥状仮想接地形態で本発明に基づいて形成
した分割ゲートメモリセルを示した概略平面図。
した分割ゲートメモリセルを示した概略平面図。
１０ ポリシリコン浮遊ゲート １２ 酸化物−窒化物−酸化物（ＯＮＯ）層 １４ ゲート酸化物層 １８ ポリシリコンスペーサ ２０ ホトレジスト ２２ ソース領域 ２４ ドレイン領域 ２６ 第三ポリシリコン層
フロントページの続き (56)参考文献 特開 平２−23672（ＪＰ，Ａ) 特開 昭63−29589（ＪＰ，Ａ) 特開 昭62−118581（ＪＰ，Ａ) 米国特許4794565（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (8)
- 【請求項１】 ＥＰＲＯＭにおいて使用可能な分割ゲー
トメモリセルにおいて、 （ａ）第二導電型の離隔された第一及び第二領域を形成
された第一導電型の半導体基板が設けられており、前記
第一及び第二領域はそれらの間に基板チャンネル領域を
画定し、 （ｂ）前記チャンネル領域上に第一絶縁物質層が形成さ
れており、 （ｃ）導電性浮遊ゲートが前記絶縁物質層上に形成され
ており且つ前記浮遊ゲートの第一端部と前記第一領域と
の間の前記チャンネル領域の第一セクションに亘って延
在しており、その際に前記浮遊ゲートの前記第一端部と
前記第二領域との間に前記チャンネル領域の第二セクシ
ョンを画定し、前記浮遊ゲートの第二端部は前記第一領
域の端部を画定するために使用されており、 （ｄ）第二絶縁物質層が前記浮遊ゲート上に形成されて
おり、 （ｅ）前記浮遊ゲートに隣接し且つ前記チャンネル領域
の前記第二セクションの上側に導電性スペーサが形成さ
れており、前記導電性スペーサは側壁絶縁体によって前
記浮遊ゲートから絶縁されており、前記導電性スペーサ
は前記第二領域の端部を画定するために使用されてお
り、 （ｆ）前記導電性スペーサと電気的に接触し且つ前記第
二絶縁物質層によって前記浮遊ゲートから電気的に絶縁
されその上側に前記チャンネル領域の長さを超えて延在
し且つ前記導電性スペーサとは別の工程により導電性制
御ゲートが形成されている、 ことを特徴とする分割ゲートメモリセル。 - 【請求項２】 ＥＰＲＯＭにおいて使用可能な分割ゲー
トメモリセルにおいて、 （ａ）互いに離隔された第一及び第二のＮ＋領域が形成
されており且つそれらの間に基板チャンネル領域を画定
しているＰ−シリコン基板が設けられており、 （ｂ）前記チャンネル領域の上にゲート酸化物層が形成
されており、 （ｃ）ポリシリコン浮遊ゲートが前記ゲート酸化物層上
に形成されており且つ前記浮遊ゲートの第一端部と前記
第一のＮ＋領域との間の前記チャンネル領域の第一セク
ションに亘って延在しており、その際に前記浮遊ゲート
の前記第一端部と前記第二のＮ＋領域との間に前記チャ
ンネル領域の第二セクションを画定しており、前記浮遊
ゲートの第二端部は前記第一のＮ＋領域の端部を画定す
るために使用されており、 （ｄ）ポリシリコンスペーサが前記浮遊ゲートに隣接し
且つ前記チャンネル領域の前記第二セクションの上側に
形成されており、前記ポリシリコンスペーサはそれらの
間に形成されている側壁酸化物によって前記浮遊ゲート
から絶縁されており、前記ポリシリコンスペーサは前記
第二Ｎ＋領域の端部を画定するために使用されており、 （ｅ）ポリシリコン制御ゲートが前記導電性スペーサと
電気的に接触し且つ前記浮遊ゲートの上側で且つそれか
ら絶縁物質層によって電気的に絶縁されており前記チャ
ンネル領域の長さを超えて延在し且つ前記導電性スペー
サとは別の工程により形成されている、 ことを特徴とする分割ゲートメモリセル。 - 【請求項３】 請求項２において、前記ポリシリコン制
御ゲートと前記浮遊ゲートとの間に形成されている前記
絶縁物質層がＯＮＯから形成されていることを特徴とす
る分割ゲートメモリセル。 - 【請求項４】 ＥＰＲＯＭにおいて使用可能な分割ゲー
トメモリセルにおいて、 （ａ）互いに離隔して第一及び第二のＮ＋領域が形成さ
れており且つそれらの間に基板チャンネル領域を画定し
ているＰ−シリコン基板が設けられており、 （ｂ）ゲート酸化物層が前記チャンネル領域上に形成さ
れており、 （ｃ）ポリシリコン浮遊ゲートが前記ゲート酸化物層上
で前記浮遊ゲートの第一端部と前記第一のＮ＋領域との
間で前記チャンネル領域の第一セクションの上側に延在
して形成されており、その際に前記浮遊ゲートの前記第
一端部と前記第二のＮ＋領域との間に前記チャンネル領
域の第二セクションを画定しており、前記浮遊ゲートの
第二端部は前記第一のＮ＋領域の端部を画定するために
使用されており、 （ｄ）前記ポリシリコン浮遊ゲートの前記第一及び第二
端部にそれぞれ隣接して第一及び第二のポリシリコンス
ペーサが形成されており、前記第一のポリシリコンスペ
ーサは前記第一のＮ＋領域の上側に位置しており且つ前
記浮遊ゲートからそれらの間に形成されている側壁酸化
物によって絶縁されており、前記第二のポリシリコンス
ペーサは前記チャンネル領域の前記第二のセクションの
上側に位置しており且つ前記浮遊ゲートからそれらの間
に形成されている側壁酸化物によって分離されており、 （ｅ）ポリシリコン制御ゲートが前記第一及び第二のポ
リシリコンスペーサと電気的に接触し且つ前記浮遊ゲー
トの上側に位置し前記浮遊ゲートからそれらの間に形成
されているＯＮＯ層によって電気的に分離されており前
記チャンネル領域の長さを超えて延在し且つ前記導電性
スペーサとは別の工程により形成されている、 ことを特徴とする分割ゲートメモリセル。 - 【請求項５】 第一導電型の半導体基板内に分割ゲート
メモリセルを製造する方法において、 （ａ）前記基板の上側に位置し前記基板から第一絶縁物
質層によって電気的に分離して導電性浮遊ゲートを形成
し、前記浮遊ゲートはその上側に第二絶縁物質層が形成
されており、 （ｂ）前記浮遊ゲートの第一端部上に側壁絶縁体を形成
し、 （ｃ）前記浮遊ゲートの前記第一端部に隣接し且つそれ
から前記側壁絶縁体によって分離されて導電性スペーサ
を形成し、 （ｄ）第一領域の端部を画定するために前記浮遊ゲート
の第二端部を使用し且つ第二領域の端部を画定するため
に前記導電性スペーサの端部を使用して前記基板内に第
二導電型の第一及び第二領域を形成し、 （ｅ）前記導電性スペーサと電気的に接触し且つ前記浮
遊ゲートの上側に位置し且つ前記浮遊ゲートから第二絶
縁性物質層によって電気的に分離し前記第一及び第二領
域間のチャンネル領域の長さを越えて延在して導電性制
御ゲートを形成する、 上記各ステップを有することを特徴とする方法。 - 【請求項６】 Ｐ−シリコン基板内に分割ゲートメモリ
セルを製造する方法において、 （ａ）前記基板の上側に位置し且つそれからゲート酸化
物層によって電気的に分離してポリシリコン浮遊ゲート
を形成し、前記浮遊ゲートはその上にＯＮＯ層が形成さ
れており、 （ｂ）前記浮遊ゲートの第一端部上に側壁酸化物を形成
し、 （ｃ）前記浮遊ゲートの前記第一端部に隣接し且つそれ
から前記側壁酸化物によって絶縁してポリシリコンスペ
ーサを形成し、 （ｄ）前記基板内に第一及び第二のＮ＋領域を形成し、
その際に前記第一のＮ＋領域の端部を画定するために前
記浮遊ゲートの第二端部を使用し且つ前記第二のＮ＋領
域の端部を画定するために前記ポリシリコンスペーサの
端部を使用し、 （ｅ）前記ポリシリコンスペーサと電気的に接触し且つ
前記浮遊ゲートの上側に位置し且つそれからＯＮＯ層に
よって電気的に分離し前記第一及び第二領域間のチャン
ネル領域の長さを越えて延在して導電性制御ゲートを形
成する、 上記各ステップを有することを特徴とする方法。 - 【請求項７】 第一導電型の半導体基板内に分割ゲート
メモリセルを製造する方法において、 （ａ）前記基板の上側に位置し且つそれから第一絶縁物
質層によって電気的に分離して導電性浮遊ゲートを形成
し、前記浮遊ゲートはその上に第二絶縁物質層が形成さ
れており、 （ｂ）前記浮遊ゲートの前記第一端部及び反対側の第二
端部上に第一及び第二側壁絶縁体をそれぞれ形成し、 （ｃ）前記基板内に第二導電型の第一領域を形成し、そ
の際に前記第一領域の端部を画定するために前記浮遊ゲ
ートの第一端部を使用し、 （ｄ）前記浮遊ゲートの前記第一及び第二端部に隣接し
且つそれからそれぞれの第一及び第二側壁絶縁体によっ
て分離されて第一及び第二の導電性スペーサを形成し、 （ｅ）前記基板内に第二導電型の第二領域を形成し、そ
の際に前記第二領域の端部を画定するために前記第二の
導電性スペーサの端部を使用し、 （ｆ）前記第一及び第二の導電性スペーサと電気的に接
触し且つ前記浮遊ゲートの上側に位置し且つそれから前
記第二の絶縁物質層によって電気的に分離して導電性制
御ゲートを形成する、 上記各ステップを有することを特徴とする方法。 - 【請求項８】 Ｐ−シリコン基板内に分割ゲートメモリ
セルを製造する方法において、 （ａ）前記基板の上側に位置し且つそれからゲート酸化
物層によって電気的に分離してポリシリコン浮遊ゲート
を形成し、前記浮遊ゲートはその上にＯＮＯ層が形成さ
れており、 （ｂ）前記浮遊ゲートの前記第一端部及びそれと反対側
の第二端部上に第一及び第二の側壁酸化物層をそれぞれ
形成し、 （ｃ）前記基板内に第一のＮ＋領域を形成し、その際に
前記第一のＮ＋領域の端部を画定するために前記浮遊ゲ
ートの第一端部を使用し、 （ｄ）前記浮遊ゲートの前記第一及び第二端部に隣接し
且つそれらからそれぞれの第一及び第二側壁酸化物層に
よって分離されて第一及び第二のポリシリコンスペーサ
を形成し、 （ｅ）前記基板内に第二のＮ＋領域を形成し、その際に
前記第二のＮ＋領域の端部を画定するために前記第二の
ポリシリコンスペーサの端部を使用し、 （ｆ）前記第一及び第二のポリシリコンスペーサと電気
的に接触し且つ前記浮遊ゲートの上側に位置し且つそれ
からＯＮＯ層によって電気的に分離してポリシリコン制
御ゲートを形成する、 上記各ステップを有することを特徴とする方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US54539790A | 1990-06-28 | 1990-06-28 | |
| US545397 | 1990-06-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04233278A JPH04233278A (ja) | 1992-08-21 |
| JP3086282B2 true JP3086282B2 (ja) | 2000-09-11 |
Family
ID=24176053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03154328A Expired - Lifetime JP3086282B2 (ja) | 1990-06-28 | 1991-06-26 | ポリシリコンスペーサを使用した分割ゲートｅｐｒｏｍセル |
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|---|---|
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| JP (1) | JP3086282B2 (ja) |
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| KR100554833B1 (ko) * | 1999-10-11 | 2006-02-22 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그의 제조방법 |
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| US4794565A (en) * | 1986-09-15 | 1988-12-27 | The Regents Of The University Of California | Electrically programmable memory device employing source side injection |
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- 1991-06-14 DE DE69131032T patent/DE69131032T2/de not_active Expired - Fee Related
- 1991-06-26 JP JP03154328A patent/JP3086282B2/ja not_active Expired - Lifetime
- 1991-06-27 KR KR1019910010781A patent/KR100236009B1/ko not_active IP Right Cessation
Also Published As
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| JPH04233278A (ja) | 1992-08-21 |
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