CN1309426A - 用于独立阀值电压控制的存储单元和选择栅的装置及方法 - Google Patents
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Abstract
提供一种EEPROM的裂栅式p－沟道存储单元及制造该单元的方法。存储单元包括共用一个共用栅极的存储晶体管和选择晶体管。它进一步包括注入在存储单元衬底的沟道区的不同部分的两个独立和各不相同的阈值电压调整部分。两个阈值电压调整部分其配置分别与存储晶体管和选择晶体管相关,以影响它们的阈值电压。在制造方法中,分别将n－型和p－型搀杂物注入衬底,以形成与存储晶体管及选择晶体管相关的阈值电压调整部分。
Description
本发明通常涉及裂栅式(split-gate)P沟道的电可擦除编程只读存储器(EEPROM)单元，具体会认识到是涉及一种具有选择和存储晶体管的裂栅式存储单元，选择和存储晶体管共用一个有源沟道区，并具有独立和不同的阈值电压(Vt)调整部分(adjust)，以优化存储单元的编程窗口。
EEPROM存储单元是一类非易失的半导体存储器，信息可在其内被电编程到每个存储器元件或单元，和从其中擦除。裂栅式EEPROM存储单元是这样一类EEPROM单元，其中组合了选择和存储晶体管，这样它们共用同一多晶硅栅，通常被称为是多晶硅2(poly 2)栅或选择栅(gate)。多晶硅2栅形成选择晶体管的字线或栅极以及存储晶体管的控制栅。这种构成可使单元尺寸更小，这样就可进行一个更有效的设计。
信息通过将电子电荷置于在一个“浮栅(floating gate)”上而存储在裂栅式EEPROM存储单元内，其是一种典型的导电多晶硅(通常被认为是多晶硅1(poly 1))区，利用其周围的隔离电介质层而将它与器件的其它导电区电隔离。在读存储单元时可检测出浮栅上的电荷，因为它移动了存储晶体管的阈值电压。当在读操作期间加上电压时，阈值电压的这种移动使流过单元的电流量发生变化，用一个读出放大器电路就可检测出该电流。
在典型的EEPROM设计中，n-沟道单元形成于p-阱衬底之上。然而，在授予Caywood、许可本申请的受让人专有并在这里作为参照的名为“低电压单源CMOS电可擦除只读存储器”的美国专利5,790,455中，却描述了相反的构成，即p-沟道器件形成于n-阱之上，而n-阱本身却位于p-型衬底内。这种设置的优点在于，它降低了用于擦除和向器件写入时所需提供的电压值，同时保持与已有技术近似的写速度。这种构成也省去了在已有技术中的某些所需的功能性元件。
参照图1，概括描述了用于单个存储晶体管1的Caywood方法。n-阱3形成于p-型衬底2中并且用于源极4和漏极5的p-型扩散区在n-阱3内形成。这样，在该设计中，选择和存储晶体管共用公用有源沟道区。存储晶体管1的多晶硅1栅或浮栅6在用于源极4和漏极5的有源区之后形成。存管1的多晶硅2栅或选择栅7在浮栅6的上部形成。各种不同的非导电层8(图中未示)将源极4、漏极5、浮栅6和选择栅7之间彼此隔离。
在Caywood方法和其它现有p-沟道设计中，存储单元和选择晶体管的沟道都置入有相同的阈值电压调整注入部分(implant)或调整部分。在这些器件中的阈值电压调整部分用于将选择晶体管的阈值电压设置到其理想值。而存储晶体管的阈值电压不被设为任何值，而只是假设一个“固有”Vt值(浮栅上零电荷)。这种方法的缺点在于，当将p-沟道存储晶体管“编程”为导电状态，则其阈值电压远比选择晶体管的正。在这种情况下，选择晶体管的阈值电压单独控制存储晶体管和选择晶体管的组合阈值电压。这样，就损失了单元的部分阈值窗口(Vt窗口)，即在编程(Vtw)和擦除(Vte)状态中单元阈值电压之差。
例如，存储单元晶体管可单独有一+3.0V(伏特)的编程Vt和一-5.0V的擦除Vt，而选择晶体管通常设置其Vt为-0.8V。存储单元和选择栅的整个阈值窗口将从-0.8V到-5.0V，而不单存储单元的阈值窗口从+3.0V到-5.0V。阈值窗口从+3.0V到-0.8V的部分被损失。该缺点减少了存储单元的工作寿命。
特别地，一个单元的Vt窗口随着它经历的编程和擦除循环周期数而移动。由于隧道氧化物中的电子俘获的原因，Vt窗口通常随编程/擦除循环的增加而压缩(collapse)。图2说明一个p-沟道裂栅式EEPROM单元的Vt窗口是如何随循环而压缩的。关于Vtw和Vte的实线表示大量单元的阈值的平均值。两侧的短划虚线表示由于加工偏差引起的Vtw和Vte的分散。除了加工偏差和随着编程/擦除循环而压缩的Vt窗口外，还必须考虑随着时间而从擦除或写入单元损失的某些电荷。这用里面的一对点状虚线表示，它进一步减少了最小Vt窗口。在任何一个给定的循环周期数中取得的最小Vt窗口都位于虚线包络内。除了所有这些，还有其它影响，如读出放大器突变点(trip point)偏差和由于在一温度范围内的操作引起的变化，这就要求VT窗口做得更宽。
有许多方法加大Vt窗口，但它们都有缺陷。例如，可用一个更大的编程电压Vpp使Vt窗口变宽。但是，如果Vpp增加，则在每个编程/擦除循环中隧道氧化物要经受一个更大的电场应力(stress)，并且随循环而进行的Vt窗口压缩变得更差。通过使得隧道氧化物更薄也可以将Vt窗口变宽。但是，使隧道氧化物变薄，就会更可能使得存储在浮栅上的电荷在隧道氧化物随着编程/擦除循环而被施加应力后的时间内更易于泄漏。这种效果被认为是应力引起的泄漏电流(SILC)。通过增加单元的耦合率(coupling ratio)可使该Vt窗口进一步变宽。只有通过增加单元所使用的硅片面积或降低共聚(interpoly)电介质厚度才可能增加单元耦合率。很明显，增加硅片面积是不希望的，而降低共聚电介质也会降低单元保持电荷的能力，同时更难以在高生产率加工过程中制造该单元。
因此，人们期望优化p-沟道裂栅式EEPROM内的存储单元的编程窗口，而没有与上述方法相关的任何缺点。
根据本发明的一个方面提供一个裂栅式EEPROM存储单元。该存储单元包括存储晶体管和选择晶体管，它们分享同一栅极。该存储单元进一步包括被注入于存储单元衬底的一个沟道区的不同部分内的两个独立和不同的阈值电压调整部分。一个阈值电压调整部分其配置与存储晶体管相关，以影响存储晶体管的阈值电压。另一个阈值电压调整部分其配置与选择晶体管相关，以影响选择晶体管的阈值电压。在本发明的最佳实施例中，与存储晶体管相关的阈值电压调整部分由一n-型搀杂物形成，最好是砷或磷。在该实施例中，与选择晶体管相关的阈值电压调整部分由一p-型搀杂物形成，最好是硼或BF2。
根据本发明的另一个方面提供一种制造裂栅式存储单元的方法。该方法包括在存储单元衬底的一个沟道区内注入与存储晶体管相关的阈值电压调整部分的步骤。该方法还进一步包括在单元衬底的该沟道区的不同部分注入与选择晶体管相关的阈值电压调整部分的步骤。在最佳的方法中，与存储晶体管相关的阈值电压调整部分通过将一n-型搀杂物注入衬底的沟道区而形成。在该方法中，与选择晶体管相关的阈值电压调整部分通过将一p-型搀杂物注入衬底的沟道区内形成。在该步骤期间，与存储晶体管相关的在部分沟道区内的p-型搀杂物的注入被作为自动套准掩膜的浮栅所阻止。
在本发明的一个实施例中，在浮栅形成之前执行n-型搀杂物的注入步骤。在另一个实施例中，该步骤在浮栅形成之后执行。
独立和各自不同的阈值电压调整部分的使用拓宽了存储晶体管和选择晶体管的阈值电压窗口，因而延长了存储单元的工作寿命。
通过参照附图阅读下面的详细说明，本发明的其它目的和优点将变得明显，其中
图1是在一个p-沟道裂栅式EEPROM中的已有技术存储单元的剖面图；
图2是作为单元所经历的编程/擦除循环周期数的函数的在编程和擦除状态下的存储单元的阈值电压的曲线图；
图3是根据本发明的一个p-沟道裂栅式EEPROM的部分存储单元阵列的平面图；
图4是沿图3中所示存储单元阵列左上角处存储单元的A-B剖面线所得的剖面图；
图5是表示根据本发明的作为编程电压(Vpp)的函数的裂栅式EEPROM的写入和擦除电压(Vt)的曲线图；
图6-18表示在根据本发明形成用于存储晶体管和选择晶体管的单独阈值电压调整注入部分的一个方法中所执行的加工步骤；
图19-29表示在根据本发明形成用于存储晶体管和选择晶体管的单独阈值电压调整注入部分(implant)的另一方法中所执行的加工步骤。
尽管本发明易于具有各种改进和替代形式，但其特定实施例在附图中已经以实例示出，并且在此进行详细说明。但是，应理解，这里的特定实施例的描述并不意味着将本发明限制为公开的特定形式，相反，本发明覆盖了由所附权利要求所限定的在本发明构思和范围内的所有改进、等效及替代方案。
下面参照附图描述本发明的最佳实施例。先参照附图3，所示的是根据本发明的存储单元阵列10的左上角的一部分。该图显示垂直方向接连的8列(8条位线)单元和水平方向接连的8行(8条字线)单元。在该部分存储单元的右下部分，表示形成该阵列其余部分的其它多个列和行。在所示该部分存储单元的左上部分是可用于存取存储器阵列并执行其它芯片功能的外围电路。为了描述方便，本发明将参照一个存储单元来描述，如图4所示，该图是穿过A-B剖面线在阵列10的左上角内的存储单元的剖面图。
参照图4，根据本发明的单个存储单元通常是用参考数字11表示。存储单元11包括形成于一个p-型硅衬底16上的存储晶体管12和选择晶体管14。存储单元11存在于一其本身又形成于衬底16内的一个n-阱22内。衬底16有形成源极18和漏极20的p-型扩散区。参考数字24表示位于p-型区18上的金属源极触点，参考数字26表示位于p-型区20上的金属位线(漏极)触点。存储晶体管12包括一个作为导电层的浮栅28，和作为与选择晶体管14的字线共用的一个导电层的选择栅30。
存储单元11进一步包括分别用于存储晶体管12和选择晶体管14的单独的阈值电压调整部分34和36。阈值调整注入部分34是一n-型搀杂物，最好是砷(75As+)或磷(31P+)。阈值电压调整部分36是一p-型搀杂物，最好是硼(11B+)或BF2 +。n-型搀杂物的优点在于它有益于复原由组合单元结构引起的损失阈值电压窗口。该注入部分使存储晶体管12的阈值在编程和擦除状态下向负值方向移动。例如，砷搀杂物在单元沟道内的剂量仅为1.0×1013m-2(每平方厘米)，单元的编程Vt将移动为0.0伏(在负值方向上移动3伏)，擦除Vt将以同一量值移动为-8.0伏。存储晶体管12和选择晶体管14的阈值窗口总共为-0.8伏到-8.0伏，在单元的阈值窗口内有3伏的增加(窗口=｜Vte-Vtw｜)。关键的是，选择晶体管14Vt不随着存储晶体管12向负值方向移动，因为这样整个Vt窗口不变得更宽就能向负值方向移动。有了这两个彼此独立的阈值电压调整部分就可避免这种情况的发生。
图5所示为作为存储单元11的编程电压Vpp的函数的在擦除状态下阈值电压Vte和在编程状态下阈值电压Vtw的曲线图。在该图中示出了两条曲线，一条表示Vte随Vpp变化的关系曲线(Vte-Vpp曲线)，另一条表示Vtw随Vpp变化(Vtw-Vpp曲线)。参照Vte-Vpp曲线，Vte的每一个值是通过首先在Vpp=16V时对该单元编程为写状态，然后用一个不同的Vpp值擦除该单元而得到的。从中可以看到，当Vpp增加时，Vte沿负值方向增加。实际上，Vpp每增加1伏，Vte就大约向负值方向增加1伏。通过下列方法测量擦除阈值电压Vte。在擦除状态下，选择晶体管和单元晶体管的整个阈值由单元晶体管的阈值控制，因为它比选择晶体管更负。当两个晶体管的共用多晶硅栅上的电压Vg由0伏变为更大的负值时，选择晶体管先导通(例如在Vg=-1.3V时)，但没有电流Id流过，因为单元晶体管还未导通。最终，Vg达到足够大的负值后单元晶体管导通，最后，因为两个晶体管都导通，所以有电流流过。电流Id达到1微安(μA)时的栅电压被认为是擦除状态下的阈值电压，Vg=Vte。
关于Vtw-Vpp曲线，Vtw的每一个值是通过首先用Vpp=16伏来擦除单元而得到的。然后，通过该擦除状态，单元由一个不同的Vpp值而被编程为写状态。可以看到，Vpp的值低时，Vpp每增加1伏，Vtw大约增加1伏，但仅上升至某一点。在Vpp约为12伏时，曲线开始在Vtw值为-1.0伏至-1.5伏时稳定，并当Vpp进一步增加时仍保持为该值。此时，选择晶体管比单元晶体管有一个更负的Vt。因此，在这种情况下，是由选择晶体管来控制两个晶体管组合的启动或“导通”。(穿过Vtw数据点的线是Vtw曲线从线性增加部分的外推，以表示单个单元晶体管阈值变得向正值方向增加，但测量其单个的Vt是不可能的，因为选择晶体管与其串联并控制整个阈值。)
图5还表示实际得到的Vt窗口和一个所谓的“虚”Vt窗口。该“虚”Vt窗口是在假设选择晶体管未限制写状态阈值时而得到的Vt窗口。在本发明中，使单元晶体管控制整个阈值的Vte-Vpp和Vtw-Vpp曲线的倾斜部分向下移动，而由选择晶体管的Vt单独控制的Vtw-Vpp曲线的平直部分保持不变，最好介于-0.5伏和-2.0伏之间。根据本发明的制造方法使得能独立调整部分单元晶体管和选择晶体管的阈值，从而使得Vtw-Vpp曲线的平直部分能保持平稳，同时两条曲线的倾斜部分向下移动。对于一给定的Vpp值来说，这样具有拓宽实际的Vt窗口的整体影响。
下面将描述图4中所示制造存储单元11的两种另外的方法。在一种方法中，使用两个光刻胶掩膜步骤，在另一种方法中，仅使用一个光刻胶掩膜步骤。第一种方法参照图6-18加以说明，第二种方法参照图19-29加以说明。
在执行制造存储单元11过程中，在例如n-阱形成、器件隔离及场氧化(field oxide)层生长等并非形成本发明的一部分的其它步骤之后，形成用于存储晶体管的阈值调整注入部分物34。制造过程中的这一阶段在图6-18中所示的根据本发明的一个方法中进行。首先，如SiO2层100的牺牲氧化层形成于与一个场SiO2层102相邻的衬底16的n-阱22上，如图6所示。最好是，形成的SiO2层100的厚度在50-500埃范围内。牺牲SiO2层100可以通过使该层热生长(图中未示)，或沉积该层，或通过其它本领域已知方法来形成。接下来，光刻胶层104用一掩膜形成图案，该掩膜在硅衬底16上露出n-阱22，如图7所示。参照图3，光刻胶层104遗留在外围电路上，但不出现在存储器阵列10的部分上。
接着，用通常认为是离子注入器的原子束将n-型搀杂物106注入n-阱22的近表面区内，如图8所示。在这一步骤中注入的n-型搀杂物增加了n-阱中已有的n-型搀杂物的浓度。当n-型搀杂物结合于硅衬底的晶格位置上时，它们释放出一个多余的电子，这样就留下一个单个离子化的呈带正电的离子核(ion core)。由于这一原因，被注入区用“+”号表示。可用作n-型搀杂物的有砷和磷。注入剂量最好在0至5.0×1014cm-2范围内。注入所需的能量要足以使注入的离子穿过牺牲SiO2层100。对于本领域普通技术人员会认识到，也可使用其它方法注入n-型搀杂物106。注入n-型搀杂物106的精确方法对于本发明而言并不关键性的。接着用干的等离子体或湿的化学蚀刻方法或本领域内理解的其它等同方法去除光刻胶层104，如图9所示。接着，用湿的化学蚀刻或本领域中已知的其它等同方法去除牺牲SiO2层100，如图10所示。
在该过程的下一阶段，形成隧道电介质(存储晶体管的栅氧化物)和浮栅28。这些步骤如下进行。首先，在存储晶体管12/选择晶体管14的沟道区上形成隧道电介质层108，如图11所示。本领域普通技术人员可以理解，层108的厚度最好在60-120埃的范围内。接着，通过在隧道电介质108上沉积一多晶硅层110而形成浮栅28，如图12所示。多晶硅层110的厚度最好介于约600-5000埃之间，最佳的是约1500埃。接着，多晶硅层110被搀杂以使该层导电。在该步骤中，最好将n-或p-型搀杂物引入多晶硅层。这可以通过在三氯氧化磷(POCL3)气体中使该层韧化(annealing)，通过在沉积时，即在沉积步骤期间向多晶硅层就地搀杂或通过注入来完成。对于本领域普通技术人员会认识到，也可以用其它方法对多晶硅层搀杂。接着，在多晶硅层110上形成电介质层112。电介质层112可由本领域已知的材料的一个或多个层形成。
接着，在形成的叠层上沉积光刻胶层114，如图13所示。光刻胶层114用一掩膜形成图案，并被用来限定浮栅28(图4)。然后，最好用干的等离子体方法将叠层各向异性地蚀刻一直到隧道电介质108，以便在沟道区上留下至少一部分SiO2层108，如图14所示。光刻胶层114在蚀刻过程中保护浮栅28层的区域。然后用干的等离子体或湿的化学蚀刻方法去除光刻胶层114，这样留下浮栅图案28，如图15所示。
在本方法的下一阶段形成阈值电压调整注入部分36(图4)。这首先通过在外围电路上沉积一光刻胶层116来完成。然而在本步骤中，包括至少一些或可能全部的单个存储单元11的部分或全部的存储器阵列10未被光刻胶层116所掩蔽，如图3和16所示。接着，一p-型搀杂物118注入n-阱22的表面区内。p-型搀杂物118补偿或过补偿先前注入的n-型搀杂物106。进一步说，当p-型搀杂物结合于硅晶格位置上时，它们接收了一个外部电子，因此它们有一净负电荷。这样，被注入区在图中用“-”号表示。注入步骤最好用离子注入器按上述方法完成。p-型搀杂物最好是硼(11B+)或BF2，并且最好以剂量0至5.0×1014cm-2注入。进一步会认识到，注入离子的能量需要足够大以使它们可穿透隧道电介质108。
浮栅110(图4中28)阻止p-型搀杂物118注入沟道的存储晶体管部分的该部分内，这样作为掩膜将p-型搀杂物与n-型搀杂物分开。使用浮栅110作为掩膜的优点在于它自动对准注入部分，因此，如果使用一个单独的光刻胶层就能防止任何可能发生的未对准。因此，存储晶体管12和选择晶体管14阈值电压调整注入部分34和36是彼此独立和不同的，一个是n-型，另一个是p-型，并且自动对准。接着，用一干的等离子体或湿的化学方法去除光刻胶层116，如图18所示。
接下来，用本领域的已知技术形成选择和存储晶体管30的共用栅电极或选择栅，存储单元11(图4)的源极和漏极区18和20，以及金属互连部分。实际上，形成这些后面部分的精确步骤对于本发明而言并不关键性的。
在另外方法中可仅使用一个光刻胶掩膜步骤而不是两步来形成阈值电压调整注入部分34和36。这样做可降低加工成本。在该另外方法中，在构成浮栅28的多晶硅层被沉积和形成图案前，n-型搀杂物未被注入沟道区。而是在浮栅28形成图案后，施加一个新的光刻胶掩膜并连续进行两次注入。首先用一个n-型搀杂物(如磷或砷)在其能级足以完全穿透构成浮栅和隧道氧化物层的多晶硅层来形成存储单元或晶体管的注入部分34。在这种情况下，n-型搀杂物进入近表面的单元沟道以移动单元Vt，但是深深地进入构成选择晶体管14沟道所处的浮栅28的多晶硅层外侧的硅内。接着仍用光刻胶掩膜在原位将第二p-型搀杂物(如硼或BF2)注入。用低的能量完成该注入，这样注入部分被多晶硅层堵塞在存储单元沟道区上，但进入选择晶体管14沟道的表面以调整部分其Vt。然而，本领域的普通技术人员会理解，搀杂物被注入的精确顺序并不关键性的，如p-型搀杂物可在n-型搀杂物之前被注入。这种方法的优点在于可降低加工成本，因为可少进行一个光刻胶掩模步骤和一个光刻胶带。本方法的另一个优点在于在高温下，注入经历更少的制造步骤，这使得它们由于扩散而进行的再分配变少，因此使得它们在控制阈值时更有效。而该方法的另一个优点在于注入选择晶体管14沟道区内的深的n-型搀杂物作为用于选择晶体管14的一个深的穿孔抑制注入，这利于它在单元被取消选定时可更理想地关断电流。
现在参照图19-29来详细说明另一方法的步骤。在完成如n-阱形成、器件隔离、场氧化层200的生长和牺牲SiO2层202形成等初始步骤之后，如图19所示，牺牲SiO2层202的厚度约为50-500埃，用湿的化学蚀刻方法去除该层，如图20所示。接着，在存储晶体管12/选择晶体管14的沟道区上形成厚度约为60-120埃的一薄隧道电介质膜204，如图21所示。
接着，沉积一多晶硅层206，厚度最好约为600-5000埃，如图22所示。则多晶硅层206随后成为浮栅28(图4)。接下来，多晶硅层206按照与上述向多晶硅层110搀杂相同的方式被搀杂。然后在多晶硅层206上形成电介质层208，如图22所示。象电介质层112一样，电介质层208可由本领域中已知的一层或多层材料构成。
接着，在形成的叠层上沉积光刻胶层210，如图23所示。光刻胶层210用一掩膜形成图案，并被用于限定浮栅28(图4)。最好使用干的等离子体加工方法将层各向异性地一直蚀刻到隧道电介质204，以在沟道区上留下至少一部分隧道电介质，如图24所示。然后，用干的等离子体或湿的化学蚀刻方法去除光刻胶层210，这样就留下了浮栅图案28，如图25所示。
在该方法的下一个阶段中形成阈值电压调整注入部分34和36。这首先通过在外围电路上沉积光刻胶层212完成。在该步骤中，包括至少一些或可能全部的单个存储单元11的部分或全部存储器阵列10不被光刻胶层212所掩蔽，如图3和26所示。然后以足以使搀杂物原子穿透电介质层208、多晶硅层206和单元沟道区内的隧道氧化物层204的能级注入一个n-型搀杂物214(如磷或砷)，如图27所示。在由电介质层208和多晶硅层206覆盖的单元沟道区的外侧，n-型搀杂物更深地穿入硅衬底，如图27所示。该外侧区域是选择晶体管沟道14的区域。因为该区域内的n-型搀杂物远离表面，所以它对选择晶体管阈值电压影响小。如前面所提到的，因为当n-型搀杂物结合于硅的晶格位置时要释放一个外部电子，所以它们产生一个带正电的离子核。由于这个原因，被注入区用“+”号表示。并且，如上述方法中所述，注入剂量最好在0至5.0×1014cm-2范围内。
在下一步骤中，以足够大的能量注入p-型搀杂物216，该能量足以使得该搀杂物原子穿透隧道电介质层204，但还不足以使得搀杂物原子在限定存储晶体管沟道区的区域内穿透电介质层208、多晶硅层206和隧道电介质204。在该区域外，p-型搀杂物能够穿透隧道电质204，如图28所示。并且，该后一个区域限定了选择晶体管沟道区。因为在该区域内p-型搀杂物接近表面，所以它移动了选择晶体管14阈值电压。并且，如上所述，因为当p-搀杂物结合于硅衬底的晶格位置内时，它们接受了一个外部电子，所以它们产生一个带负电的离子核。因此，注入区用“-”号表示。并且，p-型搀杂物最好是硼或BF2，注入剂量最好在0至5.0×1014cm-2的范围内。接着，用干的等离子体或湿的化学蚀刻方法去除光刻胶层212，如图29所示。
接着用本领域内已知的技术形成选择和存储晶体管30的共用栅电极或选择栅、存储单元11(图4)的源极和漏极区18和20以及金属互连部分。实际上，形成这些后面部件的精确步骤对本发明而言并不关键性的。
尽管上述的实施例涉及p-沟道单元的制造，但本领域的普通技术人员理解，本发明同样也适用于n-沟道单元。在这种应用中，阈值电压调整部分将被颠倒。即例如硼或BF2的p-型搀杂物将被用于形成存储晶体管12(图4)的阈值电压调整部分，如砷或磷等n-型搀杂物将被用于形成用于选择晶体管14(图4)的阈值电压调整部分。并且，本领域的普通技术人员理解，除了这里提到的以外，其它处理步骤(未形成本发明的一部分)也包含在一个存储单元的制造中。因此可以确信，上面公开的特定实施例可以被移动或改进，并且所有这些变化被认为是在本发明的范围和精神内。因此，这里寻求的保护由下面的权利要求提出。
Claims (20)
1．一种存储单元，为具有一个存储晶体管和一个选择晶体管的类型，它们共用一个共用栅极，所述存储单元包括注入在所述存储单元衬底的一个沟道区的不同部分内的两个独立和各不相同的阈值电压调整部分，一个阈值电压调整部分其配置与存储晶体管相关，以影响所述存储晶体管的阈值电压，另一个阈值电压调整部分其配置与选择晶体管相关，以影响所述选择晶体管的阈值电压。
2．如权利要求1所述的存储单元，其中其配置与存储晶体管相关的阈值电压调整部分由n-型搀杂物构成。
3．如权利要求2所述的存储单元，其中n-型搀杂物从包含砷和磷的组中选取。
4．如权利要求1所述的存储单元，其中其配置与选择晶体管相关的阈值电压调整部分由p-型搀杂物构成。
5．如权利要求4所述的存储单元，其中p-型搀杂物从包含硼和BF2的组中选取。
6．一种半导体器件的裂栅式存储单元包括：
a．有一沟道区的衬底；
b．有一浮栅的存储晶体管，所述沟道区有一部分与浮栅相邻，一部分在浮栅外侧；
c．注入在与浮栅相邻的沟道区部分内的第一阈值电压调整部分；
d．一个选择晶体管，具有一个与存储晶体管共用的栅极；
e．注入在浮栅外侧的沟道区部分内的第二阈值电压调整部分。
7．如权利要求6所述的裂栅式存储单元，其中第一阈值电压调整部分由从包含有砷和磷的组中选取的n-型搀杂物构成。
8．如权利要求6所述的裂栅式存储单元，其中第二阈值电压调整部分由从包含有硼和BF2的组中选取的p-型搀杂物构成。
9．一种制造裂栅式存储单元的方法，包括以下步骤：
a．在所述存储单元衬底的一个沟道区内注入第一阈值电压调整部分；
b．在衬底的一部分沟道区上形成一个浮栅；及
c．在由浮栅覆盖的沟道区部分外侧的衬底的沟道区内注入第二阈值电压调整部分。
10．如权利要求9所述的制造裂栅式存储单元的方法，其中注入第一阈值电压调整部分的步骤包括在衬底上形成一氧化层和透过该氧化层注入一搀杂物的步骤。
11．如权利要求10所述的制造裂栅式存储单元的方法，其中透过氧化层注入一搀杂物的步骤包括透过氧化层注入一从包含砷和磷的组中选取的n-型搀杂物的步骤。
12．如权利要求9所述的制造裂栅式存储单元的方法，其中在衬底的部分沟道区上形成浮栅的步骤包括以下步骤：
a．在衬底上沉积一层多晶硅材料；
b．在一部分多晶硅材料层上设置一保护光刻胶层；
c．蚀刻掉未被保护光刻胶层覆盖的那部分多晶硅材料层；
d．去除保护光刻胶层。
13．如权利要求9所述的制造裂栅式存储单元的方法，其中注入第二阈值电压调整部分的步骤包括将一p-型搀杂物注入未被浮栅覆盖的沟道区部分内的步骤。
14．如权利要求9所述的制造裂栅式存储单元的方法，进一步包括在浮栅和浮栅外侧的部分沟道区上形成一选择栅的步骤。
15．如权利要求14所述的制造裂栅式存储单元的方法，其中形成选择栅的步骤包括以下步骤：
a．在浮栅和衬底上沉积一层多晶硅材料；
b．在一部分多晶硅材料层上置一保护光刻胶层；
c．蚀刻掉未被保护光刻胶层覆盖的那部分多晶硅材料层；
d．去除保护光刻胶层。
16．如权利要求14所述的制造裂栅式存储单元的方法，进一步包括在浮栅和选择栅之间形成一电介质层的步骤。
17．如权利要求9所述的制造裂栅式存储单元的方法，其中在衬底的部分沟道区上形成浮栅的步骤，先于在所述存储单元的衬底沟道区内注入第一阈值电压调整部分的步骤和在位于由浮栅覆盖的沟道区部分外侧的衬底沟道区内注入一个第二阈值电压调整部分的步骤执行。
18．如权利要求17所述的制造裂栅式存储单元的方法，其中注入第一阈值电压调整部分的步骤包括以足以使n-型搀杂物原子穿透浮栅并将其注入到由浮栅覆盖的衬底沟道区内，和穿入浮栅外侧的衬底深得足以使对该区域内的阈值电压的影响可忽略不计的注入一n-型搀杂物的步骤。
19．如权利要求18所述的制造裂栅式存储单元的方法，其中注入第二阈值电压调整部分的步骤包括以其能级足以使p-型搀杂物原子将其自身注入由浮栅覆盖的部分沟道区外侧的衬底沟道区内，但不足以使p-型搀杂物原子穿透浮栅并将其自身注入由浮栅覆盖的沟道区内的注入一p-型搀杂物的步骤。
20．如权利要求9所述的制造裂栅式存储单元的方法，其中注入第一阈值电压调整部分的步骤包括以范围为0-5.0×1014cm-2的剂量注入一搀杂物的步骤，注入第二阈值电压调整部分的步骤包括以0-5.0×1014cm-2的剂量注入一搀杂物的步骤。
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