KR20010020961A - 반도체 메모리 및 반도체 메모리의 동작 방법 - Google Patents

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KR20010020961A
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후지와라히데아끼
나가사와히데하루
스도쇼지
히로시마다까시
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다카노 야스아키
산요 덴키 가부시키가이샤
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Abstract

장기 수명화, 저전압화, 동작의 고속화, 저소비 전력화 및 고집적화를 도모하는 것이 가능한 반도체 메모리를 제공한다. 제어 게이트 전극과, 부유 게이트 전극과, 반도체 영역과, 반도체 영역의 한쪽 표면에 형성된 제1 절연막과, 반도체 영역의 다른쪽의 표면에 형성된 제2 절연막을 구비하고 있다. 그리고, 제어 게이트 전극 또는 드레인 영역에 소정의 전압을 인가함으로써, 제어 게이트 전극 또는 드레인 영역으로부터 제1 절연막, 반도체 영역 및 제2 절연막을 통해 캐리어를 부유 게이트 전극으로 주입한다.

Description

반도체 메모리 및 반도체 메모리의 동작 방법{SEMICONDUCTOR MEMORY AND METHOD OF OPERATING THE SAME}
본 발명은 반도체 메모리 및 반도체 메모리의 동작 방법에 관한 것이다.
최근, 자기 메모리인 하드디스크 및 플로피 디스크로 대체 가능한 반도체 메모리로서, EPROM(Erasable and Programmable Read Only Memory)나 EEPROM (Electrically Erasable and Programmable Read Only Memory) 등의 불휘발성 반도체 메모리가 주목받고 있다.
EPROM이나 EEPROM의 메모리셀에서는, 부유 게이트 전극에 캐리어를 축적하고, 캐리어의 유무에 따라 데이터의 기억을 행함과 함께, 캐리어의 유무에 따른 임계치 전압의 변화를 검출함으로써 데이터의 판독을 행하고 있다. 특히, EEPROM에는, 메모리셀 어레이 전체에서 데이터의 소거를 행하던지, 혹은 메모리셀 어레이를 임의의 블록으로 나눠 각 블록 단위로 데이터의 소거를 행하는 플래시 EEPROM이 있다. 이 플래시 EEPROM은 플래시 메모리라고도 하고, 대용량화, 저소비 전력화, 고속화가 가능하고 내충격성에 우수하다는 특징을 갖기 때문에, 여러 휴대 기기로 사용되고 있다. 또한, 플래시 EEPROM의 메모리셀은 1개의 트랜지스터로 구성되고, EEPROM에 비해 고집적화가 용이하다는 이점을 갖는다.
종래, 플래시 EEPROM을 구성하는 메모리셀로서, 스택 게이트형 및 스플리트 게이트형이 제안되고 있다.
스택 게이트형 메모리셀에서, 부유 게이트 전극에 전자를 축적시키는 기입 동작에서는, 반도체 기판의 채널 중의 전자를 열 전자로 하여 부유 게이트 전극으로 주입한다. 그 때, 제어 게이트 전극에 십 수V의 전압을 인가할 필요가 있다. 또한, 스택 게이트형 메모리셀에서, 부유 게이트 전극에 축적한 전자를 방출하는 소거 동작에서는, 드레인 영역으로부터 부유 게이트 전극에 파울러-노드하임·터널 전류(Fowler-Nordheim Tunnel Current, 이하 FN 터널 전류라고 함)를 흘린다. 그 때, 드레인 영역에 십수 V의 전압을 인가할 필요가 있다.
스플리트 게이트형 메모리셀에서, 부유 게이트 전극에 전자를 축적시키는 기입 동작에서는, 반도체 기판의 터널 내의 전자를 열 전자로 하여 부유 게이트 전극으로 주입한다. 그 때, 드레인 영역에 십수 V의 전압을 인가할 필요가 있다. 또한, 스플리트 게이트형 메모리셀에서, 부유 게이트 전극으로부터 전자를 방출하는 소거 동작에서는, 제어 게이트 전극으로부터 부유 게이트 전극에 FN 터널 전류를 흘린다. 그 때, 제어 게이트 전극에 십수 V의 전압을 인가할 필요가 있다.
이와 같이, 종래의 스택 게이트형 및 스플리트 게이트형의 메모리셀에서는, 기입 동작에서 부유 게이트 전극에 전자를 주입하는데 열 전자를 이용하고, 소거 동작에서 부유 게이트 전극에 축적된 전자를 방출하는데 FN 터널 전류를 이용하고 있다.
그런데, 부유 게이트 전극에 축적된 캐리어를 장기간에 걸쳐 유지하기 위해서는, 부유 게이트 전극을 둘러싼 절연막의 막 두께를 두껍게 할 필요가 있다. 그러나, 부유 게이트 전극에 전자를 주입 또는 방출할 때에, 열 전자 또는 FN 터널 전류를 이용하고 있다. 이 때문에, 부유 게이트 전극을 둘러싼 절연막의 막 두께를 두껍게 할수록, 기입 동작 또는 소거 동작에서 제어 게이트 전극이나 드레인 영역으로 인가하는 전압(이하, 메모리셀의 동작 전압이라고 함)을 높게 해야한다.
또한, 메모리셀의 동작 전압은 승압 회로에서 생성된다. 이 경우, 실용 상 생성 가능한 전압은 십수 V까지이다. 한편, 부유 게이트 전극을 둘러싼 절연막으로서 실리콘 산화막을 이용한 경우, 메모리셀의 동작 전압을 십수 V로 하면, 상기 실리콘 산화막의 막 두께는 8∼10㎚ 이상으로 할 수는 없다. 따라서, 종래는, 메모리셀의 동작 전압을 십수 V로 억제하기 위해, 부유 게이트 전극을 둘러싼 절연막으로서 실리콘 산화막을 이용하는 경우, 그 막 두께를 8∼10㎚로 하였다. 그 실리콘 산화막의 막 두께가, 8∼10㎚정도이면, 부유 게이트 전극에 축적된 전자를 실용상 어느 정도로 만족할 수 있는 기간동안 보유할 수 있다.
또한, 부유 게이트 전극에 정공(正孔)을 축적시키는 경우도, 상기한 전자를 축적시키는 경우와 마찬가지로, 부유 게이트 전극을 둘러싼 절연막으로서의 실리콘 산화막의 막 두께를 8∼10㎚로 함에 따라, 메모리셀의 동작 전압을 십수 V로 억제함과 함께, 부유 게이트 전극에 축적된 정공을 실용상 어느 정도 만족할 수 있는 기간 보유하도록 하고 있다.
또한, 플래시 메모리는, 워드선을 공유하는 셀을 일단 일괄 소거한 후 그 소거한 영역을 재기입하는 것을 특징으로 한다. 셀 어레이의 구성에 대해서는, 컨택트를 적게 해도 동작하는 구조를 채용함으로써 집적도를 향상시키는 노력이 이루어지고 있다.
최근, 플래시 EEPROM에서도, 부유 게이트 전극에 축적된 캐리어의 유지 기간을 길게 하여 장기 수명화를 도모한 후에, 지금까지보다도 더욱, 저전압화, 동작의 고속화, 저소비 전력화, 고집적화 목표로 하는 것이 요구되고 있다.
상기한 바와 같이, 종래, 부유 게이트 전극을 둘러싼 절연막으로서 실리콘 산화막을 이용하는 경우, 그 막 두께는 8∼10㎚로 하기 때문에, 장기 수명화를 도모하기 위해서는 그 실리콘 산화막의 막 두께를 8㎚보다도 얇게 하는 것은 피할 필요가 있다.
그런데, 메모리셀의 동작 전압의 저전압화를 도모하면, 승압하기 위한 시간(리드 타임)이 짧아지고, 그 만큼 기입 동작 및 소거 동작의 고속화를 도모할 수 있다. 또한, 저소비 전력화도 도모할 수 있다.
또한, 메모리셀의 동작 전압을 생성하기 위한 승압 회로는, 생성하는 전압이 높아질수록 회로 규모가 증대한다. 그리고, 플래시 EEPROM의 주변 회로(디코더, 감지 증폭기, 버퍼등)를 구성하는 트랜지스터는, 내전압이 높아질수록 기판 상의 점유 면적(트랜지스터 사이즈)이 증대한다. 그 때문에, 메모리셀의 동작 전압을 저전압화하면, 승압 회로의 회로 규모가 작아지는데다가, 주변 회로를 구성하는 트랜지스터의 사이즈도 작아지기 때문에, 고집적화를 도모할 수 있다.
따라서, 메모리셀의 동작 전압의 저전압화를 도모함으로써, 동작의 고속화, 저소비 전력화, 고집적화를 전부 동시에 실현할 수 있다.
그러나, 종래의 스택 게이트형 및 스플리트 게이트형의 메모리셀에서는, 부유 게이트 전극에 전자를 주입 또는 방출할 때에, 열 전자 또는 FN 터널 전류를 이용한다. 그 때문에, 부유 게이트 전극을 둘러싼 절연막으로서 실리콘 산화막을 사용하는 경우, 그 막 두께를 지금까지대로 8∼10㎚로 유지한 상태에서는, 메모리셀의 동작 전압을 현재보다도 저하시키는 것은 곤란하다. 즉, 종래의 스택 게이트형 및 스플리트 게이트형의 메모리셀의 구조를 바꾸지 않는 한, 현재와 동일 수준의 수명을 유지하면서, 메모리셀의 동작 전압의 저전압화를 도모하는 것은 곤란하다.
또한, 상기한 바와 같이 플래시 메모리의 특징은, 워드선을 공유하는 셀을 일괄 소거하고나서 그 소거한 영역을 재기입하는 것이다. 이 때문에, 워드선을 공유하는 셀은, 데이터의 재기록이 필요없는 경우에도, 소거와 기입을 행할 필요가 있었다. 이 경우, 데이터의 재기록은, 소거와 기입이라고 하는 2 단계로 행해진다. 따라서, 일괄 소거되는 블록(섹터)을 구성하는 셀군에 대해 일괄 소거하면서 동시에 기입을 행하는 것이나, 자기 디스크로 행해지는, 소위 덧씌우기를 행하는 것은 곤란하였다. 이 때문에, 기입 및 소거 동작의 고속화를 도모하는 것이 곤란하였다.
본 발명의 하나의 목적은, 장기 수명화, 저전압화, 동작의 고속화, 저소비 전력화, 고집적화를 도모하는 것이 가능한 반도체 메모리를 제공하는 것이다.
본 발명의 또 하나의 목적은, 상기한 바와 같은 반도체 메모리를 간단한 구조로 실현하는 것이다.
본 발명의 또 하나의 목적은, 상기한 반도체 메모리에서, 제1 게이트 전극 및 제2 게이트 전극을 보다 미세화함과 함께, 게이트 길이의 변동을 억제하는 것이다.
본 발명의 또 하나의 목적은, 상기한 반도체 메모리에서, 소거와 기입을 동시에 행하는 것이다.
본 발명의 다른 목적은, 상기된 바와 같은 반도체 메모리를 용이하게 동작시키는 것이 가능한 반도체 메모리의 동작 방법을 제공하는 것이다.
본 발명의 한 국면에서의 반도체 메모리는, 제1 게이트 전극과, 제2 게이트 전극과, 반도체 영역과, 반도체 영역의 한쪽 표면에 형성된 제1 절연막과, 반도체 영역의 다른 표면에 형성된 제2 절연막을 포함하고, 제1 절연막, 반도체 영역 및 제2 절연막을 통해 캐리어를 제2 게이트 전극으로 주입한다. 이 경우, 바람직하게는, 반도체 영역은, 제1 도전형의 반도체로 이루어지는 제1층에 형성된 제2 도전형의 불순물 영역으로 이루어진다. 또한, 바람직하게는, 반도체 영역은, 제1 도전형의 반도체로 이루어지는 제1층 상에 형성된 제2 도전형의 반도체막을 포함한다. 이 경우에, 제1 게이트 전극 및 제2 게이트 전극은, 자기 정합적으로 형성되어도 좋다.
본 발명의 다른 국면에서의 반도체 메모리는, 제1 도전형의 반도체로 이루어지는 제1층에 형성된 제2 도전형의 제1 영역 및 제2 영역과, 그 제1 층에서의 제1 영역과 제2 영역사이에 형성된 제1 게이트 전극 및 제2 게이트 전극과, 제1층에서의 제1 게이트 전극과 제2 게이트 전극사이에 형성된 제2 도전형의 제3 영역과, 제1 게이트 전극과 제3 영역사이에 형성된 제1 절연막과, 제2 게이트 전극과 제3 영역사이에 형성된 제2 절연막을 포함하고 있다.
따라서, 본 발명에 따르면, 제2 영역에 소정의 전압을 인가할 뿐으로, 제3 영역의 전위를 상승시키고, 제3 영역과 제1 게이트 전극사이에 전계를 용이하게 발생시킬 수 있다. 그 결과, 제1 게이트 전극과 제3 영역사이의 절연막의 장벽을 투과한 캐리어가, 제3 영역에 발생한 전계로 가속되고, 제3 영역과 제2 게이트 전극사이의 절연막의 장벽을 넘어 제2 게이트 전극으로 주입되고 축적된다. 그 때문에, 제2 게이트 전극에 축적된 캐리어의 유무에 따라 데이터의 기억을 행하는 것이 가능해지고, 불휘발성 반도체 메모리로서 동작한다.
이 외의 국면에 의한 반도체 메모리에 있어서, 제3 영역은, 제2 도전형의 불순물 영역으로 이루어지는 것이 바람직하다. 또한, 제3 영역은, 제2 도전형의 도전성막을 포함해도 좋다. 이 경우, 제1 게이트 전극 및 제2 게이트 전극은, 자기 정합적으로 형성되는 것이 바람직하다.
또한, 제1 게이트 전극은, 제1층에 대해 제1 게이트 절연막을 통해 형성되고, 제2 게이트 전극은, 제1층에 대해 제2 게이트 절연막을 통해 형성되는 것이 바람직하다.
또한, 제2 영역과 제2 게이트 전극사이의 정전 용량은, 제3 영역과 제2 게이트 전극사이의 정전 용량보다도 크게 설정되고, 제2 영역에 인가된 전압이 제2 게이트 전극사이의 정전 커플링에 의해 제2 게이트 전극으로 전해지고, 이에 따라 제2 영역과 제1층을 통해 연결되는 제3 영역의 전위가 제2 영역과 같은 정도가 되는 것이 바람직하다. 이렇게 함으로써, 제2 영역의 전위를 제어할 뿐으로, 제2 게이트 전극의 전위를 간단하게 제어할 수 있다.
또한, 제3 영역의 두께는, 제1 게이트 전극과 제3 영역사이의 제1 절연막의 장벽을 투과한 캐리어가 제2 절연막의 장벽을 넘기 때문에 필요한 에너지를 갖을 때의 거의 평균 자유 행정 이하로 설정되는 것이 바람직하다.
이렇게 하면, 제1 게이트 전극과 제3 영역사이의 제1 절연막의 장벽을 투과한 캐리어의 거의 모두가, 제2 절연막의 장벽을 넘는 에너지를 획득하여 핫 캐리어가 되고, 제3 영역 내에 머물지 않고, 매우 높은 확률로 제2 게이트 전극으로 주입된다. 그 때문에, 상기 본 발명의 작용을 보다 확실하게 얻을 수 있다.
또한, 제2 게이트 전극은, 제2 영역의 측벽에 제3 절연막을 통해 형성되는 것이 바람직하다. 이와 같이 구성하면, 제2 영역과 제2 게이트 전극과의 중첩 부분의 면적을 용이하게 증가시킬 수 있고, 그 결과 제2 영역과 제2 게이트 전극사이의 정전 용량을 증가시킬 수 있다.
이 경우, 제2 게이트 전극은, 제1층에 홈을 형성한 후, 홈 내에 제3 절연막을 통해 제2 영역측에 형성되어도 좋다. 이와 같이 하면, 용이하게 제2 게이트 전극을 제2 영역의 측벽에 형성할 수 있다.
또한, 상기한 다른 국면에 의한 반도체 메모리에서, 제2 도전형의 제2 영역 상에는, 제1 도전형의 제4 영역이 형성되어 있고, 제2 영역은, 제1층과 제4 영역사이의 모든 영역에 형성되는 것이 바람직하다.
이와 같이 구성하면, 제2 영역과 제4 영역에 따라 다이오드가 구성되므로, 종래의 트리플 웰 구조와 같은 복잡한 구조를 이용하지 않아도 용이하게 다이오드 구조의 제2 영역 및 제4 영역에 마이너스 전압을 인가할 수 있다. 이에 따라, 소거 및 기입 동작에 이용하는 전압을 정부로 나눌 수 있으므로, 승압 회로를 이용하여 생성하는 최고 전압을 반정도로 저감시킬 수 있다. 그에 따라, 저전압율을 도모할 수 있는 동시에, 승압 회로의 규모도 작아지므로, 집적화를 도모할 수 있다. 또한, 제4 영역은, 통상의 불순물 이온 주입 프로세스를 이용하여 용이하게 형성할 수 있으므로, 프로세스적으로도 부담이 되지 않는다.
또한, 본 발명과 같은 다이오드 구조를 이용하지 않고 제2 영역에 마이너스 전압을 인가하면, 제2 영역과 제1층사이에 과대한 전류가 흐를 가능성이 있음과 함께, 소거시에 제1 영역 또는 제2 영역의 한쪽을 플로우팅하지 않은 경우에는, 소거 후에 제1 영역과 제2 영역사이(소스-드레인 사이)에도 과대한 전류가 흐를 가능성이 있다. 이 경우에는, 그 과대한 전류가 승압 회로의 허용 전류량을 넘는 경우가 있다는 문제점이 있다. 본 발명에서는, 다이오드 구조를 이용함으로써, 이러한 과대한 전류가 흐르는 것을 유효하게 방지할 수 있다.
또한, 이 경우에서, 제4 영역은, 제3 절연막을 통해 제2 게이트 전극에 용량 결합하는 것이 바람직하다. 이와 같이 구성하면, 전원으로부터 배선을 통해 직접 전압이 인가되는 제4 영역의 전압을 용량 결합에 의해 효율적으로 제2 게이트 전극으로 전달할 수 있다.
또한, 상기된 다른 국면에 의한 반도체 메모리에서, 제1 게이트 전극은, 제3 영역에 대해 자기 정합적으로 형성된 측벽막을 포함하는 것이 바람직하다. 이와 같이 구성하면, 마스크 프로세스에서의 마스크를 중첩시켰을 때 어긋나는 문제가 생기지 않고, 제1 게이트 전극을 형성할 수 있다.
이 경우에서, 측벽막은, 제3 영역의 측면에 제1 도전성막을 퇴적시킨 후 에치백함으로써 형성되는 것이 바람직하다. 이와 같이 구성하면, 제1 게이트 전극의 게이트 길이를 제1 도전성막의 막 두께에 따라 제어할 수 있으므로, 게이트 길이를 마스크 프로세스의 최소 한계 치수(최소 노광 치수)보다도 작게 할 수 있음과 함께, 게이트 길이를 마스크 프로세스보다도 고정밀도로 제어할 수 있다. 그 결과, 제1 게이트 전극을 보다 미세화할 수 있음과 함께, 게이트 길이의 변동을 억제할 수 있다.
또한, 상기한 다른 국면에 의한 반도체 메모리에서, 제1 영역에 접속되는 배선을 더 포함하고, 그 배선은, 제1 영역에 대해 자기 정합적으로 형성되는 것이 바람직하다. 이와 같이 구성하면, 마스크 프로세스에서의 마스크를 중첩시켰을 때 어긋나는 문제가 생기지 않고, 배선을 형성할 수 있다.
이 경우에, 배선은, 제1 게이트 전극의 측면에 제4 절연막을 통해 제2 도전성막을 퇴적시킨 후, 그 제2 도전성막을 에치백함으로써 형성되는 것이 바람직하다. 이와 같이 구성하면, 제1 게이트 전극의 측부에 제1 게이트 전극과 절연된 배선을 자기 정합적으로 용이하게 형성할 수 있다.
또한, 상기한 다른 국면에 의한 반도체 메모리에서, 제3 영역은, 제1 게이트 전극의 측면에 측벽 절연막을 자기 정합적으로 형성한 후, 그 측벽 절연막을 이용하여 제1층을 에칭함으로써 형성되는 것이 바람직하다. 이와 같이 구성하면, 자기 정합적으로 형성된 측벽 절연막을 이용하여, 마스크 프로세스에서의 마스크를 중첩시켰을 때 어긋나는 문제가 생기지 않고, 제3 영역을 자기 정합적으로 형성할 수 있다. 또한, 측벽 절연막을 형성하기 위한 절연막의 막 두께를 제어함으로써, 마스크 프로세스의 한계 최소 치수 이하의 미세한 폭을 갖는 제3 영역을 형성할 수 있다. 또한, 측벽 절연막을 형성하기 위한 절연막의 막 두께를 제어함으로써, 측벽 절연막의 폭을 고정밀도로 제어할 수 있으므로, 측벽 절연막을 이용하여 형성되는 제3 영역의 폭도 고정밀도로 제어할 수 있다. 그 결과, 제3 영역을 보다 미세화할 수 있음과 함께, 제3 영역의 폭의 변동을 억제할 수 있다.
또한, 제1 게이트 전극 및 제2 게이트 전극은, 제1층의 주표면 상에 형성되어 있고, 도전성막으로 이루어지는 제3 영역은, 제1층의 주표면 상에서, 제1 게이트 전극과 제2 게이트 전극사이에 형성되는 것이 바람직하다. 이와 같이 제1 게이트 전극, 제2 게이트 전극 및 제3 영역을 제1층 상에 형성하면, 제1 게이트 전극, 제2 게이트 전극 및 제3 영역을 매립하기 위한 홈을 제1층에 형성할 필요가 없다. 그 때문에, 홈을 형성하는 경우에 비교하여 구조를 간소화할 수 있고, 그 결과 간단한 구조로 본 발명의 반도체 메모리를 실현할 수 있다. 또한, 제1층에 홈을 형성할 필요가 없으므로, 제1 게이트 전극, 제3 영역 및 제2 게이트 전극을 갖는 구조를 간단한 프로세스로 형성할 수 있다. 또한, 홈을 형성하기 위한 에칭에 의한 손상을 받은 제1층의 측면에 터널 절연막등을 형성할 필요가 없으므로, 터널 절연막의 막질이 악화하는 일도 없다.
이 경우, 바람직하게는, 제3 영역 중 적어도 일부는, 제2 게이트 전극의 상면 상에 형성되어 있고, 제1 게이트 전극 중 적어도 일부는, 제3 영역의 상면 상에 형성되어 있다. 이와 같이, 제1 게이트 전극, 제2 게이트 전극 및 제3 영역을 세로 방향으로 배치함으로써, 제1 층에 홈을 설치할 필요가 없는 구조를 용이하게 얻을 수 있다.
또한, 제3 영역은, 단결정 실리콘막을 포함하는 것이 바람직하다. 이와 같이 구성하면, 그 단결정 실리콘막을 산화함으로써 제1 절연막을 형성할 수 있으므로, 양호한 막질의 제1 절연막을 얻을 수 있다.
또한, 제3 영역은, 자기 정합적으로 형성된 제1 도전성막으로 이루어지는 제1 측벽막을 포함해도 좋다. 이와 같이 구성하면, 마스크 프로세스에서의 마스크를 중첩시켰을 때 어긋나는 문제가 생기지 않고, 제1 도전성막으로 이루어지는 제3 영역을 형성할 수 있다.
이 경우, 제1 도전성막으로 이루어지는 제1 측벽막은, 제2 게이트 전극의 측면에 제2 절연막을 통해 형성된 제2 도전성막으로 이루어지는 제2 측벽막과, 그 제2 측벽막의 측면 및 제1층의 표면에 접촉하도록 형성된 제3 도전성막으로 이루어지는 제3 측벽막을 포함하는 것이 바람직하다. 이와 같이 구성하면, 제3 측벽막에 의해 제3 영역과 제1층과의 접속이 가능해지고, 이에 따라 제3 영역을 제1층을 통해 제2 영역과 접속할 수 있다. 그 때문에, 상기 본 발명의 작용을 보다 확실하게 얻을 수 있다.
또한, 이 경우, 제2 측벽막은, 제2 게이트 전극의 측면에 제2 절연막을 통해 제2 도전성막을 퇴적시킨 후 에치백함으로써 형성되고, 제3 측벽막은, 제1층 및 제2측벽막을 피복하도록 제3 도전성막을 퇴적시킨 후 에치백함으로써, 제2 측벽막의 측면 및 제1층의 표면에 접촉하도록 형성되는 것이 바람직하다.
이와 같이 구성하면, 제2 측벽막 및 제3 측벽막의 막 두께를 제2 도전성막 및 제3 도전성막의 막 두께에 따라 각각 제어할 수 있으므로, 제2 측벽막 및 제3 측벽막으로 이루어지는 제3 영역의 폭을, 마스크 프로세스의 한계 최소 치수(최소 노광 치수) 이하의 미세한 폭으로 형성할 수 있다. 또한, 제2 및 제3 도전성막의 막 두께를 제어함으로써, 제2 및 제3 측벽막의 폭을 고정밀도로 제어할 수 있으므로, 제2 및 제3 측벽막으로 이루어지는 제3 영역의 폭도 고정밀도로 제어할 수 있다. 그 결과, 제3 영역을 보다 미세화할 수 있음과 함께, 제3 영역의 폭의 변동을 억제할 수 있다.
또한, 제2 영역은, 제2 게이트 전극의 측면에 제3 절연막을 통해 자기 정합적으로 형성된 제4 도전성막으로 이루어지는 제4 측벽막을 포함하는 것이 바람직하다. 이와 같이 구성하면, 그 제4 측벽막에 의해, 제2 영역과 제2 게이트 전극과의 대향 면적을 증가시킬 수 있다. 이에 따라, 제2 영역과 제2 게이트 전극사이의 정전 용량을 용이하게 증가시킬 수 있다. 그 결과, 제2 영역과 제2 게이트 전극사이의 정전 용량을, 제3 영역과 제2 게이트 전극사이의 정전 용량보다도 용이하게 크게 할 수 있다. 따라서, 제2 영역에 인가하는 전압을 변화시킴에 따라, 제2 게이트 전극의 전위를 용이하게 제어할 수 있다.
이 경우, 제4 측벽막은, 바람직하게는 제2 게이트 전극의 측벽에 제3 절연막을 통해 형성된 제5 도전성막으로 이루어지는 제5 측벽막과, 그 제5 측벽막의 측면 및 제1층의 표면에 접촉하도록 형성된 제6 도전성막으로 이루어지는 제6 측벽막을 포함한다. 이와 같이 구성하면, 제6 측벽막에 의해 제1층과의 접속이 가능해지고, 이에 따라 제5 및 제6 측벽막과, 제1층에 형성된 불순물 영역으로 이루어지는 제2 영역을 용이하게 접속할 수 있다. 그 결과, 제5 및 제6 측벽막을 용이하게 제2 영역의 일부로서 이용할 수 있다.
또한, 제2 영역이 되는 제4 측벽막은, 제3 영역이 되는 제1 측벽막과 동시에 형성되는 것이 바람직하다. 이와 같이 구성하면, 제4 측벽막을 설치했다고 해도, 제조 프로세스가 복잡화하지 않다.
또한, 제1 영역 및 제2 영역은, 각각의 측면이 노출하도록 제1층에 형성되어 있고, 제1 게이트 전극은, 제1 영역의 측면에 제3 절연막을 통해 자기 정합적으로 형성된 제7 측벽막을 포함하고, 제2 게이트 전극은, 제2 영역의 측면에 제4 절연막을 통해 자기 정합적으로 형성된 제8 측벽막을 포함하는 것이 바람직하다.
이와 같이 구성하면, 제1 게이트 전극 및 제2 게이트 전극의 게이트 길이를 도전성막의 퇴적 막 두께에 따라 제어할 수 있으므로, 게이트 길이를 마스크 프로세스의 최소 한계 치수(최소 노광 치수)보다도 작게 할 수 있음과 함께, 게이트 길이를 마스크 프로세스보다도 고정밀도로 제어할 수 있다. 그 결과, 제1 게이트 전극 및 제2 게이트 전극을 보다 미세화할 수 있음과 함께, 게이트 길이의 변동을 억제할 수 있다.
이 경우, 바람직하게는, 제7 측벽막과 제8 측벽막은, 전면을 피복하도록 제7 도전성막을 퇴적시킨 후 에치백함으로써 동시에 형성된다. 이와 같이 구성하면, 제1 게이트 전극 및 제2 게이트 전극이 동시에 형성되므로, 제조 프로세스를 간략화할 수 있다.
또한, 도전성막으로 이루어지는 제3 영역은, 제1 게이트 전극과 제2 게이트 전극에 대해 자기 정합적으로 형성되어도 좋다. 이와 같이 구성하면, 마스크 프로세스에서의 마스크를 중첩시켰을 때 어긋나는 문제가 생기지 않고, 제1 게이트 전극 및 제2 게이트 전극 외에 제3 영역도 형성할 수 있다.
이 경우, 바람직하게는, 제3 영역은, 제7 측벽막과 제8 측벽막사이를 매립하도록 형성되어 있다. 이와 같이 구성하면, 제3 영역을 용이하게 자기 정합적으로 형성할 수 있다.
또한, 제1 절연막의 막 두께는, 제2 절연막의 막 두께보다도 작은 것이 바람직하다. 이와 같이 구성하면, 캐리어가 방출되는 제1 게이트 전극측의 제1 절연막의 장벽을 얇게 할 수 있으므로, 제1 게이트 전극으로부터 캐리어를 방출하기 쉽게 할 수 있다. 또한, 제2 게이트 전극측이 두꺼운 제2 절연막에 의해, 제2 게이트 전극에 축적된 캐리어를 장기간 보유할 수 있다.
이 경우, 바람직하게는, 제1 절연막 및 제2 절연막은, 제1 게이트 전극에 산화를 억제하는 불순물을 도입함과 함께, 제2 게이트 전극에 산화를 촉진하는 불순물을 도입한 후, 제1 게이트 전극 및 제2 게이트 전극을 산화함으로써 각각 형성된다. 이와 같이 구성하면, 제2 절연막과, 제2 절연막보다도 두께가 얇은 제1 절연막을 1회의 산화 공정으로 동시에 형성할 수 있다.
또한, 제1 게이트 전극과 제2 게이트 전극사이에 위치하는 제3 영역의 상면과, 제1 게이트 전극 및 제2 게이트 전극의 상부 측면사이에는, 제5 절연막이 형성되는 것이 바람직하다. 이와 같이 구성하면, 제1 게이트 전극 및 제2 게이트 전극과, 제3 영역을, 제5 절연막에 의해 확실하게 절연할 수 있다.
본 발명의 또 다른 국면에서의 반도체 메모리는, 제1 도전형의 반도체로 이루어지는 제1층에 형성된 제2 도전형의 영역과, 게이트 전극과, 제2 도전형의 영역과 게이트 전극사이에 각각 절연막을 통해 설치된 반도체 영역을 포함하고 있다. 그리고, 제2 도전형의 영역으로부터, 절연막, 반도체 영역을 통해 캐리어를 게이트 전극으로 주입한다. 여기서, 캐리어를 주입한다는 것을, 전자를 주입하는 것뿐만 아니라, 전자를 방출하는 것도 포함된다. 이 경우, 바람직하게는, 상기 반도체 영역은, 상기 제1 도전형의 반도체로 이루어지는 제1층에 형성된 제2 도전형의 불순물 영역으로 이루어진다.
본 발명의 또하나의 국면에서의 반도체 메모리는, 제1 도전형의 반도체로 이루어지는 제1층에 형성된 제2 도전형의 제1 영역 및 제2 영역과, 제1층 상에 형성된 제1 게이트 전극과, 제1층에서의 제1 영역과 제2 영역사이에 형성된 제2 게이트 전극과, 제1층에서의 제1 게이트 전극 및 제2 영역 중 어느 한쪽과, 제2 게이트 전극사이에 형성된 제2 도전형의 제3 영역과, 제3 영역의 한쪽의 표면에 형성된 제1 절연막과, 제3 영역의 다른쪽의 표면에 형성된 제2 절연막을 포함하고 있다.
따라서, 본 발명에 따르면, 제1 게이트 전극 또는 제2 영역에 소정의 전압을 인가함으로써, 제3 영역의 전위를 상승시키고, 이에 따라 제3 영역과, 제1 게이트 전극 또는 제2 영역사이에 전계를 용이하게 발생시킬 수 있다. 그 결과, 제1 게이트 전극 또는 제2 영역과, 제3 영역사이의 절연막의 장벽을 투과한 캐리어가, 제3 영역에 발생한 전계에서 가속되고, 제3 영역과 제2 게이트 전극사이의 절연막의 장벽을 넘어 제2 게이트 전극으로 주입(기입)되고 축적된다. 그 때문에, 제2 게이트 전극에 축적된 캐리어의 유무에 따라 데이터의 기억을 행하는 것이 가능해지고, 불휘발성 반도체 메모리로서 동작한다.
이 경우에, 제2 게이트 전극과 제1 영역사이에 형성된 제3 절연막을 더 포함하고, 제1 게이트 전극은, 제1 영역 및 제2 영역에 대해 교차하는 방향으로 연장되어 형성되고, 제1 절연막은, 제3 영역과 제2 영역사이에 형성되고, 제2 절연막은, 제3 영역과 제2 게이트 전극사이에 형성되는 것이 바람직하다. 이하 이 구성을 구성 1이라고 한다.
이 구성 1과 같이 구성하면, 제1 영역과 제1 게이트 전극에 플러스의 전압, 제2 영역에 마이너스의 전압을 인가함으로써, 제3 영역의 전위를 상승시키고, 이에 따라 제3 영역과 제2 영역사이에 전계를 용이하게 발생시킬 수 있다. 그 결과, 제2 영역과 제3 영역사이의 제1 절연막의 장벽을 투과한 캐리어가, 제3 영역에 발생한 전계로 가속되고, 제3 영역과 제2 게이트 전극사이의 제2 절연막의 장벽을 넘어 제2 게이트 전극으로 주입(기입)되고 축적된다. 그 때문에, 제2 게이트 전극에 축적된 캐리어의 유무에 따라 데이터의 기억을 행하는 것이 가능해지고, 불휘발성 반도체 메모리로서 동작한다. 또한, 소거하는 메모리셀에 대해서는, 제1 게이트 전극에 마이너스 전압을 인가함으로써, 제2 게이트 전극에 축적된 전자가 제1 영역으로 방출되어 소거가 행해진다.
이 구성 1에 따르면, 기입과 소거 동작은, 제1 게이트 전극에 인가하는 전압의 플러스·마이너스만으로 제어할 수 있다. 이에 따라, 종래의 플래시 메모리로 일괄 소거한 후에 기입을 행한, 복수의 제1 게이트 전극에 각각 접속되는 1000∼4000개의 메모리셀에 대해, 소거와 기입을 동시에 행하는 일괄 재기입이 가능해진다.
상기된 구성 1에 따른 반도체 메모리에서, 제2 게이트 전극은, 제1층에 대해 게이트 절연막을 통해 형성되는 것이 바람직하다. 이와 같이 구성하면, 기입 동작시에 제2 게이트 전극을 트랜지스터의 게이트로서 동작시킬 수 있다.
또한, 상기한 구성 1에 의한 반도체 메모리에서, 제1 게이트 전극과 제2 게이트 전극사이의 정전 용량은, 다른 부분의 정전 용량보다도 크게 설정되고, 제1 게이트 전극에 인가된 전압은, 제1 게이트 전극과 제2 게이트 전극사이의 정전 커플링에 의해 제2 게이트 전극으로 전달되고, 이에 따라 제 l 층을 통해 제1 영역과 연결되는 제3 영역의 전위가 제1 영역과 같은 정도가 된다. 이렇게 함으로써, 제1 게이트 전극의 전위를 제어할 뿐으로, 제2 게이트 전극의 전위를 간단하게 제어할 수 있다.
또한, 상기된 구성 1에 의한 반도체 메모리에서, 제3 영역과 제2 영역은, pn 접합이나 쇼트 키 배리어등의 다이오드를 통해 접속되는 것이 바람직하다. 이와 같이 구성하면, 기입 시에, 제2 영역에 마이너스 전압이 인가되고, 제3 영역에 플러스 또는 접지 전압이 전해졌을 때에는, 제2 영역과 제3 영역과의 전위차를 보유할 수 있다. 또한, 판독 시에 제2 영역에 플러스 전압이 인가되었을 때에는, 제2 영역과 제3 영역사이에 저항없이 또는 저저항으로 전류를 흘릴 수 있다.
또한, 상기한 구성 1에 의한 반도체 메모리에서, 제2 영역은, 실리콘에 대해 쇼트키 배리어를 갖는 재료를 포함하도록 해도 좋다. 이와 같이 구성하면, 제3 영역과 제2 영역사이에는, 쇼트키 배리어가 있기 때문에, 기입 시에는 전위차가 유지되고, 그에 따라 전자의 가속을 행할 수 있다. 또한, 쇼트키 배리어의 높이는 약 0.5eV로 비교적 낮기 때문에, 제2 영역과 제3 영역과의 전위차가 작은 경우라도 제2 영역으로부터 많은 전자를 방출할 수 있다. 이 경우, 제1 절연막의 두께는, 제2 영역과 제3 영역과의 계면을 안정화시키는 범위에서 가능한 한 얇은 막 두께가 바람직하다. 이와 같이 구성하면, 제1 절연막의 두께를 얇게 함으로써 제1 절연막에 의한 장벽을 얇게 할 수 있으므로, 제1 절연막이 쇼트 키 배리어 특성에 영향을 미치는 것을 방지할 수 있다. 그와 함께, 계면 준위가 다수 발생하여 불안정해지기 쉬운 제2 영역과 제3 영역과의 계면을 제1 절연막에 의해 용이하게 안정화시킬 수 있다.
또한, 쇼트키 배리어의 두께는, 제3 영역의 불순물 농도에 따라 고정밀도로 제어할 수 있다. 이 경우에, 제3 영역의 불순물 농도를 낮춤으로써, 제3 영역에 전위 경사를 설치하는 것이 가능하다. 이와 같이 하면, 제2 영역으로부터 방출된 전자를 서서히 가속하고, 제2 게이트 전극으로 주입하기 직전에 산화막 장벽을 넘는 에너지를 제공할 수 있다. 이에 따라, 전자는, 평균 자유 행정이 긴 저에너지 상태에서 제2 게이트 전극 근방까지 수송되고, 더욱 가속되어 제2 게이트 전극으로 주입되기 때문에, 도중에 에너지를 잃어버리기 어렵다. 그 결과, 전자는 높은 확률로 제2 게이트 전극으로 주입된다.
이 경우에, 제2 영역과 제1층사이에 위치하는 절연막은, 제2 영역과 제1층을 절연하는 것이 가능한 막 두께를 갖는 것이 바람직하다. 이와 같이 구성하면, 제3 영역과 제2 영역이 쇼트키 배리어의 역바이어스의 관계가 되는 경우에, 제2 영역과 제1층이 순바이어스가 되었다고 해도, 그 절연막에 의해 제2 영역과 제1층을 충분하게 절연할 수 있다.
또한, 상기한 구성 1에 의한 반도체 메모리에서, 제3 영역의 두께는, 제2 영역과 제3 영역사이의 제1 절연막의 장벽을 투과한 캐리어가 제2 절연막의 장벽을 넘기 위해 필요한 에너지를 갖을 때의 거의 평균 자유 행정 이하로 설정되는 것이 바람직하다. 이와 같이 구성하면, 제2 영역과 제3 영역사이의 제1 절연막의 장벽을 투과한 캐리어의 거의 모두가, 제2 절연막의 장벽을 넘는 에너지를 획득하여 핫 캐리어가 되고, 제3 영역중에 머물지 않고, 매우 높은 확률로 제2 게이트 전극으로 주입된다. 그 때문에, 상기 본 발명의 작용을 보다 확실하게 얻을 수 있다.
또한, 본 발명의 또하나의 국면에 의한 반도체 메모리의 동작 방법은, 제1 도전형의 반도체로 이루어지는 제1 층에 형성된 제2 도전형의 제1 영역 및 제2 영역과, 제1층에서의 제1 영역과 제2 영역사이에서, 제1층에 대해 제1 게이트 절연막을 통해 형성된 제1 게이트 전극과, 제1층에서의 제1 영역과 제2 영역사이에서, 제1층에 대해 제2 게이트 절연막을 통해 형성된 제2 게이트 전극과, 제1층에서의 제1 게이트 전극과 제2 게이트 전극사이에 형성되는 제2 도전형의 제3 영역과, 제1 게이트 전극과 제3 영역사이에 형성된 제1 절연막과, 제2 게이트 전극과 제3 영역사이에 형성된 제2 절연막을 포함하는 반도체 메모리의 동작 방법으로서, 제1 게이트 전극으로부터 제1 절연막, 제3 영역 및 제2 절연막을 통해 제2 게이트 전극으로, 핫 캐리어를 주입함으로써 데이터의 기록을 행한다.
즉, 기입 동작 초에는, 제1 게이트 전극과 제3 영역사이 및 제1 게이트 전극과 제2 게이트 전극사이에 소정의 전위차가 생기므로, 계속하여 기입이 행해진다. 그리고, 기입 동작의 진행에 따라, 제2 게이트 전극에는, 계속해서 핫캐리어가 주입되므로, 제2 게이트 전극의 전위가 초기의 값으로부터 점차로 저하한다. 제2 게이트 전극의 전위의 저하에 맞추어, 제3 영역의 전위도 점차로 저하하고, 결국은 제1 게이트 전극과 제3 영역사이의 전위차가 소정의 값보다도 낮아진다. 이에 따라, 제1 게이트 전극 내의 핫 캐리어가 제1 절연막의 장벽을 투과해도 제2 절연막의 장벽을 넘을 수 없게 되고, 기입 동작이 자동적으로 종료한다.
이 다른 하나의 국면에 따른 반도체 메모리의 동작 방법에서, 제1 게이트 전극과 제3 영역사이의 초기의 전계 강도를 다르게 함에 따라, 제2 게이트 전극으로 주입되는 핫 캐리어의 량을 제어함으로써 3치 이상의 데이터의 기록을 행해도 좋다. 이렇게 함으로써, 하나의 반도체 메모리에 다중치의 데이터를 기억시킬 수 있다.
또한, 제2 게이트 전극으로부터 제2 절연막을 통해 제3 영역으로 핫캐리어를 방출함으로써 데이터의 소거를 행하는 것이 바람직하다.
또한, 제2 영역과 제2 게이트 전극사이의 정전 용량이, 제3 영역과 제2 게이트 전극사이의 정전 용량보다도 크게 설정되고, 제2 영역에 인가된 전압이 제2 게이트 전극사이의 정전 커플링에 의해 제2 게이트 전극에 전달되고, 이에 따라 제2 영역과 제1층을 통해 연결되는 제3 영역의 전위가 제2 영역과 같은 정도로 되는 것이 바람직하다. 이렇게 함으로써, 제2 영역의 전위를 제어할 뿐으로, 제2 게이트 전극의 전위를 간단히 제어할 수 있다.
또한, 제3 영역의 두께는, 제1 게이트 전극과 제3 영역사이의 제1 절연막의 장벽을 투과한 캐리어가 제2 절연막의 장벽을 넘기 위해 필요한 에너지를 갖을 때의 거의 평균 자유 행정 이하로 설정되는 것이 바람직하다.
이렇게 하면, 제1 게이트 전극과 제3 영역사이의 제1 절연막의 장벽을 투과한 캐리어의 거의 모두가, 제2 절연막의 장벽을 넘는 에너지를 획득하여 핫 캐리어가 되고, 제3 영역 내에 머물지 않고, 매우 높은 확률로 제2 게이트 전극으로 주입된다. 그 때문에, 상기 본 발명의 작용을 보다 확실하게 얻을 수 있다.
또한, 데이터의 소거를 행할 때, 제2 게이트 전극과 커플링하는 제2 영역의 전압을 일단 소정의 값으로 설정한 후, 이 제2 영역을 오픈 상태로 유지하는 것이 바람직하다.
즉, 소거 동작의 당초는, 제2 게이트 전극과 제3 영역사이에 소정의 전위차가 생기므로, 계속하여 소거가 행해진다. 그리고, 소거 동작의 진행에 따라, 제2 게이트 전극의 전위가 점차로 상승한다. 그리고, 제2 게이트 전극과 제3 영역사이의 전위차가 소정의 값 미만이 되면, 제2 게이트 전극 중의 전자가 제2 절연막의 장벽을 투과할 수 없게 되고, 그 이상 소거 동작은 행해지지 않게 된다. 이에 따라, 소거 동작이 자동적으로 종료한다.
또한, 본 발명의 다른 국면에 의한 반도체 메모리의 동작 방법은, 제1 도전형의 반도체로 이루어지는 제1층에 형성된 제2 도전형의 제1 영역 및 제2 영역과, 제1층 상에 형성된 제1 게이트 전극과, 제1층에서의 제1 영역과 제2 영역사이에서, 제1 층에 대해 게이트 절연막을 통해 형성된 제2 게이트 전극과, 제1층에서의 제 l 게이트 전극 및 제2 영역 중 어느 한쪽과 제2 게이트 전극사이에 형성된 제2 도전형의 제3 영역과, 제3 영역의 한쪽의 표면에 형성된 제1 절연막과, 제3 영역의 다른 표면에 형성된 제2 절연막을 포함하는 반도체 메모리의 동작 방법으로서, 제1 게이트 전극 및 제2 영역 중 어느 한쪽부터 제1 절연막, 제3 영역 및 제2 절연막을 통해 제2 게이트 전극으로, 핫 캐리어를 주입함으로써 데이터의 기록을 행한다.
즉, 기입 동작의 당초에는, 제1 게이트 전극 또는 제2 영역과 제3 영역사이 및 제1 게이트 전극 또는 제2 영역과 제2 게이트 전극사이에 소정의 전위차가 생기므로, 계속하여 기입이 행해진다. 그리고, 기입 동작의 진행에 따라, 제2 게이트 전극에는, 계속하여 핫 캐리어가 주입되므로, 제2 게이트 전극의 전위가 초기의 값으로부터 점차로 저하한다. 제2 게이트 전극의 전위의 저하에 맞추어, 제3 영역의 전위도 점차로 저하하고, 결국은 제1 게이트 전극 또는 제2 영역과, 제3 영역사이의 전위차가 소정의 값보다도 낮아진다. 이에 따라, 제1 게이트 전극 또는 제2 영역 중 핫 캐리어가 제1 절연막의 장벽을 투과해도 제2 절연막의 장벽을 넘을 수 없게 되고, 기입 동작이 자동적으로 종료한다.
이 다른 국면에 따른 반도체 메모리의 동작 방법에 있어서, 제2 게이트 전극으로부터 제3 절연막을 통해 제1 영역으로 핫캐리어를 방출함으로써 데이터의 소거를 행하는 것이 바람직하다.
또한, 상기한 다른 국면에 의한 반도체 메모리의 동작 방법에서, 제1 게이트 전극과 제2 게이트 전극사이의 정전 용량은, 다른 부분의 정전 용량보다도 크게 설정되고, 제1 게이트 전극에 인가된 전압은, 제1 게이트 전극과 제2 게이트 전극사이의 정전 커플링에 의해 제2 게이트 전극으로 전달되고, 이에 따라 제1층을 통해 제1 영역과 연결되는 제3 영역의 전위가 제1 영역과 같은 정도가 된다. 이와 같이 구성하면, 제1 게이트 전극의 전위를 제어할 뿐으로, 제2 게이트 전극의 전위를 간단히 제어할 수 있다.
또한, 상기한 다른 국면에 의한 반도체 메모리의 동작 방법으로, 제3 영역의 두께는, 제2 영역과 제3 영역사이의 제1 절연막의 장벽을 투과한 캐리어가 제2 절연막의 장벽을 넘기 위해 필요한 에너지를 갖을 때의 거의 평균 자유 행정 이하로 설정되는 것이 바람직하다.
이와 같이 구성하면, 제2 영역과 제3 영역사이의 제1 절연막의 장벽을 투과한 캐리어의 거의 모두가, 제2 절연막의 장벽을 넘는 에너지를 획득하여 핫 캐리어가 되고, 제3 영역 내에 머물지 않고, 매우 높은 확률로 제2 게이트 전극으로 주입된다. 그 때문에, 상기 본 발명의 작용을 보다 확실하게 얻을 수 있다.
또한, 상기된 다른 국면에 의한 반도체 메모리의 동작 방법으로, 데이터의 재기록을 행할 때, 제1 영역에 플러스의 전압, 제2 영역에 마이너스의 전압을 각각 인가함과 함께, 소거하는 메모리셀의 제1 게이트 전극에는 마이너스의 전압, 기입하는 메모리셀의 제1 게이트 전극에는 플러스의 전압을 각각 인가함으로써, 복수의 제1 게이트 전극에 각각 접속된 복수의 메모리셀에 대해 소거와 기입을 동시에 행하고, 또한 데이터의 변경을 필요로 하지 않은 메모리셀에 대해서는 그대로 상기 데이터가 보유되는 것이 바람직하다.
이와 같이 구성하면, 종래의 플래시 메모리로 일괄 소거한 후에 기입을 행한 , 복수의 제1 게이트 전극에 각각 접속되는 1000∼4000개의 메모리셀에 대해, 소거와 기입을 동시에 행하는 일괄적으로 재기입이 가능해진다. 또한, 재기입을 필요로 하지 않은 메모리셀에 대해서는 소거하고나서 새롭게 동일 데이터를 재기입하지 않고, 자동적으로 그대로 데이터가 보유되므로, 터널 절연막의 스트레스가 감소한다. 그에 따라, 터널 절연막의 수명이 길어지고, 그 결과 재기입 횟수를 증대시킬 수 있다.
또한, 상기한 다른 국면에 의한 반도체 메모리의 동작 방법으로서, 데이터의 소거를 행할 때, 제2 게이트 전극과 커플링하고 있는 제1 게이트 전극의 전압을 일단 소정의 마이너스 전위로 설정한 후, 그 제1 게이트 전극의 전위를 접지 또는 중간(neutral)으로 설정된 전위로 복귀하도록 해도 좋다.
이와 같이 구성하면, 약한 기입이 발생하여 과소거를 수정하는 것이 가능하다. 즉, 제2 게이트 전극이 임계치 전압 이상의 플러스 전위가 될 때까지 과소거된 경우에, 제1 게이트 전극을 접지(0V) 또는 중간으로 설정된 전위로 복귀하면, 우선 제2 게이트 전극과 제1 영역사이의 전위차가 감소하여 소거가 종료한다. 그리고, 제2 게이트 전극하의 트랜지스터가 온 상태가 된다. 이에 따라, 제3 영역의 전위가 상승한다. 이 경우, 제2 영역에는 마이너스 전압이 인가되므로, 제3 영역과 제2 영역사이에 전위차가 발생하고, 그 결과 제2 영역으로부터의 전자가 제2 게이트 전극으로 주입되어 약한 기입이 행해진다. 이에 따라, 과소거를 수정할 수 있다.
도 1은 본 발명을 구체화한 제1 실시예의 메모리셀의 일부 단면도.
도 2는 본 발명을 구체화한 제1 실시예의 반도체 메모리의 블록 회로도.
도 3은 제1 실시예의 메모리셀의 제조 방법을 설명하기 위한 공정 평면도.
도 4∼도 11은 제1 실시예의 메모리셀의 제조 방법을 설명하기 위한 공정 단면도.
도 12는 본 발명을 구체화한 제3 실시예의 메모리셀의 일부 단면도.
도 13 및 도 14는 제3 실시예의 메모리셀의 제조 방법을 설명하기 위한 단면도.
도 15는 본 발명을 구체화한 제4 실시예의 메모리셀의 일부 단면도.
도 16∼도 20은 제4 실시예의 메모리셀의 제조 방법을 설명하기 위한 단면도.
도 21은 본 발명을 구체화한 제5 실시예의 메모리셀의 일부 단면도.
도 22∼도 36은 제5 실시예의 메모리셀의 제조 방법을 설명하기 위한 X 방향 및 Y 방향의 단면도.
도 37은 제5 실시예의 메모리셀의 변형예를 나타낸 일부 단면도.
도 38은 본 발명을 구체화한 제6 실시예의 메모리셀의 일부 단면도.
도 39∼도 46은 제6 실시예의 메모리셀의 제조 방법을 설명하기 위한 평면도 및 단면도.
도 47은 본 발명을 구체화한 제7 실시예의 메모리셀의 평면도.
도 48은 도 47의 200-200선에 따른 단면도.
도 49는 도 47의 300-300선에 따른 단면도.
도 50∼도 60은 제7 실시예의 메모리셀의 제조 방법을 설명하기 위한 평면도 및 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리셀
2 : 기판
3 : 소스 영역
4 : 드레인 영역
5 : 채널
6 : 제1 게이트 절연막
7 : 제어 게이트 전극
8 : 제1 터널 절연막
9 : 불순물 영역
10 : 제2 터널 절연막
11 : 부유 게이트 전극
12 : 제3 절연막
13 : 제2 게이트 절연막
14 : 소스 전극
15 : 제4 절연막
25 : 열 산화막
26 : 측벽 스페이서
30 : 실리콘 질화막
이하, 본 발명을 구체화한 실시예를 도면에 기초하여 설명한다.
(제1 실시예)
도 1을 참조하여, 이하에 제1 실시예의 메모리셀(1)의 구조에 대해 설명한다.
이 제1 실시예의 메모리셀(1)에서는, p형 단결정 실리콘 기판(2)의 표면에, n형의 소스 영역(3) 및 n형의 드레인 영역(4)이 소정의 간격을 사이에 두고 형성되고 있다. 기판(2)의 표면에서의 소스 영역(3)과 드레인 영역(4)사이의 채널 영역(5)에는, 실리콘 산화막으로 이루어지는 제1 게이트 절연막(6), 도핑된 폴리실리콘막으로 이루어지는 제어 게이트 전극(7), 실리콘 산화막으로 이루어지는 제1 터널 절연막(8), n형의 불순물 영역(9), 실리콘 산화막으로 이루어지는 제2 터널 절연막(10), 도핑된 폴리실리콘막으로 이루어지는 부유 게이트 전극(11) 및 실리콘 산화막으로 이루어지는 제3 절연막(12)이 이 순서로 형성되어 있다. 부유 게이트 전극(11)과, 채널 영역(5)은, 제2 터널 절연막(10)과 실리콘 산화막으로 이루어지는 제2 게이트 절연막(13)에 의해 절연 분리되고 있다.
또한, 부유 게이트 전극(11)은, p형 단결정 실리콘 기판(2)에 형성된 트렌치에 매립되어 있음과 함께, 드레인 영역(4)의 측벽에 제3 절연막(12)을 통해 형성되어 있다.
소스 영역(3)에는, 도핑된 폴리실리콘막으로 이루어지는 소스 전극(14)이 접속되어 있다. 소스 전극(14)과 제어 게이트 전극(7)은, 실리콘 산화막으로 이루어지는 제4 절연막(15)에 의해 절연 분리되어 있다.
여기서, 상기한 각 부재의 막 두께는 이하와 같이 설정되어 있다.
·제1 게이트 절연막(6)의 막 두께 : 3∼4㎚
·제1 터널 절연막(8)의 막 두께 : 3∼4㎚
·제2 터널 절연막(10)의 막 두께 : 8∼10㎚
·제3 절연막(12)의 막 두께 : 8∼10㎚
·제2 게이트 절연막(13)의 막 두께 : 8∼10㎚
·제4 절연막(15)의 막 두께 : 30∼40㎚
·n형 불순물 영역(9)의 폭(제1 터널 절연막(8)과 제2 터널 절연막(10)사이의 거리) : 20∼40㎚(또한, 이 n형 불순물 영역(9)의 폭은, 기입에 사용하는 3∼5eV의 에너지를 갖는 전자를, 부유 게이트 전극(11)에 수 %이상 도달시키기 때문에, 20∼30㎚이 가장 바람직함.)
여기서, 드레인 영역(4)과 부유 게이트 전극(11)사이에 위치하는 제3 절연막(12)의 면적은, n형 불순물 영역(9)과 부유 게이트 전극(11)사이에 위치하는 제2 터널 절연막(10)의 면적보다도 크다. 따라서, 본 실시예에서의 메모리셀(1)은, 드레인 영역(4)과 부유 게이트 전극(11)사이의 정전 용량이, n형 불순물 영역(9)과 부유 게이트 전극(11)사이의 정전 용량보다도 커진다. 이에 따라, n형 불순물 영역(9)과 부유 게이트 전극(11)사이의 커플링비가, 드레인 영역(4)과 부유 게이트 전극(11) 사이의 커플링비보다도 커진다. 그 결과, 드레인 영역(4)의 전위가 부유 게이트 전극(11)에 전해지기 쉬워진다.
도 2에, 메모리셀(1)을 이용한 불휘발성 반도체 메모리(50)의 전체 구성을 나타낸다.
메모리셀 어레이(51)는, 도 2에 도시된 바와 같이, 복수의 메모리셀(1)이 매트릭스형으로 배치되고 구성된다(도 2에서는 도면을 간략화하기 위해, 4개의 메모리셀만을 나타내고 있음).
행(로우) 방향으로 배열된 각 메모리셀(1)에서, 각 제어 게이트 전극(7)은, 공통의 워드선 WL1∼WLn에 접속되어 있다.
열(컬럼) 방향으로 배열된 각 메모리셀(1)에서, 드레인 영역(4)은, 공통의 비트선 BL1∼BLn에 접속되고, 소스 전극(14)은, 공통의 소스선 SL에 접속되어 있다.
각 워드선 WL1∼WLn은 로우 디코더(52)에 접속되고, 각 비트선 BL1∼BLdn은 컬럼 디코더(53)에 접속되어 있다.
외부로부터 지정된 로우 어드레스 및 컬럼 어드레스는, 어드레스 핀(54)에 입력된다. 그 로우 어드레스 및 컬럼 어드레스는, 어드레스 핀(54)으로부터 어드레스 래치(55)로 전송된다. 어드레스 래치(55)로 래치된 각 어드레스 중, 로우 어드레스는 어드레스 버퍼(56)를 통해 로우 디코더(52)로 전송되고, 컬럼 어드레스는 어드레스 버퍼(56)를 통해 컬럼 디코더(53)로 전송된다.
로우 디코더(52)는, 각 워드선 WL0∼WLn중, 어드레스 래치(55)로 래치된 로우 어드레스에 대응한 워드선을 선택함과 함께, 게이트 전압 제어 회로(57)로부터의 신호에 기초하여, 각 워드선 WL1∼WLn의 전위를 후술하는 각 동작 모드에 대응하여 제어한다.
컬럼 디코더(53)는, 각 비트선 BL1∼BLn중, 어드레스 래치(55)로 래치된 컬럼 어드레스에 대응한 비트선을 선택하고, 드레인 전압 제어 회로(58)로부터의 신호에 기초하여, 각 비트선 BL1∼BLn의 전위를 후술하는 각 동작 모드에 대응하여 제어한다.
외부로부터 지정된 데이터는, 데이터 핀(59)에 입력된다. 그 데이터는, 데이터 핀(59)으로부터 입력 버퍼(60)를 통해 컬럼 디코더(53)로 전송된다. 컬럼 디코더(53)는, 각 비트선 BL1∼BLn의 전위를, 그 데이터에 대응하여 후술하는 바와 같이 제어한다.
임의의 메모리셀(1)로부터 판독된 데이터는, 각 비트선 BL1∼BLn으로부터 컬럼 디코더(53)를 통해 감지 증폭기군(61)으로 전송된다. 감지 증폭기(61)는 전류 감지 증폭기이다. 감지 증폭기군(61)으로 판별된 데이터는, 출력 버퍼(62)로부터 데이터 핀(59)을 통해 외부로 출력된다.
소스 전압 제어 회로(63)는, 소스선 SL의 전위를 후술하는 각 동작 모드에 대응하여 제어한다.
또한, 상기한 각 회로(52∼63)의 동작은, 제어 코어 회로(64)에 의해 제어된다.
이어서, 상기된 바와 같이 구성된 메모리셀(1)의 각 동작(기입 동작, 소거 동작, 판독 동작)에 대해 설명한다. 소스 영역(3)(소스 전극 : 14)에는 소스선 SL을 통해 소스 전압 Vs가 인가된다. 드레인 영역(4)에는 비트선 BL1∼BLn을 통해 드레인 전압 Vd가 인가된다. 제어 게이트 전극(7)에는 워드선 WL0∼WLn을 통해 제어 게이트 전압 Vcg가 인가된다. 기판(2)에는 기판 전압 Vsub가 인가된다.
(기입 동작)
이 기입 동작을 행하기 이전에는, 부유 게이트 전극(11)은 소거 상태(전자가 방출되는 상태)에 있고, 제1 실시예에서, 소거 상태에 있는 부유 게이트 전극(11)은, 약 2V의 전위를 유지하고 있다. 또한, 제1 실시예에서는, 부유 게이트 전극(11)을 게이트로 하는 트랜지스터 및 제어 게이트 전극(7)을 게이트로 하는 트랜지스터 각각의 임계치 전압 Vt는, 모두 0.5V로 한다.
기입 동작에서는, 메모리셀(1)의 동작 전압을, 소스 전압 Vs: 0V, 드레인 전압 Vd: 3V, 제어 게이트 전압 Vcg: -3V, 기판 전압(메모리셀(1)이 실리콘 기판에 형성된 p형 웰에 형성되는 경우에는 웰 전압 : 이하, 웰 전압) Vsub: 0V로 설정한다.
상술된 바와 같이, 드레인 영역(4)과 부유 게이트 전극(11)은 정전 용량적으로 강하게 커플링하고 있으므로, 드레인 전압(3V)의 약 2/3가 부유 게이트 전극(11)의 소거 상태의 전위(약 2V)로 가산되고, 그 결과 부유 게이트 전극(11)의 전위가 약 4V까지 상승한다. 이에 따라, 부유 게이트 전극(11)을 게이트로 하는 트랜지스터가 온 상태가 되고, n형 불순물 영역(9)의 전위가 드레인 영역(4)의 전위와 같은 정도가 된다.
즉, n형 불순물 영역(9)의 전위가 3V(드레인 전압 Vd를 상한으로 하여, 부유 게이트 전극(11)의 전위로부터 상기 임계치 전압 Vt만큼 레벨 시프트한 전압)가 되고, n형 불순물 영역(9)과 제어 게이트 전극(7)사이에 고전계가 발생한다. 그 결과, 파울러-노드하임·터널 전류(Fowler-Nordheim Tunnel Current, 이하 FN 터널 전류라고 함)가 흐르고, 제어 게이트 전극(7)으로부터 n형 불순물 영역(9)에 전자가 이동한다. 제어 게이트 전극(7)과 n형 불순물 영역(9)사이의 제1 터널 절연막(8)의 장벽을 투과(터널링)한 전자는, n형 불순물 영역(9)과 제어 게이트 전극(7)사이에 발생한 고전계에 의해 가속되고, 제2 터널 절연막(10)을 통해 부유 게이트 전극(11)으로 주입된다. 그 결과, 부유 게이트 전극(11)에 전자가 축적되고, 데이터의 기록이 행해진다.
여기서, 전자가 실리콘 산화막으로 이루어지는 제2 터널 절연막(10)의 장벽을 넘기 위해 필요한 에너지는 3.2eV이고, 그 에너지를 획득하기 위해 필요한 전위차는 3.2V이다. 그 때문에, 제어 게이트 전극(7)과 n형 불순물 영역(9)간 및 제어 게이트 전극(7)과 부유 게이트 전극(11)사이에, 각각 3.2V 이상의 전위차가 생기도록, 상기한 기입시의 동작 전압을 설정한다.
즉, 드레인 전압 Vd를 3V, 제어 게이트 전압 Vcg를 -3V로 설정하면, 상술된 바와 같이, 드레인 영역(4)과 부유 게이트 전극(11)사이의 정전 커플링에 의해, 부유 게이트 전극(11)의 전압은 약 4V가 되고, 또한 n형 불순물 영역(9)의 전위는 3V가 된다. 따라서, 제어 게이트 전극(7)과 n형 불순물 영역(9)사이에는 당초 6V의 전위차가 생기고, 제어 게이트 전극(7)과 부유 게이트 전극(11)사이에는 당초 약 7V의 전위차가 생긴다.
또한, 전자의 에너지가 3.2eV일 때의 평균 자유 행정(전자가 진행하는 거리의 평균치)은 약 30∼40㎚이다. 여기서, n형 불순물 영역(9)의 폭은 평균 자유 행정보다 얇은 30㎚로 설정되어 있다. 그 때문에, 제어 게이트 전극(7)과 n형 불순물 영역(9)사이의 제1 터널 절연막(8)의 장벽을 투과한 전자는, 평균 자유 행정(=약 30∼40㎚) 이하의 짧은 거리로 3.2eV 이상으로 가속된다.
따라서, 이 제1 터널 절연막(8)의 장벽을 투과한 전자의 거의 모두가, 제2 터널 절연막(10)의 장벽(=3.2eV)을 넘는 에너지를 획득하여 열 전자가 되고, n형 불순물 영역(9) 내에 머물지 않고, 매우 높은 확률로 부유 게이트 전극(11) 내로 주입된다.
또한, 전자의 에너지 및 제1 터널 절연막(8)의 장벽을 통과하는 확률은, 소스 전압 Vs, 드레인 전압 Vd, 제어 게이트 전압 Vcg에 의해 조정할 수 있다. 따라서, 열 전자가 제2 터널 절연막(10)의 장벽을 약간 넘은 에너지를 얻은 시점에서, 열 전자를 부유 게이트 전극(11)으로 주입할 수 있다.
그런데, 상술된 바와 같이, 본 실시예에서는, 기입 동작의 당초에는, 제어 게이트 전극(7)과 n형 불순물 영역(9)사이 및 제어 게이트 전극(7)과 부유 게이트 전극(11)사이에 3.2V 이상의 전위차가 생기므로, 계속하여 기입이 행해진다(부유 게이트 전극(11)으로 전자가 주입됨). 그 한편, 기입 동작의 진행에 따라, 부유 게이트 전극(11)에는, 계속해서 전자가 주입되므로, 부유 게이트 전극(11)의 전위가 4V로부터 점차 저하한다. 상술된 바와 같이, n형 불순물 영역(9)의 전위는, 드레인 전압 Vd를 상한으로 하여, 부유 게이트 전극(11)의 전위로부터 상기 임계치 전압 Vt만큼 레벨 시프트한 값이 된다. 이 때문에, 부유 게이트 전극(11)의 전위의 저하에 맞추어, n형 불순물 영역(9)의 전위도 점차로 저하하고, 결국은 제어 게이트 전극(7)과 n형 불순물 영역(9)사이의 전위차가 3.2V미만이 된다. 그렇게 하면, 제어 게이트 전극(7) 내의 전자가 제1 터널 절연막(8)의 장벽을 투과해도, 제2 터널 절연막(10)의 장벽을 넘을 수 없게 되고, 그 이상 기입 동작은 행해지지 않는다.
즉, 본 실시예에서는, 부유 게이트 전극(11)의 전위 변화에 따라 기입 동작이 자동적으로 종료하는 구조이므로, 별도 기입 동작의 종료를 검출하기 위한 회로가 불필요해진다. 이에 따라, 주변 회로에서의 구조의 간략화, 면적의 축소화 및 저소비 전력화를 실현할 수 있다. 또한, 본 실시예에서는, 일정한 기입 시간에서 기입을 종료하는 것은 아니고, 부유 게이트 전극(11)의 전위 변화에 따라 기입 동작이 자동적으로 종료하므로, 각 메모리셀(1) 사이에 기입 레벨의 변동이 발생하는 것을 유효하게 방지할 수 있다. 그 결과, 각 메모리셀(1)의 기입 레벨을 거의 균일하게 할 수 있다.
(소거 동작)
소거 동작에서는, 메모리셀(1)의 동작 전압을, 소스 전압 Vs: 8V, 드레인 전압 Vd: 0V, 제어 게이트 전압 Vcg: 9V, 기판 전압(웰 전압) Vsub: 0V로 설정한다. 이 경우, 드레인 영역(4)과 부유 게이트 전극(11)은 정전 용량적으로 강하게 커플링하고 있기 때문에, 부유 게이트 전극(11)의 전위가 거의 0V가 된다.
한편, 제어 게이트 전극(7)의 전위는 9V이므로, 제어 게이트 전극(7)을 게이트로 하는 트랜지스터가 온 상태가 된다. 이에 따라, n형 불순물 영역(9)의 전위가 소스 영역(3)의 전위와 같은 정도가 된다. 즉, n형 불순물 영역(9)의 전위는 8V(소스 전압 Vs를 상한으로 하여, 제어 게이트 전극(7)의 전위로부터 상기 임계치 전압 Vt만큼 레벨 시프트한 전압)가 된다. 이에 따라, n형 불순물 영역(9)과 부유 게이트 전극(11)사이에 위치하는 제2 터널 절연막(10)에 약 10㎹의 고전계가 발생한다. 그 결과, FN 터널 전류가 흘러, 부유 게이트 전극(11)으로부터 n형 불순물 영역(9)으로 전자가 방출되어, 데이터의 소거가 행해진다.
(판독 동작)
판독 동작에서는, 메모리셀(1)의 동작 전압을, 소스 전압 Vs: 0V, 드레인 전압 Vd: 3V, 제어 게이트 전압 Vcg: 3V, 기판 전압(웰 전압) Vsub: 0V로 설정한다.
부유 게이트 전극(11)에 전자가 축적되지 않은 상태(소거 상태)에서는, 부유 게이트 전극(11)이 플러스로 대전하기 때문에(본 제1 실시예에서는, 부유 게이트 전극(11)이 2V의 전위를 갖음), 부유 게이트 전극(11)하의 채널 영역(5)은 온 형태가 된다. 또한, 부유 게이트 전극(11)으로 전자가 축적되는 상태(기입 상태)에서는, 부유 게이트 전극(11)이 마이너스로 대전하기 때문에, 부유 게이트 전극(11) 하의 채널 영역(5)은 오프의 상태가 된다.
채널 영역(5)이 온인 상태에서는, 오프의 상태보다도 소스 영역(3)과 드레인 전극(4)사이에 전류가 흐르기쉽다. 따라서, 소스 영역(3)과 드레인 전극(4)사이에 흐르는 전류(셀 전류)를 검출함으로써, 부유 게이트 전극(11)에 전자가 축적되는지의 여부를 판별하는 것이 가능하다. 이에 따라, 메모리셀(1)에 기억된 데이터를 판독할 수 있다.
또한, 상기 판독 동작에서, 소스 전압 Vs와 드레인 전압 Vd와의 전위 관계를 반대로 해도 동일한 판독 동작을 행할 수 있다.
본 제1 실시예에 따르면, 이하의 작용·효과를 얻을 수 있다.
(1) 메모리셀(1)의 구조는, 종래의 스택 게이트형 또는 스플리트 게이트형의 메모리셀과는 전혀 다르다. 구체적으로는, 메모리셀(1)에서는, 제어 게이트 전극(7)과 부유 게이트 전극(11)사이에, 절연막(제1 터널 절연막(8), 제2 터널 절연막(10))을 통해 n형 불순물 영역(9)을 설치한다. 그리고, 기입 동작에서, n형 불순물 영역(9)과 제어 게이트 전극(7)사이에 고전계를 발생시킴으로써, 제어 게이트 전극(7)으로부터 n형 불순물 영역(9)에 전자를 이동시킴과 함께, 또한 이 전자를 제1 터널 절연막(8) 및 n형 불순물 영역(9)에서 가속하여 부유 게이트 전극(11)으로 주입한다.
따라서, 제어 게이트 전극(7)으로부터 부유 게이트 전극(11)에 효율적으로 전자를 주입할 수 있고, 그에 따라 기입 특성을 향상시킬 수 있다(본 발명자의 실험에 따르면, 제어 게이트 전극(7)으로부터 부유 게이트 전극(11)으로의 전자의 주입 효율을, 종래의 체널 열전자 기입 방식의 스택 게이트형 또는 스플리트 게이트형의 10∼100배로 할 수 있음). 그 결과, 종래에 비해 단시간에 기입을 행할 수 있으므로, 기입 동작의 고속화를 도모할 수 있다. 또한, 기입 전압의 저전압화를 실현하는 것이 가능해지므로, 반도체 메모리로서의 소비 전력의 저감으로 기여할 수 있다.
(2) n형 불순물 영역(9)의 전위가, 기입 동작에서는 드레인 영역(4)과 동일하던지 또는 그것에 가까운 값이 되고, 소거 동작에서는 소스 영역(3)과 동일하던지 또는 그것에 가까운 값이 된다.
따라서, n형 불순물 영역(9)의 전위를 제어하는 회로가 불필요해지고, 레이아웃 면적의 축소화 및 저소비 전력화를 실현할 수 있다.
또한, 상기 (1)과의 상승 효과에 따라, 기입 동작에서, 메모리셀(1)의 동작 전압(소스 전압 Vs, 드레인 전압 Vd, 제어 게이트 전압 Vcg)을 ±3V의 범위 내에 두는 것이 가능해진다. 이에 따라, 메모리셀(1)의 동작 전압을 종래의 스택 게이트형 또는 스플리트 게이트형의 메모리셀의 동작 전압의 수분의 1 이하로 할 수 있다. 그 결과, 기입 동작 시의 소비 전력을 저감시킬 수 있다.
(3) 소거 동작에서, 소스 전압 Vs및 제어 게이트 전압 Vcg를 제어함으로써, 부유 게이트 전극(11)의 전위에 관계없이 n형 불순물 영역(9)의 전위를 제어할 수 있다.
따라서, n형 불순물 영역(9)의 전위를 제어하는 회로가 불필요해지고, 그 결과 레이아웃 면적의 축소화 및 저소비 전력화를 실현할 수 있다. 또한, 소거 동작에서, 메모리셀(1)의 동작 전압을 9V 이하로 할 수 있다.
(4) n형 불순물 영역(9)의 폭을, 기입 동작시의 전자의 평균 자유 행정(30∼40㎚)이하로 설정하고 있으므로, 제1 터널 절연막(8)의 장벽을 투과한 전자의 거의 모두가, 제2 터널 절연막(10)의 장벽(=3.2eV)을 넘는 에너지를 획득하여 열 전자가 됨과 함께, 그 전자가 n형 불순물 영역(9) 내에 머물지 않고, 높은 확률로 부유 게이트 전극(11) 내에 주입된다. 그 결과, 높은 기입 효율을 얻을 수 있다.
(5) 기입 동작이 자동적으로 종료하는 구조이므로, 별도 기입 동작의 종료를 검출하기 위한 회로가 불필요해진다. 이에 따라, 주변 회로에서의 구조의 간략화, 면적의 축소화 및 저소비 전력화를 실현할 수 있다. 또한, 복수의 메모리셀(1)에 기입할 때에, 각 메모리셀(1)의 기록 레벨에 상관없이 일정한 기입 시간 경과 후에 기입 동작을 강제적으로 종료시키는 것은 아니고, 각 메모리셀(1)의 부유 게이트 전극(11)의 전위 변화에 따라 기입 동작이 자동적으로 종료하므로, 각 메모리셀(1) 사이에 기입 레벨의 변동이 발생하기 어렵다. 그 결과, 각 메모리셀(1)의 기록 레벨을 거의 균일하게 할 수 있다.
(6) 드레인 영역(4)과 부유 게이트 전극(11)사이의 정전 용량이, n형 불순물 영역(9)과 부유 게이트 전극(11)사이의 정전 용량보다도 커지고 있다.
따라서, 드레인 전압 Vd를 변화시킴에 따라, 부유 게이트 전극(11)의 전위를 용이하게 제어할 수 있다.
(7) 부유 게이트 전극(11)은, p형 단결정 실리콘 기판(2)에 형성된 트렌치에 매립되어 있음과 함께, 드레인 영역(4)의 측벽에 제3 절연막(12)을 통해 형성되어 있으므로, 드레인 영역(4)과 부유 게이트 전극(11)과의 중첩 부분의 면적을 용이하게 증가시킬 수 있고, 그 결과 드레인 영역(4)과 부유 게이트 전극(11)사이의 정전 용량을 용이하게 증가시킬 수 있다.
이어서, 본 제1 실시예의 메모리셀(1)의 제조 방법을 도 3∼도 11에 따라 설명한다.
공정 1(도 3 참조); 트렌치·아이솔레이션법 또는 LOCOS 법을 이용하여, p형 단결정 실리콘 기판(2) 상에 실리콘 산화막으로 이루어지는 필드 절연막(20)을 형성한다. 이어서, 기판(2) 표면에 임계치 전압 조정용의 이온 주입을 행한다. 계속해서, 기판(2) 표면에 실리콘 산화막(21)을 형성한 후, 포트리소그래피 공정과 에칭 공정을 이용하여, 실리콘 산화막(21)을 가로 방향으로 배열된 스트라이프형으로 가공한다. 또한, p형 단결정 실리콘 기판(2)이, 본 발명에서의 「제1층」에 상당한다.
이하의 공정에서는, 도 3에서의 100-100 단면에 상당하는 도면을 이용하여 설명한다.
공정 2(도 4 참조); 기판의 전면에 실리콘 질화막(22)을 형성한 후, 그 실리콘 질화막(22)의 전면을 이방성 에치백함으로써, 실리콘 질화막(22)을 실리콘 산화막(21) 사이에 매립한다.
공정 3(도 5 참조); 실리콘 산화막(21)을, 1개간격으로 레지스트(23)로 마스크한 후, 레지스트(23)로 피복되지 않은 실리콘 산화막(21)을 제거한다. 또한 오버 에칭에 의해, 레지스트(23) 및 실리콘 질화막(22)으로 피복되지 않은 필드 절연막(20)을 파내려 간다.
그 후, 에칭 가스를 전환하여, 레지스트(23) 및 실리콘 질화막(22)으로 피복되지 않은 기판(2)을 파내려가서, 이 부분에 트렌치(24)를 형성한다.
공정 4(도 6 참조); 레지스트(23)를 제거한 후, 열 산화법을 이용하여, 트렌치(24) 내면에 두께 약 3㎚의 열 산화막을 형성한다. 이 열 산화막에서, 트렌치(24) 바닥부에 형성된 부분이 제1 게이트 절연막(6)을 구성하고, 트렌치(24) 측벽에 형성된 부분이 제1 터널 절연막(8)을 구성한다. 또한, 제1 터널 절연막(8)이, 본 발명에서의 「제1 절연막」에 상당한다.
공정 5(도 7 참조); 트렌치(24)를 포함하는 기판(2) 전면에 인 등의 n형 불순물이 도입된 도핑된 폴리실리콘막을 형성한 후, 그 도핑된 폴리실리콘막의 전면을 이방성 에치백함으로써, 트렌치(24)로부터 실리콘 질화막(22)에 걸쳐 측벽 스페이서로 이루어지는 제어 게이트 전극(7)을 형성한다. 이에 따라, 제어 게이트 전극(7)을, 실리콘 질화막(22)에 대해 자기 정합적으로 형성할 수 있다. 그에 따라, 마스크 프로세스에서의 마스크를 중첩시켰을 때 어긋나는 문제가 생기지 않고, 제어 게이트 전극(7)을 형성할 수 있다.
또한, 제어 게이트 전극(7)의 게이트 길이를 도핑된 폴리실리콘막의 막 두께에 따라 제어할 수 있으므로, 게이트 길이를 마스크 프로세스의 최소 한계 치수(최소 노광 치수)보다도 작게 할 수 있음과 함께, 게이트 길이를 마스크 프로세스보다도 고정밀도로 제어할 수 있다. 그 결과, 제어 게이트 전극(7)을 보다 미세화할 수 있음과 함께, 게이트 길이의 변동을 억제할 수 있다. 또한, 제어 게이트 전극(7)이, 본 발명에서의 「제1 게이트 전극」에 상당한다.
여기서, 도핑된 폴리실리콘막의 형성 방법에는 이하의 것이 있다.
방법1 ; LPCVD 법을 이용하여 폴리실리콘막을 형성할 때에, 원료 가스에 불순물을 포함한 가스를 혼입한다.
방법2 ; LPCVD 법을 이용하여 비도핑의 폴리실리콘막을 형성한 후에, 폴리실리콘막 상에 불순물 확산원층(POCl3등)을 형성하고, 그 불순물 확산원층으로부터 폴리실리콘막에 불순물을 확산시킨다.
방법3 ; LPCVD 법을 이용하여 비도핑의 폴리실리콘막을 형성한 후에, 불순물 이온을 주입한다.
또한, 이온 주입법에 따라, 제어 게이트 전극(7)을 마스크로 하여, 트렌치(24)의 바닥부에 인 이온을 주입한 후, 열 처리함으로써, 소스 영역(3)을 형성한다. 그 후, 트렌치(24)를 포함하는 기판(2) 전면에 실리콘 산화막을 형성한다.
그리고, 그 실리콘 산화막의 전면을 이방성 에치백함으로써, 제어 게이트 전극(7)의 측벽에 폭 30㎚의 측벽 스페이서로 이루어지는 제4 절연막(15)을 형성한다. 또한, 소스 영역(3)이, 본 발명에서의 「제1 영역」에 상당한다.
공정6(도 8 참조); 트렌치(24)를 포함하는 기판(2) 전면에 인 등의 n형 불순물이 도입된 도핑된 폴리실리콘막을 형성한다. 그리고, 그 도핑된 폴리실리콘막의 전면을 이방성 에치백함으로써, 트렌치(24) 내에서 소스 영역(3)과 접속되는 소스 전극(14)을 형성한다. 이에 따라, 자기 정합적으로 형성된 제어 게이트 전극(7)에 끼워진 영역에, 소스 전극(14)을 자기 정합적으로 형성할 수 있다. 이에 따라, 마스크 프로세스에서의 마스크를 중첩시켰을 때 어긋나는 문제가 생기지 않고, 소스 전극(14)을 형성할 수 있다. 또, 이 소스 전극(14)은, 본 발명의 「배선」에 상당한다. 또한, 도핑된 폴리실리콘막의 형성 방법은, 상기 공정 5에 도시된 바와 같다.
또한, 열 산화법에 따라, 제어 게이트 전극(7) 및 소스 전극(14)의 상면에 두께 30∼50㎚의 열 산화막(25)을 형성한다. 이 열 산화막(25)과 제4 절연막(15)에 의해, 제어 게이트 전극(7)과 소스 전극(14)이 전기적으로 절연된다.
공정7(도 9 참조); 실리콘 질화막(22)을 제거한 후, 기판(2) 전면에 다시 실리콘 질화막을 형성한다. 그리고, 이 실리콘 질화막을 이방성 전면 에치백함으로써, 실리콘 산화막(21) 및 제어 게이트 전극(7)의 측벽에, 측벽 스페이서(26)를 형성한다.
또한, 이온 주입법에 따라, 측벽 스페이서(26)를 마스크로 하여, 노출하는 기판(2)에 인 이온을 주입한 후, 열 처리함으로써, n형 불순물 영역(27)을 형성한다.
공정 8(도 10 참조); 측벽 스페이서(26), 열 산화막(25) 및 필드 절연막(20)을 마스크로 하여, 기판(2)(n형 불순물 영역 : 27)을 에칭함으로써, 이 부분에 깊이 200㎚의 트렌치(28)를 형성한다. 이 트렌치(28)에 의해, n형 불순물 영역(27)이 2 분할된다. 이에 따라, 트렌치(28)와 제어 게이트 전극(7)사이의 n형 불순물 영역(27)이, n형 불순물 영역(9)으로서 기능한다. 이와 같이, 제어 게이트 전극(7)의 측벽에 측벽 스페이서(26)를 자기 정합적으로 형성한 후, 그 측벽 스페이서(26)를 이용하여 기판(2)을 에칭함으로써 n형 불순물 영역(9)을 형성함으로써, 마스크 프로세스에서의 마스크를 중첩시켰을 때 어긋나는 문제가 생기지 않고, n형 불순물 영역(9)을 자기 정합적으로 형성할 수 있다.
또한, 측벽 스페이서(26)를 형성하기 위한 실리콘 질화막의 막 두께를 제어함으로써, 마스크 프로세스의 한계 최소 치수 이하의 미세한 폭을 갖는 n형 불순물 영역(9)을 형성할 수 있다. 또한, 측벽 스페이서(26)를 형성하기 위한 실리콘 질화막의 막 두께를 제어함으로써, 측벽 스페이서(26)의 폭을 고정밀도로 제어할 수 있으므로, 측벽 스페이서(26)를 이용하여 형성되는 n형 불순물 영역(9)의 폭도 고정밀도로 제어할 수 있다.
이와 같이, n형 불순물 영역(9)을 보다 미세화할 수 있음과 함께, n형 불순물 영역(9)의 폭의 변동을 억제할 수 있다. 또한, n형 불순물 영역(9)이, 본 발명에서의「제3 영역」에 상당한다.
이 n형 불순물 영역(9)의 폭(트렌치(28)와 제1 터널 절연막(8)사이의 거리)는, 30㎚이다. 또한, 이 n형 불순물 영역(9)의 폭의 범위는 50㎚이하가 적당하고, 바람직하게는 캐리어의 평균 자유 공정 이하의 30∼40㎚이하이고, 가장 바람직하게는 20∼30㎚이다.
n형 불순물 영역(9)의 폭이 50㎚보다 커지면, 기입 효율 및 소거 효율이 저하한다는 경향이 있다.
이어서, 열 산화법을 이용하여, 트렌치(28) 내면에 두께 약8㎚의 열 산화막을 형성한다. 이 열 산화막에서, 트렌치(28)의 바닥부에 형성된 부분이 제2 게이트 절연막(13)을 구성하고, 트렌치(28)의 n형 불순물 영역(9)측의 측벽에 형성된 부분이 제2 터널 절연막(10)을 구성하고, 트렌치(28)의 드레인 영역(4)측의 측벽에 형성된 부분이 제3 절연막(12)을 구성한다. 또한, 제2 터널 절연막(10)이, 본 발명에서의 「제2 절연막」에 상당한다.
그리고, 트렌치(28)를 포함하는 기판(2)의 전면에, 인 등의 n형 불순물이 도입된 도핑된 폴리실리콘막을 형성한 후, 이 도핑된 폴리실리콘막의 전면을 이방성 에치백한다. 또한, 측벽 스페이서(26), 열 산화막(25) 및 필드 절연막(20)을 마스크로 하여, 이 도핑된 폴리실리콘막을 기판(2) 표면까지 에칭함으로써, 트렌치(28) 내에 부유 게이트 전극(11)을 매립하여 형성한다. 또한, 부유 게이트 전극(11)이, 본 발명에서의 「제2 게이트 전극」에 상당한다.
도핑된 폴리실리콘막의 형성 방법은, 상기 공정 5에 도시된 바와 같다.
그 후, 열 산화법을 이용하여, 부유 게이트 전극(11)의 상면에 열 산화막(29)을 형성한다. 이 단계에서, 각 메모리셀(1)에서의 부유 게이트 전극(11)은, 필드 절연막(20)에 의해, 메모리셀(1)마다 독립하여 형성된다.
공정 9(도 11 참조); 전면에 실리콘 질화막(30)을 형성한 후, 이 실리콘 질화막(30)을 에치백한다. 그리고, 실리콘 산화막(21) 이외의 영역을 레지스트(31)로 피복한 후, 실리콘 산화막(21)을 에칭 제거하여, 기판(2)을 노출시킨다. 그리고, 이온 주입법을 이용하여, 노출한 기판(2)에 인 이온을 주입한 후, 열 처리함으로써, n형의 드레인 영역(4)을 형성한다. 이 때, n형 불순물 영역(27)은, 드레인 영역(4)에 일체화된다. 이에 따라, 부유 게이트 전극(11)이 드레인 영역(4)의 측벽에 제3 절연막(12)을 통해 형성된 구조를 얻을 수 있다. 또한, n형의 드레인 영역(4)이, 본 발명에서의 「제2 영역」에 상당한다.
이렇게 해서 메모리셀(1)을 완성시킨다.
그 후에는, 각 메모리셀(1) 상에 층간 절연막(도시 생략)을 형성한다. 그리고, 각 제어 게이트 전극(7)을 접속하는 워드선 WL0∼WLn과, 각 드레인 영역(4)을 접속하는 비트선 BL0∼BLn과, 각 소스 전극(14)을 공통 접속하는 소스선 SL을 형성함으로써, 메모리셀 어레이(50)를 구성한다.
(제2 실시예)
본 발명을 구체화한 제2 실시예를 이하에 설명한다. 이 제2 실시예는, 제1 실시예의 메모리셀(1)의 구조에서, 4치(「00」,「01」,「10」,「11」)의 데이터를 기억시킨다. 따라서, 본 제2 실시예가 제1 실시예와 다른 것은, 기입 시의 동작 전압뿐이고, 그 밖의 구성은 제1 실시예와 동일하다.
우선, 기입 동작에서는, 메모리셀(1)의 동작 전압을, 데이터「01」,「10」, 「11」의 각각에 있어서, 표 1에 나타낸 바와 같은 동작 전압으로 설정한다.
또한, 데이터「00」은 소거 상태의 것이다.
데이터 소스 전압 Vs 제어 게이트 전압 Vcg 드레인 전압 Vd
1 0 -3 3
10 0 -3 4
11 0 -3 5
(기판 전압 Vsub: 0V)
데이터의 종별에 따라 드레인 전압 Vd가 다르다. 상술한 바와 같이, 기입 동작에서는, 제어 게이트 전극(7)과 n형 불순물 영역(9)사이의 전위차가 3.2V 미만이 된 시점에서 기입이 종료한다. 그 한편, 드레인 전압 Vd가 높은 쪽이, 초기의 n형 불순물 영역(9)의 전압이 높으므로, 제어 게이트 전극(7)과 n형 불순물 영역(9)사이의 전위차가 3.2V미만이 되기까지의 시간이 길어지고, 그 만큼 많은 전자가 부유 게이트 전극(11)에 주입된다. 즉, 드레인 전압 Vd를 바꿈에 따라, 부유 게이트 전극(11)에의 전자의 축적량을 다르게 할 수 있다. 그리고, 각 축적량에 쓰는 데이터를 대응시킴에 따라, 다중치(4치)의 기록이 가능해진다.
또한, 판독 동작에서는, 부유 게이트 전극(11)에 전자가 많이 축적될수록, 소스 영역(3)과 드레인 전극(4)사이에 흐르는 전류(셀 전류)가 흐르기 어려워지고, 그 값이 작아진다. 이에 따라, 이 전류치와 4치의 데이터를 대응시킴에 따라, 메모리셀(1)에 기억된 데이터를 판독할 수 있다.
(제3 실시예)
도 12를 참조하여, 이 제3 실시예에서는, 도 l에 도시된 제1 실시예의 메모리셀(1)의 구조에서, 드레인 영역(4)을 다이오드 구조로 형성한다. 그 밖의 구조는 제1 실시예의 메모리셀(1)과 동일하다.
구체적으로는, 이 제3 실시예에서는, 도 12에 도시된 바와 같이, n형의 드레인 영역(4a)과, p형의 드레인 영역(4b) 및 p형의 폴리실리콘막으로 이루어지는 드레인 영역(4c)에 따라, 다이오드 구조의 드레인 영역을 구성한다. 또한, n형의 드레인 영역(4a)은, p형 단결정 실리콘 기판(2)과 p형의 드레인 영역(4b)사이의 전 영역에 형성되어 있다. 또, p형의 드레인 영역(4b) 및 p형의 폴리실리콘막으로 이루어지는 드레인 영역(4c)은, 본 발명의 「제4 영역」을 구성한다. 또한, p형의 폴리실리콘막으로 이루어지는 드레인 영역(4c)은, p형의 드레인 영역(4b)에 매립하도록 형성되어 있다. 또한, n형의 드레인 영역(4a)과 p형의 드레인 영역(4b)은, 제3 절연막(12)을 통해 부유 게이트 전극(11)에 용량 결합하고 있다.
또한, 이 제3 실시예의 기록 동작 및 판독 동작은, 상기한 제1 실시예와 동일하다. 단, 이 제3 실시예의 소거 동작시의 동작 전압은, 제1 실시예와 다르고, 드레인 영역에 마이너스 전압을 인가한다.
구체적으로는, 소거 동작에서는, 메모리셀(1)의 동작 전압을, 소스 전압 Vs: 5.5V, 드레인 전압 Vd: -4V, 제어 게이트 전압 Vcg: 5.5V, 기판 전압(웰 전압) Vsub: 0V로 설정한다. 이 경우, 드레인 영역(4)과 부유 게이트 전극(11)은 정전 용량적으로 강하게 커플링하고 있기 때문에, 부유 게이트 전극(11)의 전위가 거의 -3V가 된다.
한편, 제어 게이트 전극(7)의 전위는 5.5V이므로, 제어 게이트 전극(7)을 게이트로 하는 트랜지스터가 온 상태가 된다. 이에 따라, n형 불순물 영역(9)의 전위가 소스 영역(3)의 전위와 같은 정도가 된다. 즉, n형 불순물 영역(9)의 전위는 5V(소스 전압 Vs를 상한으로 하여, 제어 게이트 전극(7)의 전위로부터 상기 임계치 전압 Vt만큼 레벨 시프트한 전압)가 된다. 이에 따라, n형 불순물 영역(9)과 부유 게이트 전극(11) 사이에 위치하는 제2 터널 절연막(10)에 약 10㎹의 고전계가 발생한다. 그 결과, FN 터널 전류가 흐르고, 부유 게이트 전극(11)으로부터 n형 불순물 영역(9)으로 전자가 방출되어, 데이터의 소거가 행해진다.
제3 실시예에서는, 상기 제1 및 제2 실시예의 작용·효과 외에 이하와 같은 작용·효과를 얻을 수 있다.
(8) n형의 드레인 영역(4a)과 p형의 드레인 영역(4b 및 4c)에 따라 다이오드를 구성함으로써, 종래의 트리플 웰 구조와 같은 복잡한 구조를 이용하지 않아도 용이하게 드레인 영역(4b 및 4c)에 마이너스 전압을 인가할 수 있다. 이에 따라, 소거 및 기입 동작에 이용하는 전압을 정부로 나눌 수 있으므로, 승압 회로를 이용하여 생성하는 최고 전압을 절반 정도로 저감할 수 있다. 구체적으로는, 소거 동작에서, 메모리셀(1)의 동작 전압을 ±6V 이하로 할 수 있다. 이에 따라, 종래의 스택 게이트형 또는 스플리트 게이트형 메모리셀에 비해, 그 동작 전압 및 소거 동작시의 소비 전력을 저감시킬 수 있다. 또한, 승압 회로의 규모도 작아지므로, 집적화를 도모할 수 있다.
또한, 기판(2)에 마이너스 전압을 도입하지 않고 마이너스 전압을 셀 영역에 이용할 수 있으므로, 기판(2)에 마이너스 전압을 도입하는 경우에 필요한 트리플 웰 구조를 형성하기 위한 고에너지 이온 주입등의 프로세스를 필요로 하지 않는다. 제3 실시예에서는, p형의 드레인 영역(4b)은, 통상의 불순물 이온 주입 프로세스를 이용하여 용이하게 형성할 수 있으므로, 프로세스적으로도 부담이 되지 않는다.
또한, 제3 실시예와 같은 다이오드 구조를 이용하지 않고 드레인 영역(4b)에 마이너스 전압을 인가하면, 드레인 영역(4a)과 p형 단결정 실리콘 기판(2)사이에 과대한 전류가 흐를 가능성이 있음과 함께, 소거시에 소스 영역(3) 또는 드레인 영역의 한쪽을 플로우팅하지 않은 경우에는, 소거 후에 소스 영역(3)과 드레인 영역사이에도 과대한 전류가 흐를 가능성이 있다. 이 경우에는, 그 과대한 전류가 승압 회로의 허용 전류량을 넘는 경우가 있다는 문제점이 있다. 이 제3 실시예에서는, 다이오드 구조를 이용함으로써, 이러한 과대한 전류가 흐르는 것을 유효하게 방지할 수 있다.
(9) 또한, n형의 드레인 영역(4a)과 p형의 드레인 영역(4b)이 제3 절연막(12)을 통해 부유 게이트 전극(11)에 용량 결합하고 있으므로, 전원으로부터 배선을 통해 직접 전압이 인가되는 p형의 드레인 영역(4b)의 전압을 용량 결합에 의해 효율적으로 부유 게이트 전극(11)으로 전달할 수 있다.
(10) 소거 동작에서, 소스 전압 Vs및 제어 게이트 전압 Vcg를 제어함으로써, 부유 게이트 전극(11)의 전위에 관계없이 n형 불순물 영역(9)의 전위를 제어할 수 있다. 따라서, n형 불순물 영역(9)의 전위를 제어하는 회로가 불필요해지고, 그 결과 레이아웃 면적의 축소화 및 저소비 전력화를 실현할 수 있다.
이어서, 도 13 및 도 14를 참조하여, 제3 실시예의 메모리셀의 제조 방법을 설명한다. 이 제3 실시예의 메모리셀의 제조 프로세스에서는, 우선 도 2∼도 10에 도시된 제1 실시예의 제조 프로세스와 동일한 프로세스를 이용하여 도 10에 도시한 구조를 형성한 후, 이하의 공정 10 및 공정 11을 행한다.
공정 10 (도 13 참조) ; 전면에 실리콘 질화막(30)을 형성한 후, 이 실리콘 질화막(30)을 에치백한다. 그리고, 실리콘 산화막(21)(도 10 참조) 이외의 영역을 레지스트(31)로 피복한 후, 실리콘 산화막(21)을 에칭 제거하여, 기판(2)을 노출시킨다. 그리고, 또한 기판(2)을 파내려간다. 그리고, 이온 주입법을 이용하여, 노출된 기판(2)에 인 이온을 주입한다. 이에 따라, n형의 드레인 영역(4a)이 형성된다.
공정 11(도 14 참조); 폴리실리콘막을 전면에 퇴적시킨 후, p형의 불순물을 이온 주입한다. 그리고, 열 처리한 후, 폴리실리콘막을 에치백한다. 이 열 처리에 의해, n형의 드레인 영역(4a)이 활성화됨과 함께, 폴리실리콘막으로부터 p형 불순물이 확산함으로써 p형의 드레인 영역(4b)이 형성된다. 또한, 폴리실리콘막을 에치백에 의해, p형의 폴리실리콘막으로 이루어지는 p형의 드레인 영역(4c)이 형성된다.
이와 같이 함으로써, n형의 드레인 영역(4a)과, p형의 드레인 영역(4b)과, p형의 폴리실리콘막으로 이루어지는 드레인 영역(4c)을 포함하는 드레인 영역이 형성된다. 또, n형 불순물 영역(27)(도 10 참조)은, 나중에 확산하는 p형 불순물이 많기 때문에 p형층으로 치환되고, p형 드레인 영역(4b)에 일체화된다. 또한, n형의 드레인 영역(4a)이, 본 발명에서의 「제2 영역」에 상당하고, p형의 드레인 영역(4b 및 4c)이, 본 발명에서의 「제4 영역」에 상당한다.
이렇게 해서 메모리셀(1)을 완성시킨다.
그 후에는, 제1 실시예와 마찬가지로, 각 메모리셀(1) 상에 층간 절연막(도시 생략)을 형성한다. 그리고, 각 제어 게이트 전극(7)을 접속하는 워드선 WL0∼WLn과, 각 드레인 영역을 접속하는 비트선 BL0∼BLn과, 각 소스 전극(14)을 공통 접속하는 소스선 SL을 형성함으로써, 메모리셀 어레이(50)를 구성한다.
(제4 실시예)
도 15를 참조하여, 이하에 제4 실시예의 메모리셀(101)의 구조에 대해 설명한다.
이 제4 실시예의 메모리셀(101)에서는, p형 단결정 실리콘 기판(102) 표면에, n형의 소스 영역(103) 및 n형의 드레인 영역(104)이 채널 영역(105)을 끼우도록 소정의 간격을 사이에 두고 형성되어 있다. 채널 영역(105) 상 및 드레인 영역(104)의 일부 상에는, 실리콘 산화막으로 이루어지는 제2 게이트 절연막(112a) 및 제3 절연막(112b)을 통해, n형 폴리실리콘막으로 이루어지는 부유 게이트 전극(111)이 형성되어 있다.
또한, 부유 게이트 전극(111)의 측면 및 상면 상에는, 제2 터널 절연막(110)을 통해, n형 단결정 실리콘막으로 이루어지는 인터게이트(109)가 형성되어 있다. 이 인터게이트(109)의 바닥부는, 개구부(115)를 통해 p형 단결정 실리콘 기판(102)의 표면에 접촉하고 있다. 인터게이트(109)와 p형단결정 실리콘 기판(102)과의 접촉면의 하측에는, n형 확산층(114)이 형성되어 있다.
인터게이트(109)의 측면 및 상면 상에는, 제1 터널 절연막(108)을 통해, n형 폴리실리콘막으로 이루어지는 제어 게이트 전극(107)이 형성되어 있다. 제어 게이트 전극(107)의 바닥부는, 채널 영역(105) 상에 실리콘 산화막으로 이루어지는 제1 게이트 절연막(106)을 통해 형성되어 있다.
여기서, 이 제4 실시예에서의 상기한 각 부재의 막 두께는 이하와 같이 설정되어 있다.
·제1 게이트 절연막(106)의 막 두께: 16∼20㎚
·제1 터널 절연막(108)의 막 두께: 3∼4㎚
·제2 터널 절연막(110)의 막 두께: 8∼20㎚
·제3 절연막(112b)의 막 두께: 8∼10㎚ 제2 게이트 절연막(112a)의 막 두께: 8∼10㎚
·인터게이트(109)의 폭(제1 터널 절연막(108)과 제2 터널 절연막(110)사이의 거리):20∼40㎚ (또한, 이 인터게이트(109)의 폭은, 기입에 사용하는 3∼5eV의 에너지를 갖는 전자를, 부유 게이트 전극(111)에 수% 이상 도달시키기 위해, 20∼30㎚이 가장 바람직함)
여기서, 드레인 영역(104)과 부유 게이트 전극(111)사이에 위치하는 제3 절연막(112b)의 면적은, 인터게이트(109)와 부유 게이트 전극(111)사이에 위치하는 제2 터널 절연막(110)의 면적보다도 큼과 함께, 제3 절연막(112b)의 막 두께는, 제2 터널 절연막(110)의 막 두께보다도 작다.
따라서, 본 실시예에서의 메모리셀(101)에서는, 드레인 영역(104)과 부유 게이트 전극(111)사이의 정전 용량이, 인터게이트(109)와 부유 게이트 전극(111)사이의 정전 용량보다도 커지고 있다. 이에 따라, 인터게이트(109)와 부유 게이트 전극(111)사이의 커플링비가, 드레인 영역(104)과 부유 게이트 전극(111)사이의 커플링비보다도 커진다. 그 결과, 드레인 영역(104)의 전위가 부유 게이트 전극(111)으로 전해지기쉬워진다.
또, 이 제4 실시예의 메모리셀(101)의 각 동작(기입 동작, 소거 동작, 판독 동작)은, 제1 실시예와 마찬가지이다.
이 제4 실시예에서는, 상기 제1∼제3 실시예의 작용·효과 외에 이하와 같은 작용·효과를 얻을 수 있다.
(11) 부유 게이트 전극(111), 인터게이트(109) 및 제어 게이트 전극(107)은, p형 단결정 실리콘 기판(102) 상에 형성되어 있으므로, p형 단결정 실리콘 기판(102)에 부유 게이트 전극(111)등을 매립하기 위한 홈을 형성할 필요가 없다. 그 결과, 홈을 형성하는 경우에 비해 구조를 간소화할 수 있다. 또한, D형 단결정 실리콘 기판(102)에 홈을 형성할 필요가 없으므로, 제어 게이트 전극(107), 인터게이트(109) 및 부유 게이트 전극(111)을 갖는 구조를 간단한 프로세스로 형성할 수 있다. 또한, 홈을 형성하기 위한 에칭에 의한 손상을 받은 p형 단결정 실리콘 기판(102)의 측면에 터널 절연막등을 형성할 필요가 없으므로, 터널 절연막의 막질이 악화하는 일도 없다.
(12) 인터게이트(109)는, 단결정 실리콘막에 의해 형성되어 있으므로, 그 단결정 실리콘막을 산화함으로써 제1 터널 절연막(108)을 형성할 수 있다. 이에 따라, 양호한 막질의 제1 터널 절연막(108)을 얻을 수 있다.
이어서, 본 제4 실시예의 메모리셀(101)의 제조 방법을 도 16∼도 20에 따라 설명한다.
공정 12(도 16 참조); p형 단결정 실리콘 기판(102) 상에 열 산화법을 이용하여 실리콘 산화막(112)을 8㎚∼10㎚ 정도의 두께로 형성한다. 실리콘 산화막(112) 상에, LPCVD 법을 이용하여, 620℃정도의 퇴적 온도로, 인 등의 n형 불순물이 도입된 도핑된 폴리실리콘막을 200㎚ 정도의 두께로 형성한다. 또한, 그 도핑된 폴리실리콘막 상에, 실리콘 산화막을 퇴적시킨다. 그리고, 포트리소그래피 기술 및 드라이 에칭 기술을 이용하여, 그 실리콘 산화막 및 도핑된 폴리실리콘막을 패터닝함으로써, n형의 도핑된 폴리실리콘막으로 이루어지는 부유 게이트 전극(111)과 그 상부의 실리콘 산화막(121)을 형성한다. 또, p형 단결정 실리콘 기판(102)이, 본 발명에서의 「제1층」에 상당하고, 부유 게이트 전극(111)이, 본 발명의 「제2 게이트 전극」에 상당한다.
여기서, 도핑된 폴리실리콘막의 형성 방법에는 이하의 것이 있다.
방법 l ; LPCVD 법을 이용하여 폴리실리콘막을 형성할 때에, 원료 가스에 불순물을 포함한 가스를 혼입한다.
방법2 ; LPCVD 법을 이용하여 비도핑의 폴리실리콘막을 형성한 후에, 폴리실리콘막 상에 불순물 확산원층(POCl3등)을 형성하고, 그 불순물 확산원층에서 폴리실리콘막에 불순물을 확산시킨다.
방법3 ; LPCVD 법을 이용하여 비도핑의 폴리실리콘막을 형성한 후에, 불순물 이온을 주입한다.
공정 13(도 17 참조): 소스 형성 영역을 피복하도록 레지스트막(122)을 형성한다. 그 레지스트막(122)을 마스크로 하여, p형 단결정 실리콘 기판(102)의 표면에, 인 이온을 50keV, 1E15 정도의 조건하에서 이온 주입함으로써, 드레인 영역(104)을 형성한다. 이 드레인 영역(104)은, 부유 게이트 전극(111)과의 중첩 부분의 면적이 증가하도록, 부유 게이트 전극(111) 하측의 약 절반정도까지 연장되도록 형성한다. 실리콘 산화막(112) 중, 부유 게이트 전극(111)과 p형 단결정 실리콘 기판(102)과 끼워진 부분은, 제2 게이트 절연막(112a)을 구성하고, 부유 게이트 전극(111)과 드레인 영역(104)과 끼워진 부분은, 제3 절연막(112b)을 구성한다. 또, 드레인 영역(104)은, 본 발명의 「제2 영역」에 상당한다.
공정14(도 18 참조); 레지스트막(122)을 제거한 후, 부유 게이트 전극(111) 상의 실리콘 산화막(121)을 제거한다. 또한, 제2 게이트 절연막(112a) 및 제3 절연막(112b)외의 실리콘 산화막(112)을 제거한다. 열 산화법을 이용하여, 부유 게이트 전극(111)의 상면 및 측면과, p형 단결정 실리콘 기판(102) 표면에, 16㎚∼20㎚ 정도의 막 두께를 갖는 실리콘 산화막을 형성한다. 이 실리콘 산화막 중, 부유 게이트 전극(111)의 인터게이트(109)가 형성되는 측의 측면 및 상면에 형성되는 부분은, 제2 터널 절연막(110)을 구성하고, p형 단결정 실리콘 기판(102)과 제어 게이트 전극(107)이 형성되는 부분사이에 위치하는 부분은, 제1 게이트 절연막(106)을 구성한다. 또, 제2 터널 절연막(110)이, 본 발명에서의 「제2 절연막」에 상당한다.
공정 15(도 19 참조): 리소그래피 기술과 드라이에칭 기술을 이용하여, 개구부(115)를 형성한다. LPCVD 법을 이용하여 560℃정도의 퇴적 온도로 전면에 비정질 실리콘막(109a)을 약 20㎚∼약 40㎚의 두께로 형성한다. 그 비정질 실리콘막(109a)에 인 이온을 3keV, 1E14의 조건하에서 이온 주입한다.
공정 16(도 20 참조); 비정질 실리콘막(109a)을 패터닝함으로써, 인터게이트(109)를 형성한다. 또한, 약 600℃, 약 2시간의 열 처리를 행함에 따라, 인터게이트(109)가 단결정화됨과 함께, p형 단결정 실리콘 기판(102)에는 n형 확산층(114)이 형성된다. 또, 인터게이트(109)가 본 발명의 「제3 영역」 또는 「반도체 영역」에 상당한다.
그 후, 열 산화법을 이용하여, 단결정 실리콘막으로 이루어지는 인터게이트(109)의 측면 및 상면에 3㎚∼4㎚ 정도의 막 두께를 갖는 제1 터널 절연막(108)을 형성한다. 또, 제1 터널 절연막(108)이, 본 발명에서의 「제1 절연막」에 상당한다. 또한 전면을 피복하도록 도핑된 폴리실리콘막 또는 WSi 막을 퇴적시킨다.
또, 인터게이트(109)의 폭(제1 터널 절연막(108)과 제2 터널 절연막(110)사이의 거리)은, 30㎚이다. 이 인터게이트(109)의 폭의 범위는 50㎚ 이하가 적당하고, 바람직하게는 캐리어의 평균 자유 공정 이하의 30∼40㎚ 이하이고, 가장 바람직하게는, 20∼30㎚이다. 인터게이트(109)의 폭이 50㎚보다 커지면, 기입 효율 및 소거 효율이 저하한다는 경향이 있다.
이 후, 도 15에 도시된 바와 같이, 도핑된 폴리실리콘막 또는 WSi 막을 패터닝함으로써 제어 게이트 전극(107)을 형성한다. 그리고, 드레인 영역(104)을 피복하도록 레지스트막(도시하지 않음)을 형성한 후, 그 레지스트막을 마스크로 하여, p형 단결정 실리콘 기판(102)에 인등의 n형 불순물을 이온 주입함으로써, 소스 영역(103)을 형성한다. 또, 제어 게이트 전극(107)이, 본 발명에서의 「제1 게이트 전극」에 상당하고, 소스 영역(103)이, 본 발명에서의 「제1 영역」에 상당한다.
이렇게 해서 제4 실시예의 메모리셀(101)을 완성시킨다.
그 후에는, 각 메모리셀(101) 상에 층간 절연막(도시 생략)을 형성한다. 그리고, 각 제어 게이트 전극(107)을 접속하는 워드선 WL0∼WLn과, 각 드레인 영역(104)을 접속하는 비트선 BL0∼BLn과, 각 소스 영역(103)을 공통 접속하는 소스선 SL을 형성함으로써, 메모리셀 어레이(50)를 구성한다.
(제5 실시예)
도 2l을 참조하여, 이 제5 실시예의 메모리셀(171)에서는, 제4 실시예와 달리, 인터게이트를 2개의 측벽막에 의해 자기 정합적으로 형성함과 함께, 드레인 영역의 일부를 2개의 측벽막에 의해 자기 정합적으로 형성한다. 그 밖의 기본적인 구조는, 제4 실시예의 메모리셀(101)과 거의 마찬가지다. 이하, 구체적으로 설명한다.
우선, 이 제5 실시예의 메모리셀(171)에서는, 도 21에 도시된 바와 같이, p형 단결정 실리콘 기판(172)의 표면에, n형의 소스 영역(173) 및 n형의 드레인 영역(174)이 채널 영역(175)을 끼우도록 소정의 간격을 사이에 두고 형성되어 있다. 채널 영역(175) 상 및 드레인 영역(174)의 일부 상에는, 실리콘 산화막으로 이루어지는 제2 게이트 절연막(183a) 및 제3 절연막(183b)을 통해, 도핑된 폴리실리콘막으로 이루어지는 부유 게이트 전극(182)이 형성되어 있다. 또한, 부유 게이트 전극(182)의 측면에는, 제2 터널 절연막(184a)을 통해 n형 폴리실리콘막으로 이루어지는 인터게이트(181a)가 형성되어 있다.
이 인터게이트(181a)는, n형 폴리실리콘막으로 이루어지는 측벽막(179a)과 n형 폴리실리콘막으로 이루어지는 측벽막(180a)으로 구성되어 있다. 측벽막(180a)의 바닥부는, p형 단결정 실리콘 기판(102) 표면에 접촉하고 있다.
또한, 드레인 영역(174) 상에는, 폴리실리콘막으로 이루어지는 측벽막(179b) 및 측벽막(180b)에 의해, 드레인 영역(181b)이 형성되어 있다. 측벽막(180b)과, 드레인 영역(174)은 전기적으로 접속되어 있다. 드레인 영역(181b)과 부유 게이트 전극(182)사이에는, 제3 절연막(184b)이 형성되어 있다. 즉, 드레인 영역(174 및 181b)과, 부유 게이트 전극(182)사이에는, 제3 절연막(183b 및 184b)이 형성되어 있다.
인터게이트(181a)의 측면에는, 제1 터널 절연막(178)을 통해, n형 폴리실리콘막으로 이루어지는 제어 게이트 전극(177)이 형성되어 있다. 제어 게이트 전극(177)의 바닥부는, 채널 영역(175) 상에 실리콘 산화막으로 이루어지는 제1 게이트 절연막(176a)을 통해 형성되어 있다.
또한, 전체를 피복하도록 층간 절연막(191)이 형성되어 있다. 층간 절연막(191)에 설치된 컨택트홀 내에는, 플러그 전극(192)이 형성되어 있다. 층간 절연막(191) 상에는, 플러그 전극(192)에 접속하는 비트선(193)이 연장되도록 형성되어 있다.
또, 이 제5 실시예의 기록 동작, 소거 동작 및 판독 동작은, 상기한 제1 실시예와 동일하다.
제5 실시예에서는, 상기 제1∼제4 실시예의 작용·효과 외에 이하와 같은 작용· 효과를 얻을 수 있다.
(13) 인터게이트(181a)를, 자기 정합적으로 형성된 측벽막(179a 및 180a)으로 구성함으로써, 측벽막(179a 및 180a)의 막 두께를 이들을 형성할 때의 폴리실리콘막의 막 두께에 따라 각각 제어할 수 있다. 이에 따라, 측벽막(179a 및 180a)으로 이루어지는 인터게이트(181a)의 폭을, 마스크 프로세스의 한계 최소 치수(최소 노광 치수) 이하의 미세한 폭으로 형성할 수 있다.
또한, 폴리실리콘막의 막 두께를 제어함으로써, 측벽막(179a 및 180a)의 폭을 고정밀도로 제어할 수 있으므로, 측벽막(179a 및 180a)으로 이루어지는 인터게이트(181a)의 폭도 고정밀도로 제어할 수 있다. 그 결과, 인터게이트(181a)의 폭의 변동을 억제할 수 있다.
(14) 또한, 드레인 영역(174) 상에, 폴리실리콘막으로 이루어지는 측벽막(179b 및 180b)에 의해 드레인 영역(181b)을 형성함으로써, 그 드레인 영역(181b)에 의해 드레인 영역과 부유 게이트 전극(182)과의 대향 면적을 증가시킬 수 있다. 이에 따라, 드레인 영역(174 및 181b)과, 부유 게이트 전극(182)사이의 정전 용량을 용이하게 증가시킬 수 있다. 그 결과, 드레인 영역(174 및 181b)과, 부유 게이트 전극(182)사이의 정전 용량을, 용이하게 인터게이트(181a)와 부유 게이트 전극(182)사이의 정전 용량보다도 크게 할 수 있다. 따라서, 드레인 전압 Vd를 변화시킴에 따라, 부유 게이트 전극(182)의 전위를 용이하게 제어할 수 있다.
(15) 또한, 후술된 제조 프로세스에서, 드레인 영역(181b)을 구성하는 측벽막(179b 및 180b)은, 인터게이트(181a)를 구성하는 측벽막(179a 및 180a)과 동시에 형성되므로, 드레인 영역(181b)을 설치했다고 해도, 제조 프로세스가 복잡화하지 않다.
이어서, 도 22∼도 36을 참조하여, 제5 실시예의 메모리셀의 제조 방법을 설명한다.
공정 17(도 22및 도 23 참조); p형 단결정 실리콘 기판(172)의 표면에, STI (Shallow Trench Isolation)법을 이용하여, 소자 분리 절연막(185)을 형성한다. 이 p형 단결정 실리콘 기판(172)이, 본 발명에서의 「제1층」에 상당한다. 또, 소자 분리 절연막(185)은, LOCOS(Local Oxidation of Silicon) 법등의 다른 방법을 이용하여 형성해도 좋다.
공정 18(도 24 참조); p형 단결정 실리콘 기판(172) 상에 열 산화법을 이용하여 실리콘 산화막(183)을 8㎚∼10㎚ 정도의 두께로 형성한다. 실리콘 산화막(183) 상에, LPCVD 법을 이용하여, n형의 도핑된 폴리실리콘막(182)을 150㎚ 정도의 두께로 형성한다. 또, 도핑된 폴리실리콘막(182)의 형성 방법은, 공정 5와 동일하다.
공정 19(도 25 참조); 도핑된 폴리실리콘막(182) 상에, 실리콘 산화막(190)을 200㎚ 정도의 막 두께로 퇴적시킨다.
공정 20(도 26 참조); 실리콘 산화막(190) 상에, 포트리소그래피 기술을 이용하여 레지스트막(194)을 선택적으로 형성한 후, 그 레지스트막(194)을 마스크로 하여, 실리콘 산화막(190) 및 도핑된 폴리실리콘막(182)을 선택적으로 에칭한다. 이에 따라 패터닝된, n형의 도핑된 폴리실리콘막으로 이루어지는 부유 게이트 전극(182)과 그 상부의 실리콘 산화막(190)을 형성한다. 또, 부유 게이트 전극(182)이, 본 발명의 「제2 게이트 전극」에 상당한다.
공정 21(도 27 참조): 레지스트막(194)을 제거한 후, 부유 게이트 전극(182)의 하부외의 실리콘 산화막(183)을 불산을 이용한 웨트에칭에 의해 제거한다. 이 때, 부유 게이트 전극(182) 상에 위치하는 실리콘 산화막(190)의 측면도 조금 제거된다. 이 후, 부유 게이트 전극(182) 측면에 10㎚ 정도의 두께로 실리콘 산화막으로 이루어지는 제2 터널 절연막(184a) 및 제3 절연막(184b)을 형성한 후, LPCVD 법을 이용하여 도핑된 폴리실리콘막(79)을 약 25㎚의 두께로 형성한다. 또, 도핑된 폴리실리콘막(79)의 형성 방법은, 공정5와 마찬가지이다. 또한, 제2 터널 절연막(184a)은, 본 발명의 「제2 절연막」에 상당한다.
공정 22(도 28 참조); RIE (Reactive Ion Etching)법을 이용하여 도핑된 폴리실리콘막(79)을 전면 에치백함으로써, 부유 게이트 전극(182)의 측면에, 도핑된 폴리실리콘막으로 이루어지는 측벽막(179)을 형성한다.
공정 23(도 29 참조); 측벽막(179)을 마스크로 하여, 실리콘 산화막(183)을 에칭함으로써, 실리콘 산화막(183)을 선택적으로 제거한다. 그 후, LPCVD 법을 이용하여 난도핑된 폴리실리콘막(80)을 약 25㎚의 두께로 형성한다.
공정 24(도 30 참조); RIE (Reactive Ion Etching)법을 이용하여 난도핑된 폴리실리콘막(80)을 전면 에치백함으로써, 측벽막(179)의 측면에, 난도핑된 폴리실리콘막으로 이루어지는 측벽막(180)을 형성한다. 후의 열 처리 공정에 따라, 측벽막(179) 내의 n형 불순물이 측벽막(180)으로 확산하여 측벽막(180)에 도전성이 부여된다. 이에 따라, 측벽막(179)과 측벽막(180)은 일체화된다.
여기서, 측벽막(180)을 도핑된 폴리실리콘막으로 형성하지 않은 것은, 이하의 이유에 의한다. 즉, 도 29에 도시된 공정에서, 측벽막(180)을 형성하기 위한 폴리실리콘막(80)을 도핑된 폴리실리콘막으로 형성하면, 폴리실리콘막(80)은 p형 단결정 실리콘 기판(172) 표면에 접촉하기 때문에, 폴리실리콘막(80) 내의 불순물이 D형 단결정 실리콘 기판(172) 표면에 확산한다는 문제점이 생긴다. 이 때문에, 본 제5 실시예에서는, 난도핑된의 폴리실리콘막(80)을 형성한 후, 그 난도핑된의 폴리실리콘막으로 이루어지는 측벽막(180)을 형성하고, 또한 후의 열 처리 공정에 따라, 측벽막(179) 내의 n형 불순물을 측벽막(180)으로 확산시켜 측벽막(180)에 도전성을 부여하고 있다.
또, 폴리실리콘막(79 및 80)을 에치백함으로써, 각각 형성되는 측벽막(179) 및 측벽막(180)의 막 두께는, 폴리실리콘막(79 및 80)의 퇴적 막 두께(각 25㎚)의 약 60%가 된다. 따라서, 측벽막(179) 및 측벽막(180)의 막 두께는, 각각 15㎚ 정도가 되고, 합계 30㎚ 정도가 된다.
공정 25(도 31 및 도 32 참조); 도 31에 도시된 바와 같이, 부유 게이트 전극(182)의 Y 방향의 단부가 노출되도록, 실리콘 산화막(190) 상에 레지스트막(195)을 형성한다. 레지스트막(195)을 마스크로 하여, 부유 게이트 전극(182)의 Y 방향의 단부에 위치하는 측벽막(179)과 측벽막(180)을 선택적으로 제거한다. 이에 따라, 도 32에 도시된 바와 같이, X 방향 단면에서, 측벽막(179a) 및 측벽막(180a)으로 이루어지는 인터게이트(181a)와, 측벽막(179b) 및 측벽막(180b)으로 이루어지는 드레인 영역(181b)이, 전기적으로 분리된다. 이에 따라, 전기적으로 분리된 인터게이트(181a)와 드레인 영역(181b)이 동시에 형성된다. 이 후, p형 단결정 실리콘 기판(172) 표면에, 제1 게이트 절연막이 되는 실리콘 산화막(176)을 형성한다.
또, 인터게이트(181a)는, 본 발명의 「제3 영역」, 「반도체 영역」 또는 「제1 측벽막」에 상당한다. 또한, 측벽막(179a) 및 측벽막(180a)은, 각각 본 발명에서의 「제2 측벽막」 및 「제3 측벽막」에 상당한다. 또한, 드레인 영역(181b)은, 본 발명에서의 「제2 영역」 또는 「제4 측벽막」에 상당한다. 또한, 측벽막(179b) 및 측벽막(180b)은, 각각 본 발명에서의 「제5 측벽막」 및 「제6 측벽막」에 상당한다.
공정 26(도 33 참조); 레지스트막(195)을 제거한 후, 소스 영역측을 피복하도록 레지스트막(196)을 형성한다. 레지스트막(196)을 마스크로 하여, p형 단결정 실리콘 기판(172)의 표면에, 예를 들면 As 이온을 40KeV, 5E15/㎠ 정도의 조건하에서 이온 주입함으로써, n형의 드레인 영역(174)을 형성한다. 이 드레인 영역(174)은, 부유 게이트 전극(182)과의 중첩 부분의 면적이 증가하도록, 부유 게이트 전극(182)의 하측의 약 절반정도까지 연장되도록 형성한다.
실리콘 산화막(183) 중, 부유 게이트 전극(182)과 p형 단결정 실리콘 기판(172)에 끼워진 부분은, 제2 게이트 절연막(183a)을 구성하고, 부유 게이트 전극(182)과 드레인 영역(174)에 끼워진 부분은, 제3 절연막(183b)을 구성한다. 또, 드레인 영역(174)은, 본 발명의 「제2 영역」에 상당한다. 또한, 제3 절연막(183b)은, 상기된 제3 절연막(184b)과 함께, 드레인 영역(174 및 181b)과, 부유 게이트 전극(182)사이의 절연막으로서 이용한다.
공정 27(도 34 참조); 레지스트막(196)을 제거한 후, 실리콘 산화막을 3㎚∼4㎚ 정도의 두께로 형성한다. 이 실리콘 산화막 중, 측벽막(179a) 및 측벽막(180a)의 측면에 형성되는 부분은, 제1 터널 절연막(178)을 구성한다. 또, 이 제1 터널 절연막(178)은, 본 발명의 「제1 절연막」을 구성한다. 이 후, 전면에 도핑된 폴리실리콘막(77)을 형성한다. 또, 이 도핑된 폴리실리콘막(77)의 형성 방법은, 공정 5와 마찬가지이다. 예를 들면, 난도핑된 폴리실리콘막을 퇴적시킨 후, 그 난도핑된 폴리실리콘막에 인 이온을 4El5/㎠ 정도 주입하여 도전성을 부여함으로써, 도핑된 폴리실리콘막(77)을 형성한다.
공정 28(도 35 참조); 도핑된 폴리실리콘막(77)의 소정 영역 상에 레지스트막(197)을 형성한 후, 그 레지스트막(197)을 마스크로 하여 도핑된 폴리실리콘막(77)을 에칭함으로써, 제어 게이트 전극(177)을 형성한다. 이 제어 게이트 전극(177)은, p형 단결정 실리콘 기판(172) 상에, 제1 게이트 절연막(176a)을 통해 형성되어 있다. 또, 제어 게이트 전극(177)이, 본 발명의 「제1 게이트 전극」에 상당한다.
공정 29 (도 36 참조); 레지스트막(197)을 제거한 후, 드레인 영역(174)을 피복하도록 레지스트(198)를 형성한다. 그 레지스트막(198) 및 제어 게이트 전극(177)을 마스크로 하여, p형 단결정 실리콘 기판(172)에 n형의 불순물을 이온 주입함으로써, n형의 소스 영역(173)을 형성한다. 또, 소스 영역(173)이, 본 발명의 「제1 영역」에 상당한다. 이 후, 레지스트막(198)을 제거한다.
이 후, 도 21에 도시된 바와 같이, 층간 절연막(191)을 형성한 후, 플러그 전극(192)을 통해 각 드레인 영역(174)을 접속하는 비트선(193)(BL0∼BLn)을 형성한다.
이렇게 해서 제5 실시예의 메모리셀(171)을 완성시킨다.
(제6 실시예)
도 38을 참조하여, 이하에 제6 실시예의 메모리셀(201)의 구조에 대해 설명한다.
본 실시예의 메모리셀(201)에서는, p형 단결정 실리콘 기판(202) 표면에 형성된 트렌치의 양측면에, 각각 n형의 소스 영역(203) 및 n형의 드레인 영역(204)이 형성되어 있다. 이 소스 영역(203) 및 드레인 영역(204)은, 채널 영역(205)을 끼우도록 소정의 간격을 사이에 두고 형성되어 있다. p형 단결정 실리콘 기판(202)의 트렌치의 내부에는, n형 폴리실리콘막으로 이루어지는 제어 게이트 전극(207)과 n형 폴리실리콘막으로 이루어지는 부유 게이트 전극(211)이 소정의 간격을 사이에 두고 형성되어 있다. 제어 게이트 전극(207)은, 소스 영역(203) 측면에 제3 절연막(214)을 통해 자기 정합적으로 형성된 제1 측벽막으로 이루어진다. 또한, 제어 게이트 전극(207)은, 채널 영역(205) 상에, 실리콘 산화막으로 이루어지는 제1 게이트 절연막(206)을 통해 형성되고 있다.
또한, 부유 게이트 전극(211)은, 드레인 영역(204) 측면에 제4 절연막(212)을 통해 자기 정합적으로 형성된 제2 측벽막으로 이루어진다. 또한, 부유 게이트 전극(211)은, 채널 영역(205) 상에, 실리콘 산화막으로 이루어지는 제2 게이트 절연막(213)을 통해 형성되어 있다.
또한, 제어 게이트 전극(207)과 부유 게이트 전극(211)사이에는, n형 폴리실리콘막으로 이루어지는 인터게이트(209)가 형성되어 있다. 이 인터게이트(209)의 바닥부는, p형 단결정 실리콘 기판(202)의 표면에 접촉하고 있다. 인터게이트(209)와 제어 게이트 전극(207)사이에는, 제1 터널 절연막(208)이 형성되어 있다. 인터게이트(209)와 부유 게이트 전극(211)사이에는, 제2 터널 절연막(210)이 형성되어 있다. 제어 게이트 전극(207)과 부유 게이트 전극(211)사이에서의, 인터게이트(209)의 상면 상에는, 제5 절연막(215)이 형성되어 있다.
여기서, 상기한 각 부재의 막 두께는 이하와 같이 설정되어 있다.
·제1 게이트 절연막(206)의 막 두께: 8∼10㎚
·제1 터널 절연막(208)의 막 두께: 3∼4㎚
·제2 터널 절연막(210)의 막 두께: 8∼10㎚
·제4 절연막(212)의 막 두께: 8∼10㎚
·제2 게이트 절연막(213)의 막 두께: 8∼10㎚
·제3 절연막(214)의 막 두께: 8∼10㎚
·인터게이트(209)의 폭(제1 터널 절연막(208)과 제2 터널 절연막(210)사이의 거리):20∼40㎚(또한, 이 인터게이트(209)의 폭은, 기입에 사용하는 3∼5eV의 에너지를 갖은 전자를, 부유 게이트 전극(211)에 수% 이상 도달시키기 위해, 20∼30㎚가 가장 바람직함)
여기서, 드레인 영역(204)과 부유 게이트 전극(211)사이에 위치하는 제4 절연막(212)의 면적은, 인터게이트(209)와 부유 게이트 전극(211)사이에 위치하는 제2 터널 절연막(210)의 면적보다도 크다.
따라서, 본 제6 실시예에서의 메모리셀(201)에서는, 드레인 영역(204)과 부유 게이트 전극(211)사이의 정전 용량이, 인터게이트(209)와 부유 게이트 전극(211)사이의 정전 용량보다도 커지고 있다. 이에 따라, 인터게이트(209)와 부유 게이트 전극(211)사이의 커플링비가, 드레인 영역(204)과 부유 게이트 전극(211)사이의 커플링비보다도 커진다. 그 결과, 드레인 영역(204)의 전위가 부유 게이트 전극(211)으로 전해지기 쉬워진다.
이어서, 상기된 바와 같이 구성된 제6 실시예의 메모리셀(201)의 각 동작(기입 동작, 소거 동작, 판독 동작)은, 제1 실시예와 마찬가지이다.
제6 실시예에 따르면, 상기 제1∼제5 실시예의 작용·효과 외에 이하의 작용· 효과를 얻을 수 있다.
(16) 부유 게이트 전극(211)은, p형 단결정 실리콘 기판(202)에 형성된 트렌치에 매립되어 있음과 함께, 드레인 영역(204)의 측벽에 제4 절연막(212)을 통해 형성되므로, 드레인 영역(204)과 부유 게이트 전극(211)과의 중첩 부분의 면적을 용이하게 증가시킬 수 있고, 그 결과 드레인 영역(204)과 부유 게이트 전극(211)사이의 정전 용량을 용이하게 증가시킬 수 있다.
(17) 제어 게이트 전극(207) 및 부유 게이트 전극(211)을, 소스 영역(203) 및 드레인 영역(204)에 대해 각각 자기 정합적으로 형성함으로써, 마스크 프로세스에서의 마스크를 중첩시켰을 때 어긋나는 문제가 생기지 않고, 제어 게이트 전극(207) 및 부유 게이트 전극(211)을 형성할 수 있다.
또한, 제어 게이트 전극(207) 및 부유 게이트 전극(211)을 자기 정합적으로 형성함으로써, 제어 게이트 전극(207) 및 부유 게이트 전극(211)의 게이트 길이를 도핑된 폴리실리콘막의 퇴적 막 두께에 의해 제어할 수 있다. 이에 따라, 게이트 길이를 마스크 프로세스의 최소 한계 치수(최소 노광 치수)보다도 작게 할 수 있음과 함께, 게이트 길이를 마스크 프로세스보다도 고정밀도로 제어할 수 있다. 그 결과, 제어 게이트 전극(207) 및 부유 게이트 전극(211)을 보다 미세화할 수 있음과 함께, 게이트 길이의 변동을 억제할 수 있다.
(18) 또한, 후술된 바와 같이, 제어 게이트 전극(207) 및 부유 게이트 전극(211)은 동시에 형성되므로, 제조 프로세스를 간략화할 수 있다.
(19) 인터게이트(209)를 제어 게이트 전극(207) 및 부유 게이트 전극(211)에 대해 자기 정합적으로 형성함으로써, 마스크 프로세스에서의 마스크를 중첩시켰을 때 어긋나는 문제가 생기지 않고, 인터게이트(209)를 형성할 수 있다.
(20) 제어 게이트 전극(207)과 부유 게이트 전극(211)사이에서의, 인터게이트(209)의 상면에, 제5 절연막(215)을 형성함으로써, 제어 게이트 전극(207) 및 부유 게이트 전극(211)과, 인터게이트(209)를 확실하게 절연할 수 있다.
이어서, 본 실시예의 메모리셀(201)의 제조 방법을 도 39∼도 46에 따라 설명한다.
공정 30(도 39 참조); p형 단결정 실리콘 기판(202) 표면에, STI(Shallow Trench Isolation)법 또는 LOCOS (Local Oxidation of Sllicon)법을 이용하여, 실리콘 산화막으로 이루어지는 필드 절연막(216)을 형성한다. 이 p형 단결정 실리콘 기판(202)이, 본 발명에서의 「제1층」에 상당한다.
이하, 도 39의 100-100선에 따른 단면도를 이용하여 설명한다.
공정 31(도 40 참조); 전면에 실리콘 산화막(217)을 약 150㎚의 두께로 퇴적시킨 후, 리소그래피 기술을 이용하여, 실리콘 산화막(217)상에 레지스트막(218)을 선택적으로 형성한다. 레지스트막(218)을 마스크로 하여, 실리콘 산화막(217)을 이방성 에칭함으로써, 레지스트막(218)으로 피복되지 않은 실리콘 산화막(217)을 제거한다.
공정 32(도 41 참조); 레지스트막(218)을 제거한 후, 실리콘 산화막(217)을 마스크로 하여, p형 단결정 실리콘 기판(202)에 n형 불순물(예를 들면 31P+)을 100keV, 5.0E15/㎠의 조건하에서 이온 주입한다. 이에 따라, n형의 소스 영역(203) 및 n형의 드레인 영역(204)이 형성된다. 또, 소스 영역(203)이, 본 발명의 「제1 영역」에 상당하고, 드레인 영역(204)이, 본 발명의 「제2 영역」에 상당한다.
공정 33(도 42 참조); 전면에 실리콘 질화막(219)을 약 150㎚의 두께로 퇴적시킨 후, CMP(Chemical Mechanical Polishing)법을 이용하여, 실리콘 질화막(219)하의 실리콘 산화막(217)이 노출할 때까지, 실리콘 질화막(219)을 연마한다.
공정 34(도 43 참조); 실리콘 산화막(217)을 제거한 후, 실리콘 질화막(219)을 마스크로 하여, p형 단결정 실리콘 기판(202)을 150㎚ 정도 파내려감에 따라, 트렌치를 형성한다. 그리고, 웨트에칭을 이용하여 실리콘 질화막(219)을 제거한 후, p형 단결정 실리콘 기판(202)의 표면 및 트렌치의 내면에, 10㎚정도의 막 두께를 갖는 열 산화막을 형성한다. 이 열 산화막 중, 소스 영역(203)의 측면에 형성된 부분은, 제3 절연막을 구성하고, 드레인 영역(204) 측면에 형성된 부분은, 제4 절연막(212)을 구성한다.
공정 35(도 44 참조): 인 등의 n형 불순물이 도입된 도핑된 폴리실리콘막을 200㎚ 정도의 두께로 전면에 형성한 후, 그 도핑된 폴리실리콘막을 이방성 전면 에치백함으로써, 측벽막으로 이루어지는 제어 게이트 전극(207) 및 부유 게이트 전극(211)을 동시에 형성한다. 이에 따라, 제어 게이트 전극(207) 및 부유 게이트 전극(211)을, 소스 영역(203) 및 드레인 영역(204)에 대해 각각 자기 정합적으로 형성할 수 있다. 또, 제어 게이트 전극(207)이, 본 발명의 「제1 게이트 전극」에 상당하고, 부유 게이트 전극(211)이, 본 발명의 「제2 게이트 전극」에 상당한다.
또, 도핑된 폴리실리콘막의 형성 방법은, 공정 5와 마찬가지이다.
공정 36(도 45 참조); 필드 절연막(216) 상 이외의 부유 게이트 전극(211) 상에 레지스트막(도시하지 않음)을 형성한 후, 그 레지스트막을 마스크로 하여, 부유 게이트 전극(211)을 이방성 에칭한다. 이에 따라, 부유 게이트 전극(211) 중, 필드 절연막(216) 상에 위치하는 부분이 제거되어, 메모리셀마다 독립한 부유 게이트 전극(211)이 형성된다.
공정 37(도 46 참조); 열 산화법을 이용하여, 제어 게이트 전극(207) 및 부유 게이트 전극(211)의 측면에 10㎚ 정도의 막 두께를 갖는 열 산화막을 형성한다. 이 열 산화막 중, 제어 게이트 전극(207)의 측면에 형성되어 있는 부분이 제1 터널 절연막(208)을 구성하고, 부유 게이트 전극(211)의 측면에 형성되어 있는 부분이 제2 터널 절연막(210)을 구성한다. 그리고, 제어 게이트 전극(207)과 부유 게이트 전극(211)사이에 형성되어 있는 열 산화막을 에치백에 의해 제거한다. 이에 따라, 제1 게이트 절연막(206) 및 제2 게이트 절연막(213)이 형성된다.
또한, 이 에치백에 의해, 제1 터널 절연막(208) 및 제2 터널 절연막(210)도 약간 제거되어, 각각 8㎚ 정도의 막 두께가 된다. 또한, 제1 터널 절연막(208)외에 마스크를 한 후, 제1 터널 절연막(208)을 에치백함으로써, 제1 터널 절연막(208)의 막 두께를 3㎚ 정도로 감소시킨다. 또, 제1 터널 절연막(208)이, 본 발명의 「제1 절연막」에 상당하고, 제2 터널 절연막(210)이, 본 발명의 「제2 절연막」에 상당한다.
그리고, 인등의 n형 불순물이 도입된 도핑된 폴리실리콘막을 전면에 퇴적시킨 후, 에치백법 또는 CMP 법을 이용하여, 그 도핑된 폴리실리콘막을 트렌치 내에 매립한다. 또, 도핑된 폴리실리콘막의 형성 방법은, 공정 5와 마찬가지이다. 이에 따라, n형 도핑된 폴리실리콘막으로 이루어지는 인터게이트(209)를 제어 게이트 전극(207) 및 부유 게이트 전극(211)에 대해 자기 정합적으로 형성할 수 있다. 인터게이트(209)의 저면은, p형 단결정 실리콘 기판(202)에 접촉하고 있다. 이 인터게이트(209)는, 본 발명의 「제3 영역」 또는 「반도체 영역」에 상당한다.
이 후, 도 38에 도시된 바와 같이, 웨트 산화법을 이용하여, 도핑된 폴리실리콘막으로 이루어지는 인터게이트(209)의 상면을 약 900℃, 30분 정도의 조건하에서 열 산화함으로써, 제5 절연막(215)을 형성한다. 이 제5 절연막(215)에 의해, 제어 게이트 전극(207) 및 부유 게이트 전극(211)과, 인터게이트(209)사이를 확실하게 절연할 수 있다.
즉, 제37 공정에서, 제1 터널 절연막(208) 및 제2 터널 절연막(210)을 에치백할 때에, 측벽막으로 이루어지는 제어 게이트 전극(207) 및 부유 게이트 전극(211)의 측면 상부에서는, 측면 하부보다도, 제1 터널 절연막(208) 및 제2 터널 절연막(210)이 에치백되기 쉽다. 이 때문에, 제1 터널 절연막(208) 및 제2 터널 절연막(210)을 에치백할 때에, 제어 게이트 전극(207) 및 부유 게이트 전극(211)의 측면 상부에 위치하는 부분이 없어지는 경우가 있다. 이 경우에는, 인터게이트(209)와, 제어 게이트 전극(207) 및 부유 게이트 전극(211)이 전기적으로 접촉한다는 문제점이 생긴다.
제6 실시예에서는, 인터게이트(209)의 상면 상에 제5 절연막(215)을 형성함으로써, 제어 게이트 전극(207) 및 부유 게이트 전극(211)의 측면 상부에 위치하는 제1 터널 절연막(208) 및 제2 터널 절연막(210)이 없어진 경우라도, 제어 게이트 전극(207) 및 부유 게이트 전극(211)과, 인터게이트(209)사이를 확실하게 절연할 수 있다.
또, 인터게이트(209)의 폭(제1 터널 절연막(208)과 제2 터널 절연막(210)사이의 거리)의 평균치는, 약 30㎚이다. 이 인터게이트(209)의 폭의 범위는, 50㎚ 이하가 적당하고, 바람직하게는 캐리어의 평균 자유 공정 이하의 30∼40㎚ 이하이고, 가장 바람직하게는, 20∼30㎚이다. 인터게이트(209)의 폭이 50㎚보다 커지면, 기입 효율 및 소거 효율이 저하한다는 경향이 있다.
이렇게 해서 제6 실시예의 메모리셀(201)을 완성시킨다.
그 후에는, 각 메모리셀(201) 상에 층간 절연막(도시 생략)을 형성한다. 그리고, 각 제어 게이트 전극(207)을 접속하는 워드선 WL0∼WLn과, 각 드레인 영역(204)을 접속하는 비트선 BL0∼BLn과, 각 소스 영역(203)을 공통 접속하는 소스선 SL을 형성함으로써, 메모리셀 어레이(50)를 구성한다.
(제7 실시예)
이 제7 실시예에서는, 상기된 제1∼제6 실시예는 구조 및 동작 방법이 다르다. 단, n형 불순물 영역(제3 영역)을 이용하여 데이터의 기입을 행하는 점은, 제1∼제6 실시예와 마찬가지이다. 이하, 제7 실시예에 대해 설명한다.
이 제7 실시예에서는, 도 47 및 도 48에 도시된 바와 같이, p형 단결정 실리콘 기판(342)에 n형의 불순물 영역으로 이루어지는 소스 영역(343)이 형성되어 있다. 또한, 소스 영역(343)과 소정의 간격을 사이에 두고 n형의 폴리실리콘막으로 이루어지는 드레인 영역(344a)이 형성되어 있다. 이 n형의 드레인 영역(344a)은, p형 단결정 실리콘 기판(342) 상에 절연막(346)을 통해 형성되어 있다. 드레인 영역(344a)과, 소스 영역(343)사이에는, 부유 게이트 전극(351)이 형성되어 있다. 부유 게이트 전극(351)은, p형 단결정 실리콘 기판(342) 상에 게이트 절연막(353)을 통해 형성되어 있다. 게이트 절연막(353)하에는, 채널 영역(345)이 형성되어 있다.
부유 게이트 전극(351)과 드레인 영역(344a)사이에는, n형 불순물 영역(349)이 형성되어 있다. n형 불순물 영역(349)과 드레인 영역(344a)사이에는, 제1 터널 절연막(348)이 형성되어 있다. n형 불순물 영역(349)과 부유 게이트 전극(351)사이에는, 제2 터널 절연막(350)이 형성되어 있다. 또한, 부유 게이트 전극(351)과 소스 영역(343)사이에는, 제3 터널 절연막(352)이 형성되어 있다.
소스 영역(343) 상에는, n형 폴리실리콘막으로 이루어지는 소스 영역(343a) 및 실리사이드막으로 이루어지는 소스 영역(343b)이 형성되어 있다. 또한, 드레인 영역(344a) 상에는, 실리사이드막으로 이루어지는 드레인 영역(344b)이 형성되어 있다. 소스 영역(343b), 부유 게이트 전극(351) 및 드레인 영역(344b) 상에는, 절연막(354)을 통해 p형 폴리실리콘막으로 이루어지는 제어 게이트 전극(347)이 형성되어 있다. 이 제어 게이트 전극(347)은, 소스 영역(343) 및 드레인 영역(344a)이 연장되는 방향에 대해 직교하는 방향으로 연장되도록 형성되어 있다. 또, 제어 게이트 전극(347)과 부유 게이트 전극(351)사이의 정전 용량은, 다른 부분의 정전 용량보다도 크게 설정되어 있다.
도 47에 도시된 바와 같이, 제어 게이트 전극(347)의 측면에는, 산화막으로 이루어지는 측벽 스페이서(356)가 형성되어 있다. 측벽 스페이서(356) 사이에는, 인접하는 메모리셀의 부유 게이트(351)를 분리하기 위한 실리콘 산화막(355)이 형성되어 있다. 도 47 및 도 49에 도시된 바와 같이, 측벽 스페이서(356) 사이에 위치하는 부분에서는, n형의 소스 영역(343) 상에, n형 폴리실리콘막으로 이루어지는 소스 영역(343a) 및 실리사이드막으로 이루어지는 소스 영역(343b)을 통해, p형 폴리실리콘막으로 이루어지는 소스 영역(343c)이 형성되어 있다.
또한, n형 폴리실리콘막으로 이루어지는 드레인 영역(344a) 및 n형 불순물 영역(349) 상에는, p형 폴리실리콘막으로 이루어지는 드레인 영역(344c)이 형성되어 있다. 여기서, n형 불순물 영역(349)과 p형 드레인 영역(344c)과의 계면에는, pn 접합으로 이루어지는 다이오드가 형성되어 있다. 또, n형 폴리실리콘막으로 이루어지는 드레인 영역(344a)과, p형 폴리실리콘막으로 이루어지는 드레인 영역(344c)은, 실리사이드막으로 이루어지는 드레인 영역(344b)을 통해 접속되어 있다.
이어서, 상기된 바와 같이 구성된 제7 실시예의 메모리셀의 각 동작(기입 동작, 소거 동작, 판독 동작)에 대해 설명하겠다. 소스 영역(343∼343c)에는 소스선 SL을 통해 소스 전압 Vs가 인가된다. 드레인 영역(344a∼344c)에는 비트선 BL1∼BLn을 통해 드레인 전압 Vd가 인가된다. 제어 게이트 전극(347)에는 워드선 WL0∼WLn을 통해 제어 게이트 전압 Vcg가 인가된다. 기판(342)에는 기판 전압 Vsub가 인가된다.
여기서, 이 제7 실시예에서는, 기입 동작에서의 동작 전압과 소거 동작에서의 동작 전압은, 제어 게이트 전압만 다르고, 다른 동작 전압은 동일하다. 즉, 이 제7 실시예에서는, 기입과 소거 동작은, 제어 게이트 전극(347)에 인가하는 전압의 플러스·마이너스만으로 제어할 수 있다.
(기입 동작)
기입 동작을 행하기 이전에는, 부유 게이트 전극(351)은 소거 상태(전자가 방출되는 상태)에 있고, 제7 실시예에서는, 소거 상태에 있는 부유 게이트 전극(351)은, 약 0V의 전위를 유지하고 있다. 또한, 제7 실시예에서는, 부유 게이트 전극(351)을 게이트로 하는 트랜지스터의 임계치 전압 Vt는, 0.5V로 한다.
기입 동작에서는, 메모리셀의 동작 전압을, 소스 전압 Vs: 3V, 드레인 전압 Vd: -3V, 제어 게이트 전압 Vcg: 3V, 기판 전압 Vsub: 0V로 설정한다.
상술된 바와 같이, 제어 게이트 전극(347)과 부유 게이트 전극(351)은 정전 용량적으로 강하게 커플링하고 있으므로, 제어 게이트 전극(347)의 전위의 약 80%가 부유 게이트 전극(351)으로 전해진다고 한다. 이 경우, 부유 게이트 전극(351)의 전위는, 0V로부터 약 2.5V로 상승한다. 이에 따라, 부유 게이트 전극(351)을 게이트로 하는 트랜지스터가 온 상태가 되고, n형 불순물 영역(349)이 소스 영역(343)과 도통한 상태가 된다. 그에 따라, n형 불순물 영역(349)의 전위가 약 2V(소스 전압 Vd를 상한으로 하여, 부유 게이트 전극(351)의 전위로부터 상기 임계치 전압 Vt만큼 레벨 시프트한 전압)가 된다.
그 한편, 드레인 영역(344a)에는 -3V의 전압이 인가되므로, n형 불순물 영역(349)과 드레인 영역(344a)사이에 고전계가 발생한다. 그 결과, 파울러-노드 하임· 터널 전류(Fowler-Nordheim Tunnel-Current, 이하 FN 터널 전류라고 함)가 흐르고, 드레인 영역(344a)으로부터 n형 불순물 영역(349)으로 전자가 이동한다. 그리고, 드레인 영역(344a)과 n형 불순물 영역(349)사이의 제1 터널 절연막(348)의 장벽을 투과(터널링)한 전자는, n형 불순물 영역(349)과 드레인 영역(344a)사이에 발생한 고전계에 의해 가속되고, 제2 터널 절연막(350)을 통해 부유 게이트 전극(351)으로 주입된다. 그 결과, 부유 게이트 전극(351)에 전자가 축적되고, 데이터의 기록이 행해진다.
또, 기입이 자동적으로 종료하는 점은 제1 실시예와 마찬가지이다.
또한, 제1 실시예와 마찬가지로, n형 불순물 영역(349)의 폭은, 전자의 평균 자유 행정보다 얇은 30㎚ 정도로 설정되어 있다. 그 때문에, 드레인 영역(344a)과 n형 불순물 영역(349)사이의 제1 터널 절연막(348)의 장벽을 투과한 전자는, 평균 자유 행정(=약 30∼40㎚) 이하의 짧은 거리에서 3.2eV이상으로 가속된다.
따라서, 이 제1 터널 절연막(348)의 장벽을 투과한 전자의 거의 모두가, 제2 터널 절연막(350)의 장벽(=3.2eV)을 넘는 에너지를 획득하여 열 전자가 되고, n형 불순물 영역(349) 내에 머물지 않고, 매우 높은 확률로 부유 게이트 전극(351) 내로 주입된다.
(소거 동작)
소거 동작에서는, 메모리셀의 동작 전압을, 소스 전압 Vs: 3V, 드레인 전압 Vd: -3V, 제어 게이트 전압 Vcg: -6V, 기판 전압(웰 전압) Vsbu: 0V로 설정한다.
소거 동작의 경우, 제어 게이트 전극(347)과 부유 게이트 전극(351)은 정전 용량적으로 강하게 커플링하고 있으므로, 제어 게이트 전극(347) 전위의 약 80%가 부유 게이트 전극(351)으로 전해지면, 부유 게이트 전극(351)의 전위는, 약 15V의 마이너스 전위가 된다.
한편, 소스 영역(343)의 전위는 3V이므로, 소스 영역(343)과 부유 게이트 전극(351)사이에 위치하는 제3 터널 절연막(352)에 약 10㎹의 고전계가 발생한다. 그 결과, FN 터널 전류가 흐르고, 부유 게이트 전극(351)으로부터 소스 영역(343)으로 전자가 방출되어, 데이터의 소거가 행해진다.
(판독 동작)
제7 실시예의 판독 동작은, 제1 실시예와 마찬가지이다. 즉, 메모리셀의 동작 전압을, 소스 전압 Vs: 0V, 드레인 전압 Vd: 3V, 제어 게이트 전압 Vcg: 3V, 기판 전압(웰 전압) Vsub: 0V로 설정한다.
그리고, 소스 영역(343)과 드레인 영역(344a)사이에 흐르는 전류(셀 전류)를 검출함으로써, 부유 게이트 전극(351)으로 전자가 축적되는지의 여부를 판별한다. 이에 따라, 메모리셀에 기억된 데이터를 판독할 수 있다.
제7 실시예에서는, 상기 제1∼제6 실시예의 작용·효과 외에 이하와 같은 작용·효과를 얻을 수 있다.
(21) 제7 실시예에서는, 기입과 소거 동작은, 제어 게이트 전극(347)으로 인가하는 전압의 플러스·마이너스만으로 제어할 수 있다. 이에 따라, 종래의 플래시 메모리로 일괄 소거한 후에 기입을 행하고 있었다, 각 제어 게이트 전극(347)에 각각 접속되는 1000∼4000개의 메모리셀에 대해, 소거와 기입을 동시에 행하는 일괄 재기입이 가능해진다.
즉, 데이터의 재기록을 행할 때, 소스 영역(343)에 플러스의 전압(3V), 드레인 영역(344a)에 마이너스의 전압(-3V)을 각각 인가함과 함께, 소거하는 메모리셀의 제어 게이트 전극(347)에는 마이너스의 전압(-6V), 기입하는 메모리셀의 제어 게이트 전극(347)에는 플러스의 전압(3V)을 각각 인가한다. 이에 따라, 소스 영역(343)과 드레인 영역(344a)에 끼워진 다수의 메모리셀에 대해 소거와 기입을 동시에 행하고, 또한 데이터의 변경을 필요로 하지 않은 메모리셀에 대해서는 그대로 상기 데이터가 보유된다.
이와 같이 기입과 소거를 동시에 행하는 일괄 재기입이 가능해지므로, 기입 및 소거 동작을 간략화할 수 있고, 그 결과 기입 및 소거 동작의 고속화를 도모하는 것이 가능해진다. 또한, 재기입을 필요로 하지 않은 메모리셀에 대해서는 소거하고나서 새롭게 동일한 데이터를 재기입하지 않고, 자동적으로 그 대로의 데이터가 보유되므로, 터널 절연막의 스트레스가 감소한다. 그에 따라, 터널 절연막의 수명이 길어지고, 그 결과 재기입 횟수를 증대시킬 수 있다.
(22) 또한, 제어 게이트 전극(347)과 부유 게이트 전극(351)사이의 정전 용량은, 다른 부분의 정전 용량보다도 크게 설정되어 있다. 이에 따라, 제어 게이트 전극(347)으로 인가된 전압은, 제어 게이트 전극(347)과 부유 게이트 전극(351)사이의 정전 커플링에 의해 부유 게이트 전극(351)으로 전달된다. 그 결과, 제어 게이트 전극(347)의 전위를 제어할 뿐으로, 부유 게이트 전극(351)의 전위를 간단히 제어할 수 있다.
(23) n형 불순물 영역(349)과 드레인 영역(344a)은, pn 접합으로 이루어지는 다이오드를 통해 접속되어 있다. 이에 따라, 기입 시에, 드레인 영역(344a)에 마이너스 전압이 인가되고, n형 불순물 영역(349)에 플러스 또는 접지 전압이 전해졌을 때에는, 드레인 영역(344a)과 n형 불순물 영역(349)과의 전위차를 유지할 수 있다. 또한, 판독 시에 드레인 영역(344a)에 플러스 전압이 인가되었을 때에는, 드레인 영역(344a)과 n형 불순물 영역(349)사이에 저항없이 또는 저저항으로 전류를 흘릴 수 있다.
(24) 도 48에 도시된 메모리셀 영역에 컨택트 영역이 존재하지 않으므로, 메모리셀 영역의 집적도를 향상시킬 수 있다.
이어서, 도 50∼도 60을 참조하여, 제7 실시예의 메모리셀의 제조 방법을 설명한다.
공정 38(도 50 참조); 기판(342) 상에 실리콘 질화막(361)을 형성한 후, 이 실리콘 질화막(361)을 스트라이프형으로 가공한다. 노출한 기판(342)을 100㎚ 정도 파내려가 홈을 형성한 후, 기판(342)을 산화함으로써, 기판의 홈의 내면에 10㎚ 정도의 막 두께를 갖는 실리콘 산화막을 형성한다. 이 실리콘 산화막 중, 드레인 영역측의 홈의 측면에 형성된 부분은, 제2 터널 절연막(350)(도 48 참조)을 구성하고, 소스 영역측의 홈의 측면에 형성된 부분은, 제3 터널 절연막(352)을 구성하고, 홈의 저면에 형성된 부분은, 게이트 절연막(353)을 구성한다. 또, 제2 터널 절연막(350)은, 본 발명의 「제2 절연막」에 상당하고, 제3 터널 절연막(352)은, 본 발명의 「제3 절연막」에 상당한다. 그리고, 기판(342)의 홈부에 폴리실리콘막(351)을 매립한다.
공정 39(도 51 참조) ; 홈부에 매립한 폴리실리콘막(351)을 이방성 에칭함으로써, 부유 게이트 분리용의 홈(A) 및 소스 분리용의 홈(B)을 형성한다. 그리고, 그 홈(A) 및 (B)에 실리콘 산화막(355)을 매립한다. 또, 이 폴리실리콘막(351)의 이방성 에칭에 의해, 메모리셀마다 분리된 폴리실리콘막으로 이루어지는 부유 게이트 전극(351)이 형성된다. 또, 이 부유 게이트 전극(351)은, 본 발명의 「제2 게이트 전극」을 구성한다.
공정 40(도 52 참조) : 폴리실리콘막으로 이루어지는 부유 게이트 전극(351)의 상면을 산화함으로써, 30㎚ 정도의 막 두께를 갖는 실리콘 산화막(362)을 형성한다.
공정 41(도 53 참조); 실리콘 질화막(361)을 제거한 후, 전면에 실리콘 질화막을 퇴적시킨다. 그 퇴적한 실리콘 질화막을 이방성 에칭백함으로써, 부유 게이트 전극(351)의 측면에, 20㎚∼30㎚ 정도의 두께를 갖는 측벽 스페이서(363)를 형성한다. 측벽 스페이서(363)를 마스크로 하여, 기판(342)에 비소나 인등의 n형 불순물을 이온 주입한 후, 열 처리함으로써, n형의 소스 영역(343)과, n형 불순물 영역(349)을 형성하기 위한 불순물 영역(349a)을 형성한다. 또, n형의 소스 영역(343)은, 본 발명의 「제1 영역」을 구성한다.
공정 42(도 54 참조) ; n형의 소스 영역(343)을 피복하도록 레지스트막(364)을 형성한 후, 레지스트막(364), 실리콘 산화막(362) 및 측벽 스페이서(363)를 마스크로 하여, 이방성 에칭에 의해 기판(342)을 150㎚ 정도 파내려가 홈을 형성한다. 이에 따라, n형 불순물 영역(349)이 형성된다. 또, 이 n형 불순물 영역(349)은, 본 발명의 「제3 영역」을 구성한다.
공정 43(도 55 참조); 기판(342)의 홈의 내면에, 열 산화법을 이용하여 2㎚∼3㎚ 정도의 막 두께를 갖는 실리콘 산화막을 형성한다. 이 실리콘 산화막 중, 기판(342) 홈의 저면에 형성되어 있는 부분은 절연막(346)을 구성하고, n형 불순물 영역(349)의 측면에 형성되어 있는 부분은 제1 터널 절연막(348)을 구성한다. 또, 이 제1 터널 절연막(348)은, 본 발명의 「제1 절연막」에 상당한다. 이 후, 기판(342)의 홈을 피복하도록 레지스트막(365)을 형성한 후, 그 레지스트막(365), 실리콘 산화막(362) 및 측벽 스페이서(363)를 마스크로 하여, 이방성 에칭에 의해 소스 영역(343) 표면에 형성된 자연 산화막을 제거한다.
공정 44 (도 56 참조); 레지스트막(365)을 제거한 후, 전면에 폴리실리콘막을 퇴적시킨다. 그리고, 그 폴리실리콘막에 n형 불순물을 이온 주입한 후 열 처리한다. 그 후, 그 폴리실리콘막을 에치백함으로써, 기판(342)의 홈을 매립하는 폴리실리콘막으로 이루어지는 n형의 드레인 영역(344a)과, 소스 영역(343) 상의 폴리실리콘막으로 이루어지는 n형의 소스 영역(343a)을 형성한다. 또, 드레인 영역(344a)은, 본 발명의「제2 영역」을 구성한다.
공정 45(도 57 참조) ; 샐리사이드(self-aligned sllicide) 프로세스를 이용하여, 소스 영역(343a)과 드레인 영역(344a)의 표면을 실리사이드화함으로써, 소스 영역(343a)과 드레인 영역(344a) 상에, 각각 WSi 등의 금속 실리사이드막(343b 및 344b)을 형성한다.
공정 46(도 58 참조); 실리콘 산화막(362) 및 측벽 스페이서(363)를 제거한다.
공정 47(도 59 참조); 열 산화법 또는 CVD 법을 이용하여, 전면에 10㎚∼15㎚ 정도의 실리콘 산화막(354)을 형성한다.
공정 48(도 60 참조): 전면에 폴리실리콘막을 퇴적시킨 후, 그 폴리실리콘막에 p형 불순물을 이온 주입한다. 그리고, 열 처리한 후, 그 폴리실리콘막을 패터닝함으로써, 소스 및 드레인 방향과 직교하는 방향으로 연장되는 제어 게이트 전극(347)을 형성한다. 또, 제어 게이트 전극(347)은, 본 발명의 「제1 게이트 전극」에 상당한다.
이 후, 도 47에 도시된 바와 같이, 제어 게이트 전극(347)의 측면에 산화막으로 이루어지는 측벽 스페이서(356)를 형성한다. 전면에 폴리실리콘막을 퇴적시킨 후, 그 폴리실리콘막에 p형 불순물(예를 들면 B)을 이온 주입한다. 그리고 열 처리한 후, 그 폴리실리콘막을 이방성 에치백함으로써, 측벽 스페이서(356) 사이에 매립된 p형 폴리실리콘막으로 이루어지는 소스 영역(343c) 및 드레인 영역(344c)이 형성된다. 또한, p형 폴리실리콘막으로 이루어지는 제어 게이트 전극(347)과, p형 폴리실리콘막으로 이루어지는 소스 영역(343c) 및 드레인 영역(344c)과의 상부를 샐리사이드 기술을 이용하여 실리사이드화한다.
이렇게 해서 제7 실시예에 의한 메모리셀을 완성시킨다.
그 후에는, 제1 실시예와 마찬가지로, 각 메모리셀 상에 층간 절연막(도시 생략)을 형성한다. 그리고, 각 제어 게이트 전극(347)을 접속하는 워드선 WL0∼WLn과, 각 드레인 영역을 접속하는 비트선 BL0∼BLn과, 각 소스 영역(343)을 공통 접속하는 소스선 SL을 형성함으로써, 메모리셀 어레이(50)를 구성한다.
이 경우에, 드레인 영역(344a)과 기판(342)사이에 위치하는 절연막(346)은, 드레인 영역(344a)과 기판(342)을 절연하는 것이 가능한 막 두께를 갖는 것이 바람직하다. 이에 따라, n형 불순물 영역(349)과 드레인 영역(344a)이 쇼트키 배리어의 역바이어스의 관계가 되는 경우에, 드레인 영역(344a)과 기판(342)이 순바이어스가 되었다고 해도, 그 절연막(346)에 의해 드레인 영역(344a)과 기판(342)을 충분히 절연할 수 있다. 또, 이 경우의 절연막(346)의 작성 방법으로는, 우선 드레인 영역(344a)을 형성하기 위해 기판(342)을 파내려간 후에 산화막을 두껍게 퇴적시킨다. 그리고, 그 산화막을 에치백함으로써, 기판(342)의 바닥부에만 산화막을 남겨 절연막(346)을 형성한다. 그 후, 기판(342)의 측면을 산화함으로써, 두께가 얇은 제1 터널 절연막(348)을 형성한다.
또, 이번 개시된 실시예는, 모든 점에서 예시로서 제한적인 것이 아니라고 생각되어진다. 본 발명의 범위는, 상기된 실시예의 설명이 아니라 특허 청구의 범위에 의해 도시되고, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함된다.
예를 들면, 상기 각 실시예를 이하와 같이 변경해도 좋고, 그 경우라도, 상기 각 실시예와 동일한 작용·효과를 얻을 수 있다.
(i) 상기 제1∼제6 실시예에서, p형 단결정 실리콘 기판의 도전형을 n형으로 하고, n형의 소스 영역, n형의 드레인 영역 및 n형 불순물 영역(인터게이트)의 도전형을 p형으로 한다. 이에 따라, 제어 게이트 전극사이의 전위차를 더욱 작게 해도, 제어 게이트 전극으로부터 전자를 이동시킬 수 있고, 그 결과 또 다른 저전압화를 실현할 수 있다.
(ii) 상기 제1∼제6 실시예의 소거 동작에서, 드레인 전압 Vd를 0V로 한 후, 드레인 영역(비트선)을 오픈 상태로 유지한다.
상술한 바와 같이, 소거 동작의 당초에는, 부유 게이트 전극과 n형 불순물 영역(인터게이트)사이에 위치하는 제2 터널 절연막에 약 10㎹의 전계가 걸리므로, 계속하여 소거가 행해진다(n형 불순물 영역에 전자가 방출된다). 그리고, 소거 동작의 진행에 따라, 부유 게이트 전극으로부터 계속하여 전자가 방출되므로, 부유 게이트 전극의 전위가 점차로 상승한다. 그리고, 부유 게이트 전극의 전위가 임계치 전압 Vt를 넘은 시점에서, 부유 게이트 전극하의 채널 영역이 ON 상태가 된다. 이에 따라, 드레인 영역으로부터도 전자가 방출되게 되고, 그 때문에 드레인 영역의 전위도 상승한다. 그리고, 부유 게이트 전극과 n형 불순물 영역사이의 전위차가 감소한다. 그 결과, 부유 게이트 전극 중의 전자가 제2 터널 절연막의 장벽을 투과할 수 없게 되고, 그 이상 소거 동작은 행해지지 않게 된다.
즉, 소거 동작이 자동적으로 종료하기 때문에, 별도 소거 동작의 종료를 검출하기 위한 회로가 불필요해지고, 그 만큼 주변 회로에서의 구조의 간략화, 면적의 축소화 및 저소비 전력화를 실현할 수 있다. 또한, 각 메모리셀의 소거 레벨이 거의 균일해진다.
(iii) 상기 제1∼제6 실시예의 소거 동작에서, 드레인 전압 Vd를 0V로 한 후, 드레인 영역(비트선)을 감지 증폭기군(61)에 접속한다. 상기 (ii)에서 진술한 바와 같이, 소거 동작이 진행되면, 드레인 영역의 전위가 상승하기 때문에, 감지 증폭기군(61)에서 비트선 BLn의 전위가 소정치이상 변화한 것을 검출하여, 소거 동작의 종료를 판별한다.
(iv) 상기 (iii)에서, 워드선 단위로 소거 동작을 행하는 경우에, 복수의 비트선의 전위 변화를 검출했을 때에 소거 동작의 종료라고 판단한다. 즉, 1개의 워드선에 접속되어 있는 메모리셀은, 그 특성 상의 변동에 따라 소거가 종료하는 타이밍이 다르다. 이 때문에, 이 점의 변동을 감안하여, 1개뿐만 아니라, 복수 라인의 비트선의 전위 변화를 체크한다.
(v) 제1∼제6 실시예의 소거 동작에서, 메모리셀의 동작 전압을, 소스 전압 Vs: 6V, 드레인 전압 Vd: -3V, 제어 게이트 전압 Vcg: 6V, 기판 전압(웰 전압) Vsub: -3V로 설정한다.
이와 같이, 기판(웰)을 마이너스 전위로 설정함으로써, 그 만큼 소거 동작을 위한 소스 전압 Vs및 제어 게이트 전압 Vcg를 낮게 설정할 수 있다.
최근, 전자 기기의 저소비 전력화를 도모하기 위해 전원 전압이 저전압화되고, 반도체 집적 회로의 전원 전압은 3.3V 이하가 일반적으로 되어 있다. 제1 실시예에서는, 이러한 저전압화에 대해서도, 메모리셀(1)의 소거 동작 전압을 생성하기 위한 승압 회로의 규모를 작게 할 수 있다.
(vi) 상기 제1∼제7 실시예에서는, 기입 동작에서는 부유 게이트 전극으로 전자를 주입하고, 소거 동작에서는 부유 게이트 전극으로부터 전자를 방출하도록 했지만, 이것을 역의 관계로 설정해도 좋다. 즉, 부유 게이트 전극에 전자가 축적되어 있는 상태를 메모리셀의 소거 상태라고 규정하고, 부유 게이트 전극에 전자가 축적되지 않은 상태를 메모리셀의 기록 상태로 규정해도 좋다.
(vii) 제2 실시예의 판독 동작에서, 각 데이터의 값(「00」,「01」,「10」, 「11」)에 의해 부유 게이트 전극(11)에 축적되어 있는 량이 다르고, 셀 전류를 흘리기 위해 필요한 소스 영역(3)과 드레인 영역(4)사이의 전위차도 다르다. 이 점에서, 미리 각 데이터치에 대해, 각각 셀 전류를 흘리기 위한 소스-드레인간의 전위차를 규정해 두고, 판독 동작에서, 순서대로 전위차를 변화시키고, 셀 전류가 흐르기 시작한 전위차에 따라 데이터치를 판별한다.
(viii) 제5 실시예에서, 제어 게이트 전극(177)이 부유 게이트 전극(182) 상에 탑재된 구조로 해도 좋다. 구체적으로는, 도 37에 도시된 바와 같이, 제어 게이트 전극(177a)이 부유 게이트 전극(182) 상측에 오버랩하는 구조로 해도 좋다.
(ix) 상기 제6 실시예의 공정 37에서, 제1 터널 절연막(208)을 에치백함으로써, 제2 터널 절연막(210)보다도 얇은 제1 터널 절연막(208)을 형성했지만, 본 발명은 이것에 한하지 않고, 예를 들면 부유 게이트 전극(211)에 산화를 촉진하는 아르곤 이온등을 주입함과 함께, 제어 게이트 전극(207)에는, 산화를 억제하는 질소 이온등을 주입한 후, 산화함으로써, 막 두께가 다른 제1 터널 절연막(208) 및 제2 터널 절연막(210)을 형성하도록 해도 좋다. 이와 같이 하면, 막 두께가 다른 제1 터널 절연막(208) 및 제2 터널 절연막(210)을, 에치백을 이용하지 않고 1회의 열 산화 공정으로 형성할 수 있다.
(x) 상기된 제7 실시예에서, 드레인 영역(344a)을 실리콘에 대해 쇼트키 배리어를 갖는 재료(예를 들면, WSi나 TiN)에 의해 형성한다. 이와 같이 하면, n형 불순물 영역(349)과 드레인 영역(344a)사이에는, 쇼트키 배리어가 있기 때문에, 기입 시에는 전위차가 유지되고, 전자의 가속을 행할 수 있다. 또한, 쇼트키 배리어의 높이는 약 0.5eV로 비교적 낮기 때문에, 드레인 영역(344a)과 n형 불순물 영역(349)과의 전위차가 작은 경우라도 드레인 영역(344a)으로부터 많은 전자를 인출할 수 있다. 이 경우, 제1 터널 절연막(348)을 없애던지 얇게 한다.
제1 터널 절연막(348)을 얇게 하는 경우에는, 제1 터널 절연막(348)의 두께는, 드레인 영역(344a)과 n형 불순물 영역(349)과의 계면을 안정화시키는 범위에서 가능한 한 얇은 막 두께(예를 들면, 3㎚이하)가 바람직하다. 이와 같이 구성하면, 제1 터널 절연막(348)의 두께를 얇게 함으로써 제1 터널 절연막(348)에 의한 장벽을 얇게 할 수 있으므로, 제1 터널 절연막(348)이 쇼트키 배리어 특성에 영향을 미치게 하는 것을 방지할 수 있다. 그와 함께, 계면 준위가 다수 발생하여 불안정해지는 경향이 있는 드레인 영역(344a)과 n형 불순물 영역(349)과의 계면을 제1 터널 절연막(348)에 의해 용이하게 안정화시킬 수 있다.
또한, 쇼트키 배리어의 두께는, n형 불순물 영역(349)의 불순물 농도에 따라 고정밀도로 제어할 수 있다. 이 경우에, n형 불순물 영역(349)의 불순물 농도를 낮게 함으로써, n형 불순물 영역(349)에 전위 경사를 설치하는 것이 가능하다. 이와 같이 하면, 드레인 영역(344a)으로부터 인출된 전자를 서서히 가속하고, 부유 게이트 전극(351)에 주입하기 직전에 제2 터널 절연막(350)의 산화막 장벽을 넘는 에너지를 제공할 수 있다. 이에 따라, 전자는 평균 자유 행정이 긴 저에너지 상태에서 부유 게이트 전극(351) 근방까지 수송되고, 더욱 가속되고 주입되기 때문에, 도중에서 에너지를 잃는 경우가 드물다. 그 결과, 전자는 높은 확률로 부유 게이트 전극(351)으로 주입된다.
(xi) 제7 실시예의 소거시에, 제어 게이트 전극(347)을 접지 또는 중간으로 설정된 전위로 복귀하면, 약한 기입이 발생하여 과소거를 수정하는 것이 가능하다. 구체적으로는, 제7 실시예에서, 예를 들면 부유 게이트 전극(351)이 임계치 전압(0.5V) 이상의 2V가 될 때까지 과소거된 경우에, 제어 게이트 전극(347)을 -6V로부터 접지(0V) 또는 중간으로 설정된 전위로 복귀하면, 우선 부유 게이트 전극(351)과 소스 영역(343)사이의 전위차가 감소하여 소거가 종료한다. 그리고, 부유 게이트 전극(351)하의 트랜지스터가 온 상태가 된다. 이에 따라, n형 불순물 영역(349)의 전위가 상승하여 1.5V(소스 영역(343)의 전위(3V)를 상한으로서 부유 게이트 전극(351)의 전위(2V)로부터 임계치 전압(0.5V)을 레벨 시프트한 값)가 된다. 이 경우, 드레인 영역(344a)에는 -3V의 전압이 인가되어 있으므로, n형 불순물 영역(349)과 드레인 영역(344a)사이에 전위차가 발생하고, 그 결과 드레인 영역(344a)으로부터의 전자가 부유 게이트 전극(351)으로 주입되어 약한 기입이 행해진다. 이에 따라, 과소거를 수정할 수 있다.
상술한 바와 같이 본 발명에 따르면, 반도체 메모리의 장기 수명화, 저전압화, 동작의 고속화, 저소비 전력화, 고집적화를 도모할 수 있게 된다.

Claims (60)

  1. 반도체 메모리에 있어서,
    제1 게이트 전극, 제2 게이트 전극, 반도체 영역, 상기 반도체 영역의 한쪽의 표면에 형성된 제1 절연막, 및 상기 반도체 영역의 다른쪽의 표면에 형성된 제2 절연막을 포함하고,
    상기 제1 절연막, 상기 반도체 영역 및 상기 제2 절연막을 통해 캐리어를 상기 제2 게이트 전극으로 주입하는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서,
    상기 반도체 영역은 제1 도전형의 반도체로 이루어지는 제1층에 형성된 제2 도전형의 불순물 영역으로 이루어지는 것을 특징으로 하는 반도체 메모리.
  3. 제1항에 있어서,
    상기 반도체 영역은 제1 도전형의 반도체로 이루어지는 제1층 상에 형성된 제2 도전형의 반도체막을 포함하는 반도체 메모리.
  4. 제3항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은 자기 정합적으로 형성되는 것을 특징으로 하는 반도체 메모리.
  5. 반도체 메모리에 있어서,
    제l 도전형의 반도체로 이루어지는 제1층에 형성된 제2 도전형의 제1 영역 및 제2 영역;
    상기 제1층에 있어서의 상기 제1 영역과 상기 제2 영역사이에 형성된 제1 게이트 전극 및 제2 게이트 전극;
    상기 제1층에 있어서의 상기 제1 게이트 전극과 상기 제2 게이트 전극사이에 형성된 제2 도전형의 제3 영역;
    상기 제1 게이트 전극과 상기 제3 영역사이에 형성된 제1 절연막; 및
    상기 제2 게이트 전극과 상기 제3 영역사이에 형성된 제2 절연막
    을 포함하는 것을 특징으로 하는 반도체 메모리.
  6. 제5항에 있어서,
    상기 제3 영역은 제2 도전형의 불순물 영역으로 이루어지는 것을 특징으로 하는 반도체 메모리.
  7. 제5항에 있어서,
    상기 제3 영역은 제2 도전형의 도전성막을 포함하는 것을 특징으로 하는 반도체 메모리.
  8. 제7항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은 자기 정합적으로 형성되는 것을 특징으로 하는 반도체 메모리.
  9. 제5항에 있어서,
    상기 제1 게이트 전극은 상기 제1층에 대해 제1 게이트 절연막을 통해 형성되어 있고,
    상기 제2 게이트 전극은 상기 제1층에 대해 제2 게이트 절연막을 통해 형성되어 있는 것을 특징으로 하는 반도체 메모리.
  10. 제5항에 있어서,
    상기 제2 영역과 상기 제2 게이트 전극사이의 정전 용량은 상기 제3 영역과 상기 제2 게이트 전극사이의 정전 용량보다도 크게 설정되고,
    상기 제2 영역에 인가된 전압은 상기 제2 영역과 상기 제2 게이트 전극사이의 정전 커플링에 의해 상기 제2 게이트 전극으로 전달되고, 이에 따라 상기 제1층을 통해 상기 제2 영역과 연결되어 있는 상기 제3 영역의 전위가 상기 제2 영역과 같은정도가 되는 것을 특징으로 하는 반도체 메모리.
  11. 제5항에 있어서,
    상기 제3 영역의 폭은 상기 제1 게이트 전극과 상기 제3 영역사이의 상기 제1 절연막의 장벽을 투과한 캐리어가 상기 제2 절연막의 장벽을 넘기 위해 필요한 에너지를 갖을 때의 거의 평균 자유 행정이하로 설정되는 것을 특징으로 하는 반도체 메모리.
  12. 제5항에 있어서,
    상기 제2 게이트 전극은 상기 제2 영역의 측벽에 제3 절연막을 통해 형성되는 것을 특징으로 하는 반도체 메모리.
  13. 제12항에 있어서,
    상기 제2 게이트 전극은 상기 제1층에 홈을 형성한 후, 상기 홈 내에 상기 제3 절연막을 통해 상기 제2 영역측에 형성되는 것을 특징으로 하는 반도체 메모리.
  14. 제5항에 있어서,
    상기 제2 도전형의 제2 영역 상에는 제1 도전형의 제4 영역이 형성되어 있고,
    상기 제2 영역은 상기 제1층과 상기 제4 영역사이의 모든 영역에 형성되어 있는 것을 특징으로 하는 반도체 메모리.
  15. 제14항에 있어서,
    상기 제2 영역 및 상기 제4 영역은 제3 절연막을 통해 상기 제2 게이트 전극에 용량 결합하는 것을 특징으로 하는 반도체 메모리.
  16. 제5항에 있어서,
    상기 제1 게이트 전극은 상기 제3 영역에 대해 자기 정합적으로 형성된 측벽막을 포함하는 것을 특징으로 하는 반도체 메모리.
  17. 제16항에 있어서,
    상기 측벽막은 상기 제3 영역의 측면에 제1 도전성막을 퇴적시킨 후 에치백함으로써 형성되는 것을 특징으로 하는 반도체 메모리.
  18. 제5항에 있어서,
    상기 제1 영역에 접속되는 배선을 더 포함하고,
    상기 배선은 상기 제1 영역에 대해 자기 정합적으로 형성되는 것을 특징으로 하는 반도체 메모리.
  19. 제18항에 있어서,
    상기 배선은 상기 제1 게이트 전극의 측면에 제4 절연막을 통해 제2 도전성막을 퇴적시킨 후, 상기 제2 도전성막을 에치백함으로써 형성되는 것을 특징으로 하는 반도체 메모리.
  20. 제5항에 있어서,
    상기 제3 영역은 상기 제1 게이트 전극의 측면에 측벽 절연막을 자기 정합적으로 형성한 후, 상기 측벽 절연막을 이용하여 상기 제1층을 에칭함으로써 형성되는 것을 특징으로 하는 반도체 메모리.
  21. 제7항에 있어서,
    상기 제1 게이트 전극 및 제2 게이트 전극은 상기 제1층의 주표면 상에 형성되어 있고,
    상기 도전성막으로 이루어지는 제3 영역은 상기 제1층의 주표면 상에 있어서, 상기 제1 게이트 전극과 상기 제2 게이트 전극사이에 형성되는 것을 특징으로 하는 반도체 메모리.
  22. 제21항에 있어서,
    상기 제3 영역 중 적어도 일부는 상기 제2 게이트 전극의 상면 상에 형성되어 있고,
    상기 제1 게이트 전극 중 적어도 일부는 상기 제3 영역의 상면 상에 형성되는 것을 특징으로 하는 반도체 메모리.
  23. 제7항에 있어서,
    상기 제3 영역은 단결정 실리콘막을 포함하는 것을 특징으로 하는 반도체 메모리.
  24. 제7항에 있어서,
    상기 제3 영역은 자기 정합적으로 형성된 제1 도전성막으로 이루어지는 제1측벽막을 포함하는 것을 특징으로 하는 반도체 메모리.
  25. 제24항에 있어서,
    상기 제1 측벽막은 상기 제2 게이트 전극의 측벽에 상기 제2 절연막을 통해 형성된 제2 도전성막으로 이루어지는 제2 측벽막과, 상기 제2 측벽막의 측면 및 상기 제1층의 표면에 접촉하도록 형성된 제3 도전성막으로 이루어지는 제3 측벽막을 포함하는 것을 특징으로 하는 반도체 메모리.
  26. 제25항에 있어서,
    상기 제2 측벽막은 상기 제2 게이트 전극의 측면에 상기 제2 절연막을 통해 제2 도전성막을 퇴적시킨 후 에치백함으로써 형성되고,
    상기 제3 측벽막은 상기 제1층 및 상기 제2 측벽막을 피복하도록 제3 도전성막을 퇴적시킨 후 에치백함으로써, 상기 제2 측벽막의 측면 및 상기 제1층의 표면에 접촉하도록 형성되는 것을 특징으로 하는 반도체 메모리.
  27. 제24항에 있어서,
    상기 제2 영역은 상기 제2 게이트 전극의 측면에 제3 절연막을 통해 자기 정합적으로 형성된 제4 도전성막으로 이루어지는 제4 측벽막을 포함하는 것을 특징으로 하는 반도체 메모리.
  28. 제27항에 있어서,
    상기 제4 측벽막은 상기 제2 게이트 전극의 측벽에 상기 제3 절연막을 통해 형성된 제5 도전성막으로 이루어지는 제5 측벽막과, 상기 제5 측벽막의 측면 및 상기 제1층의 표면에 접촉하도록 형성된 제6 도전성막으로 이루어지는 제6 측벽막을 포함하는 것을 특징으로 하는 반도체 메모리.
  29. 제27항에 있어서,
    상기 제4 측벽막은 상기 제1 측벽막과 동시에 형성되는 것을 특징으로 하는 반도체 메모리.
  30. 제8항에 있어서,
    상기 제1 영역 및 상기 제2 영역은 각각의 측면이 노출하도록 상기 제1층에 형성되어 있고,
    상기 제1 게이트 전극은 상기 제1 영역의 측면에 제3 절연막을 통해 자기 정합적으로 형성된 제7 측벽막을 포함하고,
    상기 제2 게이트 전극은 상기 제2 영역의 측면에 제4 절연막을 통해 자기 정합적으로 형성된 제8 측벽막을 포함하는 것을 특징으로 하는 반도체 메모리.
  31. 제30항에 있어서,
    상기 제7 측벽막과 상기 제8 측벽막은 전면을 피복하도록 제7 도전성막을 퇴적시킨 후 에치백함으로써 동시에 형성되는 것을 특징으로 하는 반도체 메모리.
  32. 제8항에 있어서,
    상기 도전성막으로 이루어지는 제3 영역은 상기 제1 게이트 전극과 상기 제2 게이트 전극에 대해 자기 정합적으로 형성되는 것을 특징으로 하는 반도체 메모리.
  33. 제32항에 있어서,
    상기 제3 영역은 상기 제7 측벽막과 상기 제8 측벽막사이를 매립하도록 형성되는 것을 특징으로 하는 반도체 메모리.
  34. 제8항에 있어서,
    상기 제1 절연막의 막 두께는 상기 제2 절연막의 막 두께보다도 작은 것을 특징으로 하는 반도체 메모리.
  35. 제34항에 있어서,
    상기 제1 절연막 및 상기 제2 절연막은 상기 제1 게이트 전극에 산화를 억제하는 불순물을 도입함과 함께, 상기 제2 게이트 전극에 산화를 촉진하는 불순물을 도입한 후, 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 산화함으로써 형성되는 것을 특징으로 하는 반도체 메모리.
  36. 제8항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극사이에 위치하는 상기 제3 영역의 상면과, 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 상부 측면사이에는 제5 절연막이 형성되는 것을 특징으로 하는 반도체 메모리.
  37. 반도체 메모리에 있어서,
    제1 도전형의 반도체로 이루어지는 제1층에 형성된 제2 도전형의 영역과, 게이트 전극과, 상기 제2 도전형의 영역과 상기 게이트 전극사이에 각각 절연막을 통해 설치된 반도체 영역을 포함하고,
    상기 제2 도전형의 영역으로부터, 상기 절연막, 상기 반도체 영역을 통해 캐리어를 상기 게이트 전극으로 주입하는 것을 특징으로 하는 반도체 메모리.
  38. 제37항에 있어서,
    상기 반도체 영역은 상기 제1 도전형의 반도체로 이루어지는 제1층에 형성된 제2 도전형의 불순물 영역으로 이루어진 것을 특징으로 하는 반도체 메모리.
  39. 반도체 메모리에 있어서,
    제1 도전형의 반도체로 이루어지는 제1층에 형성된 제2 도전형의 제1 영역 및 제2 영역;
    상기 제1층 상에 형성된 제1 게이트 전극;
    상기 제1층에 있어서의 상기 제1 영역과 상기 제2 영역사이에 형성된 제2 게이트 전극;
    상기 제1층에 있어서의 상기 제1 게이트 전극 및 상기 제2 영역 중 어느 한쪽과, 상기 제2 게이트 전극사이에 형성된 제2 도전형의 제3 영역;
    상기 제3 영역의 한쪽의 표면에 형성된 제1 절연막; 및
    상기 제3 영역의 다른쪽의 표면에 형성된 제2 절연막
    을 포함하는 것을 특징으로 하는 반도체 메모리.
  40. 제39항에 있어서,
    상기 제2 게이트 전극과 상기 제1 영역사이에 형성된 제3 절연막을 더 포함하고,
    상기 제1 게이트 전극은 상기 제1 영역 및 상기 제2 영역에 대해 교차하는 방향으로 연장되어 형성되어 있고,
    상기 제1 절연막은 상기 제3 영역과 상기 제2 영역사이에 형성되어 있고,
    상기 제2 절연막은 상기 제3 영역과 상기 제2 게이트 전극사이에 형성되어 있는 것을 특징으로 하는 반도체 메모리.
  41. 제39항에 있어서,
    상기 제2 게이트 전극은 상기 제1층에 대해 게이트 절연막을 통해 형성되는 것을 특징으로 하는 반도체 메모리.
  42. 제40항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극사이의 정전 용량은 다른 부분의 정전 용량보다도 크게 설정되어 있고,
    상기 제1 게이트 전극에 인가된 전압은 상기 제1 게이트 전극과 상기 제2 게이트 전극사이의 정전 커플링에 의해 상기 제2 게이트 전극으로 전달되고, 이에 따라, 상기 제1층을 통해 상기 제1 영역과 연결되어 있는 상기 제3 영역의 전위가 상기 제1 영역과 같은 정도가 되는 것을 특징으로 하는 반도체 메모리.
  43. 제40항에 있어서,
    상기 제3 영역과 상기 제2 영역은 다이오드를 통해 접속되는 것을 특징으로 하는 반도체 메모리.
  44. 제40항에 있어서,
    상기 제2 영역은 실리콘에 대해 쇼트키 배리어를 갖는 재료를 포함하는 것을 특징으로 하는 반도체 메모리.
  45. 제44항에 있어서,
    상기 제2 영역과 상기 제3 영역사이에 위치하는 상기 제1 절연막은 상기 제2 영역과 상기 제3 영역과의 계면을 안정화시키는 범위에서 가능한 한 얇은 막 두께를 갖는 것을 특징으로 하는 반도체 메모리.
  46. 제44항에 있어서,
    상기 제3 영역의 불순물 농도를 낮춤으로써, 상기 제3 영역에 전위 경사가 설치되는 것을 특징으로 하는 반도체 메모리.
  47. 제44항에 있어서,
    상기 제2 영역과 상기 제1층사이에 위치하는 절연막은 상기 제2 영역과 상기 제1층을 절연하는 것이 가능한 막 두께를 갖는 것을 특징으로 하는 반도체 메모리.
  48. 제39항에 있어서,
    상기 제3 영역의 폭은 상기 제2 영역과 상기 제3 영역사이의 상기 제1 절연막의 장벽을 투과한 캐리어가 상기 제2 절연막의 장벽을 넘기 위해 필요한 에너지를 갖을 때의 거의 평균 자유 행정이하로 설정되는 것을 특징으로 하는 반도체 메모리.
  49. 제1 도전형의 반도체로 이루어지는 제1층에 형성된 제2 도전형의 제1 영역 및 제2 영역과,
    상기 제1층에 있어서의 상기 제1 영역과 상기 제2 영역사이에서, 상기 제1층에 대해 제1 게이트 절연막을 통해 형성된 제1 게이트 전극과,
    상기 제1층에 있어서의 상기 제1 영역과 상기 제2 영역사이에 있어서, 상기 제1층에 대해 제2 게이트 절연막을 통해 형성된 제2 게이트 전극과,
    상기 제1층에 있어서의 상기 제1 게이트 전극과 상기 제2 게이트 전극사이에 형성된 제2 도전형의 제3 영역과,
    상기 제1 게이트 전극과 상기 제3 영역사이에 형성된 제1 절연막과,
    상기 제2 게이트 전극과 상기 제3 영역사이에 형성된 제2 절연막을 포함하는 반도체 메모리의 동작 방법에 있어서,
    상기 제1 게이트 전극으로부터 상기 제1 절연막, 상기 제3 영역 및 상기 제2 절연막을 통해 상기 제2 게이트 전극으로, 핫 캐리어를 주입함으로써 데이터의 기록을 행하는 것을 특징으로 하는 반도체 메모리의 동작 방법.
  50. 제49항에 있어서,
    상기 제1 게이트 전극과 상기 제3 영역사이의 초기의 전계 강도를 다르게 하여, 상기 제2 게이트 전극으로 주입되는 핫 캐리어의 량을 제어함으로써 3치 이상의 데이터의 기록을 행하는 것을 특징으로 하는 반도체 메모리의 동작 방법.
  51. 제49항에 있어서,
    상기 제2 게이트 전극으로부터 상기 제2 절연막을 통해 상기 제3 영역으로 핫캐리어를 방출하여 데이터의 소거를 행하는 것을 특징으로 하는 반도체 메모리의 동작 방법.
  52. 제49항에 있어서,
    상기 제2 영역과 상기 제2 게이트 전극사이의 정전 용량은 상기 제3 영역과 상기 제2 게이트 전극사이의 정전 용량보다도 크게 설정되고,
    상기 제2 영역에 인가된 전압은 상기 제2 영역과 상기 제2 게이트 전극사이의 정전 커플링에 의해 상기 제2 게이트 전극으로 전달되고, 이에 따라 상기 제1층을 통해 상기 제2 영역과 연결되어 있는 상기 제3 영역의 전위가 상기 제2 영역과 같은 정도가 되는 것을 특징으로 하는 반도체 메모리의 동작 방법.
  53. 제49항에 있어서,
    상기 제3 영역의 폭은 상기 제1 게이트 전극과 상기 제3 영역사이의 상기 제1 절연막의 장벽을 투과한 캐리어가 상기 제2 절연막의 장벽을 넘기 위해 필요한 에너지를 갖을 때의 거의 평균 자유 행정 이하로 설정되는 것을 특징으로 하는 반도체 메모리의 동작 방법.
  54. 제52항에 있어서,
    데이터의 소거를 행할 때, 상기 제2 게이트 전극과 커플링하고 있는 상기 제2 영역의 전압을 일단 소정의 값으로 설정한 후, 상기 제2 영역을 오픈 상태로 유지하는 것을 특징으로 하는 반도체 메모리의 동작 방법. .
  55. 제1 도전형의 반도체로 이루어지는 제1층에 형성된 제2 도전형의 제1 영역 및 제2 영역;
    상기 제1층 상에 형성된 제1 게이트 전극;
    상기 제1층에 있어서의 상기 제1 영역과 상기 제2 영역사이에 있어서, 상기 제1층에 대해 게이트 절연막을 통해 형성된 제2 게이트 전극;
    상기 제1층에 있어서의 상기 제1 게이트 전극 및 상기 제2 영역 중 어느 한쪽과, 상기 제2 게이트 전극사이에 형성된 제2 도전형의 제3 영역;
    상기 제3 영역의 한쪽의 표면에 형성된 제1 절연막; 및
    상기 제3 영역의 다른쪽의 표면에 형성된 제2 절연막을 포함하는 반도체 메모리의 동작 방법에 있어서,
    상기 제1 게이트 전극 및 상기 제2 영역 중 어느 한쪽으로부터 상기 제1 절연막, 상기 제3 영역 및 상기 제2 절연막을 통해 상기 제2 게이트 전극으로, 핫 캐리어를 주입함으로써 데이터의 기록을 행하는 것을 특징으로 하는 반도체 메모리의 동작 방법.
  56. 제55항에 있어서,
    상기 제2 게이트 전극으로부터 제3 절연막을 통해 상기 제1 영역으로 핫캐리어를 방출하여 데이터의 소거를 행하는 것을 특징으로 하는 반도체 메모리의 동작 방법.
  57. 제55항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극사이의 정전 용량은 다른 부분의 정전 용량보다도 크게 설정되고,
    상기 제1 게이트 전극에 인가된 전압은 상기 제1 게이트 전극과 상기 제2 게이트 전극사이의 정전 커플링에 의해 상기 제2 게이트 전극으로 전달되고, 이에 따라 상기 제1층을 통해 상기 제1 영역과 연결되어 있는 상기 제3 영역의 전위가 상기 제1 영역과 같은 정도가 되는 것을 특징으로 하는 반도체 메모리의 동작 방법.
  58. 제55항에 있어서,
    상기 제3 영역의 폭은 상기 제2 영역과 상기 제3 영역사이의 상기 제1 절연막의 장벽을 투과한 캐리어가 상기 제2 절연막의 장벽을 넘기 위해 필요한 에너지를 갖을 때의 거의 평균 자유 행정 이하로 설정되는 것을 특징으로 하는 반도체 메모리의 동작 방법.
  59. 제55항에 있어서,
    데이터의 재기록을 행할 때, 상기 제1 영역에 플러스의 전압, 상기 제2 영역에 마이너스의 전압을 각각 인가함과 함께, 소거할 메모리셀의 상기 제1 게이트 전극에는 마이너스의 전압, 기입할 메모리셀의 상기 제1 게이트 전극에는 플러스의 전압을 각각 인가함으로써, 복수의 상기 제1 게이트 전극에 각각 접속된 복수의 메모리셀에 대해 소거와 기입을 동시에 행하고, 또한 데이터의 변경을 필요로 하지 않는 메모리셀에 대해서는 그대로 상기 데이터가 보유되는 것을 특징으로 하는 반도체 메모리의 동작 방법.
  60. 제55항에 있어서,
    데이터의 소거를 행할 때, 상기 제2 게이트 전극과 커플링하고 있는 상기 제1 게이트 전극의 전압을 일단 소정의 마이너스 전위로 설정한 후, 상기 제1 게이트 전극의 전위를 접지 전위 또는 중간으로 설정된 전위로 복귀하는 것을 특징으로 하는 반도체 메모리의 동작 방법.
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