JP2001057396A

JP2001057396A - 半導体メモリおよび半導体メモリの動作方法

Info

Publication number: JP2001057396A
Application number: JP2000031370A
Authority: JP
Inventors: Hideaki Fujiwara; 英明藤原
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1999-06-09
Filing date: 2000-02-09
Publication date: 2001-02-27

Abstract

(57)【要約】【課題】長寿命化，低電圧化，動作の高速化，低消費電
力化および高集積化を図ることが可能な半導体メモリを
提供する。【解決手段】ｐ型単結晶シリコン基板２に形成されたｎ
型のソース領域３及びドレイン領域４と、ｐ型単結晶シ
リコン基板２上に形成された制御ゲート電極７と、ソー
ス領域３とドレイン領域４との間に形成された浮遊ゲー
ト電極１１と、制御ゲート電極７およびドレイン領域の
いずれか一方と浮遊ゲート電極１１との間に形成された
ｎ型不純物領域９と、ｎ型不純物領域９の一方の表面に
形成された第１トンネル絶縁膜８と、ｎ型不純物領域９
の他方の表面に形成された第２トンネル絶縁膜１０とを
備える。そして、制御ゲート電極７またはドレイン領域
からｎ型不純物領域９へ電子を移動させ、更にこの電子
を加速して浮遊ゲート電極１１に注入する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体メモリ及び半
導体メモリの動作方法に関する。

【０００２】

【従来の技術】近年、磁気メモリであるハードディスク
およびフロッピィディスクに代替可能な半導体メモリと
して、ＥＰＲＯＭ（Erasable and Programmable Read O
nly Memory）やＥＥＰＲＯＭ（Electrically Erasable
and Programmable Read Only Memory ）等の不揮発性半
導体メモリが注目されている。

【０００３】ＥＰＲＯＭやＥＥＰＲＯＭのメモリセルで
は、浮遊ゲート電極にキャリアを蓄積し、キャリアの有
無によりデータの記憶を行うと共に、キャリアの有無に
よるしきい値電圧の変化を検出することによりデータの
読み出しを行っている。特に、ＥＥＰＲＯＭには、メモ
リセルアレイ全体でデータの消去を行うか、あるいは、
メモリセルアレイを任意のブロックに分けて各ブロック
単位でデータの消去を行うフラッシュＥＥＰＲＯＭがあ
る。このフラッシュＥＥＰＲＯＭはフラッシュメモリと
も呼ばれ、大容量化，低消費電力化，高速化が可能で耐
衝撃性に優れるという特徴を有することから、種々の携
帯機器で使用されている。また、フラッシュＥＥＰＲＯ
Ｍのメモリセルは１つのトランジスタから構成され、Ｅ
ＥＰＲＯＭと較べて高集積化が容易であるという利点を
有する。

【０００４】従来、フラッシュＥＥＰＲＯＭを構成する
メモリセルとして、スタックトゲート型およびスプリッ
トゲート型が提案されている。

【０００５】スタックトゲート型メモリセルにおいて、
浮遊ゲート電極に電子を蓄積させる書込動作では、半導
体基板のチャネル中の電子をホットエレクトロンにして
浮遊ゲート電極に注入する。その際、制御ゲート電極に
十数Ｖの電圧を印加する必要がある。また、スタックト
ゲート型メモリセルにおいて、浮遊ゲート電極に蓄積し
た電子を引き抜く消去動作では、ドレイン領域から浮遊
ゲート電極にファウラー−ノルドハイム・トンネル電流
（Fowler-Nordheim Tunnel Current、以下、ＦＮトンネ
ル電流という）を流す。その際、ドレイン領域に十数Ｖ
の電圧を印加する必要がある。

【０００６】スプリットゲート型メモリセルにおいて、
浮遊ゲート電極に電子を蓄積させる書込動作では、半導
体基板のチャネル中の電子をホットエレクトロンにして
浮遊ゲート電極に注入する。その際、ドレイン領域に十
数Ｖの電圧を印加する必要がある。また、スプリットゲ
ート型メモリセルにおいて、浮遊ゲート電極から電子を
引き抜く消去動作では、制御ゲート電極から浮遊ゲート
電極にＦＮトンネル電流を流す。その際、制御ゲート電
極に十数Ｖの電圧を印加する必要がある。

【０００７】このように、従来のスタックトゲート型お
よびスプリットゲート型のメモリセルでは、書込動作に
おいて浮遊ゲート電極に電子を注入するのにホットエレ
クトロンを利用し、消去動作において浮遊ゲート電極に
蓄積された電子を引き抜くのにＦＮトンネル電流を利用
している。

【０００８】ところで、浮遊ゲート電極に蓄積されたキ
ャリアを長期間に渡って保持するには、浮遊ゲート電極
を取り囲む絶縁膜の膜厚を厚くする必要がある。しか
し、浮遊ゲート電極に電子を注入または引き抜く際に、
ホットエレクトロンまたはＦＮトンネル電流を利用して
いる。このため、浮遊ゲート電極を取り囲む絶縁膜の膜
厚を厚くするほど、書込動作または消去動作において制
御ゲート電極やドレイン領域に印加する電圧（以下、メ
モリセルの動作電圧という）を高くしなければならな
い。

【０００９】また、メモリセルの動作電圧は昇圧回路で
生成される。この場合、実用上生成可能な電圧は十数Ｖ
までである。一方、浮遊ゲート電極を取り囲む絶縁膜と
してシリコン酸化膜を用いた場合、メモリセルの動作電
圧を十数Ｖとすると、当該シリコン酸化膜の膜厚は８〜
１０ｎｍ以上にはできない。従って、従来は、メモリセ
ルの動作電圧を十数Ｖに抑えるために、浮遊ゲート電極
を取り囲む絶縁膜としてシリコン酸化膜を用いる場合、
その膜厚を８〜１０ｎｍとしている。そのシリコン酸化
膜の膜厚が、８〜１０ｎｍ程度あれば、浮遊ゲート電極
に蓄積された電子を実用上ある程度満足できる期間保持
することができる。

【００１０】尚、浮遊ゲート電極に正孔を蓄積させる場
合も、上記した電子を蓄積させる場合と同様に、浮遊ゲ
ート電極を取り囲む絶縁膜としてのシリコン酸化膜の膜
厚を８〜１０ｎｍとすることによって、メモリセルの動
作電圧を十数Ｖに抑えると共に、浮遊ゲート電極に蓄積
された正孔を実用上ある程度満足できる期間保持するよ
うにしている。

【００１１】また、フラッシュメモリは、ワード線を共
有するセルを一旦一括消去した後その消去した領域を書
き直すことを特徴としている。セルアレイの構成に関し
ては、コンタクトを少なくしても動作する構造を採用す
ることにより集積度を向上させる努力がなされている。

【００１２】

【発明が解決しようとする課題】近年、フラッシュＥＥ
ＰＲＯＭにおいても、浮遊ゲート電極に蓄積されたキャ
リアの保持期間を長くして長寿命化を図った上で、今ま
でよりもさらに、低電圧化，動作の高速化，低消費電力
化，高集積化を目指すことが求められている。

【００１３】上記したように、従来、浮遊ゲート電極を
取り囲む絶縁膜としてシリコン酸化膜を用いる場合、そ
の膜厚は８〜１０ｎｍにしているため、長寿命化を図る
にはそのシリコン酸化膜の膜厚を８ｎｍよりも薄くする
ことは避ける必要がある。

【００１４】ところで、メモリセルの動作電圧の低電圧
化を図れば、昇圧するための時間（リードタイム）が短
くなり、その分、書込動作および消去動作の高速化を図
ることができる。また、低消費電力化も図ることができ
る。

【００１５】また、メモリセルの動作電圧を生成するた
めの昇圧回路は、生成する電圧が高くなるほど回路規模
が増大する。そして、フラッシュＥＥＰＲＯＭの周辺回
路（デコーダ、センスアンプ、バッファなど）を構成す
るトランジスタは、耐電圧が高くなるほど基板上の占有
面積（トランジスタサイズ）が増大する。そのため、メ
モリセルの動作電圧を低電圧化すれば、昇圧回路の回路
規模が小さくなる上に、周辺回路を構成するトランジス
タのサイズも小さくなることから、高集積化を図ること
ができる。

【００１６】従って、メモリセルの動作電圧の低電圧化
を図ることにより、動作の高速化，低消費電力化，高集
積化を全て同時に実現することができる。

【００１７】しかし、従来のスタックトゲート型および
スプリットゲート型のメモリセルでは、浮遊ゲート電極
に電子を注入または引き抜く際に、ホットエレクトロン
またはＦＮトンネル電流を利用している。そのため、浮
遊ゲート電極を取り囲む絶縁膜としてシリコン酸化膜を
使用する場合、その膜厚を今まで通り８〜１０ｎｍに維
持したままでは、メモリセルの動作電圧を現在よりも低
下させるのは困難である。つまり、従来のスタックトゲ
ート型およびスプリットゲート型のメモリセルの構造を
変えない限り、現在と同水準の寿命を維持しつつ、メモ
リセルの動作電圧の低電圧化を図ることは困難である。

【００１８】また、上記のようにフラッシュメモリの特
徴は、ワード線を共有するセルを一括消去してからその
消去した領域を書き直すことである。このため、ワード
線を共有するセルは、データの書き換えが必要ない場合
にも、消去と書き込みを行う必要があった。この場合、
データの書き換えは、消去と書き込みという２段階で行
われる。したがって、一括消去されるブロック（セクタ
ー）を構成するセル群に対して一括消去しながら同時に
書き込みを行うことや、磁気ディスクで行われるよう
な、いわゆる上書きを行うのは困難であった。このた
め、書き込みおよび消去動作の高速化を図ることが困難
であった。

【００１９】本発明は上記問題点を解決するためになさ
れたものであって、この発明の一つの目的は、長寿命
化，低電圧化，動作の高速化，低消費電力化，高集積化
を図ることが可能な半導体メモリを提供することであ
る。

【００２０】この発明のもう一つの目的は、上記の半導
体メモリにおいて、消去と書き込みとを同時に行うこと
である。

【００２１】この発明のさらにもう一つの目的は、上記
のような半導体メモリを容易に動作させることが可能な
半導体メモリの動作方法を提供することである。

【００２２】

【課題を解決するための手段】この発明の一に局面にお
ける半導体メモリは、第１導電型の半導体からなる第１
層に形成された第２導電型の領域と、ゲート電極と、第
２導電型の領域とゲート電極との間にそれぞれ絶縁膜を
介して設けられた半導体領域とを備えている。そして、
第２導電型の領域から、絶縁膜、半導体領域を介してキ
ャリヤをゲート電極に注入する。ここで、キャリヤを注
入するとは、電子を注入するだけでなく、電子を引き抜
くことも含まれる。この場合、好ましくは、上記半導体
領域は、上記第１導電型の半導体からなる第１層に形成
された第２導電型の不純物領域からなる。

【００２３】この発明の他の局面における半導体メモリ
は、第１導電型の半導体からなる第１層に形成された第
２導電型の第１領域および第２領域と、第１層上に形成
された第１ゲート電極と、第ｌ層における第１領域と第
２領域との間に形成された第２ゲート電極と、第１層に
おける第ｌゲート電極および第２領域のいずれか一方
と、第２ゲート電極との間に形成された第２導電型の第
３領域と、第３領域の一方の表面に形成された第１絶縁
膜と、第３領域の他方の表面に形成された第２絶縁膜と
を備えている。

【００２４】従って、本発明によれば、第１ゲート電極
または第２領域に所定の電圧を印加することにより、第
３領域の電位を上昇させ、これにより、第３領域と、第
１ゲート電極または第２領域との間に電界を容易に発生
させることができる。その結果、第１ゲート電極または
第２領域と、第３領域との間の絶縁膜の障壁を透過した
キャリアが、第３領域に発生した電界で加速され、第３
領域と第２ゲート電極との間の絶縁膜の障壁を越えて第
２ゲート電極に注入（書き込み）されて蓄積される。そ
のため、第２ゲート電極に蓄積されたキャリアの有無に
よりデータの記憶を行うことが可能になり、不揮発性半
導体メモリとして動作する。

【００２５】この場合において、第２ゲート電極と第１
領域との間に形成された第３絶縁膜をさらに備え、第１
ゲート電極は、第１領域および第２領域に対して交差す
る方向に延びて形成されており、第１絶縁膜は、第３領
域と第２領域との間に形成されており、第２絶縁膜は、
第３領域と第２ゲート電極との間に形成されているのが
好ましい。以下この構成を構成１という。

【００２６】この構成１のように構成すれば、第１領域
と第１ゲート電極とに正の電圧、第２領域に負の電圧を
印加することにより、第３領域の電位を上昇させ、これ
により、第３領域と第２領域との間に電界を容易に発生
させることができる。その結果、第２領域と第３領域と
の間の第１絶縁膜の障壁を透過したキャリアが、第３領
域に発生した電界で加速され、第３領域と第２ゲート電
極との間の第２絶縁膜の障壁を越えて第２ゲート電極に
注入（書き込み）されて蓄積される。そのため、第２ゲ
ート電極に蓄積されたキャリアの有無によりデータの記
憶を行うことが可能になり、不揮発性半導体メモリとし
て動作する。また、消去するメモリセルに関しては、第
１ゲート電極に負電圧を印加することにより、第２ゲー
ト電極に蓄積された電子が第１領域に引き抜かれて消去
が行われる。

【００２７】この構成１によれば、書き込みと消去動作
は、第１ゲート電極に印加する電圧の正・負のみで制御
することができる。これにより、従来のフラッシュメモ
リで一括消去した後に書き込みを行っていた、複数の第
１ゲート電極にそれぞれ接続される１０００〜４０００
個のメモリセルに対して、消去と書き込みとを同時に行
う一括書き換えが可能となる。

【００２８】上記した構成１による半導体メモリにおい
て、第２ゲート電極は、第１層に対しゲート絶縁膜を介
して形成されることが望ましい。このように構成すれ
ば、書き込み動作時に第２ゲート電極をトランジスタの
ゲートとして動作させることができる。

【００２９】また、上記した構成１による半導体メモリ
において、第１ゲート電極と第２ゲート電極との間の静
電容量は、他の部分の静電容量よりも大きく設定され、
第１ゲート電極に印加された電圧は、第１ゲート電極と
第２ゲート電極との間の静電カップリングにより第２ゲ
ート電極に伝達され、これにより、第ｌ層を介して第１
領域とつながっている第３領域の電位が第１領域と同程
度になる。こうすることで、第１ゲート電極の電位を制
御するだけで、第２ゲート電極の電位を簡単に制御する
ことができる。

【００３０】また、上記した構成１による半導体メモリ
において、第３領域と第２領域とは、ｐｎ接合やショッ
トキバリヤなどのダイオードを介して接続されているの
が好ましい。このように構成すれば、書き込み時に、第
２領域に負電圧が印加され、第３領域に正またはグラン
ド電圧が伝わっているときには、第２領域と第３領域と
の電位差を保持することができる。また、読み出し時
に、第２領域に正電圧が印加された時には、第２領域と
第３領域との間に抵抗無くまたは低抵抗で電流を流すこ
とができる。

【００３１】また、上記した構成１による半導体メモリ
において、第２領域は、シリコンに対してショットキバ
リヤを有する材料を含むようにしてもよい。このように
構成すれば、第３領域と第２領域との間には、ショット
キバリヤがあるために、書き込み時には電位差が保た
れ、それにより、電子の加速を行うことができる。ま
た、ショットキバリヤの高さは約０．５ｅＶと比較的低
いため、第２領域と第３領域との電位差が小さい場合で
も第２領域から多くの電子を引き出すことができる。こ
の場合、第１絶縁膜の厚みは、第２領域と第３領域との
界面を安定化させる範囲でできるだけ薄い膜厚が好まし
い。このように構成すれば、第１絶縁膜の厚みを薄くす
ることにより第１絶縁膜による障壁を薄くすることがで
きるので、第１絶縁膜がショットキバリヤ特性に影響を
及ぼすのを防止することができる。それと同時に、界面
準位が多数発生して不安定になりがちな第２領域と第３
領域との界面を第１絶縁膜によって容易に安定化させる
ことができる。

【００３２】また、ショットキバリヤの厚みは、第３領
域の不純物濃度によって高精度に制御することができ
る。この場合に、第３領域の不純物濃度を低くすること
によって、第３領域に電位勾配を設けることが可能であ
る。このようにすれば、第２領域から引き出された電子
を徐々に加速し、第２ゲート電極に注入する直前に酸化
膜障壁を越えるエネルギーを与えることができる。これ
により、電子は、平均自由行程の長い低エネルギー状態
で第２ゲート電極近傍まで輸送され、さらに加速されて
第２ゲート電極に注入されるため、途中でエネルギーを
失い難い。その結果、電子は高い確率で第２ゲート電極
に注入される。

【００３３】この場合において、第２領域と第１層との
間に位置する絶縁膜は、第２領域と第１層とを絶縁する
ことが可能な膜厚を有するのが好ましい。このように構
成すれば、第３領域と第２領域とがショットキバリヤの
逆バイアスの関係になる場合に、第２領域と第１層とが
順バイアスになったとしても、その絶縁膜によって第２
領域と第１層とを十分に絶縁することができる。

【００３４】また、上記した構成１による半導体メモリ
において、第３領域の厚さは、第２領域と第３領域との
間の第１絶縁膜の障壁を透過したキャリアが第２絶縁膜
の障壁を越えるために必要なエネルギーを有するときの
ほぼ平均自由行程以下に設定されていることが望まし
い。このように構成すれば、第２領域と第３領域との間
の第１絶縁膜の障壁を透過したキャリアのほとんど全て
が、第２絶縁膜の障壁を越えるエネルギーを獲得してホ
ットキャリアになり、第３領域中にとどまることなく、
極めて高い確率で第２ゲート電極に注入される。そのた
め、上記本発明の作用をより確実に得ることができる。

【００３５】また、この発明のもう一つの局面による半
導体メモリの動作方法は、第１導電型の半導体からなる
第１層に形成された第２導電型の第ｌ領域及び第２領域
と、第１層上に形成された第１ゲート電極と、第１層に
おける第１領域と第２領域との間において、第ｌ層に対
しゲート絶縁膜を介して形成された第２ゲート電極と、
第１層における第ｌゲート電極および第２領域のいずれ
か一方と第２ゲート電極との間に形成された第２導電型
の第３領域と、第３領域の一方の表面に形成された第１
絶縁膜と、第３領域の他方の表面に形成された第２絶縁
膜とを備えた半導体メモリの動作方法であって、第ｌゲ
ート電極および第２領域のいずれか一方から第ｌ絶縁
膜、第３領域および第２絶縁膜を介して第２ゲート電極
ヘ、ホットキャリアを注入することによってデータの書
き込みを行う。

【００３６】すなわち、書き込み動作の当初は、第１ゲ
ート電極または第２領域と第３領域との間及び第１ゲー
ト電極または第２領域と第２ゲート電極との間に所定の
電位差が生じているので、継続して書き込みが行われ
る。そして、書き込み動作の進行に伴って、第２ゲート
電極には、継続してホットキャリアが注入されるので、
第２ゲート電極の電位が初期の値から次第に低下する。
第２ゲート電極の電位の低下に合わせて、第３領域の電
位も次第に低下し、遂には、第１ゲート電極または第２
領域と、第３領域との間の電位差が所定の値よりも低く
なる。これにより、第１ゲート電極または第２領域中の
ホットキャリアが第１絶縁膜の障壁を透過することがで
きなくなり、書き込み動作が自動的に終了する。

【００３７】このもう一つの局面による半導体メモリの
動作方法において、第２ゲート電極から第３絶縁膜を介
して第１領域へホットキャリアを引き抜くことでデータ
の消去を行うことが望ましい。

【００３８】また、上記したもう一つの局面による半導
体メモリの動作方法において、第１ゲート電極と第２ゲ
ート電極との間の静電容量は、他の部分の静電容量より
も大きく設定され、第１ゲート電極に印加された電圧
は、第１ゲート電極と第２ゲート電極との間の静電カッ
プリングにより第２ゲート電極に伝達され、これによ
り、第ｌ層を介して第１領域とつながっている第３領域
の電位が第１領域と同程度になる。このように構成すれ
ば、第１ゲート電極の電位を制御するだけで、第２ゲー
ト電極の電位を簡単に制御することができる。

【００３９】また、上記したもう一つの局面による半導
体メモリの動作方法において、第３領域の厚さは、第２
領域と第３領域との間の第１絶縁膜の障壁を透過したキ
ャリアが第２絶縁膜の障壁を越えるために必要なエネル
ギーを有するときのほぼ平均自由行程以下に設定されて
いることが望ましい。

【００４０】このように構成すれば、第２領域と第３領
域との間の第１絶縁膜の障壁を透過したキャリアのほと
んど全てが、第２絶縁膜の障壁を越えるエネルギーを獲
得してホットキャリアになり、第３領域中にとどまるこ
となく、極めて高い確率で第２ゲート電極に注入され
る。そのため、上記本発明の作用をより確実に得ること
ができる。

【００４１】また、上記したもう一つの局面による半導
体メモリの動作方法において、データの書き換えを行う
際、第１領域に正の電圧、第２領域に負の電圧をそれぞ
れ印加するとともに、消去するメモリセルの第１ゲート
電極には負の電圧、書き込むメモリセルの第１ゲート電
極には正の電圧をそれぞれ印加することによって、複数
の第１ゲート電極にそれぞれ接続された複数のメモリセ
ルに対して消去と書き込みとを同時に行い、かつ、デー
タの変更を必要としないメモリセルについてはそのまま
前記データが保持されるのが好ましい。

【００４２】このように構成すれば、従来のフラッシュ
メモリで一括消去した後に書き込みを行っていた、複数
の第１ゲート電極にそれぞれ接続される１０００〜４０
００個のメモリセルに対して、消去と書き込みとを同時
に行う一括書き換えが可能となる。しかも、書き換えを
必要としないメモリセルに対しては消去してから新たに
同じデータを書き直すということはせずに、自動的にそ
のままのデータが保持されるので、トンネル絶縁膜のス
トレスが減少する。それにより、トンネル絶縁膜の寿命
が長くなり、その結果、書き換え回数を増大することが
できる。

【００４３】また、上記したもう一つの局面による半導
体メモリの動作方法において、データの消去を行う際、
第２ゲート電極とカップリングしている第１ゲート電極
の電圧を一旦所定の負電位に設定した後、その第１ゲー
ト電極の電位をグランドまたはニュウトラルとして設定
された電位に戻すようにしてもよい。

【００４４】このように構成すれば、弱い書き込みが起
こり過消去を修正することが可能である。すなわち、第
２ゲート電極がしきい値電圧以上の正電位になるまで過
消去された場合に、第１ゲート電極をグランド（０Ｖ）
またはニュウトラルとして設定された電位に戻すと、ま
ず第２ゲート電極と第１領域との間の電位差が減少して
消去が終了する。そして、第２ゲート電極下のトランジ
スタがオン状態になる。これにより、第３領域の電位が
上昇する。この場合、第２領域には負電圧が印加されて
いるので、第３領域と第２領域との間に電位差が発生
し、その結果、第２領域からの電子が第２ゲート電極に
注入されて弱い書き込みが行われる。これにより、過消
去を修正することができる。

【００４５】

【発明の実施の形態】（第１実施形態）以下、本発明を
具体化した第１実施形態を図面と共に説明する。

【００４６】図１は、本第１実施形態のメモリセルの一
部断面図である。図１を参照して、以下に第１実施形態
のメモリセル１の構造について説明する。

【００４７】この第１実施形態のメモリセル１では、ｐ
型単結晶シリコン基板２の表面に、ｎ型のソース領域３
及びｎ型のドレイン領域４が所定の間隔を隔てて形成さ
れている。基板２の表面におけるソース領域３とドレイ
ン領域４との間のチャネル領域５には、シリコン酸化膜
からなる第１ゲート絶縁膜６、ドープトポリシリコン膜
からなる制御ゲート電極７、シリコン酸化膜からなる第
１トンネル絶縁膜８、ｎ型の不純物領域９、シリコン酸
化膜からなる第２トンネル絶縁膜１０、ドープトポリシ
リコン膜からなる浮遊ゲート電極１１及びシリコン酸化
膜からなる第３絶縁膜１２がこの順番で形成されてい
る。浮遊ゲート電極１１と、チャネル領域５とは、第２
トンネル絶縁膜１０とシリコン酸化膜からなる第２ゲー
ト絶縁膜１３とにより絶縁分離されている。

【００４８】ソース領域３には、ドープトポリシリコン
膜からなるソース電極１４が接続されている。ソース電
極１４と制御ゲート電極７とは、シリコン酸化膜からな
る第４絶縁膜１５により絶縁分離されている。

【００４９】ここで、上記の各部材の膜厚は以下のよう
に設定されている。

【００５０】・第１ゲート絶縁膜６の膜厚：３〜４ｎｍ・第１トンネル絶縁膜８の膜厚：３〜４ｎｍ・第２トンネル絶縁膜１０の膜厚：８〜１０ｎｍ・第３絶縁膜１２の膜厚：８〜１０ｎｍ・第２ゲート絶縁膜１３の膜厚：８〜１０ｎｍ・第４絶縁膜１５の膜厚：３０〜４０ｎｍ・ｎ型不純物領域９の幅（第１トンネル絶縁膜８と第２
トンネル絶縁膜１０との間の距離）：２０〜４０ｎｍ
（尚、このｎ型不純物領域９の幅は、書き込みに使用す
る３〜５ｅＶのエネルギーを持った電子を、浮遊ゲート
電極１１に数％以上到達させるために、２０〜３０ｎｍ
が最も望ましい。）ここで、ドレイン領域４と浮遊ゲート電極１１との間に
位置する第３絶縁膜１２の面積は、ｎ型不純物領域９と
浮遊ゲート電極１１との間に位置する第２トンネル絶縁
膜１０の面積よりも大きい。従って、本実施形態におけ
るメモリセル１は、ドレイン領域４と浮遊ゲート電極１
１との間の静電容量が、ｎ型不純物領域９と浮遊ゲート
電極１１との間の静電容量よりも大きくなっている。こ
れにより、ｎ型不純物領域９と浮遊ゲート電極１１との
間のカップリング比が、ドレイン領域４と浮遊ゲート電
極１１との間のカップリング比よりも大きくなる。その
結果、ドレイン領域４の電位が浮遊ゲート電極１１に伝
わりやすくなる。

【００５１】図２に、メモリセル１を用いた不揮発性半
導体メモリ１５０の全体構成を示す。

【００５２】メモリセルアレイ１５１は、図２に示すよ
うに、複数のメモリセル１がマトリックス状に配置され
て構成されている（図２では図面を簡略化するために、
４個のメモリセルのみを示している）。

【００５３】行（ロウ）方向に配列された各メモリセル
１において、各制御ゲート電極７は、共通のワード線Ｗ
Ｌ₁〜ＷＬ_nに接続されている。

【００５４】列（カラム）方向に配列された各メモリセ
ル１において、ドレイン領域４は、共通のビット線ＢＬ
₁〜ＢＬ_nに接続され、ソース電極１４は、共通のソース
線ＳＬに接続されている。

【００５５】各ワード線ＷＬ₁〜ＷＬ_nはロウデコーダ１
５２に接続され、各ビット線ＢＬ₁〜ＢＬｄ_nはカラムデ
コーダ１５３に接続されている。

【００５６】外部から指定されたロウアドレスおよびカ
ラムアドレスは、アドレスピン１５４に入力される。そ
のロウアドレスおよびカラムアドレスは、アドレスピン
１５４からアドレスラッチ１５５へ転送される。アドレ
スラッチ１５５でラッチされた各アドレスのうち、ロウ
アドレスはアドレスバッファ１５６を介してロウデコー
ダ１５２へ転送され、カラムアドレスはアドレスバッフ
ァ１５６を介してカラムデコーダ１５３へ転送される。

【００５７】ロウデコーダ１５２は、各ワード線ＷＬ₀
〜ＷＬ_nの内、アドレスラッチ１５５でラッチされたロ
ウアドレスに対応したワード線を選択するとともに、ゲ
ート電圧制御回路１５７からの信号に基づいて、各ワー
ド線ＷＬ₁〜ＷＬ_nの電位を後述する各動作モードに対応
して制御する。

【００５８】カラムデコーダ１５３は、各ビット線ＢＬ
₁〜ＢＬ_nの内、アドレスラッチ１５５でラッチされたカ
ラムアドレスに対応したビット線を選択し、ドレイン電
圧制御回路１５８からの信号に基づいて、各ビット線Ｂ
Ｌ₁〜ＢＬ_nの電位を後述する各動作モードに対応して制
御する。

【００５９】外部から指定されたデータは、データピン
１５９に入力される。そのデータは、データピン１５９
から入力バッファ１６０を介してカラムデコーダ１５３
へ転送される。カラムデコーダ１５３は、各ビット線Ｂ
Ｌ₁〜ＢＬ_nの電位を、そのデータに対応して後述するよ
うに制御する。

【００６０】任意のメモリセル１から読み出されたデー
タは、各ビット線ＢＬ₁〜ＢＬ_nからカラムデコーダ１５
３を介してセンスアンプ群１６１へ転送される。センス
アンプ群１６１は電流センスアンプである。センスアン
プ群１６１で判別されたデータは、出力バッファ１６２
からデータピン１５９を介して外部へ出力される。

【００６１】ソース電圧制御回路１６３は、ソース線Ｓ
Ｌの電位を後述する各動作モードに対応して制御する。

【００６２】尚、上記した各回路（１５２〜１６３）の
動作は、制御コア回路１６４によって制御される。

【００６３】次に、上記のように構成されたメモリセル
１の各動作（書き込み動作、消去動作、読出動作）につ
いて説明する。ソース領域３（ソース電極１４）にはソ
ース線ＳＬを介してソース電圧Ｖsが印加される。ドレ
イン領域４にはビット線ＢＬ₁〜ＢＬ_nを介してドレイン
電圧Ｖdが印加される。制御ゲート電極７にはワード線
ＷＬ₀〜ＷＬ_nを介して制御ゲート電圧Ｖcgが印加され
る。基板２には基板電圧Ｖsubが印加される。

【００６４】（書き込み動作）この書き込み動作を行う
前には、浮遊ゲート電極１１は消去状態（電子が引き抜
かれている状態）にあり、第１実施形態において、消去
状態にある浮遊ゲート電極１１は、約２Ｖの電位を保っ
ている。また、第１実施形態では、浮遊ゲート電極１１
をゲートとするトランジスタ及び制御ゲート電極７をゲ
ートとするトランジスタのそれぞれのしきい値電圧Ｖｔ
は、共に０．５Ｖとする。

【００６５】書き込み動作においては、メモリセル１の
動作電圧を、ソース電圧Ｖs：０Ｖ、ドレイン電圧Ｖd：
３Ｖ、制御ゲート電圧Ｖcg：−３Ｖ、基板電圧（メモリ
セル１がシリコン基板に形成されたｐ型ウェルに形成さ
れている場合はウェル電圧：以下、ウェル電圧）Ｖsu
b：０Ｖに設定する。

【００６６】上述した通り、ドレイン領域４と浮遊ゲー
ト電極１１とは静電容量的に強くカップリングしている
から、ドレイン電圧（３Ｖ）の約２／３が浮遊ゲート電
極１１の消去状態の電位（約２Ｖ）に加算され、その結
果、浮遊ゲート電極１１の電位が約４Ｖまで上昇する。
これにより、浮遊ゲート電極１１をゲートとするトラン
ジスタがオン状態になり、ｎ型不純物領域９の電位がド
レイン領域４の電位と同程度になる。

【００６７】すなわち、ｎ型不純物領域９の電位が３Ｖ
（ドレイン電圧Ｖdを上限として、浮遊ゲート電極１１
の電位から上記しきい値電圧Ｖｔだけレベルシフトした
電圧）となり、ｎ型不純物領域９と制御ゲート電極７と
の間に高電界が発生する。その結果、ファウラー−ノル
ドハイム・トンネル電流（Fowler-Nordheim Tunnel Cur
rent、以下、ＦＮトンネル電流という）が流れ、制御ゲ
ート電極７からｎ型不純物領域９に電子が移動する。制
御ゲート電極７とｎ型不純物領域９との間の第１トンネ
ル絶縁膜８の障壁を透過（トンネリング）した電子は、
ｎ型不純物領域９と制御ゲート電極７との間に発生した
高電界によって加速され、第２トンネル絶縁膜１０を通
って浮遊ゲート電極１１に注入される。その結果、浮遊
ゲート電極１１に電子が蓄積され、データの書き込みが
行われる。

【００６８】ここで、電子がシリコン酸化膜からなる第
２トンネル絶縁膜１０の障壁を越えるために必要なエネ
ルギーは３．２ｅＶであり、そのエネルギーを獲得する
ために必要な電位差は３．２Ｖである。そのため、制御
ゲート電極７とｎ型不純物領域９との間及び制御ゲート
電極７と浮遊ゲート電極１１との間に、それぞれ３．２
Ｖ以上の電位差が生じるように、上記した書き込み時の
動作電圧を設定する。

【００６９】つまり、ドレイン電圧Ｖdを３Ｖ、制御ゲ
ート電圧Ｖcgを−３Ｖに設定すると、上述した通り、ド
レイン領域４と浮遊ゲート電極１１との間の静電カップ
リングにより、浮遊ゲート電極１１の電圧は約４Ｖにな
り、また、ｎ型不純物領域９の電位は３Ｖになる。従っ
て、制御ゲート電極７とｎ型不純物領域９との間には当
初６Ｖの電位差が生じており、制御ゲート電極７と浮遊
ゲート電極１１との間には当初約７Ｖの電位差が生じて
いる。

【００７０】また、電子のエネルギーが３．２ｅＶのと
きの平均自由行程（電子が進む距離の平均値）は約３０
〜４０ｎｍである。ここで、ｎ型不純物領域９の幅は平
均自由行程より薄い３０ｎｍに設定されている。そのた
め、制御ゲート電極７とｎ型不純物領域９との間の第１
トンネル絶縁膜８の障壁を透過した電子は、平均自由行
程（＝約３０〜４０ｎｍ）以下の短い距離で３．２ｅＶ
以上に加速される。

【００７１】従って、この第１トンネル絶縁膜８の障壁
を透過した電子のほとんど全てが、第２トンネル絶縁膜
１０の障壁（＝３．２ｅＶ）を越えるエネルギーを獲得
してホットエレクトロンになり、ｎ型不純物領域９中に
とどまることなく、極めて高い確率で浮遊ゲート電極１
１内に注入される。

【００７２】尚、電子のエネルギー及び第１トンネル絶
縁膜８の障壁を通過する確率は、ソース電圧Ｖs，ドレ
イン電圧Ｖd，制御ゲート電圧Ｖcgにより調整すること
ができる。従って、ホットエレクトロンが第２トンネル
絶縁膜１０の障壁を僅かに越えたエネルギーを得た時点
で、ホットエレクトロンを浮遊ゲート電極１１に注入す
ることができる。

【００７３】ところで、上述した通り、本実施形態にあ
っては、書き込み動作の当初は、制御ゲート電極７とｎ
型不純物領域９との間及び制御ゲート電極７と浮遊ゲー
ト電極１１との間に３．２Ｖ以上の電位差が生じている
ので、継続して書き込みが行われる（浮遊ゲート電極１
１に電子が注入される）。その一方、書き込み動作の進
行に伴って、浮遊ゲート電極１１には、継続して電子が
注入されるので、浮遊ゲート電極１１の電位が４Ｖから
次第に低下する。上述した通り、ｎ型不純物領域９の電
位は、ドレイン電圧Ｖdを上限として、浮遊ゲート電極
１１の電位から上記しきい値電圧Ｖｔだけレベルシフト
した値となる。このため、浮遊ゲート電極１１の電位の
低下に合わせて、ｎ型不純物領域９の電位も次第に低下
し、遂には、制御ゲート電極７とｎ型不純物領域９との
間の電位差が３．２Ｖ未満となる。すると、制御ゲート
電極７中の電子が第１トンネル絶縁膜８の障壁を透過す
ることができなくなり、それ以上書き込み動作は行われ
なくなる。

【００７４】すなわち、本実施形態にあっては、浮遊ゲ
ート電極１１の電位変化によって書き込み動作が自動的
に終了する構造であるので、別途書き込み動作の終了を
検出するための回路が不要となる。これにより、周辺回
路における構造の簡略化、面積の縮小化及び低消費電力
化を実現することができる。更に、本実施形態では、一
定の書き込み時間で書き込みを終了するのではなく、浮
遊ゲート電極１１の電位変化によって書き込み動作が自
動的に終了するので、各メモリセル１間に書き込みレベ
ルのばらつきが発生するのを有効に防止することができ
る。その結果、各メモリセル１の書き込みレベルをほぼ
均一にすることができる。

【００７５】（消去動作）消去動作においては、メモリ
セル１の動作電圧を、ソース電圧Ｖs：８Ｖ、ドレイン
電圧Ｖd：０Ｖ、制御ゲート電圧Ｖcg：９Ｖ、基板電圧
（ウェル電圧）Ｖsub：０Ｖに設定する。この場合、ド
レイン領域４と浮遊ゲート電極１１とは静電容量的に強
くカップリングしているから、浮遊ゲート電極１１の電
位がほぼ０Ｖとなる。

【００７６】一方、制御ゲート電極７の電位は９Ｖであ
るので、制御ゲート電極７をゲートとするトランジスタ
がオン状態になる。これにより、ｎ型不純物領域９の電
位がソース領域３の電位と同程度になる。すなわち、ｎ
型不純物領域９の電位は８Ｖ（ソース電圧Ｖsを上限と
して、制御ゲート電極７の電位から上記しきい値電圧Ｖ
ｔだけレベルシフトした電圧）となる。これにより、ｎ
型不純物領域９と浮遊ゲート電極１１との間に位置する
第２トンネル絶縁膜１０に約１０ＭＶの高電界が発生す
る。その結果、ＦＮトンネル電流が流れ、浮遊ゲート電
極１１からｎ型不純物領域９に電子が引き抜かれて、デ
ータの消去が行われる。

【００７７】（読み出し動作）読み出し動作において
は、メモリセル１の動作電圧を、ソース電圧Ｖs：０
Ｖ、ドレイン電圧Ｖd：３Ｖ、制御ゲート電圧Ｖcg：３
Ｖ、基板電圧（ウェル電圧）Ｖsub：０Ｖに設定する。

【００７８】浮遊ゲート電極１１に電子が蓄積されてい
ない状態（消去状態）では、浮遊ゲート電極１１が正に
帯電する（本第１実施形態では、浮遊ゲート電極１１が
２Ｖの電位を有している）ため、浮遊ゲート電極１１下
のチャネル領域５はオンの状態になる。また、浮遊ゲー
ト電極１１に電子が蓄積されている状態（書き込み状
態）では、浮遊ゲート電極１１が負に帯電するため、浮
遊ゲート電極１１下のチャネル領域５はオフの状態にな
る。

【００７９】チャネル領域５がオンの状態では、オフの
状態よりもソース領域３とドレイン電極４との間に電流
が流れやすい。従って、ソース領域３とドレイン電極４
との間に流れる電流（セル電流）を検出することによ
り、浮遊ゲート電極１１に電子が蓄積されているか否か
を判別することが可能である。これにより、メモリセル
１に記憶されたデータを読み出すことができる。

【００８０】尚、上記読み出し動作において、ソース電
圧Ｖsとドレイン電圧Ｖdとの電位関係を逆にしても同様
の読み出し動作を行うことができる。

【００８１】本第１実施形態によれば、以下の作用・効
果を得ることができる。

【００８２】（１）メモリセル１の構造は、従来のスタ
ックゲート型またはスプリットゲート型のメモリセルと
は全く異なる。具体的には、メモリセル１では、制御ゲ
ート電極７と浮遊ゲート電極１１との間に、絶縁膜（第
１トンネル絶縁膜８，第２トンネル絶縁膜１０）を介し
てｎ型不純物領域９を設ける。そして、書き込み動作に
おいて、ｎ型不純物領域９と制御ゲート電極７との間に
高電界を発生させることによって、制御ゲート電極７か
らｎ型不純物領域９に電子を移動させるとともに、更に
この電子を第１トンネル絶縁膜８及びｎ型不純物領域９
において加速して浮遊ゲート電極１１に注入する。

【００８３】従って、制御ゲート電極７から浮遊ゲート
電極１１に効率的に電子を注入することができ、それに
より、書き込み特性を向上させることができる（本発明
者の実験によれば、制御ゲート電極７から浮遊ゲート電
極１１への電子の注入効率を、従来のチャネルホットエ
レクトロン書き込み方式のスタックトゲート型又はスプ
リットゲート型の１０〜１００倍にすることができ
る）。その結果、従来に比べて短時間で書き込みを行う
ことができるので、書き込み動作の高速化を図ることが
できる。また、書き込み電圧の低電圧化を実現すること
が可能になるので、半導体メモリとしての消費電力の低
減に寄与することができる。

【００８４】（２）ｎ型不純物領域９の電位が、書き込
み動作においてはドレイン領域４と同じか又はそれに近
い値となり、消去動作においては、ソース領域３と同じ
か又はそれに近い値となる。

【００８５】従って、ｎ型不純物領域９の電位を制御す
る回路が不要となり、レイアウト面積の縮小化及び低消
費電力化を実現することができる。

【００８６】更には、上記（１）との相乗効果により、
書き込み動作において、メモリセル１の動作電圧（ソー
ス電圧Ｖs、ドレイン電圧Ｖd、制御ゲート電圧Ｖcg）を
±３Ｖの範囲内に納めることが可能になる。これによ
り、メモリセル１の動作電圧を従来のスタックトゲート
型またはスプリットゲート型のメモリセルの動作電圧の
数分の一以下にすることができる。その結果、書き込み
動作時の消費電力を低減させることができる。

【００８７】（３）消去動作において、ソース電圧Ｖs
及び制御ゲート電圧Ｖcgを制御することにより、浮遊ゲ
ート電極１１の電位に関係なくｎ型不純物領域９の電位
を制御することができる。

【００８８】従って、ｎ型不純物領域９の電位を制御す
る回路が不要となり、その結果、レイアウト面積の縮小
化及び低消費電力化を実現することができる。また、消
去動作において、メモリセル１の動作電圧を９Ｖ以下に
納めることができる。

【００８９】（４）ｎ型不純物領域９の幅を、書き込み
動作時における電子の平均自由行程（３０〜４０ｎｍ）
以下に設定しているので、第１トンネル絶縁膜８の障壁
を透過した電子のほとんど全てが、第２トンネル絶縁膜
１０の障壁（＝３．２ｅＶ）を越えるエネルギーを獲得
してホットエレクトロンになるとともに、その電子がｎ
型不純物領域９中にとどまることなく、高い確率で浮遊
ゲート電極１１内に注入される。その結果、高い書き込
み効率を得ることができる。

【００９０】（５）書き込み動作が自動的に終了する構
造であるので、別途書き込み動作の終了を検出するため
の回路が不要となる。これにより、周辺回路における構
造の簡略化、面積の縮小化及び低消費電力化を実現する
ことができる。さらに、複数のメモリセル１に書き込む
際に、各メモリセル１の書き込みレベルに関わらず一定
の書き込み時間経過後に書き込み動作を強制的に終了さ
せるのではなく、各メモリセル１の浮遊ゲート電極１１
の電位変化によって書き込み動作が自動的に終了するの
で、各メモリセル１間に書き込みレベルのばらつきが発
生しにくい。その結果、各メモリセル１の書き込みレベ
ルをほぼ均一にすることができる。

【００９１】（６）ドレイン領域４と浮遊ゲート電極１
１との間の静電容量が、ｎ型不純物領域９と浮遊ゲート
電極１１との間の静電容量よりも大きくなっている。

【００９２】従って、ドレイン電圧Ｖdを変化させるこ
とにより、浮遊ゲート電極１１の電位を容易に制御する
ことができる。

【００９３】次に、本第１実施形態のメモリセル１の製
造方法を図３〜図１１に従って説明する。

【００９４】工程１（図３参照）；トレンチ・アイソレ
ーション法又はＬＯＣＯＳ法を用い、ｐ型単結晶シリコ
ン基板２上にシリコン酸化膜からなるフィールド絶縁膜
２０を形成する。次に、基板２の表面にしきい値電圧調
整用のイオン注入を行う。続いて、基板２の表面にシリ
コン酸化膜２１を形成した後、フォトリソグラフィー工
程とエッチング工程とを用いて、シリコン酸化膜２１を
横方向に配列されたストライプ状に加工する。尚、ｐ型
単結晶シリコン基板２が、本発明における「第１層」に
相当する。

【００９５】以下の工程においては、図３における１０
０−１００断面に相当する図面を用いて説明する。

【００９６】工程２（図４参照）；基板の全面にシリコ
ン窒化膜２２を形成した後、そのシリコン窒化膜２２の
全面を異方性エッチバックすることにより、シリコン窒
化膜２２をシリコン酸化膜２１の間に埋め込む。

【００９７】工程３（図５参照）；シリコン酸化膜２１
を、１本おきにレジスト２３でマスクした後、レジスト
２３で覆われていないシリコン酸化膜２１を除去する。
更にオーバーエッチングにより、レジスト２３及びシリ
コン窒化膜２２で覆われていないフィールド絶縁膜２０
を掘り下げる。

【００９８】その後、エッチングガスを切り換えて、レ
ジスト２３及びシリコン窒化膜２２で覆われていない基
板２を掘り下げて、この部分にトレンチ２４を形成す
る。

【００９９】工程４（図６参照）；レジスト２３を除去
した後、熱酸化法を用いて、トレンチ２４の内面に厚さ
約３ｎｍの熱酸化膜を形成する。この熱酸化膜におい
て、トレンチ２４底部に形成された部分が第１ゲート絶
縁膜６を構成し、トレンチ２４の側壁に形成された部分
が第１トンネル絶縁膜８を構成する。尚、第１トンネル
絶縁膜８が、本発明における「第１絶縁膜」に相当す
る。

【０１００】工程５（図７参照）；トレンチ２４を含む
基板２の全面にリン等のｎ型不純物が導入されたドープ
トポリシリコン膜を形成した後、そのドープトポリシリ
コン膜の全面を異方性エッチバックすることにより、ト
レンチ２４からシリコン窒化膜２２にかけてサイド・ウ
ォールスペーサからなる制御ゲート電極７を形成する。
これにより、制御ゲート電極７を、シリコン窒化膜２２
に対して自己整合的に形成することができる。それによ
り、マスクプロセスにおけるマスクの重ね合わせずれの
問題が生じることなく、制御ゲート電極７を形成するこ
とができる。

【０１０１】また、制御ゲート電極７のゲート長をドー
プトポリシリコン膜の膜厚によって制御することができ
るので、ゲート長をマスクプロセスの最小限界寸法（最
小露光寸法）よりも小さくすることができるとともに、
ゲート長をマスクプロセスよりも高精度に制御すること
ができる。その結果、制御ゲート電極７をより微細化す
ることができるとともに、ゲート長のバラツキを抑える
ことができる。尚、制御ゲート電極７が、本発明におけ
る「第１ゲート電極」に相当する。

【０１０２】ここで、ドープトポリシリコン膜の形成方
法には以下のものがある。

【０１０３】方法１；ＬＰＣＶＤ法を用いてポリシリコ
ン膜を形成する際に、原料ガスに不純物を含んだガスを
混入する。

【０１０４】方法２；ＬＰＣＶＤ法を用いてノンドープ
のポリシリコン膜を形成した後に、ポリシリコン膜上に
不純物拡散源層（ＰＯＣｌ₃など）を形成し、その不純
物拡散源層からポリシリコン膜に不純物を拡散させる。

【０１０５】方法３；ＬＰＣＶＤ法を用いてノンドープ
のポリシリコン膜を形成した後に、不純物イオンを注入
する。

【０１０６】更に、イオン注入法により、制御ゲート電
極７をマスクとして、トレンチ２４の底部にリンイオン
を注入した後、熱処理することにより、ソース領域３を
形成する。その後、トレンチ２４を含む基板２の全面に
シリコン酸化膜を形成する。そして、そのシリコン酸化
膜の全面を異方性エッチバックすることにより、制御ゲ
ート電極７の側壁に幅３０ｎｍのサイド・ウォールスペ
ーサからなる第４絶縁膜１５を形成する。尚、ソース領
域３が、本発明における「第１領域」に相当する。

【０１０７】工程６（図８参照）；トレンチ２４を含む
基板２の全面にリン等のｎ型不純物が導入されたドープ
トポリシリコン膜を形成する。そして、そのドープトポ
リシリコン膜の全面を異方性エッチバックすることによ
り、トレンチ２４内においてソース領域３と接続される
ソース電極１４を形成する。これにより、自己整合的に
形成された制御ゲート電極７に挟まれた領域に、ソース
電極１４を自己整合的に形成することができる。これに
より、マスクプロセスにおけるマスクの重ね合わせずれ
の問題が生じることなく、ソース電極１４を形成するこ
とができる。尚、ドープトポリシリコン膜の形成方法
は、上記工程５に示した通りである。

【０１０８】更に、熱酸化法により、制御ゲート電極７
及びソース電極１４の上面に厚さ３０〜５０ｎｍの熱酸
化膜２５を形成する。この熱酸化膜２５と第４絶縁膜１
５とにより、制御ゲート電極７とソース電極１４とが電
気的に絶縁される。

【０１０９】工程７（図９参照）；シリコン窒化膜２２
を除去した後、基板２の全面に再びシリコン窒化膜を形
成する。そして、このシリコン窒化膜を異方性全面エッ
チバックすることにより、シリコン酸化膜２１及び制御
ゲート電極７の側壁に、サイド・ウォールスペーサ２６
を形成する。

【０１１０】更に、イオン注入法により、サイド・ウォ
ールスペーサ２６をマスクとして、露出している基板２
にリンイオンを注入した後、熱処理することにより、ｎ
型不純物領域２７を形成する。

【０１１１】工程８（図１０参照）；サイド・ウォール
スペーサ２６、熱酸化膜２５及びフィールド絶縁膜２０
をマスクとして、基板２（ｎ型不純物領域２７）をエッ
チングすることにより、この部分に深さ２００ｎｍのト
レンチ２８を形成する。このトレンチ２８により、ｎ型
不純物領域２７が２分割される。これにより、トレンチ
２８と制御ゲート電極７との間のｎ型不純物領域２７
が、ｎ型不純物領域９として機能する。このように、制
御ゲート電極７の側壁にサイド・ウォールスペーサ２６
を自己整合的に形成した後、そのサイド・ウォールスペ
ーサ２６を用いて基板２をエッチングすることによりｎ
型不純物領域９を形成することによって、マスクプロセ
スにおけるマスクの重ね合わせずれの問題が生じること
なく、ｎ型不純物領域９を自己整合的に形成することが
できる。

【０１１２】また、サイド・ウォールスペーサ２６を形
成するためのシリコン窒化膜の膜厚を制御することによ
って、マスクプロセスの限界最小寸法以下の微細な幅を
有するｎ型不純物領域９を形成することができる。ま
た、サイド・ウォールスペーサ２６を形成するためのシ
リコン窒化膜の膜厚を制御することによって、サイド・
ウォールスペーサ２６の幅を高精度に制御することがで
きるので、サイド・ウォールスペーサ２６を用いて形成
されるｎ型不純物領域９の幅も高精度に制御することが
できる。

【０１１３】このように、ｎ型不純物領域９をより微細
化することができるとともに、ｎ型不純物領域９の幅の
バラツキを抑えることができる。尚、ｎ型不純物領域９
が、本発明における「第３領域」に相当する。

【０１１４】このｎ型不純物領域９の幅（トレンチ２８
と第１トンネル絶縁膜８との間の距離）は、３０ｎｍで
ある。尚、このｎ型不純物領域９の幅の範囲は５０ｎｍ
以下が適当であり、望ましくはキャリアの平均自由工程
以下の３０〜４０ｎｍ以下であり、もっとも望ましく
は、２０〜３０ｎｍである。

【０１１５】ｎ型不純物領域９の幅が５０ｎｍより大き
くなると、書込効率及び消去効率が低下するという傾向
がある。

【０１１６】次に、熱酸化法を用いて、トレンチ２８の
内面に厚さ約８ｎｍの熱酸化膜を形成する。この熱酸化
膜において、トレンチ２８の底部に形成された部分が第
２ゲート絶縁膜１３を構成し、トレンチ２８のｎ型不純
物領域９側の側壁に形成された部分が第２トンネル絶縁
膜１０を構成し、トレンチ２８のドレイン領域４側の側
壁に形成された部分が第３絶縁膜１２を構成する。尚、
第２トンネル絶縁膜１０が、本発明における「第２絶縁
膜」に相当する。

【０１１７】そして、トレンチ２８を含む基板２の全面
に、リン等のｎ型不純物が導入されたドープトポリシリ
コン膜を形成した後、このドープトポリシリコン膜の全
面を異方性エッチバックする。更に、サイド・ウォール
スペーサ２６、熱酸化膜２５及びフィールド絶縁膜２０
をマスクとして、このドープトポリシリコン膜を基板２
の表面までエッチングすることにより、トレンチ２８内
に浮遊ゲート電極１１を埋め込み形成する。尚、浮遊ゲ
ート電極１１が、本発明における「第２ゲート電極」に
相当する。

【０１１８】ドープトポリシリコン膜の形成方法は、上
記工程５に示した通りである。

【０１１９】その後、熱酸化法を用いて、浮遊ゲート電
極１１の上面に熱酸化膜２９を形成する。この段階で、
各メモリセル１における浮遊ゲート電極１１は、フィー
ルド絶縁膜２０によって、メモリセル１毎に独立して形
成される。

【０１２０】工程９（図１１参照）；全面にシリコン窒
化膜３０を形成した後、このシリコン窒化膜３０をエッ
チバックする。そして、シリコン酸化膜２１以外の領域
をレジスト３１で覆った後、シリコン酸化膜２１をエッ
チング除去して、基板２を露出させる。そして、イオン
注入法を用い、露出した基板２にリンイオンを注入した
後、熱処理することにより、ｎ型のドレイン領域４を形
成する。この時、ｎ型不純物領域２７は、ドレイン領域
４に一体化される。尚、ｎ型のドレイン領域４が、本発
明における「第２領域」に相当する。

【０１２１】こうしてメモリセル１を完成させる。

【０１２２】その後は、各メモリセル１上に層間絶縁膜
（図示略）を形成する。そして、各制御ゲート電極７を
接続するワード線ＷＬ₀〜ＷＬ_nと、各ドレイン領域４を
接続するビット線ＢＬ₀〜ＢＬ_nと、各ソース電極１４を
共通接続するソース線ＳＬとを形成することにより、メ
モリセルアレイ１５０を構成する。

【０１２３】（第２実施形態）本発明を具体化した第２
実施形態を以下に説明する。この第２実施形態は、第１
実施形態のメモリセル１の構造において、４値（「０
０」，「０１」，「１０」，「１１」）のデータを記憶
させる。従って、本第２実施形態が第１実施形態と異な
るのは、書き込み時の動作電圧のみであり、その他の構
成は、第１実施形態と同一である。

【０１２４】まず、書き込み動作においては、メモリセ
ル１の動作電圧を、データ「０１」，「１０」，「１
１」のそれぞれにおいて、表１に示す通りの動作電圧に
設定する。尚、データ「００」は消去状態のことであ
る。

【０１２５】

【表１】データの種別によりドレイン電圧Ｖdが異なる。上述し
た通り、書き込み動作では、制御ゲート電極７とｎ型不
純物領域９との間の電位差が３．２Ｖ未満となった時点
で書き込みが終了する。その一方、ドレイン電圧Ｖdが
高い方が、初期のｎ型不純物領域９の電圧が高いので、
制御ゲート電極７とｎ型不純物領域９との間の電位差が
３．２Ｖ未満となるまでの時間が長くなり、そのぶん多
くの電子が浮遊ゲート電極１１に注入される。すなわ
ち、ドレイン電圧Ｖdを変えることにより、浮遊ゲート
電極１１への電子の蓄積量を異ならせることができる。
そして、各蓄積量に書くデータを対応づけることによ
り、多値（４値）の書き込みが可能となる。

【０１２６】また、読み出し動作においては、浮遊ゲー
ト電極１１に電子が多く蓄積されているほど、ソース領
域３とドレイン電極４との間に流れる電流（セル電流）
が流れにくくなって、その値が小さくなる。これによ
り、この電流値と４値のデータとを対応づけることによ
り、メモリセル１に記憶されたデータを読み出すことが
できる。

【０１２７】（第３実施形態）図１２は、本発明を具体
化した第３実施形態のメモリセルの平面図であり、図１
３は、図１２の２００−２００線に沿った断面図であ
り、図１４は、図１２の３００−３００線に沿った断面
図である。図１５〜図２５は、第３実施形態のメモリセ
ルの製造方法を説明するための平面図および断面図であ
る。

【０１２８】まず、この第３実施形態では、上記した第
１実施形態とは構造および動作方法が異なる。ただし、
ｎ型不純物領域（第３領域）を用いてデータの書き込み
を行う点は、第１実施形態と同様である。以下、第３実
施形態について説明する。

【０１２９】この第３実施形態では、図１２および図１
３に示すように、ｐ型単結晶シリコン基板４２にｎ型の
不純物領域からなるソース領域４３が形成されている。
また、ソース領域４３と所定の間隔を隔ててｎ型のポリ
シリコン膜からなるドレイン領域４４ａが形成されてい
る。このｎ型のドレイン領域４４ａは、ｐ型単結晶シリ
コン基板４２上に絶縁膜４６を介して形成されている。
ドレイン領域４４ａと、ソース領域４３との間には、浮
遊ゲート電極５１が形成されている。浮遊ゲート電極５
１は、ｐ型単結晶シリコン基板４２上にゲート絶縁膜５
３を介して形成されている。ゲート絶縁膜５３下には、
チャネル領域４５が形成されている。

【０１３０】浮遊ゲート電極５１とドレイン領域４４ａ
との間には、ｎ型不純物領域４９が形成されている。ｎ
型不純物領域４９とドレイン領域４４ａとの間には、第
１トンネル絶縁膜４８が形成されている。ｎ型不純物領
域４９と浮遊ゲート電極５１との間には、第２トンネル
絶縁膜５０が形成されている。また、浮遊ゲート電極５
１とソース領域４３との間には、第３トンネル絶縁膜５
２が形成されている。

【０１３１】ソース領域４３上には、ｎ型ポリシリコン
膜からなるソース領域４３ａおよびシリサイド膜からな
るソース領域４３ｂが形成されている。また、ドレイン
領域４４ａ上には、シリサイド膜からなるドレイン領域
４４ｂが形成されている。ソース領域４３ｂ、浮遊ゲー
ト電極５１およびドレイン領域４４ｂ上には、絶縁膜５
４を介してｐ型ポリシリコン膜からなる制御ゲート電極
４７が形成されている。この制御ゲート電極４７は、ソ
ース領域４３およびドレイン領域４４ａの延びる方向に
対して直交する方向に延びるように形成されている。な
お、制御ゲート電極４７と浮遊ゲート電極５１との間の
静電容量は、他の部分の静電容量よりも大きく設定され
ている。

【０１３２】図１２に示すように、制御ゲート電極４７
の側面には、酸化膜からなるサイド・ウォールスペーサ
５６が形成されている。サイド・ウォールスペーサ５６
間には、隣接するメモリセルの浮遊ゲート５１を分離す
るためのシリコン酸化膜５５が形成されている。図１２
および図１４に示すように、サイド・ウォールスペーサ
５６間に位置する部分では、ｎ型のソース領域４３上
に、ｎ型ポリシリコン膜からなるソース領域４３ａおよ
びシリサイド膜からなるソース領域４３ｂを介して、ｐ
型ポリシリコン膜からなるソース領域４３ｃが形成され
ている。

【０１３３】また、ｎ型ポリシリコン膜からなるドレイ
ン領域４４ａおよびｎ型不純物領域４９上には、ｐ型ポ
リシリコン膜からなるドレイン領域４４ｃが形成されて
いる。ここで、ｎ型不純物領域４９とｐ型ドレイン領域
４４ｃとの界面には、ｐｎ接合からなるダイオードが形
成されている。なお、ｎ型ポリシリコン膜からなるドレ
イン領域４４ａと、ｐ型ポリシリコン膜からなるドレイ
ン領域４４ｃとは、シリサイド膜からなるドレイン領域
４４ｂを介して接続されている。

【０１３４】次に、上記のように構成された第３実施形
態のメモリセルの各動作（書き込み動作、消去動作、読
出動作）について説明する。ソース領域４３〜４３ｃに
はソース線ＳＬを介してソース電圧Ｖsが印加される。
ドレイン領域４４ａ〜４４ｃにはビット線ＢＬ₁〜ＢＬ_n
を介してドレイン電圧Ｖdが印加される。制御ゲート電
極４７にはワード線ＷＬ₀〜ＷＬ_nを介して制御ゲート電
圧Ｖcgが印加される。基板４２には基板電圧Ｖsubが印
加される。

【０１３５】ここで、この第３実施形態では、書き込み
動作における動作電圧と消去動作における動作電圧と
は、制御ゲート電圧のみ異なり、他の動作電圧は同じで
ある。つまり、この第３実施形態では、書き込みと消去
動作は、制御ゲート電極４７に印加する電圧の正・負の
みで制御することができる。

【０１３６】（書き込み動作）書き込み動作を行う前に
は、浮遊ゲート電極５１は消去状態（電子が引き抜かれ
ている状態）にあり、第３実施形態では、消去状態にあ
る浮遊ゲート電極５１は、約０Ｖの電位を保っている。
また、第３実施形態では、浮遊ゲート電極５１をゲート
とするトランジスタのしきい値電圧Ｖｔは、０．５Ｖと
する。

【０１３７】書き込み動作においては、メモリセルの動
作電圧を、ソース電圧Ｖs：３Ｖ、ドレイン電圧Ｖd：−
３Ｖ、制御ゲート電圧Ｖcg：３Ｖ、基板電圧Ｖsub：０
Ｖに設定する。

【０１３８】上述した通り、制御ゲート電極４７と浮遊
ゲート電極５１とは静電容量的に強くカップリングして
いるので、制御ゲート電極４７の電位の約８０％が浮遊
ゲート電極５１に伝わるとする。この場合、浮遊ゲート
電極５１の電位は、０Ｖから約２．５Ｖに上昇する。こ
れにより、浮遊ゲート電極５１をゲートとするトランジ
スタがオン状態になり、ｎ型不純物領域４９がソース領
域４３と導通した状態になる。それにより、ｎ型不純物
領域４９の電位が約２Ｖ（ソース電圧Ｖdを上限とし
て、浮遊ゲート電極５１の電位から上記しきい値電圧Ｖ
ｔだけレベルシフトした電圧）となる。

【０１３９】その一方、ドレイン領域４４ａには−３Ｖ
の電圧が印加されているので、ｎ型不純物領域４９とド
レイン領域４４ａとの間に高電界が発生する。その結
果、ファウラー−ノルドハイム・トンネル電流（Fowler
-Nordheim Tunnel Current、以下、ＦＮトンネル電流と
いう）が流れ、ドレイン領域４４ａからｎ型不純物領域
４９に電子が移動する。そして、ドレイン領域４４ａと
ｎ型不純物領域４９との間の第１トンネル絶縁膜４８の
障壁を透過（トンネリング）した電子は、ｎ型不純物領
域４９とドレイン領域４４ａとの間に発生した高電界に
よって加速され、第２トンネル絶縁膜５０を通って浮遊
ゲート電極５１に注入される。その結果、浮遊ゲート電
極５１に電子が蓄積され、データの書き込みが行われ
る。

【０１４０】なお、書き込みが自動的に終了する点は第
１実施形態と同様である。

【０１４１】また、第１実施形態と同様、ｎ型不純物領
域４９の幅は、電子の平均自由行程より薄い３０ｎｍ程
度に設定されている。そのため、ドレイン領域４４ａと
ｎ型不純物領域４９との間の第１トンネル絶縁膜４８の
障壁を透過した電子は、平均自由行程（＝約３０〜４０
ｎｍ）以下の短い距離で３．２ｅＶ以上に加速される。

【０１４２】従って、この第１トンネル絶縁膜４８の障
壁を透過した電子のほとんど全てが、第２トンネル絶縁
膜５０の障壁（＝３．２ｅＶ）を越えるエネルギーを獲
得してホットエレクトロンになり、ｎ型不純物領域４９
中にとどまることなく、極めて高い確率で浮遊ゲート電
極５１内に注入される。

【０１４３】（消去動作）消去動作においては、メモリ
セル１の動作電圧を、ソース電圧Ｖs：３Ｖ、ドレイン
電圧Ｖd：−３Ｖ、制御ゲート電圧Ｖcg：−６Ｖ、基板
電圧（ウェル電圧）Ｖsub：０Ｖに設定する。

【０１４４】消去動作の場合、制御ゲート電極４７と浮
遊ゲート電極５１とは静電容量的に強くカップリングし
ているので、制御ゲート電極４７の電位の約８０％が浮
遊ゲート電極５１に伝わるとすると、浮遊ゲート電極５
１の電位は、約−５Ｖの負電位となる。

【０１４５】一方、ソース領域４３の電位は３Ｖである
ので、ソース領域４３と浮遊ゲート電極５１との間に位
置する第３トンネル絶縁膜５２に約１０ＭＶの高電界が
発生する。その結果、ＦＮトンネル電流が流れ、浮遊ゲ
ート電極５１からソース領域４３に電子が引き抜かれ
て、データの消去が行われる。

【０１４６】（読み出し動作）第３実施形態の読み出し
動作は、第１実施形態と同様である。すなわち、メモリ
セルの動作電圧を、ソース電圧Ｖs：０Ｖ、ドレイン電
圧Ｖd：３Ｖ、制御ゲート電圧Ｖcg：３Ｖ、基板電圧
（ウェル電圧）Ｖsub：０Ｖに設定する。

【０１４７】そして、ソース領域４３とドレイン領域４
４ａとの間に流れる電流（セル電流）を検出することに
より、浮遊ゲート電極５１に電子が蓄積されているか否
かを判別する。これにより、メモリセルに記憶されたデ
ータを読み出すことができる。

【０１４８】第３実施形態では、上記第１および第２実
施形態の作用・効果に加えて以下のような作用・効果を
得ることができる。

【０１４９】（７）第３実施形態では、書き込みと消去
動作は、制御ゲート電極４７に印加する電圧の正・負の
みで制御することができる。これにより、従来のフラッ
シュメモリで一括消去した後に書き込みを行っていた、
各制御ゲート電極４７にそれぞれ接続される１０００〜
４０００個のメモリセルに対して、消去と書き込みとを
同時に行う一括書き換えが可能となる。

【０１５０】すなわち、データの書き換えを行う際、ソ
ース領域４３に正の電圧（３Ｖ）、ドレイン領域４４ａ
に負の電圧（−３Ｖ）をそれぞれ印加するとともに、消
去するメモリセルの制御ゲート電極４７には負の電圧
（−６Ｖ）、書き込むメモリセルの制御ゲート電極４７
には正の電圧（３Ｖ）をそれぞれ印加する。これによっ
て、ソース領域４３とドレイン領域４４ａとに挟まれた
多数のメモリセルに対して消去と書き込みとを同時に行
い、かつ、データの変更を必要としないメモリセルにつ
いてはそのまま前記データが保持される。

【０１５１】このように書き込みと消去とを同時に行う
一括書き換えが可能となるので、書き込みおよび消去動
作を簡略化することができ、その結果、書き込みおよび
消去動作の高速化を図ることが可能となる。また、書き
換えを必要としないメモリセルに対しては消去してから
新たに同じデータを書き直すということはせずに、自動
的にそのままのデータが保持されるので、トンネル絶縁
膜のストレスが減少する。それにより、トンネル絶縁膜
の寿命が長くなり、その結果、書き換え回数を増大する
ことができる。

【０１５２】（８）また、制御ゲート電極４７と浮遊ゲ
ート電極５１との間の静電容量は、他の部分の静電容量
よりも大きく設定されている。これにより、制御ゲート
電極４７に印加された電圧は、制御ゲート電極４７と浮
遊ゲート電極５１との間の静電カップリングにより浮遊
ゲート電極５１に伝達される。その結果、制御ゲート電
極４７の電位を制御するだけで、浮遊ゲート電極５１の
電位を簡単に制御することができる。

【０１５３】（９）ｎ型不純物領域４９とドレイン領域
４４ａとは、ｐｎ接合からなるダイオードを介して接続
されている。これにより、書き込み時に、ドレイン領域
４４ａに負電圧が印加され、ｎ型不純物領域４９に正ま
たはグランド電圧が伝わっているときには、ドレイン領
域４４ａとｎ型不純物領域４９との電位差を保持するこ
とができる。また、読み出し時に、ドレイン領域４４ａ
に正電圧が印加された時には、ドレイン領域４４ａとｎ
型不純物領域４９との間に抵抗無くまたは低抵抗で電流
を流すことができる。

【０１５４】（１０）図１３に示すメモリセル領域にコ
ンタクト領域が存在しないので、メモリセル領域の集積
度を向上させることができる。

【０１５５】次に、図１５〜図２５を参照して、第３実
施形態のメモリセルの製造方法を説明する。

【０１５６】工程１０（図１５参照）；基板４２上にシ
リコン窒化膜６１を形成した後、このシリコン窒化膜６
１をストライプ状に加工する。露出した基板４２を１０
０ｎｍ程度掘り下げて溝を形成した後、基板４２を酸化
することによって、基板の溝の内面に１０ｎｍ程度の膜
厚を有するシリコン酸化膜を形成する。このシリコン酸
化膜のうち、ドレイン領域側の溝の側面に形成された部
分は、第２トンネル絶縁膜５０（図１３参照）を構成
し、ソース領域側の溝の側面に形成された部分は、第３
トンネル絶縁膜５２を構成し、溝の底面に形成された部
分は、ゲート絶縁膜５３を構成する。なお、第２トンネ
ル絶縁膜５０は、本発明の「第２絶縁膜」に相当し、第
３トンネル絶縁膜５２は、本発明の「第３絶縁膜」に相
当する。そして、基板４２の溝部にポリシリコン膜５１
を埋め込む。

【０１５７】工程１１（図１６参照）；溝部に埋め込ん
だポリシリコン膜５１を異方性エッチングすることによ
って、浮遊ゲート分離用の溝（Ａ）およびソース分離用
の溝（Ｂ）を形成する。そして、その溝（Ａ）および
（Ｂ）にシリコン酸化膜５５を埋め込む。なお、このポ
リシリコン膜５１の異方性エッチングによって、メモリ
セル毎に分離されたポリシリコン膜からなる浮遊ゲート
電極５１が形成される。なお、この浮遊ゲート電極５１
は、本発明の「第２ゲート電極」を構成する。

【０１５８】工程１２（図１７参照）；ポリシリコン膜
からなる浮遊ゲート電極５１の上面を酸化することによ
って、３０ｎｍ程度の膜厚を有するシリコン酸化膜６２
を形成する。

【０１５９】工程１３（図１８参照）；シリコン窒化膜
６１を除去した後、全面にシリコン窒化膜を堆積する。
その堆積したシリコン窒化膜を異方性エッチバックする
ことによって、浮遊ゲート電極５１の側面に、２０ｎｍ
〜３０ｎｍ程度の厚みを有するサイドウォール・スペー
サ６３を形成する。サイドウォール・スペーサ６３をマ
スクとして、基板４２に砒素やリンなどのｎ型不純物を
イオン注入した後、熱処理することによって、ｎ型のソ
ース領域４３と、ｎ型不純物領域４９を形成するための
不純物領域４９ａとを形成する。なお、ｎ型のソース領
域４３は、本発明の「第１領域」を構成する。

【０１６０】工程１４（図１９参照）；ｎ型のソース領
域４３を覆うようにレジスト膜６４を形成した後、レジ
スト膜６４、シリコン酸化膜６２およびサイドウォール
・スペーサ６３をマスクとして、異方性エッチングによ
り基板４２を１５０ｎｍ程度掘り下げて溝を形成する。
これにより、ｎ型不純物領域４９が形成される。なお、
このｎ型不純物領域４９は、本発明の「第３領域」を構
成する。

【０１６１】工程１５（図２０参照）；基板４２の溝の
内面に、熱酸化法を用いて２ｎｍ〜３ｎｍ程度の膜厚を
有するシリコン酸化膜を形成する。このシリコン酸化膜
のうち、基板４２の溝の底面に形成されている部分は絶
縁膜４６を構成し、ｎ型不純物領域４９の側面に形成さ
れている部分は第１トンネル絶縁膜４８を構成する。な
お、この第１トンネル絶縁膜４８は、本発明の「第１絶
縁膜」に相当する。この後、基板４２の溝を覆うように
レジスト膜６５を形成した後、そのレジスト膜６５、シ
リコン酸化膜６２およびサイドウォール・スペーサ６３
をマスクとして、異方性エッチングによりソース領域４
３表面に形成された自然酸化膜を除去する。

【０１６２】工程１６（図２１参照）；レジスト膜６５
を除去した後、全面にポリシリコン膜を堆積する。そし
て、そのポリシリコン膜にｎ型不純物をイオン注入した
後熱処理する。その後、そのポリシリコン膜をエッチバ
ックすることにより、基板４２の溝を埋め込むポリシリ
コン膜からなるｎ型のドレイン領域４４ａと、ソース領
域４３上のポリシリコン膜からなるｎ型のソース領域４
３ａとを形成する。なお、ドレイン領域４４ａは、本発
明の「第２領域」を構成する。

【０１６３】工程１７（図２２参照）；サリサイド（se
lf-aligned silicide）プロセスを用いて、ソース領域
４３ａとドレイン領域４４ａとの表面をシリサイド化す
ることによって、ソース領域４３ａとドレイン領域４４
ａとの上に、それぞれ、ＷＳｉなどの金属シリサイド膜
４３ｂおよび４４ｂを形成する。

【０１６４】工程１８（図２３参照）；シリコン酸化膜
６２およびサイドウォール・スペーサ６３を除去する。

【０１６５】工程１９（図２４参照）；熱酸化法または
ＣＶＤ法を用いて、全面に１０ｎｍ〜１５ｎｍ程度のシ
リコン酸化膜５４を形成する。

【０１６６】工程２０（図２５参照）；全面にポリシリ
コン膜を堆積した後、そのポリシリコン膜にｐ型不純物
をイオン注入する。そして、熱処理した後、そのポリシ
リコン膜をパターンニングすることによって、ソースお
よびドレイン方向と直交する方向に延びる制御ゲート電
極４７を形成する。なお、制御ゲート電極４７は、本発
明の「第１ゲート電極」に相当する。

【０１６７】この後、図１２に示したように、制御ゲー
ト電極４７の側面に酸化膜からなるサイドウォール・ス
ペーサ５６を形成する。全面にポリシリコン膜を堆積し
た後、そのポリシリコン膜にｐ型不純物（たとえばＢ）
をイオン注入する。そして熱処理した後、そのポリシリ
コン膜を異方性エッチバックすることにより、サイドウ
ォール・スペーサ５６間に埋め込まれたｐ型ポリシリコ
ン膜からなるソース領域４３ｃおよびドレイン領域４４
ｃが形成される。さらに、ｐ型ポリシリコン膜からなる
制御ゲート電極４７と、ｐ型ポリシリコン膜からなるソ
ース領域４３ｃおよびドレイン領域４４ｃとの上部をサ
リサイド技術を用いてシリサイド化する。

【０１６８】こうしてメモリセルを完成させる。

【０１６９】その後は、第１実施形態と同様、各メモリ
セル上に層間絶縁膜（図示略）を形成する。そして、各
制御ゲート電極４７を接続するワード線ＷＬ₀〜ＷＬ
_nと、各ドレイン領域を接続するビット線ＢＬ₀〜ＢＬ_n
と、各ソース領域４３を共通接続するソース線ＳＬとを
形成することにより、メモリセルアレイ１５０を構成す
る。

【０１７０】なお、今回開示された実施形態は、すべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。

【０１７１】たとえば、上記各実施形態を以下のように
変更してもよく、その場合でも、上記各実施形態と同様
の作用・効果を得ることができる。

【０１７２】（イ）第１実施形態において、ｐ型単結晶
シリコン基板２の導電型をｎ型、ｎ型のソース領域３、
ｎ型のドレイン領域４およびｎ型不純物領域９の導電型
をｐ型にする。これにより、制御ゲート電極７との間の
電位差を更に小さくしても、制御ゲート電極７から電子
を移動させることができ、その結果、更なる低電圧化を
実現することができる。

【０１７３】（ロ）第１実施形態の消去動作において、
ドレイン電圧Ｖdを０Ｖとした後、ドレイン領域４（ビ
ット線）をオープン状態に保持する。

【０１７４】上述した通り、第１実施形態の消去動作の
当初は、浮遊ゲート電極１１とｎ型不純物領域９との間
に位置する第２トンネル絶縁膜１０に約１０ＭＶの電界
がかかっているので、継続して消去が行われる（ｎ型不
純物領域９に電子が引き抜かれる）。そして、消去動作
の進行に伴って、浮遊ゲート電極１１から継続して電子
が引き抜かれるので、浮遊ゲート電極１１の電位が次第
に上昇する。そして、浮遊ゲート電極１１の電位がしき
い値電圧Ｖｔを越えた時点で、浮遊ゲート電極１１の下
のチャネル領域５がＯＮ状態になる。これにより、ドレ
イン領域４からも電子が引き抜かれるようになり、その
ため、ドレイン領域４の電位も上昇する。そして、浮遊
ゲート電極１１とｎ型不純物領域９との間の電位差が減
少する。その結果、浮遊ゲート電極１１中の電子が第２
トンネル絶縁膜１０の障壁を透過することができなくな
り、それ以上消去動作は行われなくなる。

【０１７５】すなわち、消去動作が自動的に終了するた
め、別途消去動作の終了を検出するための回路が不要と
なり、そのぶん周辺回路における構造の簡略化、面積の
縮小化及び低消費電力化を実現することができる。更に
は、各メモリセル１の消去レベルがほぼ均一になる。

【０１７６】（ハ）第１実施形態の消去動作において、
ドレイン電圧Ｖdを０Ｖとした後、ドレイン領域４（ビ
ット線）をセンスアンプ群６１に接続する。上記（ロ）
で述べた通り、消去動作が進行すると、ドレイン領域４
の電位が上昇するから、センスアンプ群６１においてビ
ット線ＢＬ_nの電位が所定値以上変化したことを検出し
て、消去動作の終了を判別する。

【０１７７】（ニ）上記（ハ）において、ワード線単位
で消去動作を行う場合に、複数のビット線の電位変化を
検出したときに消去動作の終了と判断する。すなわち、
１本のワード線に接続されているメモリセル１は、その
特性上のバラツキにより消去が終了するタイミングが異
なる。このため、この点のバラツキを勘案して、１本だ
けでなく、複数本のビット線の電位変化をチェックす
る。

【０１７８】（ホ）第１実施形態の消去動作において、
メモリセル１の動作電圧を、ソース電圧Ｖs：６Ｖ、ド
レイン電圧Ｖd：−３Ｖ、制御ゲート電圧Ｖcg：６Ｖ、
基板電圧（ウェル電圧）Ｖsub：−３Ｖに設定する。

【０１７９】このように、基板（ウェル）をマイナス電
位に設定することにより、そのぶん消去動作のためのソ
ース電圧Ｖs及び制御ゲート電圧Ｖcgを低く設定するこ
とができる。

【０１８０】近年、電子機器の低消費電力化を図るため
に電源電圧が低電圧化され、半導体集積回路の電源電圧
は３．３Ｖ以下が一般的になりつつある。第１実施形態
では、このような低電圧化に対しても、メモリセル１の
消去動作電圧を生成するための昇圧回路の規模を小さく
することができる。

【０１８１】（ヘ）上記各実施形態では、書き込み動作
においては浮遊ゲート電極に電子を注入し、消去動作に
おいては浮遊ゲート電極から電子を引き抜くようにした
が、これを逆の関係に設定してもよい。つまり、浮遊ゲ
ート電極に電子が蓄積されている状態をメモリセルの消
去状態と規定し、浮遊ゲート電極に電子が蓄積されてい
ない状態をメモリセルの書き込み状態と規定してもよ
い。

【０１８２】（ト）第２実施形態の読み出し動作におい
て、各データの値（「００」，「０１」，「１０」，
「１１」）によって浮遊ゲート電極１１に蓄積されてい
る量が異なり、セル電流を流すために要するソース領域
３とドレイン領域４との間の電位差も異なる。この点か
ら、予め各データ値に対し、それぞれセル電流を流すた
めのソース−ドレイン間の電位差を規定しておき、読み
出し動作において、順番に電位差を変化させ、セル電流
が流れ始めた電位差によってデータ値を判別する。

【０１８３】（チ）上記した第３実施形態において、ド
レイン領域４４ａをシリコンに対してショットキバリヤ
を有する材料（たとえば、ＷＳｉやＴｉＮ）によって形
成する。このようにすれば、ｎ型不純物領域４９とドレ
イン領域４４ａとの間には、ショットキバリヤがあるた
めに、書き込み時には電位差が保たれ、電子の加速を行
うことができる。また、ショットキバリヤの高さは約
０．５ｅＶと比較的低いため、ドレイン領域４４ａとｎ
型不純物領域４９との電位差が小さい場合でもドレイン
領域４４ａから多くの電子を引き出すことができる。こ
の場合、第１トンネル絶縁膜４８を無くすか薄くする。

【０１８４】第１トンネル絶縁膜４８を薄くする場合に
は、第１トンネル絶縁膜４８の厚みは、ドレイン領域４
４ａとｎ型不純物領域４９との界面を安定化させる範囲
でできるだけ薄い膜厚（たとえば、３ｎｍ以下）が好ま
しい。このように構成すれば、第１トンネル絶縁膜４８
の厚みを薄くすることにより第１トンネル絶縁膜４８に
よる障壁を薄くすることができるので、第１トンネル絶
縁膜４８がショットキバリヤ特性に影響を及ぼすのを防
止することができる。それと同時に、界面準位が多数発
生して不安定になりがちなドレイン領域４４ａとｎ型不
純物領域４９との界面を第１トンネル絶縁膜４８によっ
て容易に安定化させることができる。

【０１８５】また、ショットキバリヤの厚みは、ｎ型不
純物領域４９の不純物濃度によって高精度に制御するこ
とができる。この場合に、ｎ型不純物領域４９の不純物
濃度を低くすることによって、ｎ型不純物領域４９に電
位勾配を設けることが可能である。このようにすれば、
ドレイン領域４４ａから引き出された電子を徐々に加速
し、浮遊ゲート電極５１に注入する直前に第２トンネル
絶縁膜５０の酸化膜障壁を越えるエネルギーを与えるこ
とができる。これにより、電子は平均自由行程の長い低
エネルギー状態で浮遊ゲート電極５１近傍まで輸送さ
れ、さらに加速されて注入されるため、途中でエネルギ
ーを失い難い。その結果、電子は高い確率で浮遊ゲート
電極５１に注入される。

【０１８６】この場合において、ドレイン領域４４ａと
基板４２との間に位置する絶縁膜４６は、ドレイン領域
４４ａと基板４２とを絶縁することが可能な膜厚を有す
るのが好ましい。これにより、ｎ型不純物領域４９とド
レイン領域４４ａとがショットキバリヤの逆バイアスの
関係になる場合に、ドレイン領域４４ａと基板４２とが
順バイアスになったとしても、その絶縁膜４６によって
ドレイン領域４４ａと基板４２とを十分に絶縁すること
ができる。なお、この場合の絶縁膜４６の作成方法とし
ては、まず、ドレイン領域４４ａを形成するために基板
４２を掘り込んだ後に酸化膜を厚く堆積する。そして、
その酸化膜をエッチバックすることにより、基板４２の
底部にのみ酸化膜を残して絶縁膜４６を形成する。その
後、基板４２の側面を酸化することによって、厚みの薄
い第１トンネル絶縁膜４８を形成する。

【０１８７】（り）第３実施形態の消去時に、制御ゲ
ート電極４７をグランドまたはニュウトラルとして設定
された電位に戻すと、弱い書き込みが起こり過消去を修
正することが可能である。具体的には、第３実施形態に
おいて、たとえば、浮遊ゲート電極５１がしきい値電圧
（０．５Ｖ）以上の２Ｖになるまで過消去された場合
に、制御ゲート電極４７を−６Ｖからグランド（０Ｖ）
またはニュウトラルとして設定された電位に戻すと、ま
ず浮遊ゲート電極５１とソース領域４３との間の電位差
が減少して消去が終了する。そして、浮遊ゲート電極５
１下のトランジスタがオン状態になる。これにより、ｎ
型不純物領域４９の電位が上昇して１．５Ｖ（ソース領
域４３の電位（３Ｖ）を上限として浮遊ゲート電極５１
の電位（２Ｖ）からしきい値電圧（０．５Ｖ）をレベル
シフトした値）になる。この場合、ドレイン領域４４ａ
には−３Ｖの電圧が印加されているので、ｎ型不純物領
域４９とドレイン領域４４ａとの間に電位差が発生し、
その結果、ドレイン領域４４ａからの電子が浮遊ゲート
電極５１に注入されて弱い書き込みが行われる。これに
より、過消去を修正することができる。

【０１８８】

【発明の効果】本発明にあっては、第１ゲート電極また
は第２領域から第２ゲート電極に効率的にホットエレク
トロンを注入することができるので、書き込み又は消去
特性を向上させることができる。これにより、書き込み
又は消去動作の高速化を図ることができる。また、書き
込み又は消去電圧の低電圧化を実現することが可能にな
り、それにより、半導体メモリとしての消費電力の低減
に寄与することができる。その結果、長寿命化，低電
圧化，動作の高速化，低消費電力化，高集積化を図るこ
とが可能な不揮発性半導体メモリとして動作する半導体
メモリを提供することができる。

【０１８９】また、書き込みと消去動作を第１ゲート電
極に印加する電圧の正・負のみで制御することができ
る。これにより、従来のフラッシュメモリで一括消去し
た後に書き込みを行っていた、各第１ゲート電極にそれ
ぞれ接続される多数のメモリセルに対して、消去と書き
込みとを同時に行う一括書き換えが可能となる。

【図面の簡単な説明】

【図１】本発明を具体化した第１実施形態のメモリセル
の一部断面図である。

【図２】本発明を具体化した第１実施形態の半導体メモ
リのブロック回路図である。

【図３】第１実施形態のメモリセルの製造方法を説明す
るための工程平面図である。

【図４】第１実施形態のメモリセルの製造方法を説明す
るための工程断面図である。

【図５】第１実施形態のメモリセルの製造方法を説明す
るための工程断面図である。

【図６】第１実施形態のメモリセルの製造方法を説明す
るための工程断面図である。

【図７】第１実施形態のメモリセルの製造方法を説明す
るための工程断面図である。

【図８】第１実施形態のメモリセルの製造方法を説明す
るための工程断面図である。

【図９】第１実施形態のメモリセルの製造方法を説明す
るための工程断面図である。

【図１０】第１実施形態のメモリセルの製造方法を説明
するための工程断面図である。

【図１１】第１実施形態のメモリセルの製造方法を説明
するための工程断面図である。

【図１２】本発明を具体化した第３実施形態のメモリセ
ルの平面図である。

【図１３】図１２の２００−２００線に沿った断面図で
ある。

【図１４】図１２の３００−３００線に沿った断面図で
ある。

【図１５】第３実施形態のメモリセルの製造方法を説明
するための平面図である。

【図１６】第３実施形態のメモリセルの製造方法を説明
するための平面図である。

【図１７】第３実施形態のメモリセルの製造方法を説明
するための工程断面図である。

【図１８】第３実施形態のメモリセルの製造方法を説明
するための工程断面図である。

【図１９】第３実施形態のメモリセルの製造方法を説明
するための工程断面図である。

【図２０】第３実施形態のメモリセルの製造方法を説明
するための工程断面図である。

【図２１】第３実施形態のメモリセルの製造方法を説明
するための工程断面図である。

【図２２】第３実施形態のメモリセルの製造方法を説明
するための工程断面図である。

【図２３】第３実施形態のメモリセルの製造方法を説明
するための工程断面図である。

【図２４】第３実施形態のメモリセルの製造方法を説明
するための工程断面図である。

【図２５】第３実施形態のメモリセルの製造方法を説明
するための工程断面図である。

【符号の説明】

１メモリセル２、４２ｐ型単結晶シリコン基板（第１層）３ソース領域（第１領域）４ドレイン領域（第２領域）５、４５チャネル領域６第１ゲート絶縁膜７、４７制御ゲート電極（第１ゲート電極）８、４８第１トンネル絶縁膜（第１絶縁膜）９、４９ｎ型不純物領域（第３領域）１０、５０第２トンネル絶縁膜（第２絶縁膜）１１、５１浮遊ゲート電極（第２ゲート電極）１３第２ゲート絶縁膜４３ソース領域（第１領域）４３ａソース領域（ｎ型ポリシリコン膜：第１領域）４３ｂソース領域（シリサイド膜：第１領域）４３ｃソース領域（ｐ型ポリシリコン膜：第１領域）４４ａドレイン領域（ｎ型ポリシリコン膜：第２領
域）４４ｂドレイン領域（シリサイド膜：第２領域）４４ｃドレイン領域（ｐ型ポリシリコン膜：第２領
域）４６絶縁膜５２第３トンネル絶縁膜（第３絶縁膜）５３ゲート絶縁膜

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F001 AA21 AA31 AA32 AB02 AB03 AB06 AB09 AC02 AD15 AD16 AD21 AD24 AD41 AD52 AE02 AE03 AE08 AF20 5F083 EP13 EP14 EP24 EP34 EP72 ER02 ER03 ER07 ER10 ER14 ER20 ER22 ER30 GA01 GA05 GA09 JA53 ZA21

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体からなる第１層に形
成された第２導電型の領域と、ゲート電極と、前記第２
導電型の領域と前記ゲート電極との間にそれぞれ絶縁膜
を介して設けられた半導体領域とを備え、前記第２導電型の領域から、前記絶縁膜、前記半導体領
域を介してキャリヤを前記ゲート電極に注入する、半導
体メモリ。
【請求項２】前記半導体領域は、前記第１導電型の半
導体からなる第１層に形成された第２導電型の不純物領
域からなる、請求項１に記載の半導体メモリ。
【請求項３】第１導電型の半導体からなる第１層に形
成された第２導電型の第１領域および第２領域と、前記第１層上に形成された第１ゲート電極と、前記第ｌ層における前記第１領域と前記第２領域との間
に形成された第２ゲート電極と、前記第１層における前記第ｌゲート電極および前記第２
領域のいずれか一方と、前記第２ゲート電極との間に形
成された第２導電型の第３領域と、前記第３領域の一方の表面に形成された第１絶縁膜と、前記第３領域の他方の表面に形成された第２絶縁膜とを
備えた、半導体メモリ。
【請求項４】前記第２ゲート電極と前記第１領域との
間に形成された第３絶縁膜をさらに備え、前記第１ゲート電極は、前記第１領域および前記第２領
域に対して交差する方向に延びて形成されており、前記第１絶縁膜は、前記第３領域と前記第２領域との間
に形成されており、前記第２絶縁膜は、前記第３領域と前記第２ゲート電極
との間に形成されている、請求項３に記載の半導体メモ
リ。
【請求項５】前記第２ゲート電極は、前記第１層に対
しゲート絶縁膜を介して形成されている、請求項３また
は４に記載の半導体メモリ。
【請求項６】前記第１ゲート電極と前記第２ゲート電
極との間の静電容量は、他の部分の静電容量よりも大き
く設定されており、前記第１ゲート電極に印加された電圧は、前記第１ゲー
ト電極と前記第２ゲート電極との間の静電カップリング
により前記第２ゲート電極に伝達され、これにより、前
記第ｌ層を介して前記第１領域とつながっている前記第
３領域の電位が前記第１領域と同程度になる、請求項４
または５に記載の半導体メモリ。
【請求項７】前記第３領域と前記第２領域とは、ダイ
オードを介して接続されている、請求項４〜６のいずれ
か１項に記載の半導体メモリ。
【請求項８】前記第２領域は、シリコンに対してショ
ットキバリヤを有する材料を含む、請求項４〜７のいず
れか１項に記載の半導体メモリ。
【請求項９】前記第２領域と前記第３領域との間に位
置する前記第１絶縁膜は、前記第２領域と前記第３領域
との界面を安定化させる範囲でできるだけ薄い膜厚を有
する、請求項８に記載の半導体メモリ。
【請求項１０】前記第３領域の不純物濃度を低くする
ことによって、前記第３領域に電位勾配が設けられてい
る、請求項８または９に記載の半導体メモリ。
【請求項１１】前記第２領域と前記第１層との間に位
置する絶縁膜は、前記第２領域と前記第１層とを絶縁す
ることが可能な膜厚を有する、請求項８〜１０のいずれ
か１項に記載の半導体メモリ。
【請求項１２】前記第３領域の幅は、前記第２領域と
前記第３領域との間の前記第１絶縁膜の障壁を透過した
キャリアが前記第２絶縁膜の障壁を越えるために必要な
エネルギーを有するときのほぼ平均自由行程以下に設定
されている、請求項３〜１１のいずれか１項に記載の半
導体メモリ。
【請求項１３】第１導電型の半導体からなる第１層に
形成された第２導電型の第ｌ領域及び第２領域と、前記第１層上に形成された第１ゲート電極と、前記第１層における前記第１領域と前記第２領域との間
において、前記第ｌ層に対しゲート絶縁膜を介して形成
された第２ゲート電極と、前記第１層における前記第ｌゲート電極および前記第２
領域のいずれか一方と、前記第２ゲート電極との間に形
成された第２導電型の第３領域と、前記第３領域の一方の表面に形成された第１絶縁膜と、前記第３領域の他方の表面に形成された第２絶縁膜とを
備えた半導体メモリの動作方法であって、前記第ｌゲート電極および前記第２領域のいずれか一方
から前記第ｌ絶縁膜、前記第３領域および前記第２絶縁
膜を介して前記第２ゲート電極ヘ、ホットキャリアを注
入することによってデータの書き込みを行う、半導体メ
モリの動作方法。
【請求項１４】前記第２ゲート電極から第３絶縁膜を
介して前記第１領域ヘホットキャリアを引き抜くことに
よってデータの消去を行う、請求項１３に記載の半導体
メモリの動作方法。
【請求項１５】前記第１ゲート電極と前記第２ゲート
電極との間の静電容量は、他の部分の静電容量よりも大
きく設定され、前記第１ゲート電極に印加された電圧は、前記第１ゲー
ト電極と前記第２ゲート電極との間の静電カップリング
により前記第２ゲート電極に伝達され、これにより、前
記第ｌ層を介して前記第１領域とつながっている前記第
３領域の電位が前記第１領域と同程度になる、請求項１
３または１４に記載の半導体メモリの動作方法。
【請求項１６】前記第３領域の幅は、前記第２領域と
前記第３領域との間の前記第１絶縁膜の障壁を透過した
キャリアが前記第２絶縁膜の障壁を越えるために必要な
エネルギーを有するときのほぼ平均自由行程以下に設定
されている、請求項１３〜１５のいずれか１項に記載の
半導体メモリの動作方法。
【請求項１７】データの書き換えを行う際、前記第１
領域に正の電圧、前記第２領域に負の電圧をそれぞれ印
加するとともに、消去するメモリセルの前記第１ゲート
電極には負の電圧、書き込むメモリセルの前記第１ゲー
ト電極には正の電圧をそれぞれ印加することによって、
複数の前記第１ゲート電極にそれぞれ接続された複数の
メモリセルに対して消去と書き込みとを同時に行い、か
つ、データの変更を必要としないメモリセルについては
そのまま前記データが保持される、請求項１３〜１６の
いずれか１項に記載の半導体メモリの動作方法。
【請求項１８】データの消去を行う際、前記第２ゲー
ト電極とカップリングしている前記第１ゲート電極の電
圧を一旦所定の負電位に設定した後、前記第１ゲート電
極の電位をグランド電位またはニュウトラルとして設定
された電位に戻す、請求項１３〜１７のいずれか１項に
記載の半導体メモリの動作方法。