JPH09321157A - スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】 【課題】長寿命なスプリットゲート型トランジスタを提
供する。 【解決手段】単結晶シリコン基板２上にソース領域３お
よびドレイン領域４が形成されている。ソース領域３と
ドレイン領域４に挟まれたチャネル領域５上に、シリコ
ン酸化膜から成るゲート絶縁膜６を介して、ドープドポ
リシリコン膜から成る浮遊ゲート電極７が形成されてい
る。浮遊ゲート電極７上に絶縁膜１９およびシリコン酸
化膜から成るトンネル絶縁膜８を介して、ドープドポリ
シリコン膜から成る制御ゲート電極９が形成されてい
る。浮遊ゲート電極７の側壁部には、窒素原子を含有し
たドープドポリシリコン膜から成る層（窒素原子含有
層）７ａが設けられている。窒素原子含有層７ａは窒素
原子の回転・斜めイオン注入法によって形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スプリットゲート
型トランジスタ、スプリットゲート型トランジスタの製
造方法、不揮発性半導体メモリに関するものである。

【０００２】

【従来の技術】近年、強誘電性メモリ（Ferro-electric
Random Access Memory ）、ＥＰＲＯＭ（Erasable and
Programmable Read Only Memory），ＥＥＰＲＯＭ（El
ectrically Erasable and Programmable Read Only Mem
ory ）などの不揮発性半導体メモリが注目されている。
ＥＰＲＯＭやＥＥＰＲＯＭでは、浮遊ゲート電極に電荷
を蓄積し、電荷の有無による閾値電圧の変化を制御ゲー
ト電極によって検出することで、データの記憶を行わせ
るようになっている。また、ＥＥＰＲＯＭには、メモリ
セルアレイ全体でデータの消去を行うか、あるいは、メ
モリセルアレイを任意のブロックに分けてその各ブロッ
ク単位でデータの消去を行うフラッシュＥＥＰＲＯＭが
ある。

【０００３】フラッシュＥＥＰＲＯＭを構成するメモリ
セル（メモリセルトランジスタ）は、スタックトゲート
型とスプリットゲート型に大きく分類される。スタック
トゲート型メモリセルを用いたフラッシュＥＥＰＲＯＭ
は、個々のメモリセルにそれ自身を選択する機能がな
い。そのため、データ消去時に浮遊ゲート電極から電荷
を引き抜く際、電荷を過剰に抜き過ぎると、メモリセル
を非導通状態にするための所定の電圧（例えば、０Ｖ）
を制御ゲート電極に印加したときでも、チャネル領域が
導通状態になる。その結果、そのメモリセルが常に導通
状態になり、ソース領域とドレイン領域との間にセル電
流が常時流れて、記憶されたデータの読み出しが不能に
なるという問題、いわゆる過剰消去の問題が起こる。過
剰消去を防止するには、消去手順に工夫が必要で、メモ
リデバイスの周辺回路で消去手順を制御するか、または
メモリデバイスの外部回路で消去手順を制御する必要が
ある。

【０００４】このようなスタックトゲート型メモリセル
における過剰消去の問題を回避するために開発されたの
が、スプリットゲート型メモリセルである。スプリット
ゲート型メモリセルを用いたフラッシュＥＥＰＲＯＭ
は、ＷＯ９２／１８９８０（G11C 13/00）に開示されて
いる。

【０００５】図１２は、従来のスプリットゲート型メモ
リセル１の断面図である。スプリットゲート型メモリセ
ル（スプリットゲート型トランジスタ）１は、ソース領
域３、ドレイン領域４、チャネル領域５、浮遊ゲート電
極７、制御ゲート電極９から構成されている。

【０００６】Ｐ型単結晶シリコン基板２上にＮ型のソー
ス領域３およびドレイン領域４が形成されている。ソー
ス領域３とドレイン領域４に挟まれたチャネル領域５上
に、ゲート絶縁膜６を介して浮遊ゲート電極７が形成さ
れている。浮遊ゲート電極７上にＬＯＣＯＳ（Local Ox
idation on Silicon）法によって形成された絶縁膜１９
およびトンネル絶縁膜８を介して制御ゲート電極９が形
成されている。絶縁膜１９により、浮遊ゲート電極７の
上部の周辺部分には突起７ｂが形成されている。

【０００７】ここで、制御ゲート電極９の一部は、各絶
縁膜６，８を介してチャネル領域５上に配置され、選択
ゲート１０を構成している。その選択ゲート１０とソー
ス領域３およびドレイン領域４とにより、選択トランジ
スタ１１が構成される。すなわち、スプリットゲート型
メモリセル１は、各ゲート電極７，９と各領域３，４か
ら構成されるトランジスタと、選択トランジスタ１１と
が直列に接続された構成となっている。

【０００８】図１３（ａ）は、スプリットゲート型メモ
リセル１を用いたフラッシュＥＥＰＲＯＭ１５１のメモ
リセルアレイ１５２の一部断面図である。メモリセルア
レイ１５２は、Ｐ型単結晶シリコン基板２上に形成され
た複数のメモリセル１によって構成されている。

【０００９】基板２上の占有面積を小さく抑えることを
目的に、２つのメモリセル１（以下、２つを区別するた
め「１ａ」「１ｂ」と表記する）は、ソース領域３を共
通にし、その共通のソース領域３に対して浮遊ゲート電
極７および制御ゲート電極９が反転した形で配置されて
いる。

【００１０】図１３（ｂ）は、メモリセルアレイ１５２
の一部平面図である。尚、図１３（ａ）は、図１３
（ｂ）におけるＡ−Ａ線断面図である。基板２上にはフ
ィールド絶縁膜１３が形成され、そのフィールド絶縁膜
１３によって各メモリセル１間の素子分離が行われてい
る。図１３（ｂ）の縦方向に配置された各メモリセル１
のソース領域３は共通になっている。また、図１３
（ｂ）の縦方向に配置された各メモリセル１の制御ゲー
ト電極９は共通になっており、その制御ゲート電極９に
よってワード線が形成されている。また、図１３（ｂ）
の横方向に配置されている各ドレイン領域４は、ビット
線コンタクト１４を介してビット線（図示略）に接続さ
れている。

【００１１】図１４に、スプリットゲート型メモリセル
１を用いたフラッシュＥＥＰＲＯＭ１５１の全体構成を
示す。メモリセルアレイ１５２は、複数のメモリセル１
がマトリックス状に配置されて構成されている。行（ロ
ウ）方向に配列された各メモリセル１の制御ゲート電極
９により、共通のワード線ＷＬａ〜ＷＬｚが形成されて
いる。列（カラム）方向に配列された各メモリセル１の
ドレイン領域４は、共通のビット線ＢＬａ〜ＢＬｚに接
続されている。

【００１２】奇数番のワード線（ＷＬａ…ＷＬｍ…ＷＬ
ｙ）に接続された各メモリセル１ｂと、偶数番のワード
線（ＷＬｂ…ＷＬｎ…ＷＬｚ）に接続された各メモリセ
ル１ａとはソース領域３を共通にし、その共通のソース
領域３によって各ソース線ＲＳＬａ〜ＲＳＬｍが形成さ
れている。例えば、ワード線ＷＬａに接続された各メモ
リセル１ｂと、ワード線ＷＬｂに接続された各メモリセ
ル１ａとはソース領域３を共通にし、その共通のソース
領域３によってソース線ＲＳＬａが形成されている。各
ソース線ＲＳＬａ〜ＲＳＬｍは共通ソース線ＳＬに接続
されている。

【００１３】各ワード線ＷＬａ〜ＷＬｚはロウデコーダ
１５３に接続され、各ビット線ＢＬａ〜ＢＬｚはカラム
デコーダ１５４に接続されている。外部から指定された
ロウアドレスおよびカラムアドレスは、アドレスピン１
５５に入力される。そのロウアドレスおよびカラムアド
レスは、アドレスピン１５５からアドレスバッファ１５
６を介してアドレスラッチ１５７へ転送される。アドレ
スラッチ１５７でラッチされた各アドレスのうち、ロウ
アドレスはロウデコーダ１５３へ転送され、カラムアド
レスはカラムデコーダ１５４へ転送される。

【００１４】ロウデコーダ１５３は、アドレスラッチ１
５７でラッチされたロウアドレスに対応した１本のワー
ド線ＷＬａ〜ＷＬｚ（例えば、ＷＬｍ）を選択し、その
選択したワード線ＷＬｍの電位を、図１５に示す各動作
モードに対応して制御する。

【００１５】カラムデコーダ１５４は、アドレスラッチ
１５７でラッチされたカラムアドレスに対応したビット
線ＢＬａ〜ＢＬｚ（例えば、ＢＬｍ）を選択し、その選
択したビット線ＢＬｍの電位を、図１５に示す各動作モ
ードに対応して制御する。

【００１６】共通ソース線ＳＬはソース線バイアス回路
１６２に接続されている。ソース線バイアス回路１６２
は、共通ソース線ＳＬを介して各ソース線ＲＳＬａ〜Ｒ
ＳＬｍの電位を、図１５に示す各動作モードに対応して
制御する。

【００１７】外部から指定されたデータは、データピン
１５８に入力される。そのデータは、データピン１５８
から入力バッファ１５９を介してカラムデコーダ１５４
へ転送される。カラムデコーダ１５４は、前記のように
選択したビット線ＢＬａ〜ＢＬｚの電位を、そのデータ
に対応して後記するように制御する。

【００１８】任意のメモリセル１から読み出されたデー
タは、ビット線ＢＬａ〜ＢＬｚからカラムデコーダ１５
４を介してセンスアンプ群１６０へ転送される。センス
アンプ群１６０は、数個のセンスアンプ（図示略）から
構成されている。カラムデコーダ１５４は、選択したビ
ット線ＢＬｍと各センスアンプとを接続する。後記する
ように、センスアンプ群１６０で判別されたデータは、
出力バッファ１６１からデータピン１５８を介して外部
へ出力される。

【００１９】尚、上記した各回路（１５３〜１６２）の
動作は制御コア回路１６３によって制御される。次に、
フラッシュＥＥＰＲＯＭ１５１の各動作モード（消去モ
ード、書き込みモード、読み出しモード、スタンバイモ
ード）について、図１５を参照して説明する。

【００２０】（ａ）消去モード 消去モードにおいて、全てのソース線ＲＳＬａ〜ＲＳＬ
ｍおよび全てのビット線ＢＬａ〜ＢＬｚの電位はグラン
ドレベル（＝０Ｖ）に保持される。選択されたワード線
ＷＬｍには１４〜１５Ｖが供給され、それ以外のワード
線（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬ
ｚの電位はグランドレベルにされる。そのため、選択さ
れたワード線ＷＬｍに接続されている各メモリセル１の
制御ゲート電極９は１４〜１５Ｖに持ち上げられる。

【００２１】ところで、ソース領域３および基板２と浮
遊ゲート電極７との間の静電容量と、制御ゲート電極９
と浮遊ゲート電極７の間の静電容量とを比べると、前者
の方が圧倒的に大きい。そのため、制御ゲート電極９が
１４〜１５Ｖ、ソース及びドレインが０Ｖの場合、制御
ゲート電極９と浮遊ゲート電極７の間には高電界が生じ
る。その結果、ファウラー−ノルドハイム・トンネル電
流（Fowler-NordheimTunnel Current、以下、ＦＮトン
ネル電流という）が流れ、図１２の矢印Ｂに示すよう
に、浮遊ゲート電極７中の電子が制御ゲート電極９側へ
引き抜かれて、メモリセル１に記憶されたデータの消去
が行われる。このとき、浮遊ゲート電極７には突起７ｂ
が形成されているため、浮遊ゲート電極７中の電子は突
起７ｂから飛び出して制御ゲート電極９側へ移動する。
従って、電子の移動が容易になり、浮遊ゲート電極７中
の電子を効率的に引き抜くことができる。

【００２２】この消去動作は、選択されたワード線ＷＬ
ｍに接続されている全てのメモリセル１に対して行われ
る。尚、複数のワード線ＷＬａ〜ＷＬｚを同時に選択す
ることにより、その各ワード線に接続されている全ての
メモリセル１に対して消去動作を行うこともできる。こ
のように、メモリセルアレイ１５２を複数組のワード線
ＷＬａ〜ＷＬｚ毎の任意のブロックに分けてその各ブロ
ック単位でデータの消去を行う消去動作は、ブロック消
去と呼ばれる。

【００２３】（ｂ）書き込みモード 書き込みモードにおいて、選択されたメモリセル１のド
レイン領域４に接続されているビット線ＢＬｍの電位は
グランドレベルにされ、それ以外のビット線（非選択の
ビット線）ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚには４Ｖが
供給される。選択されたメモリセル１の制御ゲート電極
９に接続されているワード線ＷＬｍには２Ｖが供給さ
れ、それ以外のワード線（非選択のワード線）ＷＬａ〜
ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグランドレベルにされ
る。全てのソース線ＲＳＬａ〜ＲＳＬｍには１２Ｖが供
給される。

【００２４】ところで、メモリセル１において、選択ト
ランジスタ１１の閾値電圧Ｖｔｈは０．５Ｖである。従
って、選択されたメモリセル１では、ドレイン領域４中
の電子は反転状態のチャネル領域５中へ移動する。その
ため、ソース領域３からドレイン領域４に向かってセル
電流が流れる。一方、ソース領域３に１２Ｖが印加され
るため、ソース領域３と浮遊ゲート電極７との間の容量
を介したカップリングにより、浮遊ゲート電極７の電位
が持ち上げられる。そのため、チャネル領域５と浮遊ゲ
ート電極７の間には高電界が生じる。従って、チャネル
領域５中の電子は加速されてホットエレクトロンとな
り、図１２の矢印Ｃに示すように、浮遊ゲート電極７へ
注入される。その結果、選択されたメモリセル１の浮遊
ゲート電極７には電荷が蓄積され、１ビットのデータが
書き込まれて記憶される。

【００２５】この書き込み動作は、消去動作と異なり、
選択されたメモリセル１毎に行うことができる。 （ｃ）読み出しモード 読み出しモードにおいて、選択されたメモリセル１の制
御ゲート電極９に接続されているワード線ＷＬｍには４
Ｖが供給され、それ以外のワード線（非選択のワード
線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグランド
レベルにされる。選択されたメモリセル１のドレイン領
域４に接続されているビット線ＢＬｍには２Ｖが供給さ
れ、それ以外のビット線（非選択のビット線）ＢＬａ〜
ＢＬｌ，ＢＬｎ〜ＢＬｚの電位はグランドレベルにされ
る。

【００２６】前記したように、消去状態にあるメモリセ
ル１の浮遊ゲート電極７中からは電子が引き抜かれてい
る。また、書き込み状態にあるメモリセル１の浮遊ゲー
ト電極７中には電子が注入されている。従って、消去状
態にあるメモリセル１の浮遊ゲート電極７直下のチャネ
ル領域５はオンしており、書き込み状態にあるメモリセ
ル１の浮遊ゲート電極７直下のチャネル領域５はオフし
ている。そのため、制御ゲート電極９に４Ｖが印加され
たとき、ドレイン領域４からソース領域３に向かって流
れるセル電流は、消去状態のメモリセル１の方が書き込
み状態のメモリセル１よりも大きくなる。

【００２７】この各メモリセル１間のセル電流の大小を
センスアンプ群１６０内の各センスアンプで判別するこ
とにより、メモリセル１に記憶されたデータの値を読み
出すことができる。例えば、消去状態のメモリセル１の
データの値を「１」、書き込み状態のメモリセル１のデ
ータの値を「０」として読み出しを行う。つまり、各メ
モリセル１に、消去状態のデータ値「１」と、書き込み
状態のデータ値「０」の２値を記憶させることができ
る。

【００２８】（ｄ）スタンバイモード スタンバイモードにおいて、共通ソース線ＳＬ、全ての
ワード線ＷＬａ〜ＷＬｚ、全てのビット線ＢＬａ〜ＢＬ
ｚの電位はグランドレベルに保持されている。このスタ
ンバイモードでは、全てのメモリセル１に対していかな
る動作（消去動作、書き込み動作、読み出し動作）も行
われない。

【００２９】このように構成されたスプリットゲート型
メモリセル１を用いたフラッシュＥＥＰＲＯＭ１５１
は、選択トランジスタ１１が設けられているため、個々
のメモリセル１にそれ自身を選択する機能がある。つま
り、データ消去時にフローティングゲート電極７から電
荷を引き抜く際に電荷を過剰に抜き過ぎても、選択ゲー
ト１０によってチャネル領域５を非導通状態にすること
ができる。従って、過剰消去が発生したとしても、選択
トランジスタ１１によってメモリセル１の導通・非導通
を制御することができ、過剰消去が問題にならない。す
なわち、メモリセル１の内部に設けられた選択トランジ
スタ１１によって、そのメモリセル自身の導通・非導通
を選択することができる。

【００３０】ところで、図１２および図１３に示すスプ
リットゲート型メモリセル１において、ソース領域３を
ドレイン領域とし、ドレイン領域４をソース領域とした
フラッシュＥＥＰＲＯＭが、ＵＳＰ−５０２９１３０
（G11C 11/40）に開示されている。

【００３１】図１６（ａ）は、その場合のスプリットゲ
ート型メモリセル２１を用いたフラッシュＥＥＰＲＯＭ
１７１のメモリセルアレイ１５２の一部断面図である。
図１６（ｂ）は、その場合のメモリセルアレイ１５２の
一部平面図である。尚、図１６（ａ）は、図１６（ｂ）
におけるＡ−Ａ線断面図である。

【００３２】図１７に、スプリットゲート型メモリセル
２１を用いたフラッシュＥＥＰＲＯＭ１７１の全体構成
を示す。図１８に、フラッシュＥＥＰＲＯＭ１７１の各
動作モードにおける各部の電位を示す。

【００３３】スプリットゲート型メモリセル２１におい
て、スプリットゲート型メモリセル１と異なるのは、ソ
ース領域３およびドレイン領域４の呼び方が逆になって
いる点である。つまり、メモリセル２１のソース領域３
はメモリセル１においてはドレイン領域４と呼ばれ、メ
モリセル２１のドレイン領域４はメモリセル１１におい
てはソース領域３と呼ばれる。

【００３４】フラッシュＥＥＰＲＯＭ１７１において、
フラッシュＥＥＰＲＯＭ１５１と異なるのは、共通ソー
ス線ＳＬが接地されている点だけである。従って、いず
れの動作モードにおいても、共通ソース線ＳＬを介して
各ソース線ＲＳＬａ〜ＲＳＬｍの電位はグランドレベル
に保持される。

【００３５】また、書き込みモードにおいて、選択され
たメモリセル２１のドレイン領域４に接続されているビ
ット線ＢＬｍには１２Ｖが供給され、それ以外のビット
線（非選択のビット線）ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬ
ｚの電位はグランドレベルにされる。

【００３６】ところで、メモリセル２１においても、選
択トランジスタ１１の閾値電圧Ｖｔｈは０．５Ｖであ
る。従って、選択されたメモリセル２１では、ソース領
域３中の電子は反転状態のチャネル領域５中へ移動す
る。そのため、ドレイン領域４からソース領域３に向か
ってセル電流が流れる。一方、ドレイン領域４に１２Ｖ
が印加されるため、ドレイン領域４と浮遊ゲート電極７
との間の容量を介したカップリングにより、浮遊ゲート
電極７の電位が持ち上げられる。そのため、チャネル領
域５と浮遊ゲート電極７の間には高電界が生じる。従っ
て、チャネル領域５中の電子は加速されてホットエレク
トロンとなり、浮遊ゲート電極７へ注入される。その結
果、選択されたメモリセル２１の浮遊ゲート電極７には
電荷が蓄積され、１ビットのデータが書き込まれて記憶
される。

【００３７】次に、図１３に示すメモリセルアレイ１５
２の製造方法を図１９および図２０に従い順を追って説
明する。 工程１（図１９（ａ）参照）；ＬＯＣＯＳ法を用い、基
板２上にフィールド絶縁膜１３（図示略）を形成する。
次に、基板２上におけるフィールド絶縁膜１３の形成さ
れていない部分（素子領域）に、熱酸化法を用いてシリ
コン酸化膜から成るゲート絶縁膜６を形成する。続い
て、ゲート絶縁膜６上に浮遊ゲート電極７と成るドープ
ドポリシリコン膜３１を形成する。そして、ＬＰＣＶＤ
（Low Pressure Chemical Vaper Deposition）法を用
い、ドープドポリシリコン膜３１の全面にシリコン窒化
膜３２を形成する。次に、シリコン窒化膜３２の全面に
レジストを塗布した後、通常のフォトリソグラフィー技
術を用いて、浮遊ゲート７を形成するためのエッチング
用マスク３３を形成する。

【００３８】工程２（図１９（ｂ）参照）；エッチング
用マスク３３を用いた異方性エッチングにより、シリコ
ン窒化膜３２をエッチングする。そして、エッチング用
マスク３３を〓離する。次に、ＬＯＣＯＳ法を用い、エ
ッチングされたシリコン窒化膜３２を酸化用マスクとし
てドープドポリシリコン膜３１を酸化することで、絶縁
膜１９を形成する。このとき、シリコン窒化膜３１の端
部に絶縁膜１９の端部が侵入し、バーズビーク１９ａが
形成される。

【００３９】工程３（図１９（ｃ）参照）；シリコン窒
化膜３２を除去する。次に、絶縁膜１９をエッチング用
マスクとして用いた異方性エッチングにより、ドープド
ポリシリコン膜３１をエッチングして浮遊ゲート電極７
を形成する。このとき、絶縁膜１９の端部にはバーズビ
ーク１９ａが形成されているため、浮遊ゲート電極７の
上縁部はバーズビーク１９ａの形状に沿って尖鋭にな
り、突起７ｂが形成される。

【００４０】工程４（図１９（ｄ）参照）；熱酸化法も
しくはＬＰＣＶＤ法またはこれらを併用し、上記の工程
で形成されたデバイスの全面に、シリコン酸化膜から成
るトンネル絶縁膜８を形成する。すると、積層された各
絶縁膜６，８は一体化される。

【００４１】工程５（図２０（ａ）参照）；上記の工程
で形成されたデバイスの全面に、制御ゲート電極９と成
るドープドポリシリコン膜３４を形成する。尚、ドープ
ドポリシリコン膜３１，３４の形成方法には以下のもの
がある。

【００４２】方法１；ＬＰＣＶＤ法を用いてポリシリコ
ン膜を形成する際に、不純物を含んだガスを混入する。 方法２；ＬＰＣＶＤ法を用いてノンドープのポリシリコ
ン膜を形成した後に、ポリシリコン膜上に、ＰＯＣｌ₃
などを用いて不純物拡散源層を形成し、その不純物拡散
源層からポリシリコン膜に不純物を拡散させる。

【００４３】方法３；ＬＰＣＶＤ法を用いてノンドープ
のポリシリコン膜を形成した後に、不純物イオンを注入
する。 工程６（図２０（ｂ）参照）；上記の工程で形成された
デバイスの全面にレジストを塗布した後、通常のフォト
リソグラフィー技術を用いて、制御ゲート電極９を形成
するためのエッチング用マスク３５を形成する。

【００４４】工程７（図２０（ｃ）参照）；エッチング
用マスク３５を用いた異方性エッチングにより、ドープ
ドポリシリコン膜３４をエッチングして制御ゲート電極
９を形成する。その後、エッチング用マスク３５を剥離
する。

【００４５】

【発明が解決しようとする課題】図２１に示すように、
工程４におけるトンネル絶縁膜８の形成初期には、自然
酸化膜や構造遷移層などに起因する不完全なシリコン酸
化膜８ａが形成される。この不完全なシリコン酸化膜８
ａには、完全なシリコン酸化物であるO-Si-O結合だけで
なく、O-Si-Oの形をとらないダングリングボンドが含ま
れている。

【００４６】すなわち、工程３から工程４に移行する間
に、浮遊ゲート電極７の側壁部が酸素を含んだ外気に晒
されるため、浮遊ゲート電極７の側壁部の表面に自然酸
化膜が形成される。その自然酸化膜には、O-Si-Oの形を
とらないダングリングボンドが含まれている。

【００４７】また、ポリシリコン膜から成る浮遊ゲート
電極７と、シリコン酸化膜から成るトンネル絶縁膜８と
の境界部分には構造遷移層が存在する。その構造遷移層
には、O-Si-Oの形をとらないダングリングボンドが存在
しやすい。

【００４８】図２２は、不完全なシリコン酸化膜８ａが
形成されたメモリセル１の断面図である。前記したよう
に、消去モードでは、図２２の矢印Ｂに示すように、浮
遊ゲート電極７中の電子が制御ゲート電極９側へ引き抜
かれて、メモリセル１に記憶されたデータの消去が行わ
れる。このとき、高電界で加速された電子が不完全なシ
リコン酸化膜８ａを含むトンネル絶縁膜８を通過するた
め、各膜８，８ａには大きなストレスがかかることにな
る。

【００４９】そのため、書き込み動作および消去動作を
繰り返すと、消去動作時に各膜８，８ａに加わるストレ
スによって、不完全なシリコン酸化膜８ａ中に電子トラ
ップが形成、蓄積される。その電子トラップは、浮遊ゲ
ート電極７から制御ゲート電極９への電子の移動を阻害
する。従って、書き込み回数および消去回数（すなわ
ち、データの書き換え回数）が増加するにつれて不完全
なシリコン酸化膜８ａ中の電子トラップも増加し、浮遊
ゲート電極７中の電子を十分に引き抜くことができなく
なる。

【００５０】そのため、図２３に示すように、読み出し
モードにおけるセル電流は、データの書き換え回数の増
加につれて、書き込み状態のメモリセル１のセル電流が
変化しないのに対し、読み出し状態のメモリセル１のセ
ル電流が低下していく。その結果、書き込み状態のメモ
リセル１のセル電流と読み出し状態のメモリセル１のセ
ル電流との差が少なくなり、前記した各メモリセル１間
のセル電流の大小の判別ができなくなる。つまり、メモ
リセル１に記憶されたデータの値を読み出すことが不可
能になり、メモリセルとしての機能を果たさなくなる。

【００５１】このように、工程４において不完全なシリ
コン酸化膜８ａが形成されると、メモリセル１における
データの書き換え回数を増加させるのが難しくなり、メ
モリセル１の動作寿命が短くなるという問題がある。そ
して、メモリセル１の動作寿命が短くなると、フラッシ
ュＥＥＰＲＯＭ１５１の動作寿命も短くなる。尚、この
問題は、メモリセル２１およびフラッシュＥＥＰＲＯＭ
１７１においても同様に起こる。

【００５２】また、図２４に示すように、工程４におい
て、熱酸化法を用いてトンネル絶縁膜８を形成した場
合、浮遊ゲート電極７の下縁部にトンネル絶縁膜８の端
部が侵入し、バーズビーク（ゲートバーズビーク）８ｂ
が形成される恐れがある。バーズビーク８ｂが形成され
ると、その分だけバーズビーク８ｂの反対側のトンネル
絶縁膜８の表面部分に肉引けが起こって間隙８ｃが生じ
る。

【００５３】すると、工程５においてドープドポリシリ
コン膜３４を形成した際に、間隙８ｃ内にもドープドポ
リシリコン膜３４が形成されるため、制御ゲート電極９
の下端部は間隙８ｃの形状に沿って尖鋭になり、突起９
ａが形成される。

【００５４】図２５は、制御ゲート電極９の下端部に突
起９ａが形成されたメモリセル１の断面図である。制御
ゲート電極９の下端部に突起９ａが形成されると、書き
込みモードにおいて、突起９ａから電子が放出され、そ
の電子が浮遊ゲート７に誤って注入されるという現象が
起こる。この現象は、一般にリバーストンネリング現象
と呼ばれる。リバーストンネリング現象が起こると、フ
ラッシュＥＥＰＲＯＭ１５１の書き込みモードにおい
て、非選択のメモリセル１にも誤ってデータが書き込ま
れてしまう。つまり、各メモリセル１にそれぞれ別個の
データを書き込むことが不可能になり、ＥＥＰＲＯＭと
しての機能を果たさなくなる。

【００５５】このように、工程４においてバーズビーク
８ｂが形成されると、リバーストンネリング現象が起こ
り、フラッシュＥＥＰＲＯＭ１５１が機能しなくなると
いう問題がある。尚、この問題は、メモリセル２１およ
びフラッシュＥＥＰＲＯＭ１７１においても同様に起こ
る。

【００５６】本発明は上記問題点を解決するためになさ
れたものであって、以下の目的を有するものである。 （１）長寿命なスプリットゲート型トランジスタおよび
その製造方法を提供する。

【００５７】（２）リバーストンネリング現象を防止す
ることが可能なスプリットゲート型トランジスタおよび
その製造方法を提供する。 （３）長寿命なスプリットゲート型トランジスタをメモ
リセルとして用いた不揮発性半導体メモリを提供する。

【００５８】（４）リバーストンネリング現象を防止す
ることが可能なスプリットゲート型トランジスタをメモ
リセルとして用いた不揮発性半導体メモリを提供する。

【００５９】

【課題を解決するための手段】請求項１に記載の発明
は、浮遊ゲート電極（７）の一部が窒素原子を含有した
ことをその要旨とする。

【００６０】請求項２に記載の発明は、少なくとも浮遊
ゲート電極（７）におけるデータの消去時に電子が飛び
出す部分が窒素原子を含有したことをその要旨とする。
請求項３に記載の発明は、少なくとも浮遊ゲート電極
（７）の側壁部に、窒素原子を含有した層（７ａ）が設
けられたことをその要旨とする。

【００６１】請求項４に記載の発明は、少なくとも浮遊
ゲート電極（７）の制御ゲート電極（９）に覆われた側
壁部に、窒素原子を含有した層（７ａ）が設けられたこ
とをその要旨とする。

【００６２】請求項５に記載の発明は、請求項１〜４の
いずれか１項に記載のスプリットゲート型トランジスタ
において、浮遊ゲート電極（７）と制御ゲート電極
（９）との間に設けられたトンネル絶縁膜（８）を備
え、浮遊ゲート電極はポリシリコン膜、アモルファスシ
リコン膜、単結晶シリコン膜から成るグループから選択
された一つの導電膜から形成され、トンネル絶縁膜は酸
化シリコン、酸窒化シリコン、窒化シリコンのうち少な
くとも一つを主成分とする絶縁膜から形成されたことを
その要旨とする。

【００６３】請求項６に記載の発明は、半導体基板
（２）上に浮遊ゲート電極（７）を形成する工程と、浮
遊ゲート電極の側壁部を窒化して窒素原子を含有した層
（７ａ）を形成する工程とを備えたことをその要旨とす
る。

【００６４】請求項７に記載の発明は、半導体基板
（２）上にポリシリコン膜（３１）、アモルファスシリ
コン膜、単結晶シリコン膜から成るグループから選択さ
れた一つの導電膜を形成する工程と、その導電膜（３
１）をパターニングして浮遊ゲート電極（７）を形成す
る工程と、浮遊ゲート電極の側壁部を窒化して窒素原子
を含有した層（７ａ）を形成する工程と、熱酸化法、熱
窒化法、熱酸窒化法、ＣＶＤ法のうち少なくとも一つの
方法を用い、上記の工程で形成されたデバイス上に、酸
化シリコン、酸窒化シリコン、窒化シリコンのうち少な
くとも一つを主成分とするトンネル絶縁膜（８）を形成
する工程とを備えたことをその要旨とする。

【００６５】請求項８に記載の発明は、請求項６または
請求項７に記載のスプリットゲート型トランジスタの製
造方法において、浮遊ゲート電極（７）を窒化する際
に、窒素イオンの注入法、窒素プラズマに晒す方法、窒
化雰囲気中で熱処理を行う方法からなるグループから選
択されたいずれか一つの方法を用いることをその要旨と
する。

【００６６】請求項９に記載の発明は、請求項６または
請求項７に記載のスプリットゲート型トランジスタの製
造方法において、浮遊ゲート電極（７）を窒化する際
に、窒素イオンの回転斜めイオン注入法を用いることを
その要旨とする。

【００６７】請求項１０に記載の発明は、浮遊ゲート電
極（７）と制御ゲート電極（９）との間に形成されたト
ンネル絶縁膜（８）の所望の部分が窒素原子を含有して
いることをその要旨とする。

【００６８】請求項１１に記載の発明は、浮遊ゲート電
極（７）と制御ゲート電極（９）との間に形成されたト
ンネル絶縁膜（８）が窒素原子を含有し、そのトンネル
絶縁膜中の窒素原子の分布状態がブロードであるか、ま
たは、トンネル絶縁膜中における制御ゲート電極に近い
部分まで窒素原子を含有していることをその要旨とす
る。

【００６９】請求項１２に記載の発明は、請求項１０ま
たは請求項１１に記載のスプリットゲート型トランジス
タにおいて、トンネル絶縁膜（８）は酸化シリコン、酸
窒化シリコン、窒化シリコンのうち少なくとも一つを主
成分とする膜から成ることをその要旨とする。

【００７０】請求項１３に記載の発明は、半導体基板
（２）上に浮遊ゲート電極（７）を形成する工程と、上
記の工程で形成されたデバイス上にトンネル絶縁膜
（８）を形成する工程と、トンネル絶縁膜を窒化する工
程とを備えたことをその要旨とする。

【００７１】請求項１４に記載の発明は、請求項１３に
記載のスプリットゲート型トランジスタの製造方法にお
いて、トンネル絶縁膜（８）を窒化する際に、窒素イオ
ンの注入法、窒素プラズマに晒す方法、窒化雰囲気中で
熱処理を行う方法からなるグループから選択されたいず
れか一つの方法を用いることをその要旨とする。

【００７２】請求項１５に記載の発明は、少なくとも浮
遊ゲート電極（７）におけるデータの消去時に電子が飛
び出す部分が窒素原子を含有し、浮遊ゲート電極と制御
ゲート電極（９）との間に形成されたトンネル絶縁膜
（８）が窒素原子を含有し、そのトンネル絶縁膜中の窒
素原子の分布状態がブロードであるか、または、トンネ
ル絶縁膜中における制御ゲート電極に近い部分まで窒素
原子を含有していることをその要旨とする。

【００７３】請求項１６に記載の発明は、少なくとも浮
遊ゲート電極（７）の制御ゲート電極（９）に覆われた
側壁部に、窒素原子を含有した層（７ａ）が設けられ、
浮遊ゲート電極と制御ゲート電極（９）との間に形成さ
れたトンネル絶縁膜（８）が窒素原子を含有し、そのト
ンネル絶縁膜中の窒素原子の分布状態がブロードである
か、または、トンネル絶縁膜中における制御ゲート電極
に近い部分まで窒素原子を含有していることをその要旨
とする。

【００７４】請求項１７に記載の発明は、半導体基板
（２）上に浮遊ゲート電極（７）を形成する工程と、浮
遊ゲート電極の側壁部を窒化して窒素原子を含有した層
（７ａ）を形成する工程と、上記の工程で形成されたデ
バイス上にトンネル絶縁膜（８）を形成する工程と、ト
ンネル絶縁膜を窒化する工程とを備えたことをその要旨
とする。

【００７５】請求項１８に記載の発明は、請求項１〜
５，１０〜１２，１５，１６のいずれか１項に記載のス
プリットゲート型トランジスタをメモリセルとして用い
ることをその要旨とする。

【００７６】請求項１９に記載の発明は、請求項６〜
９，１３，１４，１７のいずれか１項に記載のスプリッ
トゲート型トランジスタの製造方法によって製造された
スプリットゲート型トランジスタをメモリセルとして用
いることをその要旨とする。

【００７７】

【発明の実施の形態】

（第１実施形態）以下、本発明を具体化した第１実施形
態を図面に従って説明する。尚、本実施形態において、
図１２，図１３，図１９，図２０に示した従来の形態と
同じ構成部材については符号を等しくしてその詳細な説
明を省略する。

【００７８】図１は、本実施形態のスプリットゲート型
メモリセル４１の一部断面図である。図２（ａ）は、ス
プリットゲート型メモリセル４１を用いたフラッシュＥ
ＥＰＲＯＭ１５１のメモリセルアレイ１５２の一部断面
図である。図２（ｂ）は、メモリセルアレイ１５２の一
部平面図である。尚、図２（ａ）は、図２（ｂ）におけ
るＡ−Ａ線断面図である。

【００７９】図１および図２において、図１２および図
１３と異なるのは以下の点だけである。 （１）基板２上に複数のスプリットゲート型メモリセル
（スプリットゲート型トランジスタ）４１が配置されて
いる。各メモリセル４１は、ソース領域３、ドレイン領
域４、チャネル領域５、浮遊ゲート電極７、制御ゲート
電極９から構成されている。

【００８０】基板２上の占有面積を小さく抑えることを
目的に、２つのメモリセル４１（以下、２つを区別する
ため「４１ａ」「４１ｂ」と表記する）は、ソース領域
３を共通にし、その共通のソース領域３に対して浮遊ゲ
ート電極７および制御ゲート電極９が反転した形で配置
されている。

【００８１】（２）浮遊ゲート電極７の側壁部に、窒素
原子を１〜10％程度の濃度で含有したドープドポリシリ
コン膜から成る層（以下、窒素原子含有層という）７ａ
が設けられている。浮遊ゲート電極７の形状は直方体で
あり、その４つの側壁部全てに窒素原子含有層７ａが設
けられている。

【００８２】尚、本実施形態のスプリットゲート型メモ
リセル４１を用いたフラッシュＥＥＰＲＯＭ５１の全体
構成は、図１４に示した従来の形態と同じである。ま
た、本実施形態のフラッシュＥＥＰＲＯＭ５１の各動作
モードにおける各部の電位は、図１５に示した従来の形
態と同じである。

【００８３】次に、本実施形態の製造方法を図３〜図５
に従い順を追って説明する。 工程１（図３（ａ）参照）、工程２（図３（ｂ）参
照）；従来の形態の工程１、工程２と同じである。

【００８４】工程３（図３（ｃ）参照）；シリコン窒化
膜３２を除去する。次に、絶縁膜１９をエッチング用マ
スクとして用いた異方性エッチングにより、ドープドポ
リシリコン膜３１をエッチングして浮遊ゲート電極７を
形成する。このとき、絶縁膜１９の端部にはバーズビー
ク１９ａが形成されているため、浮遊ゲート電極７の上
縁部はバーズビーク１９ａの形状に沿って尖鋭になり、
突起７ｂが形成される。以上の工程は、従来の形態の工
程３と同じである。

【００８５】続いて、浮遊ゲート電極７の側壁部に窒素
イオンを注入することで、窒素原子含有層７ａを形成す
る。このとき、直方体を成す浮遊ゲート電極７の４つの
側壁部に均等に窒素イオンを注入するためには、基板２
が形成されたシリコンウェハ（図示略）全体を回転させ
ながら、基板２の表面に立つ法線から概ね60°程度の角
度で窒素イオンを注入することが望ましい。このよう
に、シリコンウェハ全体を回転させながら、シリコンウ
ェハに対して所定の角度でイオン注入を行う方法は、一
般に回転斜めイオン注入法と呼ばれる。ここで、窒素イ
オンの注入条件は、注入エネルギー：10keV 程度、ドー
ズ量：１×１０¹⁵〜５×１０¹⁶atoms/cm²程度である。
尚、注入エネルギー：10keV における窒素イオンのポリ
シリコン膜中の注入飛程（ＲＰ；Projection Range）は
0.02μｍ程度であり、注入された窒素イオンは、浮遊ゲ
ート電極７の側壁部のごく表面近傍だけに導入されるた
め、窒素原子含有層７ａの膜厚もごく薄いものとなる。

【００８６】工程４（図３（ｄ）参照）；熱酸化法もし
くはＬＰＣＶＤ法またはこれらを併用し、上記の工程で
形成されたデバイスの全面に、シリコン酸化膜から成る
トンネル絶縁膜８を形成する。すると、積層された各絶
縁膜６，８は一体化される。

【００８７】このとき、浮遊ゲート電極７の側壁部に窒
素原子含有層７ａが設けられているため、トンネル絶縁
膜８の形成初期において、自然酸化膜や構造遷移層など
に起因する不完全なシリコン酸化膜が形成されることは
ない。

【００８８】すなわち、窒素原子含有層７ａが設けられ
ているため、工程３から工程４に移行する間に、浮遊ゲ
ート電極７の側壁部が酸素を含んだ外気に晒されても、
浮遊ゲート電極７の側壁部の表面に、O-Si-Oの形をとら
ないダングリングボンドを含む自然酸化膜の形成が抑制
される。

【００８９】また、前記したように、ポリシリコン膜か
ら成る浮遊ゲート電極７と、シリコン酸化膜から成るト
ンネル絶縁膜８との境界部分には構造遷移層が存在す
る。その構造遷移層には、O-Si-Oの形をとらないダング
リングボンドが発生しやすい。しかし、そのダングリン
グボンドの未結合手は、窒素原子含有層７ａに含まれる
３価の窒素原子によってターミネートされる。その結
果、構造遷移層のダングリングボンドの発生を抑制する
ことができる。

【００９０】加えて、窒素原子含有層７ａが設けられて
いるため、熱酸化法を用いてトンネル絶縁膜８を形成し
た場合でも、浮遊ゲート電極７の下縁部にトンネル絶縁
膜８の端部が侵入してバーズビーク（ゲートバーズビー
ク）が抑制される。

【００９１】工程５（図４（ａ）参照）〜工程７（図４
（ｃ）参照）；従来の形態の工程５〜工程７と同じであ
る。 工程８（図５（ａ）参照）；上記の工程で形成されたデ
バイスの全面にレジストを塗布した後、通常のフォトリ
ソグラフィー技術を用いて、ソース領域３を形成するた
めのイオン注入用マスク４２を形成する。次に、通常の
イオン注入法を用い、リンイオン（Ｐ⁺）を注入してソ
ース領域３を形成する。その後、イオン注入用マスク４
２を剥離する。

【００９２】このとき、イオン注入用マスク４２は、少
なくとも基板２上のドレイン領域４と成る部分を覆うよ
うに形成すると共に、浮遊ゲート電極７上をはみ出さな
いように形成する。その結果、ソース領域３の位置は、
浮遊ゲート電極７の端部によって規定される。

【００９３】工程９（図５（ｂ）参照）；上記の工程で
形成されたデバイスの全面にレジストを塗布した後、通
常のフォトリソグラフィー技術を用いて、ドレイン領域
４を形成するためのイオン注入用マスク４３を形成す
る。次に、通常のイオン注入法を用い、ヒ素イオン（Ａ
ｓ⁺）を注入してドレイン領域４を形成する。

【００９４】このとき、イオン注入用マスク４３は、少
なくともソース領域３を覆うように形成する。 工程１０（図５（ｃ）参照）；イオン注入用マスク４３
を剥離すると、本実施形態のスプリットゲート型メモリ
セル４１（４１ａ，４１ｂ）が完成する。

【００９５】このように本実施形態によれば、以下の作
用および効果を得ることができる。 〔１〕浮遊ゲート電極７の側壁部に窒素原子含有層７ａ
が設けられている。そのため、工程４におけるトンネル
絶縁膜８の形成初期にも、従来の形態の図２１に示すよ
うな不完全なシリコン酸化膜が形成されることはない。

【００９６】〔２〕上記〔１〕より、メモリセル４１に
対して、書き込み動作および消去動作を繰り返しても、
消去動作時にトンネル絶縁膜８に加わるストレスによっ
て、トンネル絶縁膜８中に電子トラップが形成されるこ
とはない。従って、データの書き換え回数が増加して
も、消去モードにおいて、浮遊ゲート電極７中の電子を
十分に引き抜くことができる。

【００９７】そのため、データの書き換え回数が増加し
ても、読み出しモードにおいて、読み出し状態のメモリ
セル４１のセル電流が低下することはない。従って、書
き込み状態のメモリセル４１のセル電流と読み出し状態
のメモリセル４１のセル電流との差が少なくなることは
なく、前記した各メモリセル４１間のセル電流の大小の
判別を容易に行うことができる。

【００９８】〔３〕上記〔２〕より、メモリセル４１に
おけるデータの書き換え回数を増加させることが可能に
なり、メモリセル４１の動作寿命を長くすることができ
る。その結果、フラッシュＥＥＰＲＯＭ５１の動作寿命
を長くすることもできる。

【００９９】〔４〕窒素原子含有層７ａが設けられてい
るため、浮遊ゲート電極７の下縁部にトンネル絶縁膜８
の端部が侵入してバーズビーク（ゲートバーズビーク）
が形成されることはない。そのため、工程４におけるに
おけるトンネル絶縁膜８の形成時に、従来の形態の図２
４に示すようなトンネル絶縁膜８の間隙８ｃが生じるこ
とはない。そして、工程５におけるドープドポリシリコ
ン膜３４の形成時に、従来の形態の図２５に示すような
制御ゲート電極９の下端部の突起９ａが形成されること
はない。

【０１００】〔５〕上記〔４〕より、書き込みモードに
おいて、制御ゲート電極９から電子が放出され、その電
子が浮遊ゲート７に誤って注入されるという現象（リバ
ーストンネリング現象）が起こることはない。従って、
フラッシュＥＥＰＲＯＭ５１の書き込みモードにおい
て、非選択のメモリセル４１にも誤ってデータが書き込
まれることはなく、各メモリセル４１にそれぞれ別個の
データを書き込むことができる。

【０１０１】〔６〕回転斜めイオン注入法を用いて窒素
原子含有層７ａを形成している。従って、窒素原子含有
層７ａを高い制御性で容易に形成することができる。 〔７〕工程３において、窒素原子含有層７ａを形成する
際の窒素イオンの注入条件について、ドーズ量の範囲は
１×１０¹⁵〜５×１０¹⁶atoms/cm²程度が適当であり、
この範囲より多くなると窒化シリコンが形成されてトン
ネル絶縁膜８の形成が阻害される傾向があり、この範囲
より少なくなると前記効果が小さくなるという傾向があ
る。

【０１０２】（第２実施形態）以下、本発明を具体化し
た第２実施形態を図面に従って説明する。尚、本実施形
態において、図１２，図１３，図１９，図２０に示した
従来の形態と同じ構成部材については符号を等しくして
その詳細な説明を省略する。

【０１０３】図６（ａ）は、本実施形態のスプリットゲ
ート型メモリセル６１を用いたフラッシュＥＥＰＲＯＭ
７１のメモリセルアレイ１５２の一部断面図である。図
６（ｂ）は、メモリセルアレイ１５２の一部平面図であ
る。尚、図６（ａ）は、図６（ｂ）におけるＡ−Ａ線断
面図である。

【０１０４】図６において、図１２および図１３と異な
るのは以下の点だけである。 （１）基板２上に複数のスプリットゲート型メモリセル
（スプリットゲート型トランジスタ）６１が配置されて
いる。各メモリセル４１は、ソース領域３、ドレイン領
域４、チャネル領域５、浮遊ゲート電極７、制御ゲート
電極９から構成されている。

【０１０５】基板２上の占有面積を小さく抑えることを
目的に、２つのメモリセル６１（以下、２つを区別する
ため「６１ａ」「６１ｂ」と表記する）は、ソース領域
３を共通にし、その共通のソース領域３に対して浮遊ゲ
ート電極７および制御ゲート電極９が反転した形で配置
されている。

【０１０６】（２）トンネル絶縁膜８が窒素原子を含有
している。図７〜図９に、トンネル絶縁膜８に含有され
る窒素原子の分布および濃度を示す。図７に、トンネル
絶縁膜８中において、浮遊ゲート電極７に近い部分に窒
素濃度のピークがある場合を示す。

【０１０７】図８に、トンネル絶縁膜８中において、制
御ゲート電極９に近い部分に窒素濃度のピークがある場
合を示す。図９に、トンネル絶縁膜８中において、浮遊
ゲート電極７に近い部分と制御ゲート電極９に近い部分
の両方に窒素濃度のピークがある場合を示す。

【０１０８】尚、図７〜図８において、（ａ）〜（ｃ）
には窒素濃度のピークレベルが大きい場合、（ｇ）〜
（ｉ）には窒素濃度のピークレベルが小さい場合、
（ｄ）〜（ｆ）には窒素濃度のピークレベルが（ａ）〜
（ｃ）と（ｇ）〜（ｉ）との中間の場合を示す。また、
（ａ）（ｄ）（ｇ）には窒素分布がナローな場合、
（ｃ）（ｆ）（ｉ）には窒素分布がブロードな場合、
（ｂ）（ｅ）（ｈ）には窒素分布が（ａ）（ｄ）（ｇ）
と（ｃ）（ｆ）（ｉ）との中間の場合を示す。

【０１０９】前記したように、浮遊ゲート電極７とトン
ネル絶縁膜８との境界部分には構造遷移層が存在し、そ
の構造遷移層にはO-Si-Oの形をとらないダングリングボ
ンドが発生しやすい。しかし、その構造遷移層に対応す
るトンネル絶縁膜８に窒素原子を含有させることによ
り、そのダングリングボンドの未結合手を３価の窒素原
子によってターミネートすることが可能になり、ダング
リングボンドをなくすことができる。

【０１１０】従って、図７または図９に示すように、ト
ンネル絶縁膜８中において浮遊ゲート電極７に近い部分
に窒素濃度のピークがあれば、構造遷移層のダングリン
グボンドをなくすことができる。

【０１１１】但し、その場合の窒素濃度には最適値があ
り、それよりも濃度が高くなるとトンネル絶縁膜８中の
応力が増大するという問題が起こり、最適値よりも濃度
が低くなるとダングリングボンドの未結合手を完全には
ターミネートできなくなるという問題が起こる。

【０１１２】ところで、図８または図９に示すように、
トンネル絶縁膜８中において制御ゲート電極９に近い部
分に窒素分布のピークがある場合は、消去動作時に発生
する電子トラップを抑制することができる。また。窒素
分布がブロードな場合には、界面近傍以外に発生する電
子トラップについても抑制することができる。

【０１１３】従って、トンネル絶縁膜８中の窒素原子の
分布状態がブロードであるか、または、トンネル絶縁膜
８中における制御ゲート電極９に近い部分まで窒素原子
が含有していることが望ましい。

【０１１４】尚、本実施形態のスプリットゲート型メモ
リセル６１を用いたフラッシュＥＥＰＲＯＭ７１の全体
構成は、図１４に示した従来の形態と同じである。ま
た、本実施形態のフラッシュＥＥＰＲＯＭ７１の各動作
モードにおける各部の電位は、図１５に示した従来の形
態と同じである。

【０１１５】次に、本実施形態の製造方法を説明する。
本実施形態の製造方法において、従来の形態および第１
実施形態と異なるのは以下の点だけである。すなわち、
従来の形態の工程４が終了した後に、窒化雰囲気（ＮＨ
₃など）中で熱処理を行うことにより、トンネル絶縁膜
８に窒素原子を含有させる。このとき、トンネル絶縁膜
８の膜厚および熱処理条件を調節することにより、図７
〜図９に示すように、トンネル絶縁膜８に含有される窒
素原子の分布および濃度を調整することができる。

【０１１６】その後、第１実施形態の工程５〜工程１０
を経て、本実施形態のスプリットゲート型メモリセル６
１が完成する。このように本実施形態によれば、トンネ
ル絶縁膜８が窒素原子を含有しているため、第１実施形
態の〔１〕〜〔３〕と同様の作用および効果を得ること
ができる。また、トンネル絶縁膜８に窒素原子を含有さ
せる方法として、窒化雰囲気中での熱処理を用いるた
め、トンネル絶縁膜８に含有される窒素原子の分布およ
び濃度を容易に所望の状態にすることができる。

【０１１７】尚、上記各実施形態は以下のように変更し
てもよく、その場合でも同様の作用および効果を得るこ
とができる。 （１）第１実施形態において、浮遊ゲート電極７の４つ
の側壁部の全てに窒素原子含有層７ａを設けるのではな
く、消去モードにおいて電子が飛び出す部分だけに窒素
原子含有層７ａを設ける。この場合には、窒素原子含有
層７ａの形成にあたって、回転斜めイオン注入法を用い
る必要はなく、通常の斜めイオン注入法を用いて浮遊ゲ
ート電極７の必要な箇所のみに窒素イオンを注入すれば
よい。

【０１１８】（２）第１実施形態において、窒素原子含
有層７ａを形成するに際して、イオン注入法ではなく、
以下の方法を用いる。 （ａ）浮遊ゲート電極７の側壁部を窒素プラズマに晒
す。

【０１１９】（ｂ）浮遊ゲート電極７の形成後に、窒化
雰囲気（ＮＨ₃など）中で熱処理を行う。 （３）第２実施形態において、トンネル絶縁膜８に窒素
原子を含有させるに際して、窒化雰囲気中で熱処理を行
うのではなく、以下の方法を用いる。

【０１２０】（ａ）トンネル絶縁膜８を窒素プラズマに
晒す。 （ｂ）トンネル絶縁膜８に窒素イオンを注入する。 （ｃ）制御ゲート電極９と成るドープドポリシリコン膜
３４中に窒素原子を含有させ、そのドープドポリシリコ
ン膜３４中の窒素をトンネル絶縁膜８中に拡散させる。

【０１２１】（４）絶縁膜１９を省く。 （５）各絶縁膜６，８を、酸化シリコン、酸窒化シリコ
ン、窒化シリコンのうち少なくとも一つを主成分とする
他の絶縁膜に置き代る。その絶縁膜の形成には、熱酸化
法、熱窒化法、熱酸窒化法、ＣＶＤ法のうち少なくとも
一つの方法を用いればよい。また、これらの異なる絶縁
膜を複数積層した構造に置き代える。

【０１２２】（６）各ゲート電極７，９の材質をそれぞ
れ、ドープドポリシリコン以外の導電性材料（アモルフ
ァスシリコン、単結晶シリコン、高融点金属を含む各種
金属、シリサイドなど）に置き代える。

【０１２３】（７）Ｐ型単結晶シリコン基板２をＰ型ウ
ェルに置き代える。 （８）ソース領域３を形成するために注入する不純物イ
オンを、リンイオン以外のＮ型不純物イオン（ヒ素、ア
ンチモンなど）に置き代える。また、ドレイン領域４を
形成するために注入する不純物イオンを、ヒ素イオン以
外のＮ型不純物イオン（リン、アンチモンなど）に置き
代える。

【０１２４】（９）Ｐ型単結晶シリコン基板２をＮ型単
結晶シリコン基板またはＮ型ウェルに置き代え、ソース
領域３およびドレイン領域４を形成するために注入する
不純物イオンとしてＰ型不純物イオン（ホウ素、インジ
ウムなど）を用いる。

【０１２５】（１０）第１実施形態において、スプリッ
トゲート型メモリセル４１のソース領域３をドレイン領
域とし、ドレイン領域４をソース領域とする。図１０
に、その場合のメモリセルアレイ１５２の一部断面図を
示す。この場合のフラッシュＥＥＰＲＯＭ８１の全体構
成は、図１７に示した従来の形態と同じである。また、
これの場合のフラッシュＥＥＰＲＯＭ８１の各動作モー
ドにおける各部の電位は、図１８に示した従来の形態と
同じである。

【０１２６】（１１）第２実施形態において、スプリッ
トゲート型メモリセル６１のソース領域３をドレイン領
域とし、ドレイン領域４をソース領域とする。図１１
に、その場合のメモリセルアレイ１５２の一部断面図を
示す。この場合のフラッシュＥＥＰＲＯＭ９１の全体構
成は、図１７に示した従来の形態と同じである。また、
これの場合のフラッシュＥＥＰＲＯＭ９１の各動作モー
ドにおける各部の電位は、図１８に示した従来の形態と
同じである。

【０１２７】（１２）第１実施形態と第２実施形態とを
併用する。以上、各実施形態について説明したが、各実
施形態から把握できる請求項以外の技術的思想につい
て、以下にそれらの効果と共に記載する。

【０１２８】（イ）請求項１〜５，１０〜１２，１５，
１６のいずれか１項に記載のスプリットゲート型トラン
ジスタにおいて、浮遊ゲート電極（７）上にＬＯＣＯＳ
法によって形成された絶縁膜（１９）が形成され、浮遊
ゲート電極の上部のカドに突起（７ｂ）が形成されたス
プリットゲート型トランジスタ。

【０１２９】（ロ）請求項６〜９，１３，１４，１７の
いずれか１項に記載のスプリットゲート型トランジスタ
の製造方法において、ＬＯＣＯＳ法を用い、浮遊ゲート
電極（７）上に絶縁膜（１９）を形成し、その絶縁膜の
端部に形成されたバーズビーク（１９ａ）により、浮遊
ゲート電極の上部のカドに突起（７ａ）を形成する工程
を備えたスプリットゲート型トランジスタの製造方法。

【０１３０】上記（イ）（ロ）のようにすれば、浮遊ゲ
ート電極に突起が形成されるため、浮遊ゲート電極に蓄
積された電子を制御ゲート電極へ引き抜く際に電子の移
動が容易になり、効率的に引き抜くことができる。

【０１３１】（ハ）請求項８または請求項１４に記載の
スプリットゲート型トランジスタの製造方法において、
前記窒化雰囲気は、Ｎ₂Ｏガス、ＮＯガス、ＮＨ₃ガスか
ら成るグループから選択された少なくとも一つのガスを
含むスプリットゲート型トランジスタの製造方法。

【０１３２】このようにすれば、確実な窒化処理を簡単
かつ容易に行うことができる。

【０１３３】

【発明の効果】請求項１〜５，１０〜１２，１５，１６
のいずれか１項に記載の発明によれば、長寿命なスプリ
ットゲート型トランジスタを提供することができる。

【０１３４】請求項３または請求項４に記載の発明によ
れば、リバーストンネリング現象を防止することが可能
なスプリットゲート型トランジスタを提供することがで
きる。

【０１３５】請求項６〜９，１３，１４，１７のいずれ
か１項に記載の発明によれば、長寿命なスプリットゲー
ト型トランジスタの製造方法を提供することができる。
請求項７〜９のいずれか１項に記載の発明によれば、リ
バーストンネリング現象を防止することが可能なスプリ
ットゲート型トランジスタの製造方法を提供することが
できる。

【０１３６】請求項８，９，１４のいずれか１項に記載
の発明によれば、確実な窒化処理を簡単かつ容易に行う
ことができる。請求項１８または請求項１９に記載の発
明によれば、長寿命な不揮発性半導体メモリを提供する
ことができる。

【図面の簡単な説明】

【図１】第１実施形態の概略断面図。

【図２】図２（ｂ）は第１実施形態の一部平面図、図２
（ａ）は図２（ｂ）のＡ−Ａ線断面図。

【図３】第１実施形態の製造工程を説明するための概略
断面図。

【図４】第１実施形態の製造工程を説明するための概略
断面図。

【図５】第１実施形態の製造工程を説明するための概略
断面図。

【図６】図６（ｂ）は第２実施形態の一部平面図、図６
（ａ）は図６（ｂ）のＡ−Ａ線断面図。

【図７】第２実施形態の作用を説明するための説明図。

【図８】第２実施形態の作用を説明するための説明図。

【図９】第２実施形態の作用を説明するための説明図。

【図１０】図１０（ｂ）は別の実施形態の一部平面図、
図１０（ａ）は図１０（ｂ）のＡ−Ａ線断面図。

【図１１】図１１（ｂ）は別の実施形態の一部平面図、
図１１（ａ）は図１１（ｂ）のＡ−Ａ線断面図。

【図１２】従来の形態の概略断面図。

【図１３】図１３（ｂ）は従来の実施形態の一部平面
図、図１３（ａ）は図１３（ｂ）のＡ−Ａ線断面図。

【図１４】第１，第２実施形態および従来の形態のブロ
ック回路図。

【図１５】第１，第２実施形態および従来の形態の説明
図。

【図１６】図１６（ｂ）は従来の実施形態の一部平面
図、図１６（ａ）は図１６（ｂ）のＡ−Ａ線断面図。

【図１７】別の実施形態および従来の形態のブロック回
路図。

【図１８】別の実施形態および従来の形態の説明図。

【図１９】第２実施形態および従来の形態の製造工程を
説明するための概略断面図。

【図２０】第２実施形態および従来の形態の製造工程を
説明するための概略断面図。

【図２１】従来の形態の製造工程を説明するための概略
断面図。

【図２２】従来の形態の概略断面図。

【図２３】従来の形態の特性図。

【図２４】従来の形態の製造工程を説明するための概略
断面図。

【図２５】従来の形態の概略断面図。

【符号の説明】

２…Ｐ型単結晶シリコン基板 ３…ソース領域 ４…ドレイン領域 ７…浮遊ゲート電極 ７ａ…窒素原子含有層 ８…トンネル絶縁膜 ９…制御ゲート電極 １９…絶縁膜 ３１…ドープドポリシリコン膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115

Claims (19)

【特許請求の範囲】
1. 【請求項１】 浮遊ゲート電極（７）の一部が窒素原子
   を含有したスプリットゲート型トランジスタ。
2. 【請求項２】 少なくとも浮遊ゲート電極（７）におけ
   るデータの消去時に電子が飛び出す部分が窒素原子を含
   有したスプリットゲート型トランジスタ。
3. 【請求項３】 少なくとも浮遊ゲート電極（７）の側壁
   部に、窒素原子を含有した層（７ａ）が設けられたスプ
   リットゲート型トランジスタ。
4. 【請求項４】 少なくとも浮遊ゲート電極（７）の制御
   ゲート電極（９）に覆われた側壁部に、窒素原子を含有
   した層（７ａ）が設けられたスプリットゲート型トラン
   ジスタ。
5. 【請求項５】 請求項１〜４のいずれか１項に記載のス
   プリットゲート型トランジスタにおいて、 浮遊ゲート電極（７）と制御ゲート電極（９）との間に
   設けられたトンネル絶縁膜（８）を備え、 浮遊ゲート電極はポリシリコン膜、アモルファスシリコ
   ン膜、単結晶シリコン膜から成るグループから選択され
   た一つの導電膜から形成され、トンネル絶縁膜は酸化シ
   リコン、酸窒化シリコン、窒化シリコンのうち少なくと
   も一つを主成分とする絶縁膜から形成されたスプリット
   ゲート型トランジスタ。
6. 【請求項６】 半導体基板（２）上に浮遊ゲート電極
   （７）を形成する工程と、 浮遊ゲート電極の側壁部を窒化して窒素原子を含有した
   層（７ａ）を形成する工程とを備えたスプリットゲート
   型トランジスタの製造方法。
7. 【請求項７】 半導体基板（２）上にポリシリコン膜
   （３１）、アモルファスシリコン膜、単結晶シリコン膜
   から成るグループから選択された一つの導電膜を形成す
   る工程と、 その導電膜（３１）をパターニングして浮遊ゲート電極
   （７）を形成する工程と、 浮遊ゲート電極の側壁部を窒化して窒素原子を含有した
   層（７ａ）を形成する工程と、 熱酸化法、熱窒化法、熱酸窒化法、ＣＶＤ法のうち少な
   くとも一つの方法を用い、上記の工程で形成されたデバ
   イス上に、酸化シリコン、酸窒化シリコン、窒化シリコ
   ンのうち少なくとも一つを主成分とするトンネル絶縁膜
   （８）を形成する工程とを備えたスプリットゲート型ト
   ランジスタの製造方法。
8. 【請求項８】 請求項６または請求項７に記載のスプリ
   ットゲート型トランジスタの製造方法において、 浮遊ゲート電極（７）を窒化する際に、窒素イオンの注
   入法、窒素プラズマに晒す方法、窒化雰囲気中で熱処理
   を行う方法からなるグループから選択されたいずれか一
   つの方法を用いるスプリットゲート型トランジスタの製
   造方法。
9. 【請求項９】 請求項６または請求項７に記載のスプリ
   ットゲート型トランジスタの製造方法において、 浮遊ゲート電極（７）を窒化する際に、窒素イオンの回
   転斜めイオン注入法を用いるスプリットゲート型トラン
   ジスタの製造方法。
10. 【請求項１０】 浮遊ゲート電極（７）と制御ゲート電
    極（９）との間に形成されたトンネル絶縁膜（８）の所
    望の部分が窒素原子を含有しているスプリットゲート型
    トランジスタ。
11. 【請求項１１】 浮遊ゲート電極（７）と制御ゲート電
    極（９）との間に形成されたトンネル絶縁膜（８）が窒
    素原子を含有し、そのトンネル絶縁膜中の窒素原子の分
    布状態がブロードであるか、または、トンネル絶縁膜中
    における制御ゲート電極に近い部分まで窒素原子を含有
    しているスプリットゲート型トランジスタ。
12. 【請求項１２】 請求項１０または請求項１１に記載の
    スプリットゲート型トランジスタにおいて、 トンネル絶縁膜（８）は酸化シリコン、酸窒化シリコ
    ン、窒化シリコンのうち少なくとも一つを主成分とする
    膜から成るスプリットゲート型トランジスタ。
13. 【請求項１３】 半導体基板（２）上に浮遊ゲート電極
    （７）を形成する工程と、 上記の工程で形成されたデバイス上にトンネル絶縁膜
    （８）を形成する工程と、 トンネル絶縁膜を窒化する工程とを備えたスプリットゲ
    ート型トランジスタの製造方法。
14. 【請求項１４】 請求項１３に記載のスプリットゲート
    型トランジスタの製造方法において、 トンネル絶縁膜（８）を窒化する際に、窒素イオンの注
    入法、窒素プラズマに晒す方法、窒化雰囲気中で熱処理
    を行う方法からなるグループから選択されたいずれか一
    つの方法を用いるスプリットゲート型トランジスタの製
    造方法。
15. 【請求項１５】 少なくとも浮遊ゲート電極（７）にお
    けるデータの消去時に電子が飛び出す部分が窒素原子を
    含有し、浮遊ゲート電極と制御ゲート電極（９）との間
    に形成されたトンネル絶縁膜（８）が窒素原子を含有
    し、そのトンネル絶縁膜中の窒素原子の分布状態がブロ
    ードであるか、または、トンネル絶縁膜中における制御
    ゲート電極に近い部分まで窒素原子を含有しているスプ
    リットゲート型トランジスタ。
16. 【請求項１６】 少なくとも浮遊ゲート電極（７）の制
    御ゲート電極（９）に覆われた側壁部に、窒素原子を含
    有した層（７ａ）が設けられ、浮遊ゲート電極と制御ゲ
    ート電極（９）との間に形成されたトンネル絶縁膜
    （８）が窒素原子を含有し、そのトンネル絶縁膜中の窒
    素原子の分布状態がブロードであるか、または、トンネ
    ル絶縁膜中における制御ゲート電極に近い部分まで窒素
    原子を含有しているスプリットゲート型トランジスタ。
17. 【請求項１７】 半導体基板（２）上に浮遊ゲート電極
    （７）を形成する工程と、 浮遊ゲート電極の側壁部を窒化して窒素原子を含有した
    層（７ａ）を形成する工程と、 上記の工程で形成されたデバイス上にトンネル絶縁膜
    （８）を形成する工程と、 トンネル絶縁膜を窒化する工程とを備えたスプリットゲ
    ート型トランジスタの製造方法。
18. 【請求項１８】 請求項１〜５，１０〜１２，１５，１
    ６のいずれか１項に記載のスプリットゲート型トランジ
    スタをメモリセルとして用いる不揮発性半導体メモリ。
19. 【請求項１９】 請求項６〜９，１３，１４，１７のい
    ずれか１項に記載のスプリットゲート型トランジスタの
    製造方法によって製造されたスプリットゲート型トラン
    ジスタをメモリセルとして用いる不揮発性半導体メモ
    リ。