JP2003124361A

JP2003124361A - 半導体メモリ

Info

Publication number: JP2003124361A
Application number: JP2001320145A
Authority: JP
Inventors: Hideaki Fujiwara; 英明藤原; Kazumi Kurooka; 和巳黒岡
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2001-10-18
Filing date: 2001-10-18
Publication date: 2003-04-25

Abstract

(57)【要約】【課題】拡散層と浮遊ゲートとのカップリング比を増加
させることによって、低電圧化を図ることが可能な半導
体メモリを提供する。【解決手段】この半導体メモリは、浮遊ゲート５と、浮
遊ゲート５と容量結合され、浮遊ゲート５の電位を制御
するためのソース拡散層２と、ソース拡散層２に電気的
に接続され、浮遊ゲート５の上面および側面と容量結合
するソース電極１０と、浮遊ゲート５と対向するように
配置された制御ゲート７とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体メモリに
関し、より特定的には、不揮発性の半導体メモリに関す
る。

【０００２】

【従来の技術】近年、磁気メモリであるハードディスク
およびフロッピー（登録商標）ディスクに代替可能な半
導体メモリとして、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅａ
ｎｄＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙ
Ｍｅｍｏｒｙ）やＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａ
ｌｌｙＥｒａｓａｂｌｅａｎｄＰｒｏｇｒａｍｍ
ａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）などの
不揮発性の半導体メモリが注目されている。

【０００３】ＥＰＲＯＭやＥＥＰＲＯＭのメモリセルで
は、浮遊ゲート電極にキャリアを蓄積し、キャリアの有
無によりデータの記憶を行うとともに、キャリアの有無
によるしきい値電圧の変化を検出することによりデータ
の読み出しを行っている。特に、ＥＥＰＲＯＭには、メ
モリセルアレイ全体でデータの消去を行うか、または、
メモリセルアレイを任意のブロックに分けて各ブロック
単位でデータの消去を行うフラッシュＥＥＰＲＯＭがあ
る。このフラッシュＥＥＰＲＯＭは、フラッシュメモリ
とも呼ばれ、大容量化、低消費電力化および高速化が可
能で耐衝撃性に優れるという特長を有する。このため、
フラッシュＥＥＰＲＯＭは、種々の携帯機器で使用され
ている。また、フラッシュＥＥＰＲＯＭのメモリセル
は、ＥＥＰＲＯＭと比べて高集積化が容易であるという
利点を有する。

【０００４】従来、フラッシュＥＥＰＲＯＭを構成する
メモリセルとして、スタックトゲート型およびスプリッ
トゲート型が提案されている。

【０００５】スタックトゲート型メモリセルにおいて、
浮遊ゲート電極に電子を蓄積させる書き込み動作では、
半導体基板のチャネル中の電子をホットエレクトロンに
して浮遊ゲートに注入する。その際、制御ゲート電極に
１０数Ｖの電圧を印加する必要がある。また、スタック
トゲート型メモリセルにおいて、浮遊ゲート電極に蓄積
した電子を引き抜く消去動作では、ソース領域から浮遊
ゲート電極にファウラーノルドハイム・トンネル電流
（Ｆｏｗｌｅｒ−ＮｏｒｄｈｅｉｍＴｕｎｎｅｌＣ
ｕｒｒｅｎｔ、以下、ＦＮトンネル電流という）を流
す。その際、ソース領域に１０数Ｖの電圧を印加する必
要がある。

【０００６】スプリットゲート型メモリセルにおいて、
浮遊ゲート電極に電子を蓄積させる書き込み動作では、
半導体基板のチャネル中の電子をホットエレクトロンに
して浮遊ゲート電極に注入する。その際、ソース領域に
１０数Ｖの電圧を印加する必要がある。また、スプリッ
トゲート型メモリセルにおいて、浮遊ゲート電極から電
子を引き抜く消去動作では、制御ゲート電極から浮遊ゲ
ート電極にＦＮトンネル電流を流す。その際、制御ゲー
ト電極に１０数Ｖの電圧を印加する必要がある。

【０００７】このように、従来のスタックトゲート型お
よびスプリットゲート型のメモリセルでは、書き込み動
作において浮遊ゲート電極に電子を注入するのにホット
エレクトロンを利用し、消去動作において浮遊ゲート電
極に蓄積された電子を引き抜くのにＦＮトンネル電流を
利用している。

【０００８】ところで、浮遊ゲート電極に蓄積されたキ
ャリアを長期間にわたって保持するには、浮遊ゲート電
極を取り囲む絶縁膜の膜厚を厚くする必要がある。しか
し、浮遊ゲート電極に電子を注入または引き抜く際に、
ホットエレクトロンまたはＦＮトンネル電流を利用して
いる。このため、浮遊ゲート電極を取り囲む絶縁膜の膜
厚を厚くするほど、書き込み動作または消去動作におい
て制御ゲート電極やドレイン領域に印加する電圧（以
下、メモリセルの動作電圧）を高くする必要がある。

【０００９】また、メモリセルの動作電圧は昇圧回路で
生成される。この場合、実用的な電圧は１０数Ｖまでで
ある。一方、浮遊ゲート電極を取り囲む絶縁膜としてシ
リコン酸化膜を用いた場合、メモリセルの動作電圧を１
０数Ｖとすると、そのシリコン酸化膜の膜厚を、１０数
ｎｍ以上にするのは困難である。したがって、従来は、
メモリセルの動作電圧を１０数Ｖに抑えるために、浮遊
ゲート電極を取り囲む絶縁膜としてシリコン酸化膜を用
いる場合、シリコン酸化膜の膜厚を１０数ｎｍ以下とし
ている。そのシリコン酸化膜の膜厚が、８ｎｍ以上であ
れば、浮遊ゲート電極に蓄積された電子を実用上ある程
度満足できる期間保持することができることが知られて
いる。

【００１０】なお、浮遊ゲート電極に正孔を蓄積させる
場合も、上記した電子を蓄積させる場合と同様、浮遊ゲ
ート電極を取り囲む絶縁膜としてのシリコン酸化膜の膜
厚を８ｎｍ以上で１０数ｎｍ以下にすることによって、
メモリセルの動作電圧を１０数Ｖに抑えるとともに、浮
遊ゲート電極に蓄積された正孔を実用上ある程度満足で
きる期間保持するようにしている。

【００１１】

【発明が解決しようとする課題】近年、フラッシュＥＥ
ＰＲＯＭにおいて、浮遊ゲート電極に蓄積されたキャリ
アの保持期間を十分に長く（１０年以上）確保した上
で、今までよりもさらに、低電圧化、動作の高速化、低
消費電力化および高集積化を目指すことが求められてい
る。

【００１２】上記したように、従来では、浮遊ゲート電
極を取り囲む絶縁膜としてシリコン酸化膜を用いる場
合、１０年以上のキャリア保持期間を確保するために
は、シリコン酸化膜の膜厚を８ｎｍよりも薄くすること
は避ける必要がある。

【００１３】ところで、メモリセルの動作電圧の低電圧
化を図れば、昇圧するための時間（リードタイム）が短
くなり、その分、書き込み動作および消去動作の高速化
を図ることができる。また、低消費電力化も図ることが
できる。

【００１４】また、メモリセルの動作電圧を生成するた
めの昇圧回路は、生成する電圧が高くなるほど回路規模
が増大する。そして、フラッシュＥＥＰＲＯＭの周辺回
路（デコーダ、センスアンプ、バッファなど）を構成す
るトランジスタは、耐電圧が高くなるほど、基板上の占
有面積（トランジスタサイズ）が増大する。このため、
メモリセルの動作電圧を低電圧化すれば、昇圧回路の回
路規模が小さくなるとともに、昇圧回路を構成するトラ
ンジスタのサイズも小さくなるので、高集積化を図るこ
とができる。

【００１５】したがって、メモリセルの動作電圧の低電
圧化を図ることにより、動作の高速化、低消費電力化お
よび高集積化をすべて同時に実現することができる。

【００１６】しかしながら、従来のスタックトゲート型
およびスプリットゲート型のメモリセルでは、浮遊ゲー
ト電極に電子を注入または引き抜く際に、ホットエレク
トロンまたはＦＮトンネル電流を利用している。そのた
め、浮遊ゲート電極を取り囲む絶縁膜としてシリコン酸
化膜を使用する場合、そのシリコン酸化膜の膜厚を今ま
で通り８ｎｍ以上に維持したままでは、メモリセルの動
作電圧を現在よりも低下させるのは困難である。つま
り、従来のスタックトゲート型およびスプリットゲート
型のメモリセルの構造を変えない限り、現在と同水準の
寿命を維持しつつ、メモリセルの動作電圧の低電圧化を
図ることは困難である。

【００１７】また、従来、ソース拡散層を浮遊ゲートと
容量結合させることによって浮遊ゲートの電位をソース
拡散層の電位によって制御するスプリットゲート型のフ
ラッシュＥＥＰＲＯＭが知られている。この構造では、
ソース拡散層が浮遊ゲートに容量カップリングしている
とともに、制御ゲートも浮遊ゲートに対して容量カップ
リングしている。この場合、従来のスプリットゲート型
のフラッシュＥＥＰＲＯＭの構造では、制御ゲートが浮
遊ゲートの上方にオーバーラップしているために、制御
ゲートと浮遊ゲートとの対向面積が大きい。このため、
制御ゲートと浮遊ゲートとのカップリング比がある程度
大きくなる。したがって、ソース拡散層と制御ゲートと
のカップリング比が減少するので、ソース拡散層の電位
によって浮遊ゲートの電位を制御するためには、ソース
拡散層に高い電圧を印加する必要があった。その結果、
従来のスプリットゲート型でソース拡散層の電位によっ
て浮遊ゲートの電位を制御する構造のフラッシュＥＥＰ
ＲＯＭでは、動作電圧の低電圧化を図ることが困難であ
った。

【００１８】この発明は、上記のような課題を解決する
ためになされたものであり、この発明の１つの目的は、
長寿命化を図りながら、低電圧化を図ることによって、
動作の高速化、低消費電力化および高集積化を達成する
ことが可能な半導体メモリを提供することである。

【００１９】この発明のもう１つの目的は、上記の半導
体メモリにおいて、拡散層と浮遊ゲートとのカップリン
グ比を増加させることである。

【００２０】

【課題を解決するための手段】請求項１による半導体メ
モリは、浮遊ゲートと、浮遊ゲートと容量結合され、浮
遊ゲートの電位を制御するための拡散層と、拡散層に電
気的に接続され、少なくとも浮遊ゲートの上面と容量結
合する第１導電層と、浮遊ゲートと対向するように配置
された制御ゲートとを備えている。

【００２１】請求項１では、上記のように、拡散層に電
気的に接続され、少なくとも浮遊ゲートの上面と容量結
合する第１導電層を設けることによって、拡散層のみで
浮遊ゲートと容量結合している場合に比べて、第１導電
層および拡散層と、浮遊ゲートとの間の容量を増加させ
ることができるので、第１導電層を含めた拡散層と、浮
遊ゲートとのカップリング比を増加させることができ
る。これにより、拡散層に低い電圧を印加した場合に
も、容易に浮遊ゲートの電位を上昇させることができる
ので、低い電圧で書き込みを行うことができる。また、
電圧が低くなった分、昇圧するための時間が短くなるの
で、高速な書き込みを行うことができる。また、第１導
電層は、拡散層および浮遊ゲートの上方に設けるので、
第１導電層を設けたとしても、メモリセルの面積が増加
することはない。したがって、請求項１では、メモリセ
ルの面積を増加することなく、低電圧で高速な書き込み
を行うことができる。また、浮遊ゲートを取り囲むシリ
コン酸化膜の膜厚は、従来通り、８〜１０ｎｍにするこ
とができるので、長寿命化を図ることができる。

【００２２】請求項２による半導体メモリは、請求項１
の構成において、第１導電層は、第１絶縁膜を介して、
浮遊ゲートの側面に対向するように形成されるととも
に、第２絶縁膜を介して、浮遊ゲートの上面に対向する
ように形成されている。このように構成すれば、第１導
電層は、浮遊ゲートの上面のみならず、側面とも容量結
合するので、第１導電層および拡散層と、浮遊ゲートと
の間の容量をより増加させることができる。これによ
り、第１拡散層を含めた拡散層と、浮遊ゲートとのカッ
プリング比をより増加させることができるので、より低
い電圧で書き込みを行うことができる。

【００２３】請求項３による半導体メモリは、請求項１
または２の構成において、第１導電層は、拡散層に接続
され、第１絶縁膜を介して、浮遊ゲートの側面に対向す
るように配置された第１部分と、第１部分と接続され、
第２絶縁膜を介して、浮遊ゲートの上面に対向するよう
に配置されたサイドウォ−ル形状の第２部分とを含む。
このように構成すれば、容易に浮遊ゲート電極の上面お
よび側面と容量結合する第１導電層を形成することがで
きる。

【００２４】請求項４による半導体メモリは、請求項１
〜３のいずれかの構成において、第１導電層は、浮遊ゲ
ート形成用のマスク層の側壁を基準として自己整合的に
形成されている。このように自己整合的に第１導電層を
形成すれば、容易に、微細化することができる。

【００２５】請求項５による半導体メモリは、請求項１
〜４のいずれかの構成において、浮遊ゲートと、拡散層
とがオーバーラップしている部分のゲート長方向の長さ
は、浮遊ゲートのゲート長方向の長さの１／２以下であ
る。請求項１〜４に記載の発明では、拡散層に接続され
る第１導電層によって、第１導電層を含めた拡散層と、
浮遊ゲートとのカップリング比を大きくすることができ
るので、請求項５のように、浮遊ゲートと容量結合して
いる拡散層自体を、浮遊ゲートのゲート長方向の長さの
１／２以下だけ浮遊ゲートとオーバーラップさせたとし
ても、十分に高い拡散層と浮遊ゲートとのカップリング
比を得ることができる。したがって、小さい電圧範囲で
浮遊ゲートの電位を制御することができる。また、浮遊
ゲートと拡散層（ソース拡散層）とのオーバラップ長さ
を小さくすることによって、ソース拡散層とドレイン拡
散層との距離が従来よりも大きくなるので、浮遊ゲート
および制御ゲートの長さを短くした場合にも、短チャネ
ル効果を抑制することができる。その結果、容易に微細
化および高速化を図ることができる。

【００２６】請求項６による半導体メモリは、請求項１
〜５のいずれかの構成において、浮遊ゲートと拡散層と
がオーバーラップしている部分の面積は、浮遊ゲートと
第１導電層とが対向している部分の面積よりも小さい。
このように構成すれば、拡散層と浮遊ゲートとのオーバ
ーラップ量を少なくしたとしても、第１導電層によって
浮遊ゲートとのカップリング比を大きな状態で維持する
ことができるので、拡散層（ソース拡散層）と浮遊ゲー
トとのオーバーラップ量を少なくすることができる。こ
れにより、ソース拡散層とドレイン拡散層との距離が従
来よりも大きくなるので、浮遊ゲートおよび制御ゲート
の長さを短くした場合にも、短チャネル効果を抑制する
ことができる。

【００２７】請求項７による半導体メモリは、請求項１
〜６のいずれかの構成において、浮遊ゲートと制御ゲー
トとの間に形成された段差部をさらに備える。このよう
に構成すれば、その段差部によって、書き込み動作時に
電子の加速される方向が浮遊ゲートが置かれている方向
になるので、浮遊ゲートへの電子の注入効率（書き込み
効率）を増大させることができる。

【００２８】請求項８による半導体メモリは、請求項１
〜７のいずれかの構成において、浮遊ゲートの電位を制
御する拡散層は、ダイオード構造を有する。このように
構成すれば、いわゆるトリプルウェル構造を用いなくて
も、ダイオード構造を有する拡散層に接続される第１導
電層に負電圧を印加することができる。これにより、消
去時に用いる電圧を正負に振り分けることができるの
で、昇圧回路で生成する最高電圧を約１／２にすること
ができる。その結果、昇圧回路の負担が減少するので、
チップ上で電源の占める面積を減少させることができ
る。

【００２９】請求項９による半導体メモリは、請求項８
の構成において、浮遊ゲート下に位置する第１ゲート絶
縁膜と、制御ゲート下に位置する第２ゲート絶縁膜とを
さらに備え、第２ゲート絶縁膜の膜厚は、第１ゲート絶
縁膜の膜厚よりも小さい。請求項８により昇圧回路で生
成する最高電圧を約１／２にすることができるので、正
の電圧を印加する制御ゲートの電圧も約１／２にするこ
とができる。これにより、制御ゲートの耐圧も約１／２
で良くなるので、請求項９のように、制御ゲート下に位
置する第２ゲート絶縁膜の膜厚を小さくすることができ
る。このため、チャネルに印加される電界が強くなるの
で、読み出し電流を増加することができる。その結果、
高速な読み出しを行うことができる。

【００３０】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。

【００３１】（第１実施形態）図１は、本発明の第１実
施形態による半導体メモリのメモリセルを示した断面図
である。まず、図１を参照して、本発明の第１実施形態
による半導体メモリのメモリセル１００の構造について
説明する。第１実施形態による半導体メモリのメモリセ
ル１００では、シリコン基板１の表面に、ソース拡散層
２とドレイン拡散層３とが所定の間隔を隔てて形成され
ている。なお、ソース拡散層２は、本発明の「拡散層」
の一例である。また、ソース拡散層２とドレイン拡散層
３との間のドレイン拡散層３側のシリコン基板１上に
は、シリコン酸化膜からなるゲート絶縁膜６を介して、
ポリシリコン膜からなる制御ゲート（コントロールゲー
ト；ＣＧ）７が形成されている。

【００３２】また、ソース拡散層２とドレイン拡散層３
との間のソース拡散層２側のシリコン基板１上には、約
８ｎｍの厚みを有するシリコン酸化膜からなるゲート絶
縁膜４を介して、約５０ｎｍ〜約１００ｎｍの厚みを有
する浮遊ゲート（フローティングゲート；ＦＧ）５が形
成されている。また、制御ゲート７と浮遊ゲート５との
間には、約１０ｎｍの厚みを有するシリコン酸化膜から
なるトンネル絶縁膜６ａが形成されている。

【００３３】ここで、第１実施形態では、ソース拡散層
２に電気的に接続するように、ポリシリコン膜からなる
ソースプラグ１０ａが形成されているとともに、ソース
プラグ１０ａに電気的に接続するように、ポリシリコン
サイドウォール１０ｂが形成されている。ソースプラグ
１０ａは、浮遊ゲート５の側面に、シリコン酸化膜から
なるサイドウォール絶縁膜９を介して、対向するように
配置されている。ポリシリコンサイドウォール１０ｂ
は、浮遊ゲート５の上面上に、約１０ｎｍの厚みを有す
るシリコン酸化膜からなる絶縁膜８を介して、対向する
ように配置されている。このような構造により、ソース
プラグ１０ａは、浮遊ゲート５の側面に容量結合してい
るとともに、ポリシリコンサイドウォール１０ｂは、浮
遊ゲート５の上面に容量結合している。ソースプラグ１
０ａとポリシリコンサイドウォール１０ｂとによって、
ソース電極１０が構成されている。また、ソースプラグ
１０ａとポリシリコンサイドウォール１０ｂとソース拡
散層２とが一体となって、ソース電極層が構成されてい
る。

【００３４】なお、絶縁膜９は、本発明の「第１絶縁
膜」の一例であり、絶縁膜８は、本発明の「第２絶縁
膜」の一例である。また、ソース電極１０は、本発明の
「第１導電層」の一例である。また、ソースプラグ１０
ａは、本発明の「第１部分」の一例であり、ポリシリコ
ンサイドウォール１０ｂは、本発明の「第２部分」の一
例である。

【００３５】また、ソース拡散層２と浮遊ゲート５とが
オーバーラップしているゲート長方向の長さは、浮遊ゲ
ート５のゲート長方向の長さの１／３程度である。ま
た、ソース拡散層２と浮遊ゲート５とがオーバーラップ
している部分の面積は、浮遊ゲート５がソース電極１０
と対向している部分の面積よりも小さい。また、制御ゲ
ート７とポリシリコンサイドウォール１０ｂとの間に
は、約４０ｎｍの厚みを有するシリコン酸化膜からなる
絶縁膜１１が形成されている。また、制御ゲート７のド
レイン拡散層３側の側面には、サイドウォール絶縁膜１
２が形成されている。

【００３６】図２は、第１実施形態のメモリセル１００
を用いた半導体メモリ１５０の全体構成を示したブロッ
ク図である。図２を参照して、以下に半導体メモリ１５
０の全体構成について説明する。メモリセルアレイ１５
１は、複数のメモリセル１がマトリックス状に配置され
て構成されている（図２では図面を簡略化するために、
４個のメモリセルのみを示している）。

【００３７】行（ロウ）方向に配列された各メモリセル
１において、各制御ゲート７は、共通のワード線ＷＬ₁
〜ＷＬ_nに接続されている。列（カラム）方向に配列さ
れた各メモリセル１００において、ドレイン拡散層３
は、共通のビット線ＢＬ₁〜ＢＬ_nに接続され、ソース電
極１０は、共通のソース線ＳＬに接続されている。

【００３８】各ワード線ＷＬ₁〜ＷＬ_nは、ロウデコーダ
１５２に接続され、各ビット線ＢＬ ₁〜ＢＬ_nは、カラム
デコーダ１５３に接続されている。

【００３９】外部から指定されたロウアドレスおよびカ
ラムアドレスは、アドレスピン１５４に入力される。そ
のロウアドレスおよびカラムアドレスは、アドレスピン
１５４からアドレスラッチ１５５へ転送される。アドレ
スラッチ１５５でラッチされた各アドレスのうち、ロウ
アドレスはアドレスバッファ１５６を介してロウデコー
ダ１５２へ転送され、カラムアドレスは、アドレスバッ
ファ１５６を介してカラムデコーダ１５３へ転送され
る。

【００４０】ロウデコーダ１５２は、各ワード線ＷＬ₁
〜ＷＬ_nのうち、アドレスラッチ１５５でラッチされた
ロウアドレスに対応したワード線を選択するとともに、
ゲート電圧制御回路１５７からの信号に基づいて、各ワ
ード線ＷＬ₁〜ＷＬ_nの電位を後述する各動作モードに対
応して制御する。

【００４１】カラムデコーダ１５３は、各ビット線ＢＬ
₁〜ＢＬ_nのうち、アドレスラッチ１５５でラッチされた
カラムアドレスに対応したビット線を選択し、ドレイン
電圧制御回路１５８からの信号に基づいて、各ビット線
ＢＬ₁〜ＢＬ_nの電位を後述する各動作モードに対応して
制御する。

【００４２】外部から指定されたデータは、データピン
１５９に入力される。そのデータは、データピン１５９
から入力バッファ１６０を介してカラムデコーダ１５３
へ転送される。カラムデコーダ１５３は、各ビット線Ｂ
Ｌ₁〜ＢＬ_nの電位を、そのデータに対応して後述するよ
うに制御する。

【００４３】任意のメモリセル１００から読み出された
データは、各ビット線ＢＬ₁〜ＢＬ_nからカラムデコーダ
１５３を介してセンスアンプ群１６１へ転送される。セ
ンスアンプ群１６１は、複数の電流センスアンプからな
る。センスアンプ群１６１で判別されたデータは、出力
バッファ１６２からデータピン１５９を介して外部へ出
力される。

【００４４】ソース電圧制御回路１６３は、ソース線Ｓ
Ｌの電位を後述する各動作モードに対応して制御する。

【００４５】なお、上記した各回路（１５２〜１６３）
の動作は、制御コア回路１６４によって制御される。

【００４６】次に、上記のように構成された第１実施形
態の半導体メモリ１５０の各動作（書き込み動作、消去
動作、読み出し動作）について説明する。ソース拡散層
２（ソース電極１０）には、ソース線ＳＬを介してソー
ス電圧Ｖｓが印加される。ドレイン拡散層３には、ビッ
ト線ＢＬ₁〜ＢＬ_nを介して、ドレイン電圧Ｖｄが印加さ
れる。制御ゲート７には、ワード線ＷＬ₁〜ＷＬ_nを介し
て、制御ゲート電圧Ｖｃｇが印加される。

【００４７】（書き込み動作）書き込み動作を行う前に
は、浮遊ゲート５は、消去状態（電子が引き抜かれてい
る状態）にあり、本実施形態において、消去状態にある
浮遊ゲート５は、約２Ｖの電位を保っている。また、第
１実施形態では、浮遊ゲート５をゲートとするトランジ
スタおよび制御ゲート７をゲートとするトランジスタの
それぞれのしきい値電圧Ｖｔは、共に０．５Ｖとする。

【００４８】書き込み動作においては、メモリセル１０
０の動作電圧を、ソース電圧Ｖｓ：７Ｖ、ドレイン電圧
Ｖｄ：０．５Ｖ、制御ゲート電圧Ｖｃｇ：１Ｖとする。

【００４９】第１実施形態では、上記のように、ソース
拡散層２に電気的に接続されるソースプラグ１０ａが浮
遊ゲート電極５の側面にサイドウォール絶縁膜９を介し
て容量結合しているとともに、ソースプラグ１０ａに電
気的に接続されるポリシリコンサイドウォール１０ｂが
浮遊ゲート５の上面上に絶縁膜８を介して容量結合して
いるので、ソース拡散層２と浮遊ゲート５とのオーバー
ラップ長さを小さくしたとしても、浮遊ゲート５と、ソ
ース電極１０を含めたソース拡散層２との間の容量を増
加させることができる。これにより、ソース拡散層２と
浮遊ゲート５とのカップリング比を増加させることがで
きるので、ソース拡散層２の電位を７Ｖの比較的低電圧
にしたとしても、容易に浮遊ゲート５の電位を上昇させ
ることができる。それにより、浮遊ゲート５をゲートと
するトランジスタがオン状態になる。また、制御ゲート
７には、１Ｖが印加されているので、制御ゲート７をゲ
ートするトランジスタもオン状態になる。これにより、
ドレイン拡散層３からソース拡散層２に向かって電子が
流れるとともに、その電子は制御ゲート７と浮遊ゲート
５との間で加速されてホットエレクトロンとなり、浮遊
ゲート５に注入される。

【００５０】第１実施形態では、上記のように、ソース
拡散層２に電気的に接続され、浮遊ゲート５の上面およ
び側面と容量結合するソース電極１０を設けることによ
って、ソース拡散層２のみで浮遊ゲート５と容量結合し
ている場合に比べて、ソース電極１０およびソース拡散
層２と、浮遊ゲート５との間の容量を増加させることが
できるので、ソース電極１０を含めたソース拡散層２
と、浮遊ゲート５とのカップリング比を増加させること
ができる。これにより、ソース拡散層２に低い電圧（７
Ｖ）を印加した場合にも、容易に浮遊ゲート５の電位を
上昇させることができるので、低い電圧で書き込みを行
うことができる。また、電圧が低くなった分、昇圧する
ための時間が短くなるので、高速な書き込みを行うこと
ができる。

【００５１】また、ソースプラグ１０ａおよびポリシリ
コンサイドウォール１０ｂからなるソース電極１０は、
ソース拡散層２および浮遊ゲート５の上方に設けている
ので、ソース電極１０を設けたとしても、メモリセルの
面積が増加することはない。したがって、第１実施形態
では、メモリセルの面積を増加することなく、低電圧で
高速な書き込みを行うことができる。

【００５２】また、ソース拡散層２に接続されるソース
電極１０によって、ソース電極１０を含めたソース拡散
層２と、浮遊ゲート５とのカップリング比を大きくする
ことができるので、浮遊ゲート５と容量結合しているソ
ース拡散層２自体を、浮遊ゲート５のゲート長方向の長
さの１／３程度だけ浮遊ゲート５とオーバーラップさせ
たとしても、十分に高いソース拡散層２と浮遊ゲート５
とのカップリング比を得ることができる。したがって、
小さい電圧範囲で浮遊ゲート５の電位を制御することが
できる。また、浮遊ゲート５とソース拡散層２とのオー
バラップ長さを小さくすることによって、ソース拡散層
２とドレイン拡散層３との距離が従来よりも大きくなる
ので、浮遊ゲート５および制御ゲート７の長さを短くし
た場合にも、短チャネル効果を抑制することができる。
その結果、容易に微細化および高速化を図ることができ
る。

【００５３】なお、浮遊ゲート５を取り囲む絶縁膜（シ
リコン酸化膜）の厚みは、従来と同様、８ｎｍ以上に設
定しているので、長寿命化も図ることができる。

【００５４】（消去動作）消去動作においては、メモリ
セル１００の動作電圧を、ソース電圧Ｖｓ：０Ｖ、ドレ
イン電圧Ｖｄ：０Ｖ、制御ゲート電圧Ｖｃｇ：８Ｖに設
定する。この場合、浮遊ゲート５の上面および側面に容
量結合しているソース電極１０が電気的に接続されたソ
ース拡散層２は、浮遊ゲート５とは静電容量的に強くカ
ップリングしているので、浮遊ゲート５の電位はほぼ０
Ｖとなる。

【００５５】一方、制御ゲート７の電位は８Ｖであるの
で、制御ゲート７と浮遊ゲート５との間に位置するトン
ネル絶縁膜６ａには、高電界が発生する。その結果、Ｆ
Ｎトンネル電流が流れ、浮遊ゲート５から制御ゲート７
に電子が引き抜かれて、データの消去が行われる。

【００５６】第１実施形態では、浮遊ゲート５に尖った
形状の先端部５ａを設けることによって、その尖った形
状の先端部５ａに電界集中が発生するので、尖った形状
がない場合より消去時に制御ゲート７に印加する電圧が
低い場合でも、電子を浮遊ゲート５から容易に引き出す
ことができる。これにより、尖った形状のない構造に比
べて低い電圧（８Ｖ）で容易に消去動作を行うことがで
きる。また、電圧が低くなった分、昇圧時間が短くなる
ので、消去動作の高速化を図ることができる。

【００５７】（読み出し動作）読み出し動作において
は、メモリセル１００の動作電圧を、ソース電圧Ｖｓ：
０Ｖ、ドレイン電圧Ｖｄ：２．５Ｖ、制御ゲート電圧Ｖ
ｃｇ：２．５Ｖとする。

【００５８】浮遊ゲート５に電子が蓄積されていない状
態（消去状態）では、浮遊ゲート５が正に帯電するた
め、浮遊ゲート５下のチャネル領域は、オンの状態とな
る。また、浮遊ゲート５に電子が蓄積されている状態
（書き込み状態）では、浮遊ゲート５が負に帯電するた
め、浮遊ゲート５下のチャネル領域は、オフの状態とな
る。

【００５９】チャネル領域がオンの状態では、オフの状
態よりもソース拡散層２とドレイン拡散層３との間に電
流が流れやすい。したがって、ソース拡散層２とドレイ
ン拡散層３との間に流れる電流（セル電流）の量を検出
することによって、浮遊ゲート５に電子が蓄積されてい
るか否かを判別することが可能となる。これにより、メ
モリセル１００に記憶されたデータを読み出すことがで
きる。

【００６０】図３〜図１３は、図１に示した第１実施形
態による半導体メモリのメモリセルの製造プロセスを説
明するための断面図である。以下、図１、図３〜図１３
を参照して、第１実施形態の半導体メモリのメモリセル
部分の製造プロセスについて説明する。

【００６１】まず、図３に示すように、シリコン基板１
上に、シリコン酸化膜（ＳｉＯ₂膜）からなるゲート絶
縁膜４を形成した後、そのゲート絶縁膜４上に、ポリシ
リコン膜５ｂを形成する。ポリシリコン膜５ｂ上に、Ｓ
ｉＮ膜２１を堆積した後、ＳｉＮ膜２１をストライプ状
に開口する。そして、ＳｉＮ膜２１をマスクとしてポリ
シリコン膜５ｂに不純物をドーピングする。

【００６２】この後、ＳｉＮ膜２１をマスクとして、ポ
リシリコン膜５ｂを等方性エッチングすることによっ
て、図４に示されるような形状のポリシリコン膜５ｂを
形成する。

【００６３】次に、図５に示すように、ＳｉＯ₂膜を約
３０ｎｍの厚みで堆積した後、そのＳｉＯ₂膜をエッチ
バックすることによって、開口部側面を覆うＳｉＯ₂膜
１１を形成する。

【００６４】そして、ＳｉＯ₂膜からなる絶縁膜８を約
１０ｎｍの厚みで堆積した後、ポリシリコン膜を約１８
０ｎｍの厚みで堆積する。そのポリシリコン膜を異方性
エッチングすることによって、図６に示されるような、
ポリシリコンサイドウォール１０ｂを自己整合的に形成
する。そして、ポリシリコンサイドウォール１０ｂをマ
スクとして絶縁膜８を異方性エッチングした後、ポリシ
リコンサイドウォール１０ｂおよび絶縁膜８をマスクと
して、ポリシリコン膜５ｂおよびその下のゲート絶縁膜
４をエッチングすることによって、図６に示されるよう
な形状が得られる。

【００６５】次に、図７に示すように、ＳｉＯ₂膜から
なる絶縁膜９ａを約３０ｎｍの厚みで堆積した後、絶縁
膜９ａをマスクとしてシリコン基板１に燐イオン
（Ｐ⁺）を約３０ｋｅＶ、１×１０¹³ｃｍ^-2の条件下で
イオン注入することによって、ソース拡散層２を形成す
る。この後、ＳｉＯ₂膜からなる絶縁膜９ａを異方性エ
ッチングすることによって、ソース拡散層２上とポリシ
リコンサイドウォール１０ｂの側面上部上とに位置する
絶縁膜９ａが除去されることによって、図８に示される
ような絶縁膜９が形成される。この後、全面を覆うよう
に、約４００ｎｍの厚みを有するポリシリコン膜１０ａ
を堆積した後、そのポリシリコン膜１０ａおよびポリシ
リコンサイドウォール１０ｂにｎ型の不純物をドーピン
グすることによって、ポリシリコン膜１０ａおよびポリ
シリコンサイドウォール１０ｂの平均不純物濃度が１×
１０²⁰ｃｍ^-3以上になるようにする。

【００６６】この後、ポリシリコン膜１０ａをエッチン
グすることによって、ＳｉＮ膜２３よりも低い上面を有
するソースプラグ１０ａが自己整合的に形成される。こ
れにより、ソース拡散層２に電気的に接続されるソース
プラグ１０ａとポリシリコンサイドウォール１０ｂとか
らなるソース電極１０が自己整合的に形成される。この
後、ソースプラグ１０ａの上面にＳｉＯ₂を形成するこ
とによって、ソースプラグ１０ａの上面を酸化膜２４に
よって覆う。

【００６７】この後、ＳｉＮ膜２１、ポリシリコン膜５
ｂおよびゲート絶縁膜４を順次エッチングすることによ
って、図１０に示されるような、尖った先端部５ａを有
する浮遊ゲート５が形成される。

【００６８】次に、図１１に示すように、ＳｉＯ₂膜を
堆積した後、ポリシリコン膜７ａを約２００ｎｍの厚み
で堆積する。そして、ポリシリコン膜７ａにｎ型不純物
をドーピングすることによって、ポリシリコン膜７ａの
ｎ型不純物の平均不純物濃度が、１×１０²⁰ｃｍ^-3以上
になるようにする。

【００６９】この後、ポリシリコン膜７ａを異方性エッ
チングすることによって、図１２に示されるようなサイ
ドウォール形状のポリシリコン膜からなる制御ゲート７
が形成される。

【００７０】この後、全面にＳｉＯ₂膜を堆積した後、
エッチバックすることによって、図１３に示すように、
ソースプラグ１０ａ上に形成されたＳｉＯ₂膜を除去す
るとともに、制御ゲート７の側壁に、ＳｉＯ₂膜からな
るサイドウォール絶縁膜１２を形成する。

【００７１】最後に、サイドウォール絶縁膜１２をマス
クとして、シリコン基板１に砒素イオン（Ａｓ⁺）をイ
オン注入することによって、図１に示したドレイン拡散
層３を形成する。

【００７２】このようにして、第１実施形態による半導
体メモリのメモリセル１００が形成される。

【００７３】第１実施形態の製造プロセスでは、上記の
ように、ソース電極１０を構成するソースプラグ１０ａ
とポリシリコンサイドウォール１０ｂとを、浮遊ゲート
５を形成するためのマスク層としてのＳｉＮ膜２１の側
壁を基準として自己整合的に形成することによって、容
易に、微細化を図ることができる。

【００７４】（第２実施形態）図１４は、本発明の第２
実施形態による半導体メモリのメモリセルを示した断面
図である。図１４を参照して、この第２実施形態による
半導体メモリのメモリセル２００では、シリコン基板３
１の表面に、ソース拡散層３２とドレイン拡散層３３と
が所定の間隔を隔てて形成されている。なお、ソース拡
散層３２は、本発明の「拡散層」の一例である。また、
ソース拡散層３２とドレイン拡散層３３との間のドレイ
ン拡散層３３側のシリコン基板３１上には、約１０ｎｍ
〜約１５ｎｍの厚みを有するシリコン酸化膜からなるゲ
ート絶縁膜３６を介して、ポリシリコン膜からなる制御
ゲート（コントロールゲート；ＣＧ）３７が形成されて
いる。

【００７５】また、ソース拡散層３２とドレイン拡散層
３３との間のソース拡散層３２側のシリコン基板３１上
には、約８ｎｍの厚みを有するシリコン酸化膜からなる
ゲート絶縁膜３４を介して、約５０ｎｍ〜約１００ｎｍ
の厚みを有するポリシリコン膜からなる浮遊ゲート（フ
ローティングゲート；ＦＧ）３５が形成されている。ま
た、制御ゲート３７と浮遊ゲート３５との間には、約８
ｎｍの厚みを有するシリコン酸窒化膜（ＳｉＯＮ膜）か
らなるトンネル絶縁膜４３が形成されている。

【００７６】ここで、第２実施形態においても、上記し
た第１実施形態と同様、ソース拡散層３２に電気的に接
続されたポリシリコン膜からなるソースプラグ４０ａ
が、浮遊ゲート３５に絶縁膜４１を介して容量結合され
ているとともに、ソースプラグ４０ａに接続されるポリ
シリコンサイドウォール４０ｂが浮遊ゲート３５の上面
に絶縁膜４２を介して容量結合している。このポリシリ
コン膜からなるソースプラグ４０ａとポリシリコンサイ
ドウォール４０ｂとによって、ソース電極４０が構成さ
れている。このような浮遊ゲート３５の側面および上面
に容量結合しているソース電極４０がソース拡散層３２
に接続されているので、ソース拡散層３２と浮遊ゲート
３５とのカップリング比が非常に高くなる。

【００７７】なお、絶縁膜４１は、本発明の「第１絶縁
膜」の一例であり、絶縁膜４２は、本発明の「第２絶縁
膜」の一例である。また、ソース電極４０は、本発明の
「第１導電層」の一例である。また、ソースプラグ４０
ａは、本発明の「第１部分」の一例であり、ポリシリコ
ンサイドウォール４０ｂは、本発明の「第２部分」の一
例である。

【００７８】また、第２実施形態では、浮遊ゲート３５
が形成されるシリコン基板３１の表面３１ｂと制御ゲー
ト３７が形成されるシリコン基板３１の表面３１ａとの
間に、段差部３１ｃが形成されている。また、ソース拡
散層３２と浮遊ゲート３５とがオーバーラップしている
ゲート長方向の長さは、浮遊ゲート３５のゲート長方向
の長さの１／３程度である。また、ソース拡散層３２と
浮遊ゲート３５とがオーバーラップしている部分の面積
は、浮遊ゲート３５がソース電極４０と対向している部
分の面積よりも小さい。

【００７９】ポリシリコンサイドウォール４０ｂと制御
ゲート３７との間には、サイドウォール絶縁膜４４が形
成されている。制御ゲート３７の外側面には、サイドウ
ォール絶縁膜４５が形成されている。

【００８０】次に、上記のような構造を有する第２実施
形態の半導体メモリのメモリセル２００の各動作（書き
込み動作、消去動作および読み出し動作）について説明
する。なお、第２実施形態の半導体メモリの全体構成
は、図２に示した第１実施形態の全体構成と同様であ
る。

【００８１】（書き込み動作）書き込み動作において
は、メモリセル２００の動作電圧を、ソース電圧Ｖｓ：
７Ｖ、ドレイン電圧Ｖｄ：０．５Ｖ、制御ゲート電圧Ｖ
ｃｇ：１Ｖとする。

【００８２】上記のように、ソース拡散層３２と浮遊ゲ
ート３５とは静電容量的に強くカップリングしているの
で、ソース拡散層３２の電位を７Ｖの比較的低電圧にし
たとしても、容易に浮遊ゲート３５の電位を上昇させる
ことができる。これにより、浮遊ゲート３５をゲートと
するトランジスタがオン状態となる。また、制御ゲート
３７には１Ｖが印加されているので、制御ゲート３７を
ゲートするトランジスタもオン状態になる。これによ
り、ドレイン拡散層３３からソース拡散層３２に向かっ
て電子が流れるとともに、その電子は制御ゲート３７と
浮遊ゲート３５との間に位置する段差部３１ｃによって
加速されてホットエレクトロンとなり、浮遊ゲート３５
に注入される。

【００８３】第２実施形態では、上記のように、ソース
拡散層３２に電気的に接続され、浮遊ゲート３５の上面
および側面と容量結合するソース電極４０を設けること
によって、ソース拡散層３２のみで浮遊ゲート３５と容
量結合している場合に比べて、ソース電極４０に電気的
に接続されたソース拡散層３２と、浮遊ゲート３５との
間のカップリング比を増加させることができる。これに
より、ソース拡散層３２に低い電圧（７Ｖ）を印加した
場合にも、容易に浮遊ゲート３５の電位を上層させるこ
とができるので、低い電圧で書き込みを行うことができ
る。また、電圧が低くなった分、昇圧するための時間が
短くなるので、高速な書き込みを行うことができる。

【００８４】また、ソース電極４０は、ソース拡散層３
２および浮遊ゲート３５の上方に設けているので、ソー
ス電極４０を設けたとしても、メモリセルの面積が増加
することはない。したがって、第２実施形態では、上記
第１実施形態と同様、メモリセルの面積を増加すること
なく、低電圧で高速な書き込みを行うことができる。

【００８５】また、第２実施形態では、浮遊ゲート３５
と制御ゲート３７との間に段差部３１ｃを設けることに
よって、書き込み動作時に電子の加速される方向が浮遊
ゲート３５が置かれている方向になるので、浮遊ゲート
３５への電子の注入効率（書き込み効率）を増大させる
ことができる。

【００８６】また、ソース拡散層３２に接続されるソー
ス電極４０によって、ソース電極４０を含めたソース拡
散層３２と、浮遊ゲート３５とのカップリング比を大き
くすることができるので、浮遊ゲート３５と容量結合し
ているソース拡散層３２自体を、浮遊ゲート３５のゲー
ト長方向の長さの１／３程度だけ浮遊ゲート３５とオー
バーラップさせたとしても、十分に高いソース拡散層３
２と浮遊ゲート３５とのカップリング比を得ることがで
きる。したがって、小さい電圧範囲で浮遊ゲート３５の
電位を制御することができる。また、浮遊ゲート３５と
ソース拡散層３２とのオーバラップ長さを小さくするこ
とによって、ソース拡散層３２とドレイン拡散層３３と
の距離が従来よりも大きくなるので、浮遊ゲート３５お
よび制御ゲート３７の長さを短くした場合にも、短チャ
ネル効果を抑制することができる。その結果、容易に微
細化および高速化を図ることができる。

【００８７】なお、浮遊ゲート３５を取り囲む絶縁膜
（シリコン酸化膜、シリコン酸窒化膜）の厚みは、従来
と同様、８ｎｍ以上に設定しているので、長寿命化も図
ることができる。

【００８８】図１５〜図２３は、図１４に示した第２実
施形態の半導体メモリのメモリセルの製造プロセスを説
明するための断面図である。図１４〜図２３を参照し
て、以下に第２実施形態の半導体メモリのメモリセルの
製造プロセスについて説明する。なお、図１５〜図２３
に示した断面図では、図１４に示した構造の右側半分の
製造プロセスを示している。

【００８９】まず、図１５に示すように、シリコン基板
３１上に、シリコン酸化膜からなるゲート絶縁膜３４を
約８ｎｍの厚みで形成した後、ゲート絶縁膜３４上に約
２００ｎｍの厚みを有するポリシリコン膜３５ａを形成
する。そして、そのポリシリコン膜３５ａにｎ型不純物
をドーピングする。ポリシリコン膜３５ａ上に、ＳｉＯ
₂膜からなる絶縁膜４２を約８ｎｍの厚みで堆積した
後、その絶縁膜４２上に、ＳｉＮ膜５１を約４００ｎｍ
の厚みで堆積する。そして、ＳｉＮ膜５１、絶縁膜４
２、ポリシリコン膜３５ａおよびゲート絶縁膜３４をパ
ターンニングすることによって、ソース形成領域をスト
ライプ状に開口する。

【００９０】次に、図１６に示すように、ＳｉＮ膜５１
をマスクとして、シリコン基板３１の上面およびポリシ
リコン膜３５ａの側面を等方性エッチングした後酸化す
ることによって、ポリシリコン膜３５ａの側面およびシ
リコン基板３１の表面を酸化膜で覆う。その後、その酸
化膜（図示せず）を異方性エッチングすることによっ
て、ポリシリコン膜３５ａの側面のみに酸化膜（絶縁
膜）４１を残す。この絶縁膜４１は、８ｎｍ以上の厚み
で形成する。この後、シリコン基板３１の表面に、燐イ
オン（Ｐ⁺）を、３０ｋｅＶ、１×１０¹³ｃｍ^-2の条件
下でイオン注入することによって、ソース拡散層３２を
形成する。この後、開口部に約１×１０²⁰ｃｍ^-3のｎ型
不純物濃度を有するようにドーピングされたポリシリコ
ン膜からなるソースプラグ４０ａにより、ストライプ状
の開口部を埋め込む。これにより、ソースプラグ４０ａ
が自己整合的に形成される。

【００９１】その後、ＳｉＮ膜５１を除去した後、全面
にポリシリコン膜（図示せず）を約２００ｎｍの厚みで
堆積した後、そのポリシリコン膜にｎ型不純物を約１×
１０ ²⁰ｃｍ^-3の平均不純物濃度になるようにドーピング
する。そして、そのポリシリコン膜を異方性エッチング
することによって、図１７に示されるようなポリシリコ
ンサイドウォール４０ｂを自己整合的に形成する。これ
により、ソースプラグ４０ａとポリシリコンサイドウォ
ール４０ｂとからなるソース電極４０が自己整合的に形
成される。

【００９２】この後、全面にＳｉＯ₂膜を約１００ｎｍ
の厚みで堆積した後、そのＳｉＯ₂膜を異方性エッチン
グすることによって、ポリシリコンサイドウォール４０
ｂの側面に、図１８に示されるような、サイドウォール
絶縁膜４４が形成される。このサイドウォール絶縁膜４
４の異方性エッチング時には、ソースプラグ４０ａの上
部に形成されたＳｉＯ₂膜も除去される。

【００９３】次に、図１９に示すように、ソースプラグ
４０ａおよびポリシリコンサイドウォール４０ｂを覆う
とともに、サイドウォール絶縁膜４４の一部を覆うよう
にフォトレジスト５２を形成する。フォトレジスト５２
およびサイドウォール絶縁膜４４をマスクとしてポリシ
リコン膜３５ａおよびその下のゲート絶縁膜３４を異方
性エッチングすることによって、図１９に示されるよう
なポリシリコン膜からなる浮遊ゲート３５およびその下
のゲート絶縁膜３４が形成される。この後、フォトレジ
スト５２を除去する。

【００９４】次に、図２０に示すように、全面にＳｉＯ
Ｎ膜（図示せず）を約８ｎｍの厚みで堆積した後、その
ＳｉＯＮ膜をエッチバックすることによって、浮遊ゲー
ト３５の側面およびサイドウォール絶縁膜４４の側面の
一部を覆うＳｉＯＮ膜からなるトンネル絶縁膜４３を形
成する。そして、再び、フォトレジスト５４を形成した
後、シリコン基板３１を約３０ｎｍの厚み分だけ等方性
エッチングする。これにより、シリコン基板３１の表面
３１ａと３１ｂとの間に、段差部３１ｃが形成される。
この後、フォトレジスト５４を除去する。

【００９５】次に、図２１に示すように、シリコン基板
３１の表面３１ａを酸化することによって、約１０ｎｍ
の厚みを有するシリコン酸化膜からなるゲート絶縁膜３
６を形成する。

【００９６】この後、全面にポリシリコン膜（図示せ
ず）を約２０ｎｍの厚みで堆積した後、エッチバックす
ることによって、図２２に示されるようなサイドウォー
ル形状のポリシリコン膜からなる制御ゲート３７が形成
される。

【００９７】この後、全面に、ＳｉＯ₂膜（図示せず）
を堆積した後、そのＳｉＯ₂膜をエッチバックすること
によって、図２３に示されるような、ＳｉＯ₂膜からな
るサイドウォール絶縁膜４５を形成する。

【００９８】最後に、サイドウォール絶縁膜４５をマス
クとして、シリコン基板３１の表面に、砒素イオン（Ａ
ｓ⁺）を４０ｋｅＶ、５×１０¹⁴ｃｍ^-2の条件下でイオ
ン注入することによって、ドレイン拡散層３３を形成す
る。この後、熱処理を施すことによって、注入した不純
物を拡散および活性化する。これにより、図１４に示さ
れるような第２実施形態の半導体メモリのメモリセル２
００が形成される。

【００９９】第２実施形態の製造プロセスでは、上記の
ように、ソース電極４０を構成するソースプラグ４０ａ
とポリシリコンサイドウォール４０ｂとを、浮遊ゲート
３５を形成するためのマスク層としてのＳｉＮ膜５１の
側壁を基準として自己整合的に形成することによって、
容易に、微細化を図ることができる。

【０１００】（第３実施形態）図２４は、本発明の第３
実施形態による半導体メモリのメモリセルを示した断面
図である。図２４を参照して、この第３実施形態の半導
体メモリのメモリセル３００では、図１に示した第１実
施形態の構造において、ソース拡散層を、ダイオード構
造にした構造を有する。

【０１０１】すなわち、この第３実施形態では、図２４
に示すように、ソース拡散層６２は、ｐ型ソース拡散層
６２ａとｎ型ソース拡散層６２ｂとからなるダイオード
構造によって構成される。ｎ型ソース拡散層６２ｂは、
ｐ型ソース拡散層６２ａを全体的に覆うように形成され
ている。ｐ型ソース拡散層６２ａには、ｐ型のポリシリ
コン膜からなるソースプラグ７０ａが接続されている。
ソースプラグ７０ａには、ｐ型のポリシリコン膜からな
るポリシリコンサイドウォール７０ｂが形成されてい
る。ソースプラグ７０ａと、ポリシリコンサイドウォー
ル７０ｂとによって、ソース電極７０が構成されてい
る。その他の構造は、第１実施形態と同様である。

【０１０２】第３実施形態では、上記のように、ソース
拡散層６２をダイオード構造に構成することによって、
いわゆるトリプルウェル構造を用いなくても、ダイオー
ド構造を有するソース拡散層６２のｐ型ソース拡散層６
２ａに負電圧を印加することができる。これにより、消
去時に用いる電圧を正負に振り分けることができるの
で、昇圧回路で生成する最高電圧を約１／２にすること
ができる、その結果、昇圧回路の負担が減少するので、
チップ上で電源の占める面積を減少させることができ
る。また、消去時に用いる電圧を正負に振り分けること
ができるので、低電圧化を図ることもできる。

【０１０３】（第４実施形態）図２５は、本発明の第４
実施形態による半導体メモリのメモリセルを示した断面
図である。図２５を参照して、この第４実施形態のメモ
リセル４００では、制御ゲート７下に位置するシリコン
酸化膜からなるゲート絶縁膜６６の厚みを、浮遊ゲート
５下に位置するゲート絶縁膜４の厚み（約８ｎｍ）より
も小さくなるように構成している。具体的には、ゲート
絶縁膜６６の厚みを、約５ｎｍの厚みに形成している。
なお、ゲート絶縁膜４は、本発明の「第１ゲート絶縁
膜」の一例であり、ゲート絶縁膜６６は、本発明の「第
２ゲート絶縁膜」の一例である。この第４実施形態にお
けるその他の構造は、第３実施形態の構造と同様であ
る。

【０１０４】この第４実施形態では、第３実施形態と同
様、ソース拡散層６２をダイオード構造に構成すること
によって、消去時に用いる電圧を正負に振り分けること
ができるので、昇圧回路で生成する最高電圧を約１／２
にすることができる。これにより、正の電圧を印加する
制御ゲート７の電圧も約１／２にすることができるの
で、制御ゲート７の耐圧も約１／２にすることができ
る。その結果、制御ゲート７下に位置するゲート絶縁膜
６６の膜厚を約５ｎｍ程度まで低減することができる。
このため、チャネルに印加される電界が強くなるので、
読み出し電流を増加することができる。その結果、高速
な読み出しを行うことができる。

【０１０５】なお、今回開示された実施形態は、すべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。

【０１０６】例えば、上記第１実施形態では、ソース拡
散層と浮遊ゲートとがオーバーラップしているゲート長
方向の長さを、浮遊ゲートのゲート長方向の長さの１／
３程度にしたが、本発明はこれに限らず、１／２以下で
あればよい。

【０１０７】また、上記実施形態では、ソース拡散層に
接続されるソース電極が浮遊ゲートの側面および上面と
容量結合する例を示したが、本発明はこれに限らず、ソ
ース電極が浮遊ゲートの上面のみと容量結合するような
構造を採用してもよい。この場合にも、ソース電極が接
続されるソース拡散層と、浮遊ゲートとのカップリング
比を増加することができる。

【０１０８】

【発明の効果】以上のように、本発明によれば、浮遊ゲ
ート電位を制御する拡散層に接続される第１導電層を浮
遊ゲートの少なくとも上面と容量結合するように構成す
ることによって、拡散層と浮遊ゲートとのカップリング
比を増加させることができるので、拡散層に低い電圧を
印加した場合にも、容易に浮遊ゲートの電位を上昇させ
ることができる。その結果、低い電圧で書き込みを行う
ことができる。このように低電圧化を図ることによっ
て、動作の高速化、低消費電力化および高集積化を達成
することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態による半導体メモリのメ
モリセルを示した断面図である。

【図２】本発明の第１実施形態による半導体メモリの全
体構成を示したブロック図である。

【図３】図１に示した第１実施形態による半導体メモリ
のメモリセルの製造プロセスを説明するための断面図で
ある。

【図４】図１に示した第１実施形態による半導体メモリ
のメモリセルの製造プロセスを説明するための断面図で
ある。

【図５】図１に示した第１実施形態による半導体メモリ
のメモリセルの製造プロセスを説明するための断面図で
ある。

【図６】図１に示した第１実施形態による半導体メモリ
のメモリセルの製造プロセスを説明するための断面図で
ある。

【図７】図１に示した第１実施形態による半導体メモリ
のメモリセルの製造プロセスを説明するための断面図で
ある。

【図８】図１に示した第１実施形態による半導体メモリ
のメモリセルの製造プロセスを説明するための断面図で
ある。

【図９】図１に示した第１実施形態による半導体メモリ
のメモリセルの製造プロセスを説明するための断面図で
ある。

【図１０】図１に示した第１実施形態による半導体メモ
リのメモリセルの製造プロセスを説明するための断面図
である。

【図１１】図１に示した第１実施形態による半導体メモ
リのメモリセルの製造プロセスを説明するための断面図
である。

【図１２】図１に示した第１実施形態による半導体メモ
リのメモリセルの製造プロセスを説明するための断面図
である。

【図１３】図１に示した第１実施形態による半導体メモ
リのメモリセルの製造プロセスを説明するための断面図
である。

【図１４】本発明の第２実施形態による半導体メモリの
メモリセルを示した断面図である。

【図１５】図１４に示した第２実施形態の半導体メモリ
のメモリセルの製造プロセスを説明するための断面図で
ある。

【図１６】図１４に示した第２実施形態の半導体メモリ
のメモリセルの製造プロセスを説明するための断面図で
ある。

【図１７】図１４に示した第２実施形態の半導体メモリ
のメモリセルの製造プロセスを説明するための断面図で
ある。

【図１８】図１４に示した第２実施形態の半導体メモリ
のメモリセルの製造プロセスを説明するための断面図で
ある。

【図１９】図１４に示した第２実施形態の半導体メモリ
のメモリセルの製造プロセスを説明するための断面図で
ある。

【図２０】図１４に示した第２実施形態の半導体メモリ
のメモリセルの製造プロセスを説明するための断面図で
ある。

【図２１】図１４に示した第２実施形態の半導体メモリ
のメモリセルの製造プロセスを説明するための断面図で
ある。

【図２２】図１４に示した第２実施形態の半導体メモリ
のメモリセルの製造プロセスを説明するための断面図で
ある。

【図２３】図１４に示した第２実施形態の半導体メモリ
のメモリセルの製造プロセスを説明するための断面図で
ある。

【図２４】本発明の第３実施形態による半導体メモリの
メモリセルを示した断面図である。

【図２５】本発明の第４実施形態による半導体メモリの
メモリセルを示した断面図である。

【符号の説明】１、３１シリコン基板２、３２、６２ソース拡散層（拡散層）３、３３ドレイン拡散層４ゲート絶縁膜（第１ゲート絶縁膜）５、３５浮遊ゲート６ａ、４３トンネル絶縁膜７、３７制御ゲート８、４２絶縁膜（第２絶縁膜）９、４１絶縁膜（第１絶縁膜）１０ａ、４０ａ、７０ａソースプラグ（第１部分）１０ｂ、４０ｂ、７０ｂポリシリコンサイドウォール
（第２部分）１０、４０、７０ソース電極（第１導電層）６６ゲート絶縁膜（第２ゲート絶縁膜）

フロントページの続きＦターム(参考） 5B025 AA01 AC01 AE05 AE07 AF04 5F083 EP03 EP13 EP15 EP25 EP56 EP67 ER02 ER17 ER29 GA01 GA05 GA22 JA05 LA03 LA04 LA05 LA07 MA03 MA06 MA19 PR09 PR10 PR29 PR36 5F101 BA03 BA04 BA07 BA15 BA24 BA29 BA34 BA36 BB04 BC11 BD02 BE02 BE05 BE07 BH09 BH13 BH14 BH19

Claims

【特許請求の範囲】

【請求項１】浮遊ゲートと、前記浮遊ゲートと容量結合され、前記浮遊ゲートの電位
を制御するための拡散層と、前記拡散層に電気的に接続され、少なくとも前記浮遊ゲ
ートの上面と容量結合する第１導電層と、前記浮遊ゲートと対向するように配置された制御ゲート
とを備えた、半導体メモリ。
【請求項２】前記第１導電層は、第１絶縁膜を介し
て、前記浮遊ゲートの側面に対向するように形成される
とともに、第２絶縁膜を介して、前記浮遊ゲートの上面
に対向するように形成されている、請求項１に記載の半
導体メモリ。
【請求項３】前記第１導電層は、前記拡散層に接続され、前記第１絶縁膜を介して、前記
浮遊ゲートの側面に対向するように配置された第１部分
と、前記第１部分と接続され、前記第２絶縁膜を介して、前
記浮遊ゲートの上面に対向するように配置されたサイド
ウォ−ル形状の第２部分とを含む、請求項１または２に
記載の半導体メモリ。
【請求項４】前記第１導電層は、前記浮遊ゲート形成
用のマスク層の側壁を基準として自己整合的に形成され
ている、請求項１〜３のいずれか１項に記載の半導体メ
モリ。
【請求項５】前記浮遊ゲートと、前記拡散層とがオー
バーラップしている部分のゲート長方向の長さは、前記
浮遊ゲートのゲート長方向の長さの１／２以下である、
請求項１〜４のいずれか１項に記載の半導体メモリ。
【請求項６】前記浮遊ゲートと前記拡散層とがオーバ
ーラップしている部分の面積は、前記浮遊ゲートと前記
第１導電層とが対向している部分の面積よりも小さい、
請求項１〜５のいずれか１項に記載の半導体メモリ。
【請求項７】前記浮遊ゲートと前記制御ゲートとの間
に形成された段差部をさらに備える、請求項１〜６のい
ずれか１項に記載の半導体メモリ。
【請求項８】前記浮遊ゲートの電位を制御する拡散層
は、ダイオード構造を有する、請求項１〜７のいずれか
１項に記載の半導体メモリ。
【請求項９】前記浮遊ゲート下に位置する第１ゲート
絶縁膜と、前記制御ゲート下に位置する第２ゲート絶縁膜とをさら
に備え、前記第２ゲート絶縁膜の膜厚は、前記第１ゲート絶縁膜
の膜厚よりも小さい、請求項８に記載の半導体メモリ。