KR100963165B1 - 이중 게이트 구조를 갖는 비휘발성 기억 소자 및 그형성방법 - Google Patents
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Abstract
이중 게이트 구조를 갖는 비휘발성 기억 소자 및 그 형성방법을 제공한다. 이 소자는 반도체기판 상에 활성영역을 한정하는 소자분리막을 구비한다. 활성영역 상부에 데이타 라인이 지나고, 데이트 라인과 활성영역 사이에 적층된 플로팅 게이트, 절연 패턴 및 도전 패턴으로 구성된 다층 패턴이 배치된다. 다층 패턴의 측벽에 수직 채널 패턴이 배치되고, 적어도 플로팅 게이트와 수직 채널 패턴 사이 및, 도전 패턴과 수직 채널 패턴 사이에 터널 베리어 패턴이 개재된다. 적어도 수직 채널 패턴을 둘러싸고, 데이타 라인과 직교하는 제어 게이트 라인이 배치된다.
Description
도 1은 본 발명의 바람직한 실시예에 따른 이중 게이트 구조를 갖는 비휘발성 기억 소자를 나타내는 평면도이다.
도 2는 도 1의 I-I'를 따라 취해진 단면도이다.
도 3a, 도 3b 및 도 3c는 도 2의 비휘발성 기억 소자의 데이타 리텐션(data retentin) 특성을 설명하기 위하여, 각각 도 2의 Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'을 따라 취해진 개략적인 에너지 밴드 다이어 그램들이다.
도 4a는 도 2의 비휘발성 기억 소자의 프로그램 동작을 설명하기 위하여 도 2의 Ⅲ-Ⅲ'를 따라 취해진 개략적인 에너지 밴드 다이어 그램이다.
도 4b는 도 2의 비휘발성 기억 소자의 프로그램 동작을 설명하기 위하여 도 2의 Ⅳ-Ⅳ'을 따라 취해진 개략적인 에너지 밴드 다이어 그램이다.
도 5a는 도 2의 비휘발성 기억 소자의 소거 동작을 설명하기 위하여 도 2의 Ⅳ-Ⅳ'를 따라 취해진 개략적인 에너지 밴드 다이어 그램이다.
도 5b는 도 2의 비휘발성 기억 소자의 소거 동작을 설명하기 위하여 도 2의 Ⅲ-Ⅲ'를 따라 취해진 개략적인 에너지 밴드 다이어 그램이다.
도 6 내지 도 11은 본 발명의 바람직한 실시예에 따른 이중 게이트 구조를 갖는 비휘발성 기억 소자의 형성방법을 설명하기 위하여 도 1의 I-I'를 따라 취해진 공정단면도들이다.
본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 특히, 비휘발성 기억 소자 및 그 형성방법에 관한 것이다.
반도체 기억 소자들에는 휘발성 기억 소자 및 비휘발성 기억소자가 있다. 상기 휘발성 기억 소자는 외부전원 공급이 중단될 경우, 기억 소자내에 저장된 데이타들을 잃어버린다. 에스램 및 디램은 상기 휘발성 기억 소자에 포함된다. 이와는 반대로, 상기 비휘발성 기억 소자는 외부전원 공급이 중단될지라도, 기억 소자내에 저장된 데이타들을 그대로 유지한다. 이러한 특성 때문에, 상기 비휘발성 기억 소자는 새로운 데이타 저장 매체로서 사용할 수 있으며, 스마트 카드등에 널리 적용되고 있다.
한편, 상기 비휘발성 기억 소자의 단위 셀을 평가하는 특성들 중에는 데이타 리텐션(data retention) 특성이 있다. 상기 데이타 리텐션 특성이란, 상기 비휘발성 기억 셀이 데이타를 유지하는 능력을 말한다. 일반적으로, 전기적으로 격리된 플로팅 게이트를 데이타 저장 장소로 사용하는 비휘발성 기억 셀에 상기 데이타 리텐션 특성이 적용될 수 있다. 상기 플로팅 게이트를 갖는 비휘발성 기억 셀은 누설전류등의 여러가지 요인들로 인하여 저장된 데이타를 유실할 수 있다. 이에 따라, 상기 플로팅 게이트를 갖는 비휘발성 기억 소자의 데이타 리텐션 특성을 향상시키기 위한 연구들이 활발히 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 데이타 리텐션(data retention) 특성이 우수한 이중 게이트 구조를 갖는 비휘발성 기억 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 데이타 리텐션 특성이 우수한 이중 게이트 구조를 갖는 비휘발성 기억 소자의 형성방법을 제공하는데 있다.
상술한 기술적 과제를 해결하기 위한 2중 게이트 구조를 갖는 비휘발성 기억 소자를 제공한다. 이 소자는, 반도체기판 상에 활성영역을 한정하는 소자분리막을 포함한다. 상기 활성영역 상부에 데이타 라인이 지나고, 상기 데이타 라인과 상기 활성영역 사이에 적층된 플로팅 게이트, 절연 패턴 및 도전 패턴으로 구성된 다층 패턴이 배치된다. 상기 다층 패턴의 측벽에 수직 채널 패턴이 배치되고, 적어도 상기 플로팅 게이트와 수직 채널 패턴 사이 및, 상기 도전 패턴과 수직 채널 패턴 사이에 터널 베리어 패턴이 개재된다. 적어도 상기 수직 채널 패턴을 둘러싸고, 상기 데이타 라인과 직교하는 제어 게이트 라인이 배치된다.
구체적으로, 상기 플로팅 게이트는 제1 도전형으로 도핑된 폴리실리콘막으로 이루어지고, 상기 도전 패턴은 제2 도전형으로 도핑된 폴리실리콘막으로 이루어지며, 상기 수직 채널 패턴은 진성 실리콘막으로 이루어지는 것이 바람직하다. 이때, 상기 제어 게이트 라인은 제2 도전형으로 도핑된 폴리실리콘막을 포함하는 것이 바 람직하다. 상기 비휘발성 기억 소자는 상기 다층 패턴 및 활성영역 사이에 개재된 게이트 유전막 및 상기 제어 게이트 라인과 수직 채널 패턴 사이와, 상기 제어 게이트 라인과 활성영역 사이에 개재된 제어 게이트 유전막을 더 포함할 수 있다. 상기 터널 베리어 패턴은 상기 플로팅 게이트에 비하여 넓은 에너지 밴드 갭을 갖는 물질로 이루어지는 것이 바람직하다. 상기 터널 베리어 패턴은 연장되어 상기 절연 패턴과 수직 채널 패턴 사이에도 개재될 수 있다.
상술한 다른 기술적 과제를 해결하기 위한 이중 게이트 구조를 갖는 비휘발성 기억 소자의 형성방법을 제공한다. 이 방법은 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하는 단계를 포함한다. 상기 활성영역 상부에 적층된 플로팅 게이트, 절연 패턴 및 도전 패턴으로 구성된 다층 패턴을 형성한다. 상기 다층 패턴의 측벽에 배치된 수직 채널 패턴 및, 적어도 상기 도전 패턴과 상기 수직 채널 패턴 사이와, 상기 플로팅 게이트와 상기 수직 채널 패턴 사이에 개재된 터널 베리어 패턴을 형성한다. 상기 수직 채널 패턴을 둘러싸는 라인 형태의 제어 게이트 라인을 형성한다. 상기 도전 패턴과 전기적으로 접속하되, 상기 제어 게이트 라인을 가로지르는 데이타 라인을 형성한다.
구체적으로, 상기 다층 패턴을 형성하기 전에, 상기 활성영역 상에 게이트 유전막을 형성하는 단계를 더 포함할 수 있다. 상기 제어 게이트 라인을 형성하기 전에, 상기 수직 채널 패턴을 갖는 반도체기판 전면에 제어 게이트 유전막을 형성하는 단계를 더 포함할 수 있다. 상기 플로팅 게이트는 제1 도전형으로 도핑된 폴리실리콘막으로 형성하고, 상기 도전 패턴은 제2 도전형으로 도핑된 폴리실리콘막 으로 형성하며, 상기 수직 채널 패턴은 진성 실리콘막으로 형성하는 것이 바람직하다. 이때, 상기 제어 게이트 라인은 제2 도전형으로 도핑된 폴리실리콘막을 포함하도록 형성하는 것이 바람직하다.
상기 터널 베리어 패턴 및 수직 채널 패턴을 형성하는 단계는 상기 다층 패턴을 갖는 반도체기판에 열질화 공정, 열산화질화 공정 및 열산화 공정 중 선택된 하나를 수행하여 상기 플로팅 게이트 및 도전 패턴의 측벽에 터널 베리어 패턴을 형성하는 단계를 포함할 수 있다. 상기 터널 베리어 패턴을 갖는 반도체기판 전면에 수직 채널막을 형성한다. 상기 수직 채널막을 전면 이방성 식각하여 상기 다층 패턴 측벽에 수직 채널 패턴을 형성한다.
이와는 다르게, 상기 터널 베리어 패턴 및 수직 채널 패턴을 형성하는 단계는 상기 다층 패턴을 갖는 반도체기판 전면에 화학기상증착법을 사용한 터널 베리어막 및, 수직 채널막을 차례로 형성하는 단계를 포함할 수 있다. 상기 수직 채널막 및 터널 베리어막을 연속적으로 전면 이방성 식각하여 상기 다층 패턴의 측벽에 차례로 적층된 터널 베리어 패턴 및 수직 채널 패턴을 형성한다.
상기 제어 게이트 라인 및 데이타 라인을 형성하는 단계는 상기 활성영역 상에 차례로 적층된 상기 다층 패턴 및 상기 다층 패턴의 측벽에 정렬된 하드마스크 패턴을 형성하는 단계를 포함할 수 있다. 상기 하드마스크 패턴, 다층 패턴 및 활성영역을 덮는 라인 형태의 예비 제어 게이트 라인을 형성하고, 상기 반도체기판 전면에 제1 층간절연막을 형성한다. 상기 제1 층간절연막 및 예비 제어 게이트 라인을 상기 하드마스크 패턴의 상부면이 노출될때까지 평탄화시키어 제어 게이트 라 인을 형성한다. 적어도 상기 평탄화된 제어 게이트 라인 및 수직 채널 영역을 리세스하여 상기 다층 패턴을 둘러싸는 그루브를 형성하고, 상기 그루브를 채우는 제2 층간절연막을 반도체기판 전면에 형성한다. 상기 제2 층간절연막을 상기 하드마스크 패턴의 상부면이 노출될때까지 평탄화시키고, 상기 노출된 하드마스크 패턴을 선택적으로 제거하여 상기 도전 패턴의 상부면을 노출시킨다. 상기 노출된 도전 패턴과 전기적으로 접속하고, 상기 제어 게이트 라인을 가로지르는 데이타 라인을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 1은 본 발명의 바람직한 실시예에 따른 2중 게이트 구조를 갖는 비휘발성 기억 소자를 나타내는 평면도이고, 도 2는 도 1의 I-I'를 따라 취해진 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 비휘발성 기억 소자의 단위 셀은 반도체기판(90)의 소정영역에 배치되어 활성영역(101)을 한정하는 소자분리막(102)을 포함한다. 상기 활성영역(101)은 섬 형태의 제1 활성영역(100a)과 상기 제1 활성영역(100a)의 양측에 각각 접속된 한 쌍의 제2 활성영역들(100b)로 구성될 수 있다. 상기 제2 활성영역들(100b)은 서로 평행한 라인 형태일 수 있다.
상기 제1 활성영역(100a) 상에 다층 패턴(115)이 배치된다. 상기 다층 패턴은 차례로 적층된 플로팅 게이트(105a), 절연 패턴(107a) 및 도전 패턴(109a)으로 구성된다. 상기 플로팅 게이트(105a), 절연 패턴(107a) 및 도전 패턴(109a)의 측벽들은 서로 정렬되는 것이 바람직하다. 상기 다층 패턴(115)과 상기 활성영역(101) 사이에 게이트 유전막(103')이 배치되고, 상기 다층 패턴(115)의 양측의 활성영역(101)에 각각 불순물확산층(117)이 배치된다. 상기 불순물확산층들(117)은 상기 단위 셀의 평면 트랜지스터의 소오스/드레인 영역들에 해당함과 동시에, 배선의 역활을 할 수 있다.
상기 다층 패턴(115)의 측벽에 수직 채널 패턴(121a')이 배치된다. 적어도 상기 수직 채널 패턴(121a')과 상기 플로팅 게이트(105a) 사이 및, 상기 수직 채널 패턴(121a')과 상기 도전 패턴(109a) 사이에 터널 베리어 패턴(119a')이 배치된다. 상기 수직 채널 패턴(121a')을 둘러싸고, 상기 제2 활성영역들(100b)을 가로지르는 제어 게이트 라인(125a')이 배치된다. 상기 제어 게이트 라인(125a')과 상기 수직 채널 패턴(121a') 사이 및, 상기 제어 게이트 라인(125a')과 상기 활성영역(101) 사이에 제어 게이트 유전막(123")이 배치된다. 상기 다층 패턴(115)의 측벽 상부에 배치된 상기 수직 채널 패턴(121a'), 제어 게이트 유전막(123") 및 제어 게이트 라인(125a')의 상부는 리세스되어 상기 도전 패턴(109a)의 상부면에 비하여 낮은 높 이를 가질 수 있다.
상기 플로팅 게이트(105a) 및 도전 패턴(109a)은 도전막으로 이루어진다. 특히, 상기 플로팅 게이트(105a)는 제1 도전형의 불순물들로 도핑된 폴리실리콘막으로 이루어지고, 상기 도전 패턴(109a)은 제2 도전형의 불순물들로 도핑된 폴리실리콘막으로 이루어지는 것이 바람직하다. 예를 들면, 상기 플로팅 게이트(105a)는 n형의 도핑된 폴리실리콘막으로 이루어지고, 상기 도전 패턴(109a)은 p형의 도핑된 폴리실리콘막으로 이루어질 수 있다. 이와는 반대로, 상기 플로팅 게이트(105a)는 p형의 도핑된 폴리실리콘막으로 이루어지고, 상기 도전 패턴(109a)은 n형의 도핑된 폴리실리콘막으로 이루어질 수 있다. 상기 수직 채널 패턴(121a')은 진성 실리콘막으로 이루어지는 것이 바람직하다. 예컨대, 상기 수직 채널 패턴(121a')은 진성 폴리실리콘막으로 이루어질 수 있다. 상기 제어 게이트 라인(125a')은 제2 도전형의 폴리실리콘막으로 이루어지는 것이 바람직하다.
상기 절연 패턴(107a)은 절연막으로 이루어진다. 예를 들면, 실리콘산화막으로 이루어질 수 있다. 상기 터널 베리어 패턴(119a')은 상기 플로팅 게이트(105a)에 비하여 넓은 에너지 밴드 갭을 갖는 물질로 이루어지는 것이 바람직하다. 이에 더하여, 상기 터널 베리어 패턴(119a')은 상기 도전 패턴(109a)에 비하여 넓은 에너지 밴드 갭을 갖는 물질로 이루어지는 것이 바람직하다. 예를 들면, 상기 터널 베리어 패턴(119a')은 실리콘질화막, 실리콘산화질화막 및 실리콘산화막 중 선택된 적어도 하나로 이루어질 수 있다. 상기 게이트 유전막(103')은 열산화막 또는 CVD 실리콘산화막으로 이루어질 수 있으며, 상기 제어 게이트 유전막(123")은 CVD 실리 콘산화막으로 이루어질 수 있다. 상기 불순물확산층(117)은 상기 플로팅 게이트(105a)와 동일한 도전형의 불순물들, 즉, 제1 도전형의 불순물들로 도핑될 수 있다.
상기 제어 게이트 라인(125a') 및 다층 패턴(115)을 갖는 반도체기판(90) 전면을 덮는 몰드층(132)이 배치된다. 상기 몰드층(132)을 관통하여 상기 다층 패턴(115)의 상부면, 즉, 상기 도전 패턴(109a)의 상부면을 노출시키는 개구부(133)가 배치된다. 상기 몰드층(132)은 제1 층간절연막(127") 및 제2 층간절연막(131')을 포함할 수 있다. 상기 제1 층간절연막(127")은 다층 패턴(115)과, 상기 다층 패턴(115)의 측벽 상에 위치한 상기 터널 베리어 패턴(119a'), 수직 채널 패턴(121a'), 제어 게이트 유전막(123") 및 제어 게이트 라인(125a')의 일부분을 제외한 반도체기판(90) 전면을 덮을 수 있다. 상기 제2 층간절연막(131')은 상기 제1 층간절연막(127")과, 상기 다층 패턴(115)의 측벽 상에 위치한 패턴들(119a',121a'), 제어 게이트 유전막(123") 및 제어 게이트 라인(125a')의 일부분을 덮을 수 있다 즉, 상기 제2 층간절연막(131')은 상기 개구부(133)의 측벽을 이룬다. 상기 몰드층(132) 상에 상기 개구부를(132)를 채우고, 상기 제어 게이트 라인(125a')을 가로지르는 데이타 라인(135a)이 배치된다. 상기 데이타 라인(135a)은 상기 도전 패턴(109a)과 전기적으로 접속한다.
상기 데이타 라인(135a)은 도전막으로 이루어진다. 예컨대, 도핑된 폴리실리콘막, 폴리사이드막 또는 금속막으로 이루어질 수 있다. 상기 데이타 라인(135a)이 도핑된 폴리실리콘막을 포함할 경우, 상기 도핑된 폴리실리콘막은 상기 도전 패턴(109a)과 동일한 타입의 불순물들로 도핑된 상태일 수 있다. 상기 제1 및 제2 층간절연막들(127",131')은 실리콘질화막으로 이루어질 수 있다.
상기 비휘발성 기억 셀은 수직 트랜지스터 및 평면 트랜지스터로 구성된다. 상기 수직 트랜지스터는 상기 플로팅 게이트(105a)에 데이타를 프로그램 또는 소거 동작에 관여하며, 상기 평면 트랜지스터는 상기 비휘발성 기억 셀의 읽기 동작에 관여한다. 상기 수직 트랜지스터로 인하여, 상기 비휘발성 기억 셀의 동작전압을 감소시킬 수 있다.
상기 수직 트랜지스터는 상기 플로팅 게이트(105a), 도전 패턴(109a), 수직 채널 패턴(121a') 및 상기 다층 패턴(115)의 측벽 상부의 제어 게이트 라인(125a')으로 구성된다. 즉, 상기 플로팅 게이트(105a) 및 도전 패턴(109a)은 상기 수직 트랜지스터의 소오스/드레인 영역에 해당하고, 상기 수직 채널 패턴(121a')은 상기 수직 트랜지스터의 채널 영역에 해당하며, 상기 다층 패턴(115)의 측벽 상부에 위치한 제어 게이트 라인(125a')은 상기 수직 트랜지스터의 게이트에 해당한다.
상기 평면 트랜지스터는 상기 불순물확산층들(117) 및 플로팅 게이트(105a)로 구성된다. 상기 불순물확산층들(117)은 상기 평면 트랜지스터의 소오스/드레인 영역들에 해당하고, 상기 플로팅 게이트(105a)는 상기 평면 트랜지스터의 게이트에 해당한다.
상술한 구조의 비휘발성 기억 셀에 있어서, 상기 플로팅 게이트(105a), 도전 패턴(109a) 및 수직 채널 패턴(121a')은 서로 다른 형태의 에너지 밴드 형태를 갖는다. 다시 말해서, 이들(105a,109a,121a')은 순차적으로 높거나, 낮은 형태의 에 너지 밴드 준위를 갖는다. 이에 따라, 상기 비휘발성 기억 셀은 매우 우수한 데이타 리텐션(data retention) 특성을 갖는다.
상기 비휘발성 기억 셀의 데이타 리텐션 특성을 도 3a, 도 3b 및 도 3c를 참조하여 설명한다.
도 3a, 도 3b 및 도 3c는 도 2의 비휘발성 기억 소자의 데이타 리텐션(data retentin) 특성을 설명하기 위하여, 각각 도 2의 Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'을 따라 취해진 개략적인 에너지 밴드 다이어 그램들이다. 도시된 다이어그램들은 평형 (equilibrium) 상태의 에너지 밴드를 나타낸다.
도 2, 도 3a, 도 3b 및 도 3c를 참조하면, 먼저, 도시된 다이어 그램들은 플로팅 게이트(105a), 도전 패턴(109a) 및 제어 게이트 라인(125a')이 각각 n형의 도핑된 폴리실리콘막, p형의 도핑된 폴리실리콘막 및 p형의 도핑된 폴리실리콘막으로 이루어진 경우에 대하여 도시하였다. 수직 채널 패턴(121a')은 진성 폴리실리콘막으로 이루어졌으며. 터널 베리어 패턴(119a') 및 제어 게이트 유전막(123")은 실리콘산화막으로 이루어졌다.
도 3a의 다이어그램에서 알 수 있듯이, 상기 플로팅 게이트(105a), 도전 패턴(109a) 및 수직 채널 패턴(121a') 중에서 상기 플로팅 게이트(105a)의 에너지 밴드의 준위가 가장 낮다. 또한, 상기 플로팅 게이트(105a)와 상기 수직 채널 패턴(121a') 사이 및, 상기 수직 채널 패턴(121a')과 상기 도전 패턴(109a) 사이에 각각 터널 베리어 패턴(119a')이 개재된다. 따라서, 상기 플로팅 게이트(105a)에 전자들(e)이 저장된 경우, 상기 저장된 전자들(e)은 데이타 라인(135a)과 접속된 상기 도전 패턴(109a)으로 유출될 확률이 매우 낮다.
또한, 도 3b의 다이어그램에서는, 상기 도전 패턴(109a)과 상기 제어 게이트 라인(125a') 간의 에너지 밴드 형태를 나타낸 것이다. 도시된 바와 같이, 상기 도전 패턴(109a)과 상기 제어 게이트 라인(125a') 사이에는 에너지 장벽을 역할을 하는 상기 터널 베리어 패턴(119a') 및 제어 게이트 유전막(123")와, 에너지 우물(well) 역할을 하는 상기 수직 채널 패턴(121a')이 개재된다. 따라서, 상기 도전 패턴(109a)과 상기 제어 게이트 라인(125a')의 전하들의 이동이 매우 어렵다. 물론, 상기 도전 패턴(109a)은 데이타 저장 장소가 아님으로, 상기 도전 패턴(109a)과 상기 제어 게이트 라인(125a')간에 전하들이 이동되어도 상기 비휘발성 기억 셀의 데이타 리텐션 특성에는 영향을 크게 미치지 않는다.
도 3c의 다이어그램에서는, 상기 플로팅 게이트(105a)와 상기 제어 게이트 라인(125a') 간의 에너지 밴드 형태를 나타낸 것이다. 도시된 바와 같이, 상기 플로팅 게이트(105a)의 에너지 밴드 준위는 상기 제어 게이트 라인(125a')에 비하여 낮다. 이에 더하여, 상기 플로팅 게이트(105a)와 상기 제어 게이트 라인(125a') 사이에는 에너지 장벽 역할을 하는 상기 터널 베리어 패턴(119a') 및 제어 게이트 유전막(123")이 개재된다. 또한, 상기 터널 베리어 패턴(119a')과 제어 게이트 유전막(123") 사이에 상기 플로팅 게이트(105a)에 비하여 높은 에너지 준위를 갖는 상기 수직 채널 패턴(121a')이 개재된다. 따라서, 상기 플로팅 게이트(105a) 내에 저장된 전자들(e)은 상기 제어 게이트 라인(125a')으로 유출될 수 있는 확률이 매우 낮다.
결과적으로, 평형상태에 있어서, 데이타 저장 장소인 상기 플로팅 게이트(105a)는 주변의 수직 채널 패턴(121a'), 제어 게이트 라인(125a') 및 도전 패턴(109a)에 비하여 낮은 에너지 밴드 준위를 갖는다. 따라서, 상술한 비휘발성 기억 셀은 데이타 리텐션 특성이 매우 우수하다.
다음으로, 상기 비휘발성 기억 셀의 프로그램 동작을 도 4a 및 도 4b를 참조하여 설명한다.
도 4a는 도 2의 비휘발성 기억 소자의 프로그램 동작을 설명하기 위하여 도 2의 Ⅲ-Ⅲ'를 따라 취해진 개략적인 에너지 밴드 다이어 그램이고, 도 4b는 도 2의 비휘발성 기억 소자의 프로그램 동작을 설명하기 위하여 도 2의 Ⅳ-Ⅳ'을 따라 취해진 개략적인 에너지 밴드 다이어 그램이다.
도 2, 도 4a 및 도 4b를 참조하면, 상기 비휘발성 기억 셀의 프로그램 동작은 2스텝으로 이루어질 수 있다. 제1 스텝은 데이타 라인(135a)에 기준전압(접지전압)을 인가하고, 제어 게이트 라인(125a')에 제1 프로그램 전압(양의 전압)을 인가한다. 이에 따라, 도 4a에 도시된 바와 같이, 상기 제어 게이트 라인(125a')의 에너지 밴드가 하강하여, 상기 수직 채널 패턴(121a')의 에너지 밴드를 하강시킨다. 그 결과, 상기 수직 채널 패턴(121a')의 컨덕션 밴드(conduction band)가 도전 패턴(109a)의 밸런스 밴드(valence band) 보다 낮아진다. 이때, 상기 도전 패턴(109a)의 밸런스 밴드에 존재하는 전자들(e)이 상기 터널 베리어 패턴(119a')을 터널링하여 상기 수직 채널 패턴(121a')으로 이동한다. 상기 제1 스텝이 진행되는 동안에, 도시하지 않았지만, 상기 플로팅 게이트(105a) 내에 전자들이 저장되어 있을 경우, 상기 수직 채널 패턴(121a')의 컨덕션 밴드가 상기 플로팅 게이트(105a)의 컨덕션 밴드 보다 낮아져 상기 저장된 전자들이 상기 수직 채널 패턴(121a')으로 터널링할 수 있다. 하지만, 이 경우에도, 상기 전자들은 상기 수직 채널 패턴(121a')의 컨덕션 밴드에만 존재하게 된다.
상기 프로그램 동작의 제2 스텝은 상기 제어 게이트 라인(125a')에 제2 프로그램 전압을 인가한다. 상기 제2 프로그램 전압은 0V 또는 음의 전압을 인가할 수 있다. 따라서, 도 4b에 도시된 바와 같이, 상기 제어 게이트 라인(125a')의 에너지 밴드가 상승하게 되어, 상기 수직 채널 패턴(121a')의 컨덕션 밴드는 상기 플로팅 게이트(105a)의 컨덕션 밴드에 비하여 높게 된다. 그 결과, 상기 수직 채널 패턴(121a')의 컨덕션 밴드 내의 전자들(e)은 상기 터널 베리어 패턴(119a')을 터널링하여 상기 플로팅 게이트(105a)로 인입된다. 도시하지 않았지만, 상기 프로그램 동작의 속도를 증가시키기 위하여, 상기 제2 프로그램 전압을 낮출 경우, 상기 수직 채널 패턴(121a')의 컨덕션 밴드가 상기 도전 패턴(109a)의 컨덕션 밴드 보다 높아질 수 있다. 이에 따라, 상기 수직 채널 패턴(121a')의 컨덕션 밴드의 전자들이 상기 도전 패턴(109a)으로 역터널링할 수 있다. 이를 방지하기 위하여, 상기 데이타 라인(135a)에는 상기 제2 프로그램 전압과 동일한 전압을 인가하는 것이 바람직하다.
다음으로, 상기 비휘발성 기억 셀의 소거 동작을 도 5a 및 도 5b를 참조하여 설명한다.
도 5a는 도 2의 비휘발성 기억 소자의 소거 동작을 설명하기 위하여 도 2의 Ⅳ-Ⅳ'를 따라 취해진 개략적인 에너지 밴드 다이어 그램이고, 도 5b는 도 2의 비휘발성 기억 소자의 소거 동작을 설명하기 위하여 도 2의 Ⅲ-Ⅲ'를 따라 취해진 개략적인 에너지 밴드 다이어 그램이다.
도 2, 도 5a 및 도 5b를 참조하면, 상기 비휘발성 기억 셀의 소거 동작 방법은 상기 제어 게이트 라인(125a')에 제1 소거 전압(양의 전압)을 인가하고, 상기 데이타 라인(135a)에 제2 소거 전압(양의 전압)을 인가한다. 이때, 상기 제2 소거 전압은 상기 제1 소거 전압에 비하여 높다.
도 5a에 도시된 바와 같이, 상기 제1 소거 전압에 의하여, 상기 제어 게이트 라인(125a')의 에너지 밴드가 하강하여, 상기 수직 채널 패턴(121a')의 컨덕션 밴드가 상기 플로팅 게이트(105a)의 컨덕션 밴드에 비하여 낮게 된다. 따라서, 상기 플로팅 게이트(105a) 내의 전자들(e)은 상기 터널 베리어 패턴(119a')을 터널링하여 상기 수직 채널 패턴(121a')의 컨덕션 밴드로 이동한다.
도 5b에 도시된 바와 같이, 상기 제2 소거 전압에 의하여, 상기 도전 패턴(109a)의 컨덕션 밴드는 상기 수직 채널 패턴(121a')의 컨덕션 밴드에 비하여 낮게 된다. 따라서, 상기 플로팅 게이트(105a)로 부터 이동된 상기 수직 채널 패턴(121a') 내의 전자들(e)은 상기 도전 패턴(109a) 측벽의 터널 베리어 패턴(119a')을 터널링하여 상기 도전 패턴(109a) 내로 방출된다.
마지막으로, 상기 비휘발성 기억 셀의 읽기 동작은 상기 플로팅 게이트(105a) 내에 전자들의 존재 유무에 따른 상기 평면 트랜지스터의 문턱전압의 변화를 이용한다. 즉, 상기 제어 게이트 라인(125a')에 센싱전압을 인가함으로써, 상기 평면 트랜지스터의 문턱전압의 상태를 체크하여 읽기동작을 수행한다.
도시하지 않았지만, 상기 비휘발성 기억 셀이 어레이로 구성될 경우, 선택된 셀의 프로그램 동작 및 소거 동작은 상술한 방법으로 진행한다. 상기 선택된 셀의 프로그램 동작 또는 소거 동작시, 선택되지 않은 셀들의 제어 게이트 라인 및 데이타 라인은 동일한 전압을 인가하는 것이 바람직하다.
만약, 상기 선택되지 않은 셀들 중에 그것의 제어 게이트 라인 및 데이타 라인에 양의 전압이 인가될 경우, 상기 양의 전압이 인가된 선택되지 않은 셀들의 플로팅 게이트에 저장된 전자들이 그것들의 수직 채널 패턴으로 이동할 수 있다. 하지만, 이 이동된 전자들은 상기 선택된 셀의 프로그램 동작 또는 소거 동작이 완료된 후에, 다시 플로팅 게이트로 터널링되는 셀프 리플레쉬(self refresh)가 이루어진다. 이는, 평형 상태에 상기 비휘발성 기억 셀의 플로팅 게이트(105a)의 컨덕션 밴드가 수직 채널 패턴(121a')의 컨덕션 밴드에 비하여 낮기 때문이다.
도 6 내지 도 11은 본 발명의 바람직한 실시예에 따른 2중 게이트 구조를 갖는 비휘발성 기억 소자의 형성방법을 설명하기 위하여 도 1의 I-I'를 따라 취해진 공정단면도들이다.
도 1 및 도 6을 참조하면, 반도체기판(90)의 소정영역에 소자분리막(102)을 형성하여 활성영역(101)을 한정한다. 상기 활성영역(101)은 섬형태의 제1 활성영역(100a) 및 상기 제1 활성영역(100a)의 양측에 접속되고, 서로 평행한 한 쌍의 제2 활성영역(100b)들로 구성될 수 있다.
이어서, 상기 반도체기판(90) 상에 게이트 유전막(103), 플로팅 게이트 도전 막(105), 절연막(107), 도전막(109) 및 하드마스크막(111)을 차례로 형성한다. 상기 게이트 유전막(103)은 열산화막 또는 CVD 실리콘산화막으로 형성할 수 있다. 상기 플로팅 게이트 도전막(105)은 제1 도전형의 불순물들로 도핑된 폴리실리콘막으로 형성하는 것이 바람직하다. 상기 절연막(107)은 실리콘산화막으로 형성할 수 있다. 상기 도전막(109)은 제2 도전형의 불순물들로 도핑된 폴리실리콘막으로 형성하는 것이 바람직하다. 상기 하드마스크막(111)은 일반적인 하드마스크막으로 사용되는 실리콘질화막 또는 실리콘산화질화막으로 형성할 수 있다.
도 1, 도 7을 참조하면, 상기 하드마스크막(111), 도전막(109), 절연막(107) 및 플로팅 게이트 도전막(105)을 연속적으로 패터닝하여 차례로 적층된 플로팅 게이트(105a), 절연 패턴(107a), 도전 패턴(109a) 및 하드마스크 패턴(111a)을 형성한다. 상기 플로팅 게이트(105a), 절연 패턴(107a) 및 도전 패턴(109a)은 다층 패턴(115)을 구성한다. 상기 적층된 다층 패턴(115) 및 하드마스크 패턴(111a)은 제1 활성영역(100a) 상에 형성된다.
상기 다층 패턴(115) 및 하드마스크 패턴(111a)을 마스크로 사용하여 불순물들을 이온 주입하여 상기 다층 패턴(115) 양측의 활성영역(101)에 불순물확산층들(117)을 형성한다. 상기 불순물확산층(117)은 평면 트랜지스터의 소오스/드레인 영역들에 해당하며, 상기 제2 활성영역(100b)에 형성된 불순물확산층(117)은 소오스 라인등의 배선 역할을 할 수 있다.
이어서, 반도체기판(90) 전면에 터널 베리어막(119) 및 수직 채널막(121)을 차례로 형성한다. 상기 터널 베리어막(119)은 상기 플로팅 게이트(105a)에 비하여 넓은 에너지 밴드 갭을 갖는 물질로 형성한다. 또한, 상기 터널 베리어막(119)은 상기 도전 패턴(109a)에 비하여 넓은 에너지 밴드 갭을 갖는 것이 바람직하다. 예를 들면, 상기 터널 베리어막(119)은 실리콘산화막, 실리콘산화질화막 및 실리콘질화막으로 구성된 일군에서 선택된 적어도 하나로 형성하는 것이 바람직하다. 상기 터널 베리어막(119)은 화학기상증착법을 사용하여 형성할 수 있다. 이와는 다르게, 상기 터널 베리어막(119)은 열질화 공정, 열산화 공정 및 열산화질화 공정 중 선택된 하나로 형성할 수 있다. 이 경우에, 상기 터널 베리어막(119)은 상기 플로팅 게이트(105a) 및 도전 패턴(109a)의 측벽에만 형성될 수 있다. 도 7에는 상기 터널 베리어막(119)을 화학기상증착법으로 형성한 형태를 도시하였다. 상기 수직 채널막(121)은 진성 실리콘층으로 형성한다. 특히, 상기 수직 채널막(121)은 진성 폴리실리콘막으로 형성할 수 있다.
도 1 및 도 8을 참조하면, 상기 수직 채널막(121) 및 터널 베리어막(119)을 전면 이방성 식각하여 상기 다층 패턴(115) 및 하드마스크 패턴(111a) 측벽 상에 적층된 터널 베리어 패턴(119a) 및 수직 채널 패턴(121a)을 형성한다. 이때, 상기 터널 베리어막(119)이 열 공정들로 형성될 경우에는, 상기 수직 채널막(121)만 전면 이방성 식각할 수 있다.
상기 수직 채널 패턴(121a')을 갖는 반도체기판(90) 전면에 제어 게이트 유전막(123) 및 제어 게이트 도전막을 형성하고, 상기 제어 게이트 도전막을 패터닝하여 예비 제어 게이트 라인(125)을 형성한다. 상기 예비 제어 게이트 라인(125)은 상기 다층 패턴(115)을 둘러싸고, 상기 하드마스크 패턴(111a)을 덮는다. 또한, 상 기 예비 제어 게이트 라인(125)은 상기 제2 활성영역들(100b)을 가로지른다. 상기 예비 제어 게이트 라인(125)은 상기 도전 패턴(109a)과 동일한 타입, 즉, 제2 도전형의 불순물들로 도핑된 폴리실리콘막으로 형성하는 것이 바람직하다. 상기 제어 게이트 유전막(123)은 CVD 실리콘산화막으로 형성할 수 있다.
상기 예비 제어 게이트 라인(125)을 갖는 반도체기판(90) 전면에 제1 층간절연막(127)을 형성한다. 상기 제1 층간절연막(127)은 실리콘산화막으로 형성할 수 있다.
도 9 및 도 10을 참조하면, 상기 제1 층간절연막(127), 예비 제어 게이트 라인(125) 및 제어 게이트 유전막(123)을 상기 하드마스크 패턴(111a)의 상부면이 노출될때까지 평탄화시키어, 제어 게이트 라인(125a)을 형성한다.
이어서, 상기 제어 게이트 라인(125a) 및 수직 채널 패턴(121a)을 선택적으로 리세스하여 상기 하드마스크 패턴(111a)을 둘러싸는 그루브(129)를 형성한다. 상기 그루브(129) 형성시, 상기 그루브(129) 내의 상기 평탄화된 제어 게이트 유전막(123') 및 터널 베리어 패턴(119a)은 그 두께가 얇게 형성되어 있음으로, 상기 제어 게이트 라인(125a)과 같이 리세스될 수 있다. 즉, 상기 그루브(129)의 바닥면은 상기 리세스된 터널 베리어 패턴(119a'), 리세스된 수직 채널 패턴(121a'), 리세스된 제어 게이트 유전막(123") 및 리세스된 제어 게이트 라인(125a')으로 구성될 수 있다. 상기 그루브(129)의 바닥면은 상기 도전 패턴(109a)의 상부면에 비하여 낮은 높이를 갖도록 형성하는 것이 바람직하다. 또한, 상기 평탄화된 층간절연막(127')의 상부면의 일부도 리세스될 수 있다. 따라서, 상기 리세스된 층간절연막(127")의 상부면은 상기 리세스된 제어 게이트 라인(125a')에 비하여 높고, 상기 하드마스크 패턴(111a)의 상부면의 높이보다 낮은 높이를 가질 수 있다.
상기 그루브(129)를 채우는 제2 층간절연막(131)을 반도체기판(90) 전면 상에 형성한다. 상기 제2 층간절연막(131)은 실리콘산화막으로 형성할 수 있다.
도 11을 참조하면, 상기 제2 층간절연막(131)을 상기 하드마스크 패턴(111a)이 노출될때까지 평탄화시키고, 상기 노출된 하드마스크 패턴(111a)을 선택적으로 제거하여 상기 도전 패턴(109a)의 상부면을 노출시키는 개구부(133)를 형성한다. 상기 평탄화된 제2 층간절연막(131') 및 상기 리세스된 제1 층간절연막(127")은 몰드층(132)을 구성할 수 있다.
상기 개구부(133)를 채우는 데이타 라인 도전막(135)을 반도체기판(90) 전면 상에 형성한다. 상기 데이타 라인 도전막(135)은 도핑된 폴리실리콘막, 폴리사이드막 또는 금속막으로 형성할 수 있다. 상기 데이타 라인 도전막(135)이 도핑된 폴리실리콘막을 포함하도록 형성할 경우, 상기 도핑된 폴리실리콘막은 상기 도전 패턴(109a)과 동일한 타입의 불순물들로 도핑될 수 있다.
이어서, 상기 데이타 라인 도전막(135)을 패터닝하여 도 2에 도시된 데이타 라인(135a)을 형성한다.
상술한 바와 같이, 본 발명에 따른 비휘발성 기억 소자의 수직 트랜지스터를 구성하는 플로팅 게이트, 수직 채널 패턴, 도전 패턴 및 제어 게이트 라인을 각각 제1 도전형의 폴리실리콘막, 진성 폴리실리콘막, 제2 도전형의 폴리실리콘막 및 제2 도전형의 폴리실리콘막으로 형성한다. 또한, 적어도 상기 수직 채널 패턴과 상기 플로팅 게이트의 측벽 사이 및, 상기 수직 채널 패턴과 상기 도전 패턴 사이에 터널 베리어 패턴을 형성한다. 이에 따라, 상기 플로팅 게이트 내에 저장된 전자들은 가장 낮은 에너지 밴드 내에 격리된다. 그 결과, 비휘발성 기억 소자의 데이타 리텐션 특성을 향상시킬 수 있다.
Claims (15)
- 반도체기판 상에 활성영역을 한정하는 소자분리막;상기 활성영역 상부를 지나는 데이타 라인;상기 데이타 라인과 상기 활성영역 사이에 배치되되, 적층된 플로팅 게이트, 절연 패턴 및 도전 패턴으로 구성된 다층 패턴;상기 다층 패턴의 측벽에 배치된 수직 채널 패턴;적어도 상기 플로팅 게이트와 수직 채널 패턴 사이 및, 상기 도전 패턴과 수직 채널 패턴 사이에 개재된 터널 베리어 패턴; 및적어도 상기 수직 채널 패턴을 둘러싸되, 상기 데이타 라인과 직교하는 제어 게이트 라인을 포함하는 비휘발성 기억 소자.
- 제 1 항에 있어서,상기 플로팅 게이트는 제1 도전형으로 도핑된 폴리실리콘막으로 이루어지고, 상기 도전 패턴은 제2 도전형으로 도핑된 폴리실리콘막으로 이루어지며, 상기 수직 채널 패턴은 진성 실리콘막으로 이루어지는 것을 특징으로 하는 비휘발성 기억 소자.
- 제 2 항에 있어서,상기 제어 게이트 라인은 제2 도전형으로 도핑된 폴리실리콘막을 포함하는 것을 특징으로 하는 비휘발성 기억 소자.
- 제 1 항에 있어서,상기 다층 패턴 및 활성영역 사이에 개재된 게이트 유전막; 및상기 제어 게이트 라인과 수직 채널 패턴 사이와, 상기 제어 게이트 라인과 활성영역 사이에 개재된 제어 게이트 유전막을 더 포함하는 것을 특징으로 하는 비휘발성 기억 소자.
- 제 1 항에 있어서,상기 터널 베리어 패턴은 상기 플로팅 게이트에 비하여 넓은 에너지 밴드 갭을 갖는 물질로 이루어지는 것을 특징으로 하는 비휘발성 기억 소자.
- 제 1 항에 있어서,상기 터널 베리어 패턴은 연장되어 상기 절연 패턴과 수직 채널 패턴 사이에도 개재되는 것을 특징으로 하는 비휘발성 기억 소자.
- 제 1 항에 있어서,상기 다층 패턴의 양측의 활성영역에 각각 배치된 불순물확산층을 더 포함하는 것을 특징으로 하는 비휘발성 기억 소자.
- 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하는 단계;상기 활성영역 상부에 적층된 플로팅 게이트, 절연 패턴 및 도전 패턴으로 구성된 다층 패턴을 형성하는 단계;상기 다층 패턴의 측벽에 배치된 수직 채널 패턴 및, 적어도 상기 도전 패턴과 상기 수직 채널 패턴 사이와, 상기 플로팅 게이트와 상기 수직 채널 패턴 사이에 개재된 터널 베리어 패턴을 형성하는 단계;상기 수직 채널 패턴을 둘러싸는 라인 형태의 제어 게이트 라인을 형성하는 단계; 및상기 도전 패턴과 전기적으로 접속하되, 상기 제어 게이트 라인을 가로지르는 데이타 라인을 형성하는 단계를 포함하는 비휘발성 기억 소자의 형성방법.
- 제 8 항에 있어서,상기 다층 패턴을 형성하기 전에, 상기 활성영역 상에 게이트 유전막을 형성하는 단계; 및상기 제어 게이트 라인을 형성하기 전에, 상기 수직 채널 패턴을 갖는 반도체기판 전면에 제어 게이트 유전막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성방법.
- 제 8 항에 있어서,상기 플로팅 게이트는 제1 도전형으로 도핑된 폴리실리콘막으로 형성하고, 상기 도전 패턴은 제2 도전형으로 도핑된 폴리실리콘막으로 형성하며, 상기 수직 채널 패턴은 진성 실리콘막으로 형성하는 것을 특징으로 하는 비휘발성 기억 소자의 형성방법.
- 제 10 항에 있어서,상기 제어 게이트 라인은 제2 도전형으로 도핑된 폴리실리콘막을 포함하도록 형성하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
- 제 8 항에 있어서,상기 다층 패턴을 형성한 후에,상기 다층 패턴을 마스크로 사용하여 불순물 이온들을 주입하여 불순물확산층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성방법.
- 제 8 항에 있어서,상기 터널 베리어 패턴 및 수직 채널 패턴을 형성하는 단계는,상기 다층 패턴을 갖는 반도체기판에 열질화 공정, 열산화질화 공정 및 열산화 공정 중 선택된 하나를 수행하여 상기 플로팅 게이트 및 도전 패턴의 측벽에 터널 베리어 패턴을 형성하는 단계;상기 터널 베리어 패턴을 갖는 반도체기판 전면에 수직 채널막을 형성하는 단계; 및상기 수직 채널막을 전면 이방성 식각하여 상기 다층 패턴 측벽에 수직 채널 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성방법.
- 제 8 항에 있어서,상기 터널 베리어 패턴 및 수직 채널 패턴을 형성하는 단계는,상기 다층 패턴을 갖는 반도체기판 전면에 화학기상증착법을 사용한 터널 베리어막 및, 수직 채널막을 차례로 형성하는 단계; 및상기 수직 채널막 및 터널 베리어막을 연속적으로 전면 이방성 식각하여 상기 다층 패턴의 측벽에 차례로 적층된 터널 베리어 패턴 및 수직 채널 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성방법.
- 제 8 항에 있어서,상기 제어 게이트 라인 및 데이타 라인을 형성하는 단계는,상기 활성영역 상에 차례로 적층된 상기 다층 패턴 및 상기 다층 패턴의 측벽에 정렬된 하드마스크 패턴을 형성하는 단계;상기 하드마스크 패턴, 다층 패턴 및 활성영역을 덮는 라인 형태의 예비 제어 게이트 라인을 형성하는 단계;상기 반도체기판 전면에 제1 층간절연막을 형성하는 단계;상기 제1 층간절연막 및 예비 제어 게이트 라인을 상기 하드마스크 패턴의 상부면이 노출될때까지 평탄화시키어 제어 게이트 라인을 형성하는 단계;적어도 상기 평탄화된 제어 게이트 라인 및 수직 채널 영역을 리세스하여 상기 다층 패턴을 둘러싸는 그루브를 형성하는 단계;상기 그루브를 채우는 제2 층간절연막을 반도체기판 전면에 형성하는 단계;상기 제2 층간절연막을 상기 하드마스크 패턴의 상부면이 노출될때까지 평탄화시키는 단계;상기 노출된 하드마스크 패턴을 선택적으로 제거하여 상기 도전 패턴의 상부면을 노출시키는 단계; 및상기 노출된 도전 패턴과 전기적으로 접속하고, 상기 제어 게이트 라인을 가로지르는 데이타 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성방법.
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