CN106206748A - Sonos器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种SONOS器件，包括：P型衬底上部的N型轻掺杂耗尽区，N型轻掺杂耗尽区两侧的N型重掺杂区，顺序排布的氧化层、氮化硅层和氧化层形成ONO结构，ONO结构分别位于N型轻掺杂耗尽区和栅极多晶硅之间以及栅极多晶硅的两侧；其中，所述N型轻掺杂耗尽区是左右非对称结构。本发明还公开了上述SONOS器件的制造方法。本发明能降低从漏端耦合到沟道表面的电势，从而降低了ONO中防止存储电荷流失的电场，提高器件抗漏端干扰能力的SONOS器件结构。
Description
技术领域
本发明涉及半导体领域，特别是涉及一种SONOS器件结构。本发明还涉及所述SONOS器件结构的制造方法。
背景技术
非挥发性存储器(NVM)技术，主要有浮栅(floating gate)技术、分压栅(splitgate)技术以及SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)技术。SONOS技术应用广泛，具有操作电压低，速度快，容量大等优点。但SONOS技术也存在缺陷，即漏端干扰。
如图1所示，SONOS器件所组成的阵列中，当目标存储单元(target)正在被编程时，未被选中并且已经被编程的存储单元B将会受到干扰，该干扰被定义为漏端干扰(draindisturb)。如表1所示，是该SONOS器件工作时的偏压。由分析得，存储单元B发生漏端干扰时的偏压VWLS/VBL/VBPW/VSL为-3.8V/0.6V/-3.8V/Float，由于SONOS为N沟道耗尽型晶体管，所以漏端的电压会严重影响到器件的沟道表面的电势。当存储单元B的沟道电势增加后，会更容易将原来存储在氮化硅(nitride)中的电子拉向沟道导致存储电子流失，因此降低了器件编程状态的阈值电压VTP，如果漏端干扰的作用时间偏长就会导致存储数据出错。
表1
发明内容
本发明要解决的技术问题提供一种能降低沟道表面电势，改善漏端干扰的SONOS器 件结构。本发明提供一种所述SONOS器件结构的制造方法。
本发明提供的一种SONOS器件，包括：P型衬底上部的N型轻掺杂耗尽区，N型轻掺杂耗尽区两侧的N型重掺杂区，顺序排布的氧化层、氮化硅层和氧化层形成ONO结构，ONO结构分别位于N型轻掺杂耗尽区和栅极多晶硅之间以及栅极多晶硅的两侧；其中：所述N型轻掺杂耗尽区是左右非对称结构。
进一步改进，所述N型轻掺杂耗尽区是通过两次N型离子注入形成的。
进一步改进，所述N型轻掺杂耗尽区非对称结构为靠近源端一侧的N型轻掺杂耗尽区宽度大于靠近漏端一侧的N型轻掺杂耗尽区宽度。
本发明提供上述任意SONOS器件的制造方法，包括：
步骤1、在P型衬底涂光刻胶，去除部分光刻胶形成注入窗口，进行第一次N型离子注入形成第一N型注入区，并进行热扩散处理；
步骤2、去除步骤1中剩余的光刻胶，进行第二次N型离子注入，形成第二N型注入区，第一N型注入区和第二N型注入区共同构成N型轻掺杂区；
步骤3、依次淀积氧化层、氮化硅层和氧化层形成第一ONO结构，在第一ONO结构上淀积栅极多晶硅；
步骤4、采用本领域常用技术手段，逐层刻蚀形成栅极多晶硅；
步骤5、经氧化热过程在栅极多晶硅的侧壁形成氧化层，氧化层形成后，进行LDD(lightly-doped drain)注入；
步骤6、在栅极多晶硅两侧淀积氮化硅层后，进行第三次N型离子注入，形成N型重掺杂区；
步骤7、淀积氧化层，与步骤5中的形成的热氧化层、步骤6中淀积的氮化硅层分别形成了第二、第三ONO结构。
进一步改进，进行第一次N型离子注入为能量范围为15kev-75kev,剂量范围是2*1012cm-2～8*1012cm-2。
进一步改进，进行第二次N型离子注入为能量范围为10kev-30kev,剂量范围是1012cm-2～5*1012cm-2。
其中，进行第一次和第二次N型离子注入时，注入为砷离子。
在常规SONOS器件制造过程中，将轻掺杂的N型离子注入在整个SONOS衬底上。本发明增加一块屏蔽注入的光刻胶PR后，N型离子注入只注入在SONOS的整个源端到栅极多晶硅的右边缘上，将栅极多晶硅右边缘及整个漏端不进行N型离子注入。进行形成非对称结构，由于非对称的N型离子注入导致器件的阈值电压窗(Vth Window，threshold voltagewindow：编程后的阈值电压VTP减去擦除后的阈值电压VTE的值，T表示threshold，P和E分别表示Program和Erase)整体向正的方向移动，为了保证初始状态的阈值电压(initial Vth，initial threshold voltage；表示未经任何编程和擦除操作的SONOS晶体管的阈值电压)基本不变，再在N型离子注入后增加一道低剂量和低能量的N型离子注入，使得器件的初始状态的阈值电压基本保持不变。在形成非对称的沟道后，由于漏端耦合到沟道中的电压大部分削减在漏-栅重叠区，因此从漏端耦合到沟道中的电压被削弱，降低了沟道表面的电势，使得漏端干扰得到很大改善。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是一种现有SONOS器件阵列结构示意图。
图2是本发明器件结构示意图。
图3是本发明器件制造方法示意图一。
图4是本发明器件制造方法示意图二。
图5是本发明器件制造方法示意图三。
附图标记说明
1栅极多晶硅
2、4、6是氧化层
3、5是氮化硅层
7是N型轻掺杂区
7.1是第一N型注入区
7.2是第二N型注入区
8是P型衬底
9是N型重掺杂区
具体实施方式
如图2所示，本发明SONOS器件一实施例，包括：P型衬底上部的N型轻掺杂耗尽区，N型轻掺杂耗尽区两侧的N型重掺杂区，顺序排布的氧化层、氮化硅层和氧化层形成ONO结构，ONO结构分别位于N型轻掺杂耗尽区和栅极多晶硅之间以及栅极多晶硅的两侧；其中：所述N型轻掺杂耗尽区是左右非对称结构；图2所示为一侧高一侧低的非对称结构。
进一步改进，所述N型轻掺杂耗尽区是通过两次N型离子注入形成的。
进一步改进，所述N型轻掺杂耗尽区非对称结构为靠近源端一侧的N型轻掺杂耗尽区宽度大于靠近漏端一侧的N型轻掺杂耗尽区宽度。
本发明提供上述SONOS器件的制造方法，包括：
如图3所示，步骤1、在P型衬底涂光刻胶，去除部分光刻胶形成注入窗口，进行第一次N型离子注入形成第一N型注入区，并进行热扩散处理；由于热扩散处理，N型注入区会扩散到光刻胶下方一部分，并形成为靠近源端一侧的N型轻掺杂耗尽区宽度大于靠近漏端一侧的N型轻掺杂耗尽区宽度。
如图4所示，步骤2、去除步骤1中剩余的光刻胶，进行第二次N型离子注入，形成第二N型注入区，使第一N型注入区和第二N型注入区连接，第一N型注入区和第二N型注入区共同构成N型轻掺杂区；
如图5所示，步骤3、依次淀积氧化层、氮化硅层和氧化层形成第一ONO结构，在第一ONO结构上淀积栅极多晶硅；
步骤4、逐层刻蚀形成栅极多晶硅；
步骤5、经氧化热过程在栅极多晶硅的侧壁形成氧化层，氧化层形成后，进行LDD(lightly-doped drain)注入；
步骤6、在栅极多晶硅两侧淀积氮化硅层后，进行第三次N型离子注入，形成N型重掺杂区；
步骤7、淀积氧化层，与步骤5中的形成的热氧化层、步骤6中淀积的氮化硅层分别形成了第二、第三ONO结构。
进一步改进，进行第一次N型离子注入为能量范围为15kev-75kev,剂量范围是2*1012cm-2～8*1012cm-2。
进一步改进，进行第二次N型离子注入为能量范围为10kev-30kev,剂量范围是1012cm-2～5*1012cm-2。
其中，进行第一次和第二次N型离子注入时，注入为砷离子。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (7)
1.一种SONOS器件，包括：P型衬底上部的N型轻掺杂耗尽区，N型轻掺杂耗尽区两侧的N型重掺杂区，顺序排布的氧化层、氮化硅层和氧化层形成ONO结构，ONO结构分别位于N型轻掺杂耗尽区和栅极多晶硅之间以及栅极多晶硅的两侧；其特征在于：所述N型轻掺杂耗尽区是左右非对称结构。
2.如权利要求1所述SONOS器件，其特征在于：所述N型轻掺杂耗尽区是通过两次N型离子注入形成的。
3.如权利要求1所述SONOS器件，其特征在于：所述N型轻掺杂耗尽区非对称结构为靠近源端一侧的N型轻掺杂耗尽区宽度大于靠近漏端一侧的N型轻掺杂耗尽区宽度。
4.一种如权利要求1所述SONOS器件的制造方法，其特征在于，包括：
步骤1、在P型衬底涂光刻胶，去除部分光刻胶形成注入窗口，进行第一次N型离子注入形成第一N型注入区，并进行热扩散处理；
步骤2、去除步骤1中剩余的光刻胶，进行第二次N型离子注入，形成第二N型注入区，第一N型注入区和第二N型注入区共同构成N型轻掺杂区；
步骤3、依次淀积氧化层、氮化硅层和氧化层形成第一ONO结构，在第一ONO结构上淀积栅极多晶硅；
步骤4、逐层刻蚀形成栅极多晶硅；
步骤5、经氧化热过程在栅极多晶硅的侧壁形成氧化层，氧化层形成后，进行LDD注入；
步骤6、在栅极多晶硅两侧淀积氮化硅层后，进行第三次N型离子注入，形成N型重掺杂区；
步骤7、淀积氧化层，与步骤5中的形成的热氧化层、步骤6中淀积的氮化硅层分别形成了第二、第三ONO结构。
5.如权利要求4所述SONOS器件的制造方法，其特征在于：进行第一次N型离子注入为能量范围为15kev-75kev,剂量范围是2*1012cm-2～8*1012cm-2。
6.如权利要求4所述SONOS器件的制造方法，其特征在于：进行第二次N型离子注入为能量范围为10kev-30kev,剂量范围是1012cm-2～5*1012cm-2。
7.如权利要求5或6所述SONOS器件的制造方法，其特征在于：注入N型离子为砷离子。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1471728A (zh) * | 2000-10-30 | 2004-01-28 | �Ƚ�װ�ù�˾ | 源侧硼注入的非易失存储器 |
| CN1599071A (zh) * | 2003-05-20 | 2005-03-23 | 三星电子株式会社 | 具有非均匀沟道电介质厚度的eeprom单元结构及制造方法 |
| CN102931196A (zh) * | 2011-08-08 | 2013-02-13 | 上海华虹Nec电子有限公司 | Sonos器件 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1471728A (zh) * | 2000-10-30 | 2004-01-28 | �Ƚ�װ�ù�˾ | 源侧硼注入的非易失存储器 |
| CN1599071A (zh) * | 2003-05-20 | 2005-03-23 | 三星电子株式会社 | 具有非均匀沟道电介质厚度的eeprom单元结构及制造方法 |
| CN102931196A (zh) * | 2011-08-08 | 2013-02-13 | 上海华虹Nec电子有限公司 | Sonos器件 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111900199A (zh) * | 2017-07-18 | 2020-11-06 | 电子科技大学 | 栅极抽取和注入场效应晶体管载流子控制方法 |
| CN111900199B (zh) * | 2017-07-18 | 2021-12-14 | 电子科技大学 | 栅极抽取和注入场效应晶体管载流子控制方法 |
| CN110767658A (zh) * | 2019-10-30 | 2020-02-07 | 上海华力微电子有限公司 | 闪存器件的形成方法 |
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