CN102339834A - 闪存单元及其形成方法 - Google Patents
闪存单元及其形成方法 Download PDFInfo
- Publication number
- CN102339834A CN102339834A CN201110300184XA CN201110300184A CN102339834A CN 102339834 A CN102339834 A CN 102339834A CN 201110300184X A CN201110300184X A CN 201110300184XA CN 201110300184 A CN201110300184 A CN 201110300184A CN 102339834 A CN102339834 A CN 102339834A
- Authority
- CN
- China
- Prior art keywords
- type
- grid
- semiconductor substrate
- layer
- flash cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
本发明的技术方案提供一种闪存单元，包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括依次形成的隧穿氧化层、浮动栅极、隔离氧化层和控制栅极；位于所述栅极结构两侧半导体衬底内的源、漏极；所述浮动栅极靠近漏极的一端的掺杂类型为p型，其他部分的掺杂类型为n型。本发明的技术方案还提供形成所述闪存单元的方法，本发明所提供的闪存单元具有较好的可靠性。
Description
技术领域
本发明涉及半导体器件及其形成方法，特别涉及闪存单元及其形成方法。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：模拟电路、数字电路和数/模混合电路，其中存储器件是数字电路中的一个重要类型。近年来，在存储器件中，闪速存储器(flash memory，简称闪存单元)的发展尤为迅速。闪存单元的主要特点是在不加电的情况下能长期保持存储的信息；且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
闪存单元的结构与常规MOS晶体管不同。常规的MOS晶体管的栅极(gate)和导电沟道间由栅极绝缘层隔开，一般为氧化层(oxide)；而闪存单元在控制栅(CG：control gate，相当于常规的MOS晶体管的栅极)与导电沟道间还多了一层物质，称之为浮动栅极(FG：floating gate)。由于浮动栅极的存在，使闪存单元可以完成三种基本操作模式：即读、写、擦除。即便在没有电源供给的情况下，浮动栅极的存在可以保持存储数据的完整性。在公开号为CN 101202311A的中国专利披露了更多有关闪存单元的资料。
图1为现有的闪存单元的结构示意图，包括：半导体衬底100，所述半导体衬底100内形成有p型掺杂阱；位于半导体衬底内的源极102和漏极101，所述源极102和漏极101的掺杂类型为n型；位于半导体衬底100表面的隧穿氧化层110；位于隧穿氧化层110表面的浮动栅极120；位于浮动栅极120表面的隔离氧化层130；位于隔离氧化层130表面的控制栅极140。
在编程阶段，在漏极101施加一个漏极电压，在所述漏极电压的作用下，热电子从源极102向漏极101迁移；又在施加在控制栅极140的栅极电压的作用下，热电子从漏极101或者沟道区靠近漏极101的部分经过隧穿氧化层110注入浮动栅极120。但是在实际中发现，在多次编程之后，闪存单元的存储性能会下降。
发明内容
本发明解决的问题是提供一种闪存单元及其形成方法，以解决现有闪存单元存储性能不稳定的问题。
为解决上述问题，本发明提供一种闪存单元，包括：
半导体衬底；
位于半导体衬底表面的栅极结构，所述栅极结构包括依次形成的隧穿氧化层、浮动栅极、隔离氧化层和控制栅极；
位于所述栅极结构两侧半导体衬底内的源、漏极；其中，
所述浮动栅极靠近漏极的一端的掺杂类型为p型，其他部分的掺杂类型为n型。
可选地，所述浮动栅极的p型掺杂端的掺杂浓度为1×1020/cm3。
可选地，所述浮动栅极的p型掺杂端的宽度200～500埃。
相应地，本发明还提供一种闪存单元形成方法，包括：
提供半导体衬底；
在所述半导体衬底表面形成栅极结构，所述栅极结构包括依次形成的隧穿氧化层、浮动栅极、隔离氧化层和控制栅极，其中，所述浮动栅极的一端的掺杂类型为p型，所述浮动栅极其余部分的掺杂类型是n型；
以所述浮动栅极和控制栅极为掩膜，对所述半导体衬底进行掺杂，在位于所述浮动栅极的p型掺杂端一侧的半导体衬底内形成漏极，在位于所述浮动栅极的另外一侧的半导体衬底内形成源极。
可选地，所述栅极结构的形成方法包括：
在所述半导体衬底表面依次形成第一介质层、第一多晶硅层、第二介质层、第二多晶硅层，其中，所述第一多晶硅层的掺杂类型为n型；
在所述第二多晶硅层表面形成第一掩膜层；
以所述第一掩膜层为掩膜刻蚀所述第二多晶硅层，直至暴露第二介质层，形成控制栅极；
在所述控制栅极表面以及所述控制栅极一侧的第二介质层表面形成第二掩膜层；
以所述第二掩膜层为掩膜向第一多晶硅层注入p型离子，并进行退火处理，使所述p型离子向第一多晶硅层与控制栅极正对的部分扩散，扩散的宽度小于控制栅极的宽度；
在所述控制栅极表面形成第三掩膜层，并以所述第三掩膜层为掩膜依次刻蚀第二介质层、第一多晶硅层、第一介质层，直至暴露半导体衬底，形成所述栅极结构。
可选地，所述p型离子为硼离子。
可选地，所述p型离子的注入能量为2-10kev，注入剂量为1-5×1016/cm2。
可选地，所述退火处理的温度是900-1200摄氏度。
可选地，所述退火处理在氨气环境下进行。
与现有技术相比，本发明的技术方案具有以下优点：闪存单元的浮动栅极靠近漏极的一端的掺杂类型为p型，其他部分的掺杂类型为n型；在后续编程阶段，热电子从漏极或者沟道区靠近漏极的部分经过隧穿氧化层注入浮动栅极掺杂类型为p型的一端，因为p型掺杂端相对于n型部分具有较高的势垒，因此所注入的热电子会流向浮动栅极掺杂类型为n型的部分，从而避免了因为与浮动栅极的p型掺杂端正对的隧穿氧化层有缺陷，而影响闪存单元的存储性能，提高了闪存单元的可靠性能。
附图说明
图1为现有的闪存单元的结构示意图；
图2是本发明实施例所提供的闪存单元的结构示意图；
图3是本发明实施例所提供的闪存单元的能带结构示意图；
图4是本发明的实施例所提供的闪存单元的形成方法的流程示意图；
图5至图11是本发明实施例所提供的闪存单元的形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有的闪存单元在多次编程之后，存储性能会下降。发明人针对上述问题进行研究，发现在对现有闪存单元进行编程的时候，在施加在漏极的漏极电压以及施加在控制栅极的栅极电压的共同作用下，热电子从源极向漏极迁移，并且在移动的过程中经过隧穿氧化层注入到浮动栅极。而在热电子注入到浮动栅极的过程中，大多数热电子是从隧穿氧化层靠近漏极或者与漏极正对的部分穿越到浮动栅极，热电子在多次编程操作中容易对隧穿氧化层靠近漏极或者与漏极正对的部分造成损伤，比如产生应力影响和产生陷阱电荷；在以后的编程中，所述的应力影响以及陷阱电荷会影响到闪存单元的编程能力，比如所述的陷阱电荷会捕获热电子，从而使闪存单元的编程能力下降，并且由于氧化物性能的退化，其绝缘效果会受到一定的退化，从而会影响到闪存单元的数据保持等可靠性问题。
发明人经过进一步研究在本发明中提供一种闪存单元及其形成方法。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和实施例对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
请参考图2，本发明所提供的闪存单元包括：
半导体衬底200；
位于半导体衬底200表面的栅极结构，所述栅极结构包括依次形成的隧穿氧化层210、浮动栅极、隔离氧化层230和控制栅极240；
位于所述栅极结构两侧半导体衬底200内的源极202、漏极201；
其中，所述浮动栅极靠近漏极201的一端220a的掺杂类型为p型，其他部分220b的掺杂类型为n型。
本实施例中，所述浮动栅极的材料是多晶硅，所述浮动栅极靠近漏极201的p型掺杂端220a的材料为p型掺杂多晶硅，n型掺杂部分220b的材料为n型掺杂多晶硅。
所述p型掺杂端220a的宽度和n型掺杂部分220b的宽度，以及掺杂浓度可以根据工艺需要确定。
本实施例中，所述浮动栅极的宽度是1-2微米，所述p型掺杂端220a的宽度是200-500埃，掺杂浓度是1×1020/cm3。所述p型掺杂端220a的宽度过小，可能会因为p型掺杂端220a的宽度小于受损隧穿氧化层的宽度，而使部分热电子存储在浮动栅极与受损氧化层正对的部分，这会导致闪存单元的可靠性下降；所述p型掺杂端220a的宽度过大，可能会因为浮动栅极的有效存储宽度过小，而影响闪存单元的存储性能。
所述p型掺杂端220a的掺杂浓度过低，可能会因为p型掺杂端220a的势垒不够高，因而在n型掺杂部分220b储存的热电子数量就很有限，影响了n型浮栅存储容量；所述p型掺杂端220a的掺杂浓度过高，所掺入的杂质原子会扩散，并影响浮动栅极的可靠性，如浮动栅极内产生多晶硅空洞等。所述闪存单元还可以包括形成在栅极结构两侧的侧墙380。
图3为本实施例提供的闪存单元的能带结构示意图。
因为p型半导体材料的费米能级低，n型半导体材料的费米能级高，按照费米能级的定义，电子从费米能级高的部分流向费米能级低的部分，空穴从费米能级低的部分流向费米能级高的部分，直至n型半导体材料与p型半导体材料的费米能级相等。所以在本实施例中，电子从费米能级高的n型掺杂部分220b(如图2所示的)流向费米能级低的p型掺杂端220a(如图2所示的)，空穴从费米能级低的p型掺杂端220a流向费米能级高的n型掺杂部分220b，直至n型掺杂部分220b与p型掺杂端220a的费米能级相等，形成图3所示的能带结构。如图3所示，p型掺杂端220a的导带的能级Eca高于n型掺杂部分220b的导带的能级Ecb；p型掺杂端220a的价带的能级Eva高于n型掺杂部分220b的价带的能级Evb。由于注入浮栅中的热电子总会从较高的导带能级跃迁到较低的导带能级，所以所注入到p型掺杂端220a的热电子会迁移到n型掺杂部分220b，直到n型和p型导带处于相同的能级状态为止。综上注入到浮动栅极的热电子主要存储在n型掺杂部分220b，因为隧穿氧化层210与n型掺杂部分220b正对的部分没有受到损伤，所以避免了隧穿氧化层210受损而引起热电子被俘获而造成存储性能下降，以及避免了隧穿氧化层210隔离效果差而引起的存储性能下降，从而可以提高闪存单元的存储性能。
本发明还提供上述闪存单元的形成方法，图4是本发明的实施例所提供的闪存单元的形成方法的流程示意图，包括：
步骤S101，提供半导体衬底；
步骤S102，在所述半导体衬底表面形成栅极结构，所述栅极结构包括依次形成的隧穿氧化层、浮动栅极、隔离氧化层和控制栅极，其中，所述浮动栅极的一端的掺杂类型为p型，所述浮动栅极其余部分的掺杂类型是n型；
步骤S103，以所述浮动栅极和控制栅极为掩膜，对所述半导体衬底进行掺杂，在位于所述浮动栅极的p型掺杂端一侧的半导体衬底内形成漏极，在位于所述浮动栅极的另外一侧的半导体衬底内形成源极。
图5至图11是本发明的实施例所提供的形成闪存单元的过程的剖面结构示意图。
参考图5，提供半导体衬底200。
所述半导体衬底200用作后续形成闪存单元的平台。本实施例中，所述半导体衬底200是硅衬底或者SOI衬底，所述半导体衬底200内还形成有p型掺杂阱。
接着，在所述半导体衬底200表面形成栅极结构，形成栅极结构的步骤可参见图6至图9。
参考图6，采用化学气相沉积工艺在所述半导体衬底200表面形成第一介质层310、在第一介质层310表面形成第一多晶硅层320、在第一多晶硅层320表面形成第二介质层330、在第二介质层330表面形成第二多晶硅层340。
本实施例中，所述第一介质层310的材料是氧化硅，厚度是80-120埃。在其他实施例中，所述第一介质层310的厚度可以根据工艺需要进行调节。
本实施例中，所述第二介质层330是ONO结构，所述第二介质层330是ONO结构的好处是，氮化硅的介电常数比较大，可以在第二介质层330厚度不变的情况下，实现更好的隔离效果。在其他实施例中，所述第二介质层330的材料还可以是氧化硅。所述第二介质层330的厚度是80-150埃，在其他实施例中，所述第二介质层330的厚度还可以根据工艺需要进行调节。
本实施例中，所述第一多晶硅层320的掺杂类型为n型，掺杂方法可以是离子注入或者原位掺杂。所述第一多晶硅层320的厚度为200-600埃，优选为300-400埃。在其他实施例中，所述第一多晶硅层320的厚度根据工艺需要进行调节。
本实施例中，所述第二多晶硅层340的厚度是500-1000埃。在其他实施例中，第二多晶硅层340的厚度根据工艺需要进行调节。
参考图7，在所述第二多晶硅层表面形成第一掩膜层350，所述第一掩膜层350定义了栅极结构的宽度与位置，然后以所述第一掩膜层350为掩膜刻蚀所述第二多晶硅层，形成控制栅极240。
具体地，在本步骤中，采用HBr为刻蚀气体刻蚀所述第二多晶硅层340。因为所述第二多晶硅层340与所述第一多晶硅层320的材料相同，所以为了不对所述第一多晶硅层320造成损伤，本步刻蚀停止在第二介质层330表面。
本实施例中，所述第一掩膜层是光刻胶层。
在形成所述控制栅极240之后，去除第一掩膜层350。
本实施例中，所述控制栅极240的宽度为1-2微米。
参考图8，在所述控制栅极240的表面以及所述控制栅极240一侧的第二介质层330表面形成第二掩膜层360，并以所述第二掩膜层360为掩膜向第一多晶硅层320注入p型离子。
本实施例中，所述第二掩膜层360的材料是光刻胶。
本实施例中，所注入的p型离子为硼离子，所述p型离子的注入能量为2-10keV，注入剂量为1-5×1016/cm2。在其他实施例中，所注入的p型离子还可以是其他p型离子，并且可以根据工艺需要调节p型离子的注入剂量和注入能量。所注入的p型离子被注入到第一多晶硅层320暴露的部分。
在注入p型离子之后，先去除所述第二掩膜层360，然后对所述第一多晶硅层320进行退火处理，本实施例中，所述退火处理在NH3环境中进行，退火处理的温度是900-1200摄氏度。退火处理在NH3环境中进行的好处是可以修复隧穿氧化物中的界面陷阱缺陷，同时使掺杂的离子得到充分的激活。在上述退火处理中，注入到所述第一多晶硅层320中的p型离子扩散到第一多晶硅层320与控制栅极正对的部分，并且可以通过控制退火温度和退火时间控制所扩散的宽度。在本实施例中，p型离子在第一多晶硅层中扩散的宽度小于控制栅极的宽度，p型离子扩散的宽度为200-500埃，优选为250-300埃。p型离子扩散到所述第一多晶硅层320与控制栅极正对的部分宽度，并使对应的第一多晶硅层320反转为p型。
参考图9，在所述控制栅极240表面形成第三掩膜层370，并以所述第三掩膜层370为掩膜依次刻蚀第二介质层、第一多晶硅层、第一介质层，直至暴露半导体衬底200，形成所述栅极结构，所述栅极结构包括依次形成的隧穿氧化层210、浮动栅极、隔离氧化层230和控制栅极240，所述浮动栅极具有p型掺杂端220a，所述浮动栅极的其余部分为n型掺杂部分220b。
具体地，在本实施例中，先以含氟气体，比如CF4为刻蚀气体刻蚀第二介质层；接着以HBr为刻蚀气体刻蚀第一多晶硅层；再以CF4为刻蚀气体刻蚀第一介质层，直至暴露半导体衬底200，形成栅极结构。因为通过掺杂处理以及退火处理，第一多晶硅层部分与控制栅极240正对的区域呈p型，所以刻蚀后所形成的浮动栅极具有p型掺杂端220a。
本实施例中，所述p型掺杂端220a的宽度是200-500埃，掺杂浓度是1×1020/cm3。所述p型掺杂端220a的宽度过小，可能会因为p型掺杂端220a的宽度小于受损隧穿氧化层的宽度，而使部分热电子存储在浮动栅极与受损氧化层正对的部分，这会导致闪存单元的可靠性下降；所述p型掺杂端220a的宽度过大，可能会因为浮动栅极的有效存储宽度过小，而影响闪存单元的存储性能。
所述p型掺杂端220a的掺杂浓度过低，可能会因为p型掺杂端220a的势垒不够高，因而在n型掺杂部分220b储存的电子数量就很有限，影响了n型掺杂部分220b存储容量；所述p型掺杂端220a的掺杂浓度过高，所掺入的杂质原子会扩散，并影响浮动栅极的可靠性，如浮动栅极内产生多晶硅空洞等。
在形成所述浮动栅极之后，由半导体材料的能带理论可知，p型掺杂端220a的费米能级低，n型掺杂部分220b的费米能级高，按照费米能级的定义，电子从费米能级高的n型掺杂部分220b部分流向费米能级低的p型掺杂端220a，空穴从费米能级低的p型掺杂端220a流向费米能级高的n型掺杂部分220b，直至掺杂类型为n型的部分与掺杂类型为p型的部分的费米能级相等，形成图3所示的能带结构。如图2和图3所示，p型掺杂端220a的导带的能级Eca高于n型掺杂部分220b的导带的能级Ecb；p型掺杂端220a的价带的能级Eva高于n型掺杂部分220b的价带的能级Evb。由于注入浮栅中的热电子总会从较高的导带能级跃迁到较低的导带能级，因此所注入到p型掺杂端的电子会迁移到n型掺杂部分，直到n型掺杂部分220b和p型掺杂端220a导带处于相同的能级状态为止。所以注入到浮动栅极的热电子主要存储在n型掺杂部分220b，因为隧穿氧化层210与n型掺杂部分220b正对的部分没有受到损伤，所以避免了隧穿氧化层210受损而引起热电子被俘获而造成存储性能下降，以及避免了隧穿氧化层210隔离效果差而引起的存储性能下降，从而可以提高闪存单元的存储性能。
在形成栅极结构之后，去除所述第三掩膜层370。
参考图10，以所述栅极结构为掩膜，向半导体衬底200注入n型离子，形成浅掺杂源极202a和浅掺杂漏极201a。
本实施例中，所掺入的n型离子是氮离子、磷离子、砷离子中的任意一种。掺入所述n型离子后，还包括对半导体衬底200进行退火处理，以激活所掺入的离子，在所述退火处理中，部分n型离子会扩散对栅极结构底部的半导体衬底200内。
参考图11，在所述栅极结构两侧形成侧墙380，并以所述栅极结构和侧墙380为掩膜对半导体衬底200进行n型掺杂，形成源极202和漏极201。
所述掺杂工艺的掺杂剂量及掺杂能量可以根据工艺需要进行调节。
在形成所述源极202和漏极201之后，还包括对半导体衬底200进行退火以激活所掺入的n型离子。所述退火工艺的温度可以根据工艺需要进行调节。本实施例中，所述退火工艺的温度是900-1100摄氏度，优选地退火温度是1005摄氏度，退火时长为30秒，所述退火工艺可以在实现充分激活离子的情况下，有效地控制源漏结的结深，降低器件的短沟道效应。
因为在退火中，源极202和漏极201的掺杂离子会在半导体衬底200内扩散，所以部分源、漏极与隧穿氧化层正对。
综上，本发明的技术方案所提供的闪存单元及其形成方法中，闪存单元的浮动栅极靠近漏极的一端的掺杂类型为p型，其他部分的掺杂类型为n型；在后续编程阶段，热电子从漏极或者沟道区靠近漏极的部分经过隧穿氧化层注入浮动栅极掺杂类型为p型的一端，因为p型掺杂端相对于浮栅掺杂类型为n型的部分具有较高的势垒，因此所注入的热电子会流向浮动栅极掺杂类型为n型的部分，从而避免了因为与浮动栅极的p型掺杂端对应的隧穿氧化层有缺陷，而影响闪存单元的存储性能，提高了闪存单元的可靠性能。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (9)
1.一种闪存单元，包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括依次形成的隧穿氧化层、浮动栅极、隔离氧化层和控制栅极；位于所述栅极结构两侧半导体衬底内的源、漏极；其特征在于，所述浮动栅极靠近漏极的一端的掺杂类型为p型，其他部分的掺杂类型为n型。
2.依据权利要求1的闪存单元，其特征在于，所述浮动栅极的p型掺杂端的掺杂浓度为1×1020/cm3。
3.依据权利要求1的闪存单元，其特征在于，所述浮动栅极的p型掺杂端的宽度200～500埃。
4.一种闪存单元形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底表面形成栅极结构，所述栅极结构包括依次形成的隧穿氧化层、浮动栅极、隔离氧化层和控制栅极，其中，所述浮动栅极的一端的掺杂类型为p型，所述浮动栅极其余部分的掺杂类型是n型；
以所述浮动栅极和控制栅极为掩膜，对所述半导体衬底进行掺杂，在位于所述浮动栅极的p型掺杂端一侧的半导体衬底内形成漏极，在位于所述浮动栅极的另外一侧的半导体衬底内形成源极。
5.依据权利要求4所述的闪存单元形成方法，其特征在于，所述栅极结构的形成方法包括：
在所述半导体衬底表面依次形成第一介质层、第一多晶硅层、第二介质层、第二多晶硅层，其中，所述第一多晶硅层的掺杂类型为n型；
在所述第二多晶硅层表面形成第一掩膜层；
以所述第一掩膜层为掩膜刻蚀所述第二多晶硅层，直至暴露第二介质层，形成控制栅极；
在所述控制栅极表面以及所述控制栅极一侧的第二介质层表面形成第二掩膜层；
以所述第二掩膜层为掩膜向第一多晶硅层注入p型离子，并进行退火处理，使所述p型离子向第一多晶硅层与控制栅极正对的部分扩散，扩散的宽度小于控制栅极的宽度；
在所述控制栅极表面形成第三掩膜层，并以所述第三掩膜层为掩膜依次刻蚀第二介质层、第一多晶硅层、第一介质层，直至暴露半导体衬底，形成所述栅极结构。
6.依据权利要求5所述的闪存单元形成方法，其特征在于，所述p型离子为硼离子。
7.依据权利要求5所述的闪存单元形成方法，其特征在于，所述p型离子的注入能量为2-10keV，注入剂量为1-5×1016/cm2。
8.依据权利要求5所述的闪存单元形成方法，其特征在于，所述退火处理的温度是900-1200摄氏度。
9.依据权利要求5所述的闪存单元形成方法，其特征在于，所述退火处理在氨气环境下进行。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110300184.XA CN102339834B (zh) | 2011-09-28 | 2011-09-28 | 闪存单元及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110300184.XA CN102339834B (zh) | 2011-09-28 | 2011-09-28 | 闪存单元及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102339834A true CN102339834A (zh) | 2012-02-01 |
| CN102339834B CN102339834B (zh) | 2015-12-09 |
Family
ID=45515464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110300184.XA Active CN102339834B (zh) | 2011-09-28 | 2011-09-28 | 闪存单元及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102339834B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108807392A (zh) * | 2018-06-08 | 2018-11-13 | 上海华虹宏力半导体制造有限公司 | 快闪存储器及其制造方法 |
| CN109712978A (zh) * | 2017-10-25 | 2019-05-03 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及制备方法、电子装置 |
| CN109817529A (zh) * | 2019-03-07 | 2019-05-28 | 上海华虹宏力半导体制造有限公司 | 分栅快闪存储器的形成方法及分栅快闪存储器 |
| US11502093B2 (en) | 2020-08-07 | 2022-11-15 | Winbond Electronics Corp. | Memory structure and method of manufacturing the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6304484B1 (en) * | 1999-12-27 | 2001-10-16 | Hyundai Electronics Industries Co., Ltd. | Multi-bit flash memory cell and programming method using the same |
| US20080076219A1 (en) * | 2005-08-16 | 2008-03-27 | Macronix International Co., Ltd. | Low-K Spacer Structure for Flash Memory |
| CN101202311A (zh) * | 2006-12-11 | 2008-06-18 | 上海华虹Nec电子有限公司 | 浮栅闪存器件结构及其浮栅的制作方法 |
| US20090206382A1 (en) * | 2003-12-31 | 2009-08-20 | Jin Hyo Jung | Flash memory device and programming and erasing methods therewith |
-
2011
- 2011-09-28 CN CN201110300184.XA patent/CN102339834B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6304484B1 (en) * | 1999-12-27 | 2001-10-16 | Hyundai Electronics Industries Co., Ltd. | Multi-bit flash memory cell and programming method using the same |
| US20090206382A1 (en) * | 2003-12-31 | 2009-08-20 | Jin Hyo Jung | Flash memory device and programming and erasing methods therewith |
| US20080076219A1 (en) * | 2005-08-16 | 2008-03-27 | Macronix International Co., Ltd. | Low-K Spacer Structure for Flash Memory |
| CN101202311A (zh) * | 2006-12-11 | 2008-06-18 | 上海华虹Nec电子有限公司 | 浮栅闪存器件结构及其浮栅的制作方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109712978A (zh) * | 2017-10-25 | 2019-05-03 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及制备方法、电子装置 |
| CN108807392A (zh) * | 2018-06-08 | 2018-11-13 | 上海华虹宏力半导体制造有限公司 | 快闪存储器及其制造方法 |
| CN108807392B (zh) * | 2018-06-08 | 2020-12-18 | 上海华虹宏力半导体制造有限公司 | 快闪存储器及其制造方法 |
| CN109817529A (zh) * | 2019-03-07 | 2019-05-28 | 上海华虹宏力半导体制造有限公司 | 分栅快闪存储器的形成方法及分栅快闪存储器 |
| US11502093B2 (en) | 2020-08-07 | 2022-11-15 | Winbond Electronics Corp. | Memory structure and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102339834B (zh) | 2015-12-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100420036C (zh) | 非易失性存储器件及其制造方法 | |
| CN104465523A (zh) | 闪存存储器的制造方法 | |
| CN102339834B (zh) | 闪存单元及其形成方法 | |
| CN102074476B (zh) | Nmos晶体管的形成方法 | |
| CN100431138C (zh) | 制造快闪存储装置的方法 | |
| CN103094284B (zh) | Eeprom存储器及其制作方法 | |
| CN102315226B (zh) | 闪存单元及其形成方法 | |
| US20170229540A1 (en) | Non-volatile memory device having reduced drain and read disturbances | |
| KR101552921B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| CN102074475A (zh) | Mos器件及其形成方法 | |
| CN104638018B (zh) | 一种半浮栅器件及其制备方法 | |
| JP2009124106A (ja) | 半導体装置およびその製造方法 | |
| CN104701263B (zh) | 一种半浮栅器件的制造方法 | |
| KR100576503B1 (ko) | 반도체 소자의 게이트 산화막 형성 방법 | |
| CN105742249B (zh) | 改善sonos存储器读取操作能力的方法 | |
| CN102867755A (zh) | 一种形成具有低gidl电流的nmos器件的方法 | |
| CN110739313B (zh) | 一种非易失性存储器单元、阵列及制备方法 | |
| US6977195B1 (en) | Test structure for characterizing junction leakage current | |
| CN102693905B (zh) | 闪存单元及其浮栅的形成方法 | |
| CN106611796A (zh) | P型mos闪存存储单元、存储器及其制备方法 | |
| CN102024701B (zh) | P沟道金属氧化物半导体晶体管源漏注入方法 | |
| CN112002694B (zh) | Sonos存储器及其制造方法 | |
| CN105990092B (zh) | 半导体结构的形成方法 | |
| CN101083230A (zh) | 快闪存储装置的制造方法 | |
| KR100233294B1 (ko) | 반도체 메모리소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING Free format text: FORMER OWNER: HONGLI SEMICONDUCTOR MANUFACTURE CO LTD, SHANGHAI Effective date: 20140408 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20140408 Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399 Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation Address before: Zuchongzhi road in Pudong Zhangjiang hi tech park Shanghai city Pudong New Area No. 1399 201203 Applicant before: Hongli Semiconductor Manufacture Co., Ltd., Shanghai |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |