KR100576503B1 - 반도체 소자의 게이트 산화막 형성 방법 - Google Patents

반도체 소자의 게이트 산화막 형성 방법 Download PDF

Info

Publication number
KR100576503B1
KR100576503B1 KR1020030000713A KR20030000713A KR100576503B1 KR 100576503 B1 KR100576503 B1 KR 100576503B1 KR 1020030000713 A KR1020030000713 A KR 1020030000713A KR 20030000713 A KR20030000713 A KR 20030000713A KR 100576503 B1 KR100576503 B1 KR 100576503B1
Authority
KR
South Korea
Prior art keywords
gate oxide
oxide film
film
forming
nitrogen
Prior art date
Application number
KR1020030000713A
Other languages
English (en)
Other versions
KR20040063334A (ko
Inventor
조병희
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020030000713A priority Critical patent/KR100576503B1/ko
Priority to JP2003413093A priority patent/JP4383152B2/ja
Priority to TW092135384A priority patent/TWI254982B/zh
Priority to US10/739,229 priority patent/US6953747B2/en
Publication of KR20040063334A publication Critical patent/KR20040063334A/ko
Application granted granted Critical
Publication of KR100576503B1 publication Critical patent/KR100576503B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H01L21/3144—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers on silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

반도체 기판 상에 게이트 산화막 및 폴리실리콘막을 순차적으로 형성 하는 단계; 상기 전체 구조물에 대하여 질소 이온 주입 공정을 실시하는 단계; 상기 반도체 기판과 상기 게이트 산화막의 계면과 상기 반도체 기판과 상기 폴리실리콘막과의 계면에 산화물과 질소의 결합에 의한 베리어층이 형성되도록 열처리 공정을 실시하는 단계; 및 상기 폴리실리콘 막 상부에 질화막을 형성하는 단계를 포함하여 이루어진 반도체 소자의 게이트 산화막 형성 방법이 개시된다.
게이트 산화막, 질소 이온 주입

Description

반도체 소자의 게이트 산화막 형성 방법{Method of forming a gate oxide in a semiconductor device}
도 1a 내지 도 1c 는 종래 기술에 따른 반도체 소자의 게이트 산화막 형성 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2d 는 본 발명에 따른 반도체 소자의 게이트 산화막 형성 방법을 설명하기 위한 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
10: 반도체 기판 20: 게이트 산화막
30: 폴리실리콘 막 40: 질화막
50: 소자 분리막
본 발명은 반도체 소자의 게이트 산화막 형성 방법에 관한 것으로, 특히 산화막내에 트랩되는 전자 및 정공의 양을 감소시킬 수 있는 반도체 소자의 게이트 산화막 형성 방법에 관한 것이다.
전기적 소거 및 프로그램이 가능한 플래쉬 메모리셀은 프로그램 및 소거시 높은 전압이 요구된다. 이러한 높은 전압에 의한 프로그램 및 소거 동작을 반복하게 되면 플래시 메모리셀의 게이트 산화막내의 전자 및 정공 트랩(trap)이 발생한다. 게이트 산화막 내에 트랩된 전자나 정공은 셀의 게이트에 가해지는 게이트 전압을 변화(shift)시키게 된다. 예를 들어 프로그램 및 소거 동작을 10000 내지 1000000번 정도 반복 실행하면 트랩된 전하들의 누적에 기인하여 셀의 문턱 전압을 더욱 변화시키게 된다.
이러한 산화막 내의 전하 트랩은 질화 산화막을 사용하여 감소시키는 것이 가능하다. 즉, 산화막의 성장시 N2O 또는 N2 처리를 통해서 실리콘 기판 방향에 산화물과 질소가 결합한 베리어층을 형성함으로써 전하 트랩이 발생하는 것을 억제할 수 있다.
그러나 플래시 셀처럼 게이트 양단으로 전류의 흐름이 발생하는 경우에는 실리콘 방향은 산화물과 질소에 의해 형성된 베리어에 의해 전하 트랩이 억제되나, 게이트 산화막 위에 형성되는 폴리실리콘 방향으로는 산화물과 질소에 의한 베리어층이 없으므로 전하 트랩을 억제할 수 없게 된다. 즉, 기판 방향으로의 차지 트랩은 억제되나 폴리실리콘막 방향으로의 차지 트랩은 억제할 수 없게 된다.
종래의 게이트 산화막 형성 방법을 도 1a 내지 도 1c를 통해 설명하기로 한다.
도 1a에 도시된 바와 같이 반도체 기판(10)상에 웰 형성공정과 셀 문턱 전압 조절용 이온 주입 공정을 실시한다. 이후, 산화 공정을 통해 게이트 산화막(20)을 형성하고 그 상부에 폴리실리콘막(30)을 형성한다.
도 1b를 참조하면, 폴리 실리콘막(30)상부에 질화막(40)을 형성한다.
도 1c 는 소자 분리막 형성을 위한 패터닝 공정, 셀프 얼라인 콘택 산화 공정, HDP산화막 매립 공정 및 질화막(40)제거 공정을 실시하여 게이트 산화막(20)과 소자 분리막(50)이 형성된 상태의 단면도를 나타낸다.
이러한 종래 기술은 상술한 바와 같이 게이트 양쪽 방향으로 전류의 흐름이 발생하는 경우에는 실리콘 방향은 산화물과 질소에 의해 형성된 베리어에 의해 전하 트랩이 억제되나, 게이트 산화막 위에 형성되는 폴리실리콘 방향으로는 산화물과 질소에 의한 베리어층이 없으므로 전하 트랩을 억제할 수 없게 된다. 즉, 기판 방향으로의 차지 트랩은 억제되나 폴리실리콘막 방향으로의 차지 트랩은 억제할 수 없게 된다.
따라서 본 발명은 반도체 기판 방향의 전하 트랩의 억제 뿐만 아니라 폴리실리콘막 방향으로의 전하 트랩의 억제를 가능하게 한 반도체 소자의 게이트 산화막 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 게이트 산화막 형성 방법은 반도체 기판 상에 게이트 산화막 및 폴리실리콘막을 순차적으로 형성 하는 단계;
상기 전체 구조물에 대하여 질소 이온 주입 공정을 실시하는 단계;
상기 반도체 기판과 상기 게이트 산화막의 계면과 상기 게이트 산화막과 상기 폴리실리콘막과의 계면에 산화물과 질소의 결합에 의한 베리어층이 형성되도록 열처리 공정을 실시하는 단계; 및
상기 폴리실리콘 막 상부에 질화막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2a 내지 도 2d 는 본 발명에 따른 반도체 소자의 게이트 산화막 형성 방법을 설명하기 위한 단면도이다.
도 2a에 도시된 바와 같이 반도체 기판(10)상에 웰 형성공정과 셀 문턱 전압 조절용 이온 주입 공정을 실시한다. 이후, 산화 공정을 통해 게이트 산화막(20)을 형성하고 그 상부에 폴리실리콘막(30)을 형성한다.
도 2b 는 폴리 실리콘막(30)과 게이트 산화막(20)의 계면에 질소 이온이 주입되도록 질소 이온 주입 공정을 실시한 후 N2 분위기에서 급속 열처리 공정을 실시한 상태의 단면도이다. 열처리 공정에 의해 반도체 기판(10)과 게이트 산화막(20)의 계면과 폴리실리콘막(30)과 게이트 산화막 계면에서 질소와 산화물이 반응하여 양 계면에 베리어 층을 형성한다. 그로인하여 반도체 기판 방향으로의 전하 트랩 및 폴리실리콘 방향으로의 전하 트랩이 억제 된다. 상기 질소 이온 주입 공정은 N+ 또는 N2+를 포함하는 소스 가스를 이용하며 도즈는 1E14~1E16atoms/cm2, 주입 에너지는 1~20KeV로 주입된다. 상기 열처리 공정은 RTP 스파이크 어닐 공정에 의해 실시된다. RTP 스파이크 어닐 공정은 N2 가스 분위기에서 실시되되, 램프 업 온도는 약 100℃/sec이며, RTP 온도는 900~1100℃ 이다.
양 방향으로 형성된 베리어 층은 플래시 셀의 프로그램 및 소거 동작시에 양방향으로 발생하는 전자와 정공의 트랩에 대한 베리어로 작용함으로써 셀의 게이트에 가해지는 게이트 전압의 변화를 효과적으로 방지할 수 있게 된다.
도 2c를 참조하면, 폴리 실리콘막(30)상부에 질화막(40)을 형성한다.
도 2d 는 소자 분리막 형성을 위한 패터닝 공정, 셀프 얼라인 콘택 산화 공정, HDP산화막 매립 공정 및 질화막(40)제거 공정을 실시하여 게이트 산화막(20)과 소자 분리막(50)이 형성된 상태의 단면도를 나타낸다.
상술한 바와 같이 본 발명에 의하면 낸드 플래시 메모리 셀의 프로그램 및 소거 동작시에 게이트 산화막 내의 전류 흐름에 의해 발생하는 전하 트랩의 양을 산화물과 질소의 반응에 의해 양 방향으로 형성된 베리어층을 이용하여 감소시킴으로써 문턱 전압의 변화를 억제할 수 있다.
이러한 양 방향 베리어층에 의한 셀의 문턱 전압 변화의 방지는 프로그램 및 소거 동작의 반복시 셀의 특성을 일정하게 유지시켜 줌으로 프로그램 및 소거 동작 특성을 향상시킬 수 있다.
또한, 낸드 플래시 셀의 경우 소자 분리막 형성을 위한 패터닝 공정 이전에 P 웰 형성 및 셀 문턱 전압 조절을 위한 보론 이온 주입 후 실시되는 열처리 공정에 의해 OED(oxidation-enhanced diffusion)효과가 발생하게 되는데, 게이트 산화막내의 산화물과 질소의 결합을 형성하기 위한 N2 열처리를 RTP 스파이크 어닐 공정을 통해 진행하므로써 OED 효과를 감소시켜 균일한 셀의 문턱 전압을 얻을 수 있다.

Claims (4)

  1. 반도체 기판 상에 게이트 산화막 및 폴리실리콘막을 순차적으로 형성 하는 단계;
    상기 전체 구조물에 대하여 질소 이온 주입 공정을 실시하는 단계;
    상기 반도체 기판과 상기 게이트 산화막의 계면과 상기 게이트 산화막과 상기 폴리실리콘막과의 계면에 산화물과 질소의 결합에 의한 베리어층이 형성되도록 열처리 공정을 실시하는 단계; 및
    상기 폴리실리콘 막 상부에 질화막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  2. 제 1 항에 있어서,
    상기 열처리 공정은 RTP 스파이크 어닐 공정에 의해 실시되는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  3. 제 1 항에 있어서,
    상기 질소 이온 주입 공정은 N+ 또는 N2+를 포함하는 소스 가스를 이용하며 도즈는 1E14~1E16 atoms/cm2, 주입 에너지는 1~20KeV로 주입되는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  4. 제 2 항에 있어서,
    상기 RTP 스파이크 어닐 공정은 N2 가스 분위기에서 실시되되, 램프 업 온도는 약 100℃/sec이며, RTP 온도는 900~1100℃ 인 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
KR1020030000713A 2003-01-07 2003-01-07 반도체 소자의 게이트 산화막 형성 방법 KR100576503B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020030000713A KR100576503B1 (ko) 2003-01-07 2003-01-07 반도체 소자의 게이트 산화막 형성 방법
JP2003413093A JP4383152B2 (ja) 2003-01-07 2003-12-11 半導体素子のゲート酸化膜の形成方法
TW092135384A TWI254982B (en) 2003-01-07 2003-12-15 Method for forming gate oxide in semiconductor device
US10/739,229 US6953747B2 (en) 2003-01-07 2003-12-18 Method for forming gate oxide in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030000713A KR100576503B1 (ko) 2003-01-07 2003-01-07 반도체 소자의 게이트 산화막 형성 방법

Publications (2)

Publication Number Publication Date
KR20040063334A KR20040063334A (ko) 2004-07-14
KR100576503B1 true KR100576503B1 (ko) 2006-05-10

Family

ID=32677847

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030000713A KR100576503B1 (ko) 2003-01-07 2003-01-07 반도체 소자의 게이트 산화막 형성 방법

Country Status (4)

Country Link
US (1) US6953747B2 (ko)
JP (1) JP4383152B2 (ko)
KR (1) KR100576503B1 (ko)
TW (1) TWI254982B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7314812B2 (en) * 2003-08-28 2008-01-01 Micron Technology, Inc. Method for reducing the effective thickness of gate oxides by nitrogen implantation and anneal
KR100537554B1 (ko) * 2004-02-23 2005-12-16 주식회사 하이닉스반도체 반도체 소자의 산화막 형성 방법
US7619926B2 (en) * 2007-03-29 2009-11-17 Sandisk Corporation NAND flash memory with fixed charge
US7732275B2 (en) * 2007-03-29 2010-06-08 Sandisk Corporation Methods of forming NAND flash memory with fixed charge
KR100894764B1 (ko) * 2007-10-10 2009-04-24 주식회사 하이닉스반도체 반도체 소자의 제조 방법
CN109494224B (zh) * 2017-09-08 2020-12-01 华邦电子股份有限公司 非挥发性存储器装置及其制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5851893A (en) * 1997-07-18 1998-12-22 Advanced Micro Devices, Inc. Method of making transistor having a gate dielectric which is substantially resistant to drain-side hot carrier injection
US6373114B1 (en) * 1998-10-23 2002-04-16 Micron Technology, Inc. Barrier in gate stack for improved gate dielectric integrity
US6450116B1 (en) * 1999-04-22 2002-09-17 Applied Materials, Inc. Apparatus for exposing a substrate to plasma radicals
US6093661A (en) * 1999-08-30 2000-07-25 Micron Technology, Inc. Integrated circuitry and semiconductor processing method of forming field effect transistors
US6242348B1 (en) * 1999-10-04 2001-06-05 National Semiconductor Corp. Method for the formation of a boron-doped silicon gate layer underlying a cobalt silicide layer
US6287897B1 (en) * 2000-02-29 2001-09-11 International Business Machines Corporation Gate dielectric with self forming diffusion barrier

Also Published As

Publication number Publication date
JP4383152B2 (ja) 2009-12-16
JP2004214636A (ja) 2004-07-29
KR20040063334A (ko) 2004-07-14
US20040132261A1 (en) 2004-07-08
TWI254982B (en) 2006-05-11
TW200423237A (en) 2004-11-01
US6953747B2 (en) 2005-10-11

Similar Documents

Publication Publication Date Title
US9673339B2 (en) Semiconductor storage device and manufacturing method thereof
US6063666A (en) RTCVD oxide and N2 O anneal for top oxide of ONO film
US7371631B2 (en) Method of manufacturing a nonvolatile semiconductor memory device, and a nonvolatile semiconductor memory device
US7534688B2 (en) Nonvolatile memory device with a non-planar gate-insulating layer and method of fabricating the same
JP2008277530A (ja) 不揮発性半導体記憶装置
US6597047B2 (en) Method for fabricating a nonvolatile semiconductor device
WO2003030264A1 (en) Non volatile memory cell structure using multilevel trapping dielectric
JP5161494B2 (ja) 半導体記憶装置
US7366026B2 (en) Flash memory device and method for fabricating the same, and programming and erasing method thereof
KR100576503B1 (ko) 반도체 소자의 게이트 산화막 형성 방법
KR20000018524A (ko) 비휘발성 메모리 소자 및 그의 제조방법
KR20080030273A (ko) 비휘발성 메모리 소자 및 그 제조 방법
CN102339834B (zh) 闪存单元及其形成方法
JP2007142450A (ja) 不揮発性半導体記憶装置の製造方法
KR100509809B1 (ko) Ｓｏｎｏｓ 구조의 비휘발성 메모리의 제조 방법
JP2663892B2 (ja) 不揮発性半導体メモリ装置及びその製造方法
KR100304980B1 (ko) 터널링산화막형성방법및그를이용한비휘발성메모리소자제조방법
KR101086497B1 (ko) 비휘발성 메모리 소자 및 그 제조방법
US7638393B2 (en) Non-volatile memory device including nitrogen pocket implants and methods for making the same
KR20100025717A (ko) 반도체 소자의 제조방법
KR101185986B1 (ko) 전하트랩층을 갖는 불휘발성 메모리소자의 소거방법
JP2000068392A (ja) 不揮発性半導体記憶装置およびその製造方法
JPH04277681A (ja) 電気的に消去・書き込み可能な不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120323

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee