KR20000018524A - 비휘발성 메모리 소자 및 그의 제조방법 - Google Patents
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Abstract
공정이 간단하고 용이하며, 프로그래밍 전압이 낮은 고성능, 고신뢰성의 비휘발성 메모리 소자 및 그 제조방법을 제공하기 위한 것으로써, 프로그래밍 및 소거가 가능한 비휘발성 메모리 소자 제조에 있어서, 제 1 도전형의 반도체 기판상에 산화막을 형성하는 공정과, NO 또는 N2O 분위기에서 열처리하여 상기 산화막이 질소를 함유한 제 1 실리콘 옥시나이트라이드영역과 상기 제 1 실리콘 옥시나이트라이드영역에 비해 상대적으로 소량의 질소를 함유하는 제 2 실리콘 옥시나이트라이드영역이 수직으로 분포되도록 하여 전자를 트래핑하는 트랩을 갖는 게이트 유전막을 형성하는 공정과, 상기 게이트 유전막상에 게이트 전극을 패터닝하는 공정과, 상기 게이트 전극 양측의 상기 기판 표면내에 제 2 도전형의 소오스 및 드레인 불순물 확산영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
Description
본 발명은 반도체 메모리장치에 관한 것으로 특히, 비휘발성 메모리 소자 및 그의 제조방법에 관한 것이다.
현재 공정기술 측면에서 비휘발성 메모리 기술(NVSM : Nonvolatile semiconductor memorie)은 크게 부유 게이트(floating gate)계열과, 2중 혹은 3중 이상의 유전막이 적층된 MIS(Metal-Insulator-Semiconductor)계열로 구분된다.
이하, 종래기술에 따른 비휘발성 메모리 소자를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 종래 제 1 실시예에 따른 비휘발성 메모리 소자의 구조단면도이다.
도 1에 도시된 부유 게이트 계열의 비휘발성 메모리 소자는 전위우물(potential well)을 이용하여 기억특성을 구현하며, 현재 플래쉬 이이피롬(Flash EEPROM)으로 널리 응용되고 있는 ETOX(EPROM with tunnel oxide)구조이다.
이와 같은 부유 게이트 계열은 2-폴리실리콘 혹은 3-폴리실리콘 공정을 이용한다.
3층 폴리실리콘의 경우, 소거 전용으로 소거 게이트용 폴리실리콘층을 구성한 것으로써, 소거 특성을 독립적으로 제어할 수 있다
도 1에 도시된 종래 비휘발성 메모리 소자는 2층 폴리실리콘 구조를 도시한 것으로써, 반도체 기판(11)과, 반도체 기판(11)상에 형성된 제 1 산화막(13)과, 제 1 산화막(13)상에 형성된 부유 게이트(15)와, 뷰유 게이트(15)상에 형성된 제 2 산화막(17)과, 그리고 제 2 산화막(17)상에 형성된 제어 게이트(19), 그리고 상기 제어게이트(19) 양측의 상기 기판(11) 표면내에 형성된 소오스 및 드레인 불순물 확산영역(21,21a)으로 구성된다.
여기서, 제 1 산화막(13)을 터널링 산화막이라고 하며, 제 2 산화막(17)은 IPD(Inter Polysilicon Dielectric)라고 한다.
이와 같은 종래 부유 게이트 계열의 비휘발성 메모리 소자의 프로그램 및 소거 동작은 다음과 같이 이루어진다.
먼저, 프로그램시에는 상기 제어 게이트(19)에 충분히 큰 양(+)의 전압을 인가하면 이 양(+)의 전압은 IPD층인 제 2 산화막(17)을 통해 부유 게이트(15)와 전기적으로 결합되어 부유 게이트(15)의 전위를 증가시킨다.
따라서, 터널링 산화막인 제 1 산화막(13)의 전기장 세기는 증가하게 되고, 특히, 소오스 불수물 확산영역(21)와 드레인 불순물 확산영역(21a)간의 전기장 세기에 의해 발생한 핫 일렉트론(hot electron)은 터널링 산화막을 통해 부유 게이트(15)로 주입된다.
이에 터널링 산화막과 IPD층에 의한 전위 우물에 트랩(Trap)된다.
소거는 상기 전위 우물에 트랩된 핫 일렉트론을 부유 게이트(15)로부터 제거하는 것을 말하는 것으로써, 제어 게이트(19)에 음(-)의 전압을 인가하고, 소오스 불순물 확산영역(21)에 양(+)의 전압을 인가하면, 부유 게이트(15)에 저장된 핫 일렉트론이 터널링 산화막을 파울러 노드하임(Fowler Nordheim)터널링하여 반도체 기판(11)으로 방출된다.
한편, 도 2a는 종래 제 2 실시예에 따른 비휘발성 메모리 소자의 구조단면도로써, MIS계열의 비휘발성 메모리 소자의 구조단면도이다.
MIS계열은 유전막-벌크, 유전막-유전막 계면, 유전막-반도체 계면에 존재하는 트랩(Trap)을 이용하여 기억기능을 수행하는 것으로써 그 대표적인 구조는 MONOS/SONOS(Metal-oxide-nitride-oxide-semiconductor/Polysilicon- oxide-nit
ride-oxide-semiconductor)이다.
이는 구조가 간단하여 싱글-폴리실리콘 공정을 이용하여 기존의 CMOS공정을 그대로 적용할 수 있으며 프로그래밍/소거의 내구력(endurance)이 우수하다는 장점이 있다.
도 2a에 도시된 바와 같이, 종래 MIS계열의 MNOS/SNOS구조는 반도체 기판(11)과, 반도체 기판(11)상에 형성된 제 1 산화막(13)과, 상기 제 1 산화막(13)상에 형성된 질화막(14)과, 상기 질화막(14)상에 형성된 게이트 전극(21)과, 상기 게이트 전극(23)의 양측의 기판(11)표면내에 형성된 소오스 및 드레인 불순물 확산영역(21,21a)으로 구성된다.
이와 같은 MIS계열의 MNOS/SNOS구조는 스케일-다운(scale-down)을 만족시키기 위해서는 질화막(14)의 두께를 감소시켜야 한다.
하지만, 이미 보고된 바와 같이, 질화막(14)내에서는 전자의 중심이 90Å이라는 점에서, 질화막(14)의 두께는 전자의 중심인 90Å의 2배인 180Å이하로 될 수는 없다.
이와 같은 MNOS/SNOS구조의 스케일-다운 한계를 극복하기 위해서 도입된 기술이 MONOS/SONOS구조이다.
즉, 도 2b에 도시된 바와 같이, MONOS/SONOS구조의 비휘발성 메모리 소자는 반도체 기판(11)과, 반도체 기판(11)상에 형성된 제 1 산화막(13)과, 제 1 산화막(13)상에 형성된 질화막(14)과, 상기 질화막(14)상에 형성된 제 2 산화막(17)과, 제 2 산화막(17)상에 형성된 게이트 전극(23)으로 구성된다.
여기서, 도면에서도 도시된 바와 같이, 게이트 전극(23)과 반도체 기판(11)과의 사이에 O-N-O구조의 유전막이 형성된다.
이와 같은 MONOS/SOMOS구조의 비휘발성 메모리 소자의 프로그램 및 소거 동작을 설명하면 다음과 같다.
먼저, 프로그램시에는 게이트 전극(23)에 충분히 큰 양(+)의 전압을 인가하면, 반도체 기판(11)으로부터 전자가 반도체 기판(11)상부의 제 1 산화막(13)을 터널링하여 질화막(14)으로 주입된다.
이때, 질화막(14)상의 제 2 산화막(17)은 질화막(14)으로 주입된 전자가 게이트 전극(23)쪽으로 누설되는 것을 방지함과 동시에 게이트 전극(23)으로부터 질화막(14)으로의 정공이 주입되는 것을 방지한다.
이와 같은 의미에서 제 1 산화막(13)을 터널링 산화막(tunneling oxide)이라고 하고, 질화막(14)상의 제 2 산화막(17)을 블록킹 산화막(blocking oxide)이라고 한다.
상기 터널링 산화막인 제 1 산화막(13)을 통해 질화막(14)으로 주입된 전자는 질화막(14)벌크 트랩 및 질화막(14)양쪽 끝의 각 계면 트랩에 트랩핑되고, 문턱전압은 증가하게 된다.
따라서, 소거를 위해서는 게이트 전극(23)에 음(-)의 전압을 인가하여 트랩된 전자를 반도체 기판(11)으로 방출시켜 문턱전압을 프로그래밍 하기 전의 값으로 감소시킨다.
이와 같은 MONOS/SONOS구조의 비휘발성 메모리 소자의 장점은 전위 장벽(potential barrier)의 기능을 갖는 블록킹 산화막에 기인한다.
즉, 질화막(14)의 두께가 감소하였음에도 불구하고, 질화막(14)으로 주입된 전자의 누설을 막고, 특히 질화막-블록킹 산화막의 계면에 생성된 고밀도 트랩으로 인해 상대적으로 메모리 윈도우(memory window)가 크다.
여기서, 메모리 윈도우란, 프로그램시 문턱전압과 소거시 문턱전압간의 차로써 정의된다.
또한, 소자성능을 저하시키는 주원인이 되는 게이트 전극(23)으로부터의 정공 주입을 방지하므로 신뢰성이 높다.
그러나 상기와 같은 종래 비휘발성 메모리 소자는 다음과 같은 문제점이 있었다.
첫째, 부유 게이트 계열의 비휘발성 메모리 소자는 2-폴리실리콘, 또는 3-폴리실리콘을 이용하므로 5000Å이상의 단차가 발생하는 등 공정이 매우 복잡하다.
둘째, MIS계열의 비휘발성 메모리 소자는 전술한 바와 같은 장점이 있는 반면에 낮은 프로그래밍 전압과 빠른 프로그래밍을 위해서는 20Å이하의 초박막 터널링 산화막(ultra-thin tunneling oxide)성장 공정이 필수적이다.
하지만, 재현성 및 신뢰성이 보장되는 초박막의 터널링 산화막을 성장시키는 것은 매우 어렵고, 복잡한 공정이 요구된다.
즉, 고온의 초고진공 세정공정을 산화막 성장전에 진행하거나, 자연산화막이 성장되는 것을 막기 위해 규소 산화막 성장과 규소 질화막을 증착이 함께 이루어질 수 있는 별도의 퍼니스(funnace)가 필요로 한다.
본 발명은 상기한 문제점을 해결하기 위해 안출한 것으로써, 공정이 간단하고 용이하며, 프로그래밍 전압이 낮은 고성능, 고신뢰성의 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래 제 1 실시예에 따른 비휘발성 메모리 소자의 구조단면도
도 2a는 종래 제 2 실시예에 따른 비휘발성 메모리 소자의 구조단면도
도 2b는 종래 제 3 실시예에 따른 MONOS/SONOS구조의 비휘발성 메모리 소자의 단면도
도 3은 본 발명의 제 1 실시예에 따른 비휘발성 메모리 소자의 구조단면도
도 4a 내지 4d는 본 발명의 제 1 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도
도 5a 내지 5b는 본 발명의 제 1 실시예에 따른 비휘발성 메모리 소자의 프로그램 및 소거 특성을 나타낸 그래프
도 6은 본 발명의 제 1 실시예에 따른 비휘발성 메모리 소자의 프로그램 및 소거 내구력 특성을 나타낸 그래프
도 7은 본 발명의 제 2 실시예에 따른 비휘발성 메모리 소자의 구조단면도
도 8a 내지 8d는 본 발명의 제 2 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 33 : 실리콘 산화막
33a,33b : 단층의 절연막 35 : 게이트 전극
37,37a : 소오스/드레인 불순물 확산영역
상기의 목적을 달성하기 위한 본 발명의 비휘발성 메모리 소자는 프로그래밍 및 소거가 가능한 비휘발성 메모리 소자에 있어서, 제 1 도전형의 반도체 기판과, 상기 기판상에 형성되고, 그 일부에서 전자를 트래핑하는 기능을 담당하는 단층의 게이트 유전막과, 상기 게이트 유전막상에 형성된 게이트 전극과, 상기 게이트 전극 양측의 상기 기판 표면내에 형성된 제 2 도전형의 소오스 및 드레인 불순물 확산영역을 포함하여 구성되고, 본 발명의 비휘발성 메모리 소자 제조방법은 프로그래밍 및 소거가 가능한 비휘발성 메모리 소자 제조에 있어서, 제 1 도전형의 반도체 기판상에 산화막을 형성하는 공정과, NO 또는 N2O 분위기에서 열처리하여 상기 산화막이 질소를 함유한 제 1 실리콘 옥시나이트라이드영역과 상기 제 1 실리콘 옥시나이트라이드영역에 비해 상대적으로 소량의 질소를 함유하는 제 2 실리콘 옥시나이트라이드영역이 수직으로 분포되도록 하여 전자를 트래핑하는 트랩을 갖는 게이트 유전막을 형성하는 공정과, 상기 게이트 유전막상에 게이트 전극을 패터닝하는 공정과, 상기 게이트 전극 양측의 상기 기판 표면내에 제 2 도전형의 소오스 및 드레인 불순물 확산영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명의 비휘발성 메모리 소자 및 그의 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저, 본 발명의 비휘발성 메모리 소자는 CMOS공정을 이용한다.
즉, 기판, 게이트 산화막, 게이트 전극, 그리고 소오스 및 드레인 불순물 확산영역을 형성하는 CMOS공정에서 상기 게이트 산화막은 단순히 게이트 전극과 기판과의 절연을 위해 사용된다.
이러한 CMOS공정을 이용한 본 발명의 비휘발성 메모리 소자에 따르면, NO 또는 N2O 분위기에서 열처리를 진행하여 상기 게이트 산화막이 전자를 트래핑할 수 있도록 트랩(Trap)을 구성함으로써, 비휘발성 메모리 소자의 특징인 프로그래밍 및 소거동작이 가능하도록 한 것이다.
도 3은 본 발명의 제 1 실시예에 따른 비휘발성 메모리 소자의 구조단면도이다.
도 3에 도시한 바와 같이, 제 1 도전형의 반도체 기판(31)과, 상기 기판(31)상에서 고농도의 질소(Nitrogen)를 포함하는 실리콘 옥시나이트라이드(silicon oxynitride)영역(A)과 상기 실리콘 옥시나이트라이드영역(A)에 비해 상대적으로 저농도의 질소를 포함하는 실리콘 옥시나이트라이드영역(B)으로 구분되는 단층의 절연막(33a)과, 상기 단층의 절연막(33a)상에 형성된 게이트 전극(35a)과, 상기 게이트 전극(35a) 양측의 반도체 기판(31)표면내에 형성된 제 2 도전형의 소오스 및 드레인 불순물 확산영역(37,37a)을 포함하여 구성된다.
여기서, 단층의 절연막(33a)은 반도체 기판(31)쪽에 고농도의 질소를 함유한 실리콘 옥시나이트라이드영역(A)이되고, 게이트 전극(35a)쪽에는 상대적으로 저농도의 질소를 함유한 실리콘 옥시나이트라이드영역(B)이 된다.
그리고 고농도의 실리콘 옥시나이트라이드영역에 함유된 질소의 양은 3W%이내이므로 상대적으로 저농도의 실리콘 옥시나이트라이드영역에는 매우 적은 질소가 함유되어 있음을 알 수 있다.
이와 같이 구성된 본 발명의 제 1 실시예에 따른 비휘발성 메모리 소자 제조방법을 설명하면 다음과 같다.
도 4a 내지 4d는 본 발명의 제 1 실시예에 따른 비휘발성 메모리 소자 제조방법을 설명하기 위한 공정단면도이다.
도 4a에 도시한 바와 같이, 제 1 도전형의 반도체 기판(31)상에 산소 분위기에서 실리콘 산화막(33)을 성장시킨다.
도 4b에 도시한 바와 같이, NO 또는 N2O 가스 분위기에서 열처리하여 반도체 기판(31)쪽에는 고농도의 질소를 함유한 실리콘 옥시나이트라이드영역(A), 그 위에는 상대적으로 저농도의 질소를 함유한 실리콘 옥시나이트라이드영역(B)으로 정의되는 단층의 절연막(33a)을 형성한다.
이때, NO분위기에서 열처리할 경우, 열처리온도는 800~1000℃의 범위로 하고, 가장 적절하게는 약900℃를 유지하여 20~30분동안 열처리한다.
그리고 N2O분위기에서 열처리할 경우에는 850~1100℃의 범위로 하고 가장 적절하게는 약950℃를 유지하며 열처리시간은 NO분위기에서 열처리할 경우와 동일하다.
이어, 도 4c에 도시한 바와 같이, 고농도의 질소를 함유한 실리콘 옥시나이트라이드영역(A)과 상대적으로 저농도의 질소를 함유한 실리콘 옥시나이트라이드영역(B)으로 정의된 절연막(33a)상에 게이트 전극물질 예컨대, 폴리실리콘층(35)을 형성한 후, 도 4d에 도시한 바와 같이, 폴리실리콘층(35) 및 절연막(33a)을 선택적으로 제거하여 게이트 전극(35a)을 형성함으로써 반도체 기판(31)의 표면을 선택적으로 노출시킨다.
이후, 제 2 도전형의 불순물 이온주입을 통해 노출된 반도체 기판(31)표면내에 소오스 및 드레인 불순물 확산영역(37,37a)을 형성한다.
한편, 도 5a는 본 발명의 제 1 실시예에 따른 데이터 프로그램 특성을 도시한 것으로써, 실리콘 산화막(33)을 800℃온도에서 40Å의 두께로 성장시킨 후, NO 또는 N2O 분위기에서 1050℃의 온도로 열처리하였을 경우이다.
즉, 소오스 불순물 확산영역(37)과 드레인 불순물 확산영역(37a) 및 반도체 기판(31)을 공통으로 접지한 후, 반도체 기판(31)에 대해서 극성이 양(+)인 전압을 게이트 전극(35a)에 인가하여 데이터를 프로그래밍한다.
이때, 문턱전압은 양(+)의 방향으로 증가한다.
도 5b는 본 발명에 따른 소거 특성을 나타낸 것으로써, 소오스 및 드레인 불순물 확산영역(37,37a)과 반도체 기판(31)을 공통으로 접지한 후, 반도체 기판(31)에 대해서 극성이 음(-)이 전압을 게이트 전극(35a)에 인가하여 프로그래밍된 데이터를 소거한다.
이때, 문턱전압은 음(-)의 방향으로 증가한다.
상기 도 5a 및 도 5b로부터 알 수 있는 바와 같이, 게이트 전극(35a)에 읽기동작시의 전압보다 충분히 큰 전압을 극성을 달리하여 인가함으로써 기억상태를 소거상태에서 프로그래밍 상태로 스위칭(작은 문턱전압에서 큰 문턱전압으로)한다.
또는 기억상태를 프로그래밍 상태에서 소거상태로 스위칭(큰 문턱전압에서 작은 문턱전압으로)한다.
이때, 프로그래밍 상태일 때의 문턱전압과 소거상태일 때의 문턱전압의 차로써 정의되는 메모리 윈도우의 크기는 1.85V이다.
이어서, 도 6은 본 발명의 제 1 실시예에 따른 비휘발성 메모리 소자에 대한 프로그래밍/소거의 내구력(endurance)을 측정한 특성도로써, 약100회의 프로그램 및 소거가 반복 가능함을 알 수 있다.
한편, 도 7는 본 발명의 제 2 실시예에 따른 비휘발성 메모리 소자의 구조단면도이다.
도 7에 도시한 바와 같이, 본 발명의 제 2 실시예에 따르면, 제 1 도전형의 반도체 기판(31)과, 상기 제 1 도전형의 반도체 기판(31)상에서 중앙부가 고농도의 질소를 함유하는 실리콘 옥시나이트라이트영역(A)이 되고 그 상부와 하부에 상대적으로 저농의 질소를 함유하는 실리콘 옥시나이트라이드영역(B1,B2)이 되는 단층의 절연막(33b)과, 상기 단층의 절연막(33b)상에 형성된 게이트 전극(35a)과, 상기 게이트 전극(35a)양측의 상기 반도체 기판(31)표면내에 형성된 제 2 도전형의 소오스 및 드레인 불순물 확산영역(37,37a)을 포함하여 구성된다.
여기서, 상기 절연막(33b)은 NO 또는 N2O 분위기에서 행해진 열처리공정에 의해 고농도의 질소를 함유한 실리콘 옥시나이트라이드-저농도의 질소를 함유한 실리콘 옥시나이트라이드(A-B1)의 구조를 이룬 후, 이후에 행해진 재산화공정에 의해 저농도-고농도-저농도순으로 이루어지는 실리콘 옥시나이트라이드(B2-A-B1)로 된다.
이와 같이 구성된 본 발명의 제 2 실시예에 따른 비휘발성 메모리 소자 제조방법은 도 8a 내지 8d를 참조하여 설명하기로 한다.
도 8a에 도시한 바와 같이, 제 1 도전형의 반도체 기판(31)상에 실리콘 산화막(33)을 성장시킨다.
도 8b에 도시한 바와 같이, NO 또는 N2O 가스 분위기에서 열처리하여 반도체 기판(31)쪽에는 고농도의 질소를 함유한 실리콘 옥시나이트라이드영역(A), 그 위에는 상대적으로 저농도의 질소를 함유한 실리콘 옥시나이트라이드영역(B1)으로 정의되는 절연막(33a)을 형성한다.
이때, NO분위기에서 열처리할 경우, 열처리온도는 800~1000℃의 범위로 하고, 가장 적절하게는 약900℃를 유지하여 20~30분동안 열처리한다.
그리고 N2O분위기에서 열처리할 경우에는 850~1100℃의 범위로 하고 가장 적절하게는 약950℃를 유지하며 열처리시간은 NO분위기에서 열처리할 경우와 동일하다.
도 8c에 도시한 바와 같이, 산소 분위기에서 재산화(Reoxidation)공정을 진행하여 상기 고농도의 질소를 함유하는 실리콘 옥시나이트라이드영역(A)아래에 상대적으로 저농도의 질소를 함유하는 실리콘 옥시나이트라이드영역(B2)을 정의한다.
따라서, 저농도의 질소를 함유하는 실리콘 옥시나이트라이드영역(B1)-고농도의 질소를 함유하는 실리콘 옥시나이트라이드영역(A)-저농도의 질소를 함유하는 실리콘 옥시나이트라이드영역(B2)으로 이루어진 단층의 절연막(33b)을 형성된다.
이후, 도 8d에 도시한 바와 같이, 저농도-고농도-저농도의 실리콘 옥시나이트라이드영역(B2-A-B1)으로 이루어진 단층의 절연막(33b)상에 게이트 전극물질 예컨대, 폴리실리콘층을 형성한 후, 폴리실리콘층 및 절연막(33b)을 선택적으로 제거하여 게이트 전극(35a)을 형성한다.
게이트 전극(35a)을 마스크로 이용한 불순물 이온주입 공정으로 반도체 기판(31)표면내에 제 2 도전형의 소오스 및 드레인 불순물 확산영역(37,37a)을 형성하면 본 발명의 제 2 실시예에 따른 비휘발성 메모리 소자 제조공정이 완료된다.
이상에서 상술한 바와 같이, 본 발명의 비휘발성 메모리 소자는 다음과 같은 효과가 있다.
첫째, CMOS공정을 이용하여 프로그래밍 및 소거가 가능한 비휘발성 메모리 소자를 구현하므로 공정이 단순하다.
둘째, 초박막의 터널링 산화막을 성장시키는 공정이 필요치 않기 때문에 기억기능을 수행하는 게이트 유전막 형성이 가능하다.
셋째, 전기적인 방법에 의해 용이하게 프로그래밍 및 소거가 가능하다.
넷째, 단층의 폴리실리콘을 이용하므로 단차를 개선시킨다.
Claims (8)
- 프로그래밍 및 소거가 가능한 비휘발성 메모리소자에 있어서,제 1 도전형 반도체 기판;상기 기판상에 형성되고, 질소를 함유한 제 1 실리콘 옥시나이트라이드 영역과, 상기 제 1 실리콘 옥시나이트라이드 영역에 비해 상대적으로 소량의 질소를 함유하는 제 2 실리콘 옥시나이트라이드 영역으로 수직분포되어 전자를 트래핑하는 단층의 게이트 유전막;상기 게이트 유전막상에 형성된 게이트 전극;상기 게이트 전극 양측의 상기 기판 표면내에 형성된 제 2 도전형의 소오스 및 드레인 불순물 확산영역을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 도전형의 반도체 기판;상기 기판상에 형성되고, 질소를 함유하는 제 1 실리콘 옥시나이트라이드 영역과 상기 제 1 실리콘 옥시나이트라이드 영역의 상, 하부에 상기 제 1 실리콘 옥시나이트라이드 영역에 비해 상대적으로 소량의 질소를 함유하는 제 2, 제 3 실리콘 옥시나이트라이드 영역으로 수직분포되어 상기 제 1 실리콘 옥시나이트라이드 영역에서 전자를 트래핑하는 단층의 게이트 유전막;상기 단층의 게이트 유전막상에 형성된 게이트 전극;상기 게이트 전극 양측의 상기 기판 표면내에 형성된 제 2 도전형의 소오스 및 드레인 불순물 확산영역을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항 내지 제 2 항에 있어서, 상기 프로그래밍시에는 상기 소오스 및 드레인 불순물 확산영역과 상기 기판을 공통으로 접지시키고, 상기 게이트 전극에는 상기 기판에 대해서 양(+)의 극성을 갖는 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항 내지 제 2 항에 있어서, 상기 소거시에는 상기 소오스 및 드레인 불순물 확산영역과 상기 기판을 공통으로 접지시키고, 상기 게이트 전극에는 상기 기판에 대해 음(-)의 극성을 갖는 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 3 항에 있어서, 상기 프로그래밍시 상기 게이트 전극에 인가되는 전압에 대해 충분히 큰 전압을 상기 게이트 전극에 인가하거나 또는 상기 게이트 전극에 인가되는 전압에 대해 반대 극성의 전압을 상기 게이트 전극에 인가하여 소거상태로 스위칭하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 프로그래밍 및 소거가 가능한 비휘발성 메모리 소자 제조에 있어서,제 1 도전형의 반도체 기판상에 산화막을 형성하는 공정과,NO 또는 N2O 분위기에서 열처리하여 상기 산화막이 질소를 함유한 제 1 실리콘 옥시나이트라이드 영역과 상기 제 1 실리콘 옥시나이트라이드 영역에 비해 상대적으로 소량의 질소를 함유하는 제 2 실리콘 옥시나이트라이드 영역으로 수직분포되도록하여 전자 트래핑을 위한 게이트 유전막을 형성하는 공정과,상기 게이트 유전막상에 게이트 전극을 패터닝하는 공정과,상기 게이트 전극 양측의 상기 기판 표면내에 제 2 도전형의 소오스 및 드레인 불순물 확산영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자 제조방법.
- 제 6 항에 있어서, 상기 게이트 유전막을 형성하는 공정은NO 또는 N2O 분위기에서 열처리하여 상기 산화막이 질소를 함유한 제 1 실리콘 옥시나이트라이드 영역과 상기 제 1 실리콘 옥시나이트라이드 영역에 비해 상대적으로 소량의 질소를 함유하는 제 2 실리콘 옥시나이트라이드 영역이 수직으로 분포되도록 한 다음, 재산화 공정을 통해 상기 제 1 실리콘 옥시나이트라이드 영역의 하부에 상기 제 1 실리콘 옥시나이트라이드 영역에 비해 상대적으로 소량의 질소를 함유하는 제 3 실리콘 옥시나이트라이드 영역을 더 형성하는 공정을 적용하는 것이 가능함을 특징으로 하는 비휘발성 메모리 소자 제조방법.
- 제 6 항에 있어서,상기 NO분위기에서 열처리할 경우, 열처리 온도는 800~1000℃의 범위로 하고, N2O 분위기에서 열처리할 경우, 850~1100℃의 범위로 조절하는 것을 특징으로 하는 비휘발성 메모리 소자 제조방법.
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