JP2002009282A - 半導体装置の製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 トランジスタのゲート絶縁膜の高温窒化処理
による半導体基板ウェハの歪みを解消し、フォトリソグ
ラフィー工程の合せを高精度に維持する。 【解決手段】 ゲート絶縁膜３に対する窒化処理の後、
半導体基板ウェハ全面にゲート電極膜４（ａ）を形成後
に窒素雰囲気中でのアニールを行う事により、ゲート絶
縁膜への汚染を増やす事なく半導体基板ウェハの歪みを
解消し、窒化処理後のフォトリソグラフィー工程での合
せを高精度のまま維持する事ができる。
による半導体基板ウェハの歪みを解消し、フォトリソグ
ラフィー工程の合せを高精度に維持する。 【解決手段】 ゲート絶縁膜３に対する窒化処理の後、
半導体基板ウェハ全面にゲート電極膜４（ａ）を形成後
に窒素雰囲気中でのアニールを行う事により、ゲート絶
縁膜への汚染を増やす事なく半導体基板ウェハの歪みを
解消し、窒化処理後のフォトリソグラフィー工程での合
せを高精度のまま維持する事ができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係わり、特にゲート絶縁膜の信頼性を向上させるた
めの工程を含むＭＯＳトランジスタの製造方法、および
トンネル絶縁膜の信頼性を向上させるための工程を含む
ＥＥＰＲＯＭセルの製造方法に関する。
法に係わり、特にゲート絶縁膜の信頼性を向上させるた
めの工程を含むＭＯＳトランジスタの製造方法、および
トンネル絶縁膜の信頼性を向上させるための工程を含む
ＥＥＰＲＯＭセルの製造方法に関する。
【０００２】
【従来の技術】従来、半導体基板上にＭＯＳトランジス
タを製造する際、ゲート酸化膜の信頼性を向上させるた
めに以下の工程を用いてきた。
タを製造する際、ゲート酸化膜の信頼性を向上させるた
めに以下の工程を用いてきた。
【０００３】まず図７（ａ）に示すように、シリコン半
導体基板３９上に素子分離膜４０と、ゲート絶縁膜４１
を公知の技術により形成する。
導体基板３９上に素子分離膜４０と、ゲート絶縁膜４１
を公知の技術により形成する。
【０００４】次に図７（ｂ）に示すように、公知の技術
によりゲート絶縁膜に対し窒化処理を行う。通常この窒
化処理は高温で短時間に処理され、この工程によりゲー
ト絶縁膜の信頼性が向上する。
によりゲート絶縁膜に対し窒化処理を行う。通常この窒
化処理は高温で短時間に処理され、この工程によりゲー
ト絶縁膜の信頼性が向上する。
【０００５】次に図７（ｃ）に示すように、公知の技術
によりゲート電極膜４２（ａ）を形成する。
によりゲート電極膜４２（ａ）を形成する。
【０００６】引き続き図７（ｄ）に示すように前記ゲー
ト電極膜４２（ａ）をパターニングしエッチング除去に
よりトランジスタのゲート電極膜４２（ｂ）を形成し、
以下公知の技術によりトランジスタのソース／ドレイン
４３、層間絶縁膜４４、コンタクトホール４５、および
メタル配線４６を形成してＭＯＳトランジスタを製造し
ていた。
ト電極膜４２（ａ）をパターニングしエッチング除去に
よりトランジスタのゲート電極膜４２（ｂ）を形成し、
以下公知の技術によりトランジスタのソース／ドレイン
４３、層間絶縁膜４４、コンタクトホール４５、および
メタル配線４６を形成してＭＯＳトランジスタを製造し
ていた。
【０００７】
【発明が解決しようとする課題】従来の製造方法ではゲ
ート絶縁膜形成後の窒化処理が高温短時間処理であるた
め、急峻な温度勾配と酸素の影響により以下に記載する
問題点があった。
ート絶縁膜形成後の窒化処理が高温短時間処理であるた
め、急峻な温度勾配と酸素の影響により以下に記載する
問題点があった。
【０００８】１．シリコン半導体基板ウェハに歪みが発
生し、フォトリソグラフィー工程の合せ精度が著しく劣
化する。
生し、フォトリソグラフィー工程の合せ精度が著しく劣
化する。
【０００９】２．シリコン半導体基板ウェハにスリップ
ラインが発生し、ＩＣのリーク不良等の原因となる。
ラインが発生し、ＩＣのリーク不良等の原因となる。
【００１０】本発明は製造方法を改善して、上記の問題
点を取り除くことを課題とする。
点を取り除くことを課題とする。
【００１１】
【課題を解決するための手段】半導体基板上にＭＯＳト
ランジスタを形成する工程において、ゲート絶縁膜を形
成する工程と、ゲート電極膜をパターニングしエッチン
グ除去する工程との間に、不活性ガスによるアニールを
行うことを手段とする。
ランジスタを形成する工程において、ゲート絶縁膜を形
成する工程と、ゲート電極膜をパターニングしエッチン
グ除去する工程との間に、不活性ガスによるアニールを
行うことを手段とする。
【００１２】ここで、以下に記載する少なくとも１項目
を兼ねる事が望ましい。
を兼ねる事が望ましい。
【００１３】１．不活性ガスがＮ2である。
【００１４】２．不活性ガスによるアニールの温度が９
２５℃以上である。
２５℃以上である。
【００１５】３．ゲート絶縁膜を形成した後、窒素原
子、もしくは酸素原子の少なくとも一方を含むガスの雰
囲気下でＲＴＡ（Ｒａｐｉｄ−Ｔｈｅｒｍａｌ−Ａｎｎ
ｅａｌｉｎｇ）処理する工程を含む。
子、もしくは酸素原子の少なくとも一方を含むガスの雰
囲気下でＲＴＡ（Ｒａｐｉｄ−Ｔｈｅｒｍａｌ−Ａｎｎ
ｅａｌｉｎｇ）処理する工程を含む。
【００１６】４．窒素原子、もしくは酸素原子の少なく
とも一方を含むガスがＮ2Ｏ、あるいはＯ2である。
とも一方を含むガスがＮ2Ｏ、あるいはＯ2である。
【００１７】５．ＲＴＡ処理の温度が１０００℃より高
い。
い。
【００１８】６．半導体基板上全面にゲート電極膜を形
成した後、前記不活性ガスによるアニールを行う。
成した後、前記不活性ガスによるアニールを行う。
【００１９】更に、半導体基板上にＥＥＰＲＯＭセルを
形成する工程において、トンネル絶縁膜を形成する工程
と、フローティングゲート電極膜をパターニングしエッ
チング除去する工程との間に、不活性ガスによるアニー
ルを行うことを手段とする。
形成する工程において、トンネル絶縁膜を形成する工程
と、フローティングゲート電極膜をパターニングしエッ
チング除去する工程との間に、不活性ガスによるアニー
ルを行うことを手段とする。
【００２０】ここで、以下に記載する少なくとも１項目
を兼ねる事が望ましい。
を兼ねる事が望ましい。
【００２１】１．不活性ガスがＮ2である。
【００２２】２．不活性ガスによるアニールの温度が９
２５℃以上である。
２５℃以上である。
【００２３】３．トンネル絶縁膜を形成した後、窒素原
子、もしくは酸素原子の少なくとも一方を含むガスの雰
囲気下でＲＴＡ（Ｒａｐｉｄ−Ｔｈｅｒｍａｌ−Ａｎｎ
ｅａｌｉｎｇ）処理する工程を含む。
子、もしくは酸素原子の少なくとも一方を含むガスの雰
囲気下でＲＴＡ（Ｒａｐｉｄ−Ｔｈｅｒｍａｌ−Ａｎｎ
ｅａｌｉｎｇ）処理する工程を含む。
【００２４】４．半導体基板上全面にフローティングゲ
ート電極膜を形成した後、前記不活性ガスによるアニー
ルを行う。
ート電極膜を形成した後、前記不活性ガスによるアニー
ルを行う。
【００２５】以上に記載した手段をとることにより、本
発明の製造方法では以下に記載する作用を持つ。
発明の製造方法では以下に記載する作用を持つ。
【００２６】１．ゲート絶縁膜への汚染を増やす事な
く、半導体基板ウェハの歪みを解消できる。
く、半導体基板ウェハの歪みを解消できる。
【００２７】２．窒化処理後のフォトリソグラフィー工
程での合せを高精度のまま維持する事ができる。
程での合せを高精度のまま維持する事ができる。
【００２８】更に、半導体基板上にＭＯＳトランジスタ
を形成する工程において、ゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜を形成した後、酸素原子を含むガ
ス雰囲気下で１０００℃以下の熱処理を行うことを手段
とする。
を形成する工程において、ゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜を形成した後、酸素原子を含むガ
ス雰囲気下で１０００℃以下の熱処理を行うことを手段
とする。
【００２９】ここで、以下に記載する少なくとも１項目
を兼ねる事が望ましい。
を兼ねる事が望ましい。
【００３０】１．酸素原子を含むガスがＮ2Ｏである。
【００３１】２．酸素原子を含むガスがＯ2である。
【００３２】３．ゲート絶縁膜を形成する工程と、前記
Ｏ2雰囲気下での熱処理との間に、ＮＨ３雰囲気下での
熱処理を行う。
Ｏ2雰囲気下での熱処理との間に、ＮＨ３雰囲気下での
熱処理を行う。
【００３３】４．１０００℃以下の熱処理がＲＴＡ（Ｒ
ａｐｉｄ−Ｔｈｅｒｍａｌ−Ａｎｎｅａｌｉｎｇ）処理
である。
ａｐｉｄ−Ｔｈｅｒｍａｌ−Ａｎｎｅａｌｉｎｇ）処理
である。
【００３４】更に、半導体基板上にＥＥＰＲＯＭセルを
形成する工程において、ゲート絶縁膜を形成する工程
と、トンネル絶縁膜を形成する工程と、前記トンネル絶
縁膜を形成した後、酸素原子を含むガス雰囲気下で１０
００℃以下の熱処理を行うことを手段とする。
形成する工程において、ゲート絶縁膜を形成する工程
と、トンネル絶縁膜を形成する工程と、前記トンネル絶
縁膜を形成した後、酸素原子を含むガス雰囲気下で１０
００℃以下の熱処理を行うことを手段とする。
【００３５】ここで、以下に記載する少なくとも１項目
を兼ねる事が望ましい。
を兼ねる事が望ましい。
【００３６】１．酸素原子を含むガスがＮ2Ｏである。
【００３７】２．酸素原子を含むガスがＯ2である。
【００３８】３．ゲート絶縁膜を形成する工程と、前記
Ｏ2雰囲気下での熱処理との間に、ＮＨ３雰囲気下での
熱処理を行う。
Ｏ2雰囲気下での熱処理との間に、ＮＨ３雰囲気下での
熱処理を行う。
【００３９】４．１０００℃以下の熱処理がＲＴＡ（Ｒ
ａｐｉｄ−Ｔｈｅｒｍａｌ−Ａｎｎｅａｌｉｎｇ）処理
である。
ａｐｉｄ−Ｔｈｅｒｍａｌ−Ａｎｎｅａｌｉｎｇ）処理
である。
【００４０】以上に記載した手段をとることにより、本
発明の製造方法では以下に記載する作用を持つ。
発明の製造方法では以下に記載する作用を持つ。
【００４１】１．半導体基板ウェハの歪みが発生しな
い。
い。
【００４２】２．半導体基板ウェハにスリップラインが
発生しない。
発生しない。
【００４３】３．窒化処理後のフォトリソグラフィー工
程での合せを高精度のまま維持する事ができる。
程での合せを高精度のまま維持する事ができる。
【００４４】
【発明の実施の形態】本発明の第１の実施例を以下に説
明する。
明する。
【００４５】まず図１（ａ）に示すように、シリコン半
導体基板１上に素子分離膜２とを公知の技術により形成
し、ゲート絶縁膜３を例えばシリコン半導体基板の熱酸
化等により３０〜３５０Åの膜厚で形成する。
導体基板１上に素子分離膜２とを公知の技術により形成
し、ゲート絶縁膜３を例えばシリコン半導体基板の熱酸
化等により３０〜３５０Åの膜厚で形成する。
【００４６】次に図１（ｂ）に示すように、ゲート絶縁
膜に対し窒化処理を行う。この工程によりゲート絶縁膜
界面の界面準位、トラップ、結晶の未結合手を窒素が埋
め、ホットエレクトロン耐性等ゲート絶縁膜の信頼性を
向上させる。
膜に対し窒化処理を行う。この工程によりゲート絶縁膜
界面の界面準位、トラップ、結晶の未結合手を窒素が埋
め、ホットエレクトロン耐性等ゲート絶縁膜の信頼性を
向上させる。
【００４７】通常この工程は非常に高温であり、ランプ
アニーラ等によるＲＴＡ（Ｒａｐｉｄ−Ｔｈｅｒｍａｌ
−Ａｎｎｅａｌｉｎｇ）により行われ、例えばＮ2Ｏ雰
囲気下で８００〜１１２５℃ １５〜１２０秒の処理、
あるいはＮＨ3雰囲気下で８００〜１１００℃ ５〜９
０秒の処理に続き、Ｏ2雰囲気下で８００〜１１２５℃
１５〜１２０秒の処理等を行う。
アニーラ等によるＲＴＡ（Ｒａｐｉｄ−Ｔｈｅｒｍａｌ
−Ａｎｎｅａｌｉｎｇ）により行われ、例えばＮ2Ｏ雰
囲気下で８００〜１１２５℃ １５〜１２０秒の処理、
あるいはＮＨ3雰囲気下で８００〜１１００℃ ５〜９
０秒の処理に続き、Ｏ2雰囲気下で８００〜１１２５℃
１５〜１２０秒の処理等を行う。
【００４８】この前記窒化処理中に酸素の存在によりシ
リコン半導体基板ウェハに歪みが生じ、特に１０００℃
より高い温度での処理でより顕著となる。
リコン半導体基板ウェハに歪みが生じ、特に１０００℃
より高い温度での処理でより顕著となる。
【００４９】次に図１（ｃ）に示すように、ゲート電極
膜４（ａ）を例えば多結晶シリコンにより１０００〜４
０００Å形成する。
膜４（ａ）を例えば多結晶シリコンにより１０００〜４
０００Å形成する。
【００５０】次に図１（ｄ）に示すように、熱酸化炉に
より不活性ガス雰囲気下、例えば窒素雰囲気下で９２５
〜１０２５℃ １０〜３０分、もしくはアルゴン雰囲気
下で９２５〜１０２５℃ １０〜３０分のアニールを行
う。
より不活性ガス雰囲気下、例えば窒素雰囲気下で９２５
〜１０２５℃ １０〜３０分、もしくはアルゴン雰囲気
下で９２５〜１０２５℃ １０〜３０分のアニールを行
う。
【００５１】この前記不活性ガスアニールによりシリコ
ン半導体基板ウェハの歪みを解消することになる。また
本アニールでは不活性ガスを使用するため前記ゲート電
極膜４（ａ）を酸化させてしまう事はない。
ン半導体基板ウェハの歪みを解消することになる。また
本アニールでは不活性ガスを使用するため前記ゲート電
極膜４（ａ）を酸化させてしまう事はない。
【００５２】ここで前述ゲート絶縁膜３の窒化処理後、
前記ゲート電極膜４（ａ）形成前に図１（ｄ）に示した
不活性ガスアニールを行ってもシリコン半導体基板ウェ
ハの歪みを解消する効果を持つ事は言うまでもない。
前記ゲート電極膜４（ａ）形成前に図１（ｄ）に示した
不活性ガスアニールを行ってもシリコン半導体基板ウェ
ハの歪みを解消する効果を持つ事は言うまでもない。
【００５３】しかしゲート絶縁膜の品質を考慮すると、
ゲート絶縁膜表面が露なままアニール等の工程を経る事
はゲート絶縁膜の汚染の機会を増加させる事になるの
で、品質の面からもゲート電極膜４（ａ）を形成後に不
活性ガスアニールを行う事が望ましい。
ゲート絶縁膜表面が露なままアニール等の工程を経る事
はゲート絶縁膜の汚染の機会を増加させる事になるの
で、品質の面からもゲート電極膜４（ａ）を形成後に不
活性ガスアニールを行う事が望ましい。
【００５４】引き続き図１（ｅ）に示すように前記ゲー
ト電極膜４（ａ）をパターニングしエッチング除去によ
りトランジスタのゲート電極膜４（ｂ）を形成し、以下
公知の技術によりトランジスタのソース／ドレイン５、
層間絶縁膜６、コンタクトホール７、およびメタル配線
８を形成してＭＯＳトランジスタを製造する。
ト電極膜４（ａ）をパターニングしエッチング除去によ
りトランジスタのゲート電極膜４（ｂ）を形成し、以下
公知の技術によりトランジスタのソース／ドレイン５、
層間絶縁膜６、コンタクトホール７、およびメタル配線
８を形成してＭＯＳトランジスタを製造する。
【００５５】本発明の第１の実施例をＥＥＰＲＯＭセル
に応用した第２の実施例を以下に説明する。
に応用した第２の実施例を以下に説明する。
【００５６】まず図２（ａ）に示すように、シリコン半
導体基板９上に必要であれば素子分離膜を公知の技術に
より形成し、ゲート絶縁膜１０を例えばシリコン半導体
基板の熱酸化等により２００〜７００Åの膜厚で形成
し、のちにＥＥＰＲＯＭセルのセルトランジスタのドレ
イン部となるトンネルドレイン１１を例えばイオン注入
方等で形成し、公知の技術によりトンネルウィンド部を
形成後トンネル絶縁膜１２を例えば熱酸化により１５〜
１２０Åの膜厚で形成する。
導体基板９上に必要であれば素子分離膜を公知の技術に
より形成し、ゲート絶縁膜１０を例えばシリコン半導体
基板の熱酸化等により２００〜７００Åの膜厚で形成
し、のちにＥＥＰＲＯＭセルのセルトランジスタのドレ
イン部となるトンネルドレイン１１を例えばイオン注入
方等で形成し、公知の技術によりトンネルウィンド部を
形成後トンネル絶縁膜１２を例えば熱酸化により１５〜
１２０Åの膜厚で形成する。
【００５７】次に図２（ｂ）に示すように、トンネル絶
縁膜と同時にゲート絶縁膜に対し窒化処理を行う。この
工程によりトンネル絶縁膜、およびゲート絶縁膜界面の
界面準位、トラップ、結晶の未結合手を窒素が埋め、書
き換えに対する耐性や、ホットエレクトロン耐性等、各
絶縁膜の信頼性を向上させる。
縁膜と同時にゲート絶縁膜に対し窒化処理を行う。この
工程によりトンネル絶縁膜、およびゲート絶縁膜界面の
界面準位、トラップ、結晶の未結合手を窒素が埋め、書
き換えに対する耐性や、ホットエレクトロン耐性等、各
絶縁膜の信頼性を向上させる。
【００５８】通常この工程は非常に高温であり、ランプ
アニーラ等によるＲＴＡ（Ｒａｐｉｄ−Ｔｈｅｒｍａｌ
−Ａｎｎｅａｌｉｎｇ）により行われ、例えばＮ2Ｏ雰
囲気下で８００〜１１２５℃ １５〜１２０秒の処理、
あるいはＮＨ3雰囲気下で８００〜１１００℃ ５〜９
０秒の処理に続き、Ｏ2雰囲気下で８００〜１１２５℃
１５〜１２０秒の処理等を行う。
アニーラ等によるＲＴＡ（Ｒａｐｉｄ−Ｔｈｅｒｍａｌ
−Ａｎｎｅａｌｉｎｇ）により行われ、例えばＮ2Ｏ雰
囲気下で８００〜１１２５℃ １５〜１２０秒の処理、
あるいはＮＨ3雰囲気下で８００〜１１００℃ ５〜９
０秒の処理に続き、Ｏ2雰囲気下で８００〜１１２５℃
１５〜１２０秒の処理等を行う。
【００５９】この前記窒化処理中に酸素の存在によりシ
リコン半導体基板ウェハに歪みが生じ、特に１０００℃
より高い温度での処理でより顕著となる。
リコン半導体基板ウェハに歪みが生じ、特に１０００℃
より高い温度での処理でより顕著となる。
【００６０】次に図２（ｃ）に示すように、ゲート電極
膜１３（ａ）を例えば多結晶シリコンにより１０００〜
４０００Å形成する。
膜１３（ａ）を例えば多結晶シリコンにより１０００〜
４０００Å形成する。
【００６１】次に図２（ｄ）に示すように、熱酸化炉に
より不活性ガス雰囲気下、例えば窒素雰囲気下で９２５
〜１０２５℃ １０〜３０分、もしくはアルゴン雰囲気
下で９２５〜１０２５℃ １０〜３０分のアニールを行
う。
より不活性ガス雰囲気下、例えば窒素雰囲気下で９２５
〜１０２５℃ １０〜３０分、もしくはアルゴン雰囲気
下で９２５〜１０２５℃ １０〜３０分のアニールを行
う。
【００６２】この前記不活性ガスアニールによりシリコ
ン半導体基板ウェハの歪みを解消することになる。また
本アニールでは不活性ガスを使用するため前記ゲート電
極膜４（ａ）を酸化させてしまう事はない。
ン半導体基板ウェハの歪みを解消することになる。また
本アニールでは不活性ガスを使用するため前記ゲート電
極膜４（ａ）を酸化させてしまう事はない。
【００６３】ここで前述の窒化処理後、前記ゲート電極
膜１３（ａ）形成前に図２（ｄ）に示した不活性ガスア
ニールを行ってもシリコン半導体基板ウェハの歪みを解
消する効果を持つ事は言うまでもない。
膜１３（ａ）形成前に図２（ｄ）に示した不活性ガスア
ニールを行ってもシリコン半導体基板ウェハの歪みを解
消する効果を持つ事は言うまでもない。
【００６４】しかしトンネル絶縁膜、およびゲート絶縁
膜の品質を考慮すると、絶縁膜表面が露なままアニール
等の工程を経る事は各絶縁膜の汚染の機会を増加させる
事になるので、品質の面からもゲート電極膜４（ａ）を
形成後に不活性ガスアニールを行う事が望ましい。
膜の品質を考慮すると、絶縁膜表面が露なままアニール
等の工程を経る事は各絶縁膜の汚染の機会を増加させる
事になるので、品質の面からもゲート電極膜４（ａ）を
形成後に不活性ガスアニールを行う事が望ましい。
【００６５】引き続き図２（ｅ）に示すように前記ゲー
ト電極膜１３（ａ）をパターニングしエッチング除去に
よりＥＥＰＲＯＭセルのセレクトゲート電極膜１３
（ｂ）、およびフローティングゲート電極膜１３（ｃ）
を形成し、以下公知の技術によりＥＥＰＲＯＭセルのソ
ース／ドレイン１４を形成し、前記フローティングゲー
ト電極１３（ｃ）上に形成されたゲート電極膜間絶縁膜
１５を介して、例えば多結晶シリコンによりコントロー
ルゲート電極膜１６を形成し、層間絶縁膜１７、コンタ
クトホール１８、およびメタル配線１９を形成してＥＥ
ＰＲＯＭセルを製造する。
ト電極膜１３（ａ）をパターニングしエッチング除去に
よりＥＥＰＲＯＭセルのセレクトゲート電極膜１３
（ｂ）、およびフローティングゲート電極膜１３（ｃ）
を形成し、以下公知の技術によりＥＥＰＲＯＭセルのソ
ース／ドレイン１４を形成し、前記フローティングゲー
ト電極１３（ｃ）上に形成されたゲート電極膜間絶縁膜
１５を介して、例えば多結晶シリコンによりコントロー
ルゲート電極膜１６を形成し、層間絶縁膜１７、コンタ
クトホール１８、およびメタル配線１９を形成してＥＥ
ＰＲＯＭセルを製造する。
【００６６】ここでＥＥＰＲＯＭセルの構造が１層のみ
の多結晶シリコンによる場合でも、本発明を適用すれば
全く同様の効果が得られることは言うまでもない。
の多結晶シリコンによる場合でも、本発明を適用すれば
全く同様の効果が得られることは言うまでもない。
【００６７】本発明によりシリコン半導体基板ウェハの
歪みが解消されている一例を以下に示す。
歪みが解消されている一例を以下に示す。
【００６８】本発明の第２の実施例におけるゲート電極
膜１３（ａ）のパターニング時のシリコン半導体基板ウ
ェハ面内合わせずれ量の最大値を図３（ａ）に、前記ウ
ェハ面内の合わせずれ量の標準偏差を図３（ｂ）に示し
てある。
膜１３（ａ）のパターニング時のシリコン半導体基板ウ
ェハ面内合わせずれ量の最大値を図３（ａ）に、前記ウ
ェハ面内の合わせずれ量の標準偏差を図３（ｂ）に示し
てある。
【００６９】ゲート絶縁膜の窒化にはＮＨ3とＯ2の処理
を施したものである。図より明らかなように、前記窒化
処理ののち窒素雰囲気下でのアニールを行う事により、
前記窒素アニールを行わない場合に比べて、著しく合せ
ずれ量が改善されている。
を施したものである。図より明らかなように、前記窒化
処理ののち窒素雰囲気下でのアニールを行う事により、
前記窒素アニールを行わない場合に比べて、著しく合せ
ずれ量が改善されている。
【００７０】本発明の第３の実施例を以下に説明する。
【００７１】まず図４（ａ）に示すように、シリコン半
導体基板２０上に素子分離膜２１とを公知の技術により
形成し、ゲート絶縁膜２２を例えばシリコン半導体基板
の熱酸化等により３０〜３５０Åの膜厚で形成する。
導体基板２０上に素子分離膜２１とを公知の技術により
形成し、ゲート絶縁膜２２を例えばシリコン半導体基板
の熱酸化等により３０〜３５０Åの膜厚で形成する。
【００７２】次に図４（ｂ）に示すように、ゲート絶縁
膜に対し窒化処理を行う。この工程によりゲート絶縁膜
界面の界面準位、トラップ、結晶の未結合手を窒素が埋
め、ホットエレクトロン耐性等ゲート絶縁膜の信頼性を
向上させる。
膜に対し窒化処理を行う。この工程によりゲート絶縁膜
界面の界面準位、トラップ、結晶の未結合手を窒素が埋
め、ホットエレクトロン耐性等ゲート絶縁膜の信頼性を
向上させる。
【００７３】この工程はランプアニーラ等によるＲＴＡ
（Ｒａｐｉｄ−Ｔｈｅｒｍａｌ−Ａｎｎｅａｌｉｎｇ）
により行われ、例えばＮ2Ｏ雰囲気下で８００〜１００
０℃１５〜１２０秒の処理、あるいはＮＨ3雰囲気下で
８００〜１１００℃ ５〜９０秒の処理に続き、Ｏ2雰
囲気下で８００〜１０００℃ １５〜１２０秒の処理を
行う。
（Ｒａｐｉｄ−Ｔｈｅｒｍａｌ−Ａｎｎｅａｌｉｎｇ）
により行われ、例えばＮ2Ｏ雰囲気下で８００〜１００
０℃１５〜１２０秒の処理、あるいはＮＨ3雰囲気下で
８００〜１１００℃ ５〜９０秒の処理に続き、Ｏ2雰
囲気下で８００〜１０００℃ １５〜１２０秒の処理を
行う。
【００７４】ここで酸素を含むガス雰囲気下での処理温
度が１０００℃以下であるため、この窒化処理によるシ
リコン半導体基板ウェハに歪みやスリップラインは発生
しない。
度が１０００℃以下であるため、この窒化処理によるシ
リコン半導体基板ウェハに歪みやスリップラインは発生
しない。
【００７５】次に図４（ｃ）に示すように、ゲート電極
膜２３（ａ）を例えば多結晶シリコンにより１０００〜
４０００Å形成する。
膜２３（ａ）を例えば多結晶シリコンにより１０００〜
４０００Å形成する。
【００７６】引き続き図４（ｄ）に示すように前記ゲー
ト電極膜２３（ａ）をパターニングしエッチング除去に
よりトランジスタのゲート電極膜２３（ｂ）を形成し、
以下公知の技術によりトランジスタのソース／ドレイン
２４、層間絶縁膜２５、コンタクトホール２６、および
メタル配線２７を形成してＭＯＳトランジスタを製造す
る。
ト電極膜２３（ａ）をパターニングしエッチング除去に
よりトランジスタのゲート電極膜２３（ｂ）を形成し、
以下公知の技術によりトランジスタのソース／ドレイン
２４、層間絶縁膜２５、コンタクトホール２６、および
メタル配線２７を形成してＭＯＳトランジスタを製造す
る。
【００７７】本発明の第３の実施例をＥＥＰＲＯＭセル
に応用した第４の実施例を以下に説明する。
に応用した第４の実施例を以下に説明する。
【００７８】まず図５（ａ）に示すように、シリコン半
導体基板２８上に必要であれば素子分離膜を公知の技術
により形成し、ゲート絶縁膜２９を例えばシリコン半導
体基板の熱酸化等により２００〜７００Åの膜厚で形成
し、のちにＥＥＰＲＯＭセルのセルトランジスタのドレ
イン部となるトンネルドレイン３０を例えばイオン注入
方等で形成し、公知の技術によりトンネルウィンド部を
形成後トンネル絶縁膜３１を例えば熱酸化により１５〜
１２０Åの膜厚で形成する。
導体基板２８上に必要であれば素子分離膜を公知の技術
により形成し、ゲート絶縁膜２９を例えばシリコン半導
体基板の熱酸化等により２００〜７００Åの膜厚で形成
し、のちにＥＥＰＲＯＭセルのセルトランジスタのドレ
イン部となるトンネルドレイン３０を例えばイオン注入
方等で形成し、公知の技術によりトンネルウィンド部を
形成後トンネル絶縁膜３１を例えば熱酸化により１５〜
１２０Åの膜厚で形成する。
【００７９】次に図５（ｂ）に示すように、トンネル絶
縁膜と同時にゲート絶縁膜に対し窒化処理を行う。この
工程によりトンネル絶縁膜、およびゲート絶縁膜界面の
界面準位、トラップ、結晶の未結合手を窒素が埋め、書
き換えに対する耐性や、ホットエレクトロン耐性等、各
絶縁膜の信頼性を向上させる。
縁膜と同時にゲート絶縁膜に対し窒化処理を行う。この
工程によりトンネル絶縁膜、およびゲート絶縁膜界面の
界面準位、トラップ、結晶の未結合手を窒素が埋め、書
き換えに対する耐性や、ホットエレクトロン耐性等、各
絶縁膜の信頼性を向上させる。
【００８０】この工程はランプアニーラ等によるＲＴＡ
（Ｒａｐｉｄ−Ｔｈｅｒｍａｌ−Ａｎｎｅａｌｉｎｇ）
により行われ、例えばＮ2Ｏ雰囲気下で８００〜１００
０℃１５〜１２０秒の処理、あるいはＮＨ3雰囲気下で
８００〜１１００℃ ５〜９０秒の処理に続き、Ｏ2雰
囲気下で８００〜１０００℃ １５〜１２０秒の処理を
行う。
（Ｒａｐｉｄ−Ｔｈｅｒｍａｌ−Ａｎｎｅａｌｉｎｇ）
により行われ、例えばＮ2Ｏ雰囲気下で８００〜１００
０℃１５〜１２０秒の処理、あるいはＮＨ3雰囲気下で
８００〜１１００℃ ５〜９０秒の処理に続き、Ｏ2雰
囲気下で８００〜１０００℃ １５〜１２０秒の処理を
行う。
【００８１】ここで酸素を含むガス雰囲気下での処理温
度が１０００℃以下であるため、この窒化処理によるシ
リコン半導体基板ウェハに歪みやスリップラインは発生
しない。
度が１０００℃以下であるため、この窒化処理によるシ
リコン半導体基板ウェハに歪みやスリップラインは発生
しない。
【００８２】次に図５（ｃ）に示すように、ゲート電極
膜３２（ａ）を例えば多結晶シリコンにより１０００〜
４０００Å形成する。
膜３２（ａ）を例えば多結晶シリコンにより１０００〜
４０００Å形成する。
【００８３】引き続き図５（ｅ）に示すように前記ゲー
ト電極膜３２（ａ）をパターニングしエッチング除去に
よりＥＥＰＲＯＭセルのセレクトゲート電極膜３２
（ｂ）、およびフローティングゲート電極膜３２（ｃ）
を形成し、以下公知の技術によりＥＥＰＲＯＭセルのソ
ース／ドレイン３３を形成し、前記フローティングゲー
ト電極３２（ｃ）上に形成されたゲート電極膜間絶縁膜
３４を介して、例えば多結晶シリコンによりコントロー
ルゲート電極膜３５を形成し、層間絶縁膜３６、コンタ
クトホール３７、およびメタル配線３８を形成してＥＥ
ＰＲＯＭセルを製造する。
ト電極膜３２（ａ）をパターニングしエッチング除去に
よりＥＥＰＲＯＭセルのセレクトゲート電極膜３２
（ｂ）、およびフローティングゲート電極膜３２（ｃ）
を形成し、以下公知の技術によりＥＥＰＲＯＭセルのソ
ース／ドレイン３３を形成し、前記フローティングゲー
ト電極３２（ｃ）上に形成されたゲート電極膜間絶縁膜
３４を介して、例えば多結晶シリコンによりコントロー
ルゲート電極膜３５を形成し、層間絶縁膜３６、コンタ
クトホール３７、およびメタル配線３８を形成してＥＥ
ＰＲＯＭセルを製造する。
【００８４】ここでＥＥＰＲＯＭセルの構造が１層のみ
の多結晶シリコンによる場合でも、本発明を適用すれば
全く同様の効果が得られることは言うまでもない。
の多結晶シリコンによる場合でも、本発明を適用すれば
全く同様の効果が得られることは言うまでもない。
【００８５】本発明によりシリコン半導体基板ウェハの
歪みが抑制されている一例を以下に示す。
歪みが抑制されている一例を以下に示す。
【００８６】本発明の第５の実施例におけるゲート電極
膜３２（ａ）のパターニング時のシリコン半導体基板ウ
ェハ面内合わせずれ量の最大値を図６（ａ）に、前記ウ
ェハ面内の合わせずれ量の標準偏差を図６（ｂ）に示し
てある。
膜３２（ａ）のパターニング時のシリコン半導体基板ウ
ェハ面内合わせずれ量の最大値を図６（ａ）に、前記ウ
ェハ面内の合わせずれ量の標準偏差を図６（ｂ）に示し
てある。
【００８７】ゲート絶縁膜の窒化にはＮＨ3処理（ＲＴ
Ｎ）とＯ2処理（ＲＴＯ）の処理を各処理時間は一定の
まま施したものである。図より明らかなように、前記窒
化処理のうちＯ2雰囲気下でのＲＴＯを１０００℃とす
ることで合せずれ量が著しく改善され、窒化処理を施さ
ない場合と同じレベルになっている。
Ｎ）とＯ2処理（ＲＴＯ）の処理を各処理時間は一定の
まま施したものである。図より明らかなように、前記窒
化処理のうちＯ2雰囲気下でのＲＴＯを１０００℃とす
ることで合せずれ量が著しく改善され、窒化処理を施さ
ない場合と同じレベルになっている。
【００８８】
【発明の効果】本発明は以上説明したように、窒化処理
後に行う不活性ガス雰囲気化でのアニールによる半導体
基板ウェハの歪みの解消により、また窒化処理における
酸素を含むガス雰囲気下での処理温度を１０００℃以下
とし、半導体基板ウェハのスリップラインの発生抑制
や、歪みの抑制によりフォトリソグラフィー工程の合せ
を高精度のまま維持できるため、以下に記載する効果を
持つ。
後に行う不活性ガス雰囲気化でのアニールによる半導体
基板ウェハの歪みの解消により、また窒化処理における
酸素を含むガス雰囲気下での処理温度を１０００℃以下
とし、半導体基板ウェハのスリップラインの発生抑制
や、歪みの抑制によりフォトリソグラフィー工程の合せ
を高精度のまま維持できるため、以下に記載する効果を
持つ。
【００８９】１．合せマージンを必要最小限に見積もっ
た設計規格により、ＩＣの高集積化が図れる。
た設計規格により、ＩＣの高集積化が図れる。
【００９０】２．製造歩留まりを高く安定させる事がで
きる。
きる。
【図１】本発明の第１の実施例の説明図である。
【図２】本発明の第２の実施例の説明図である。
【図３】本発明の第２の実施例における合せずれ量の説
明図である。
明図である。
【図４】本発明の第３の実施例の説明図である。
【図５】本発明の第４の実施例の説明図である。
【図６】本発明の第４の実施例における合せずれ量の説
明図である。
明図である。
【図７】従来の技術の説明図である。
１、９、２０、２８、３９ シリコン半導体基板 ２、２１、４０ 素子分離膜 ３、１０、２２、２９、４１ ゲート絶縁膜 ４（ａ）、４（ｂ）、１３（ａ）、２３（ａ）、２３
（ｂ）、３２（ａ）、４２（ａ）、４２（ｂ） ゲート
電極膜 ５、１４、２４、３３、４３ ソース、ドレイン ６、１７、２５、３６、４４ 層間絶縁膜 ７、１８、２６、３７、４５ コンタクトホール ８、１９、２７、３８、４６ メタル配線膜 １１、３０ トンネルドレイン １２、３１ トンネル絶縁膜 １３（ｂ）、３２（ｂ） セレクトゲート電極 １３（ｃ）、３２（ｃ） フローティングゲート電極 １５、３４ ゲート電極膜間絶縁膜
（ｂ）、３２（ａ）、４２（ａ）、４２（ｂ） ゲート
電極膜 ５、１４、２４、３３、４３ ソース、ドレイン ６、１７、２５、３６、４４ 層間絶縁膜 ７、１８、２６、３７、４５ コンタクトホール ８、１９、２７、３８、４６ メタル配線膜 １１、３０ トンネルドレイン １２、３１ トンネル絶縁膜 １３（ｂ）、３２（ｂ） セレクトゲート電極 １３（ｃ）、３２（ｃ） フローティングゲート電極 １５、３４ ゲート電極膜間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792 Ｆターム(参考） 5F001 AA09 AB08 AD41 AF07 AF25 AG30 5F040 DA17 DC01 EC07 EK01 FC00 5F058 BA04 BD04 BD10 BF62 BH01 BH03 BH04 5F083 EP02 EP23 EP32 GA06 JA32 PR12 PR33 PR34
Claims (22)
- 【請求項１】 半導体基板上にＭＯＳトランジスタを形
成する工程において、ゲート絶縁膜を形成する工程と、
ゲート電極膜をパターニングしエッチング除去する工程
との間に、不活性ガスによるアニールを行う工程を含む
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記不活性ガスがＮ2であることを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記不活性ガスによるアニールの温度が
９２５℃以上であることを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項４】 前記ゲート絶縁膜を形成した後、窒素原
子、もしくは酸素原子の少なくとも一方を含むガスの雰
囲気下でＲＴＡ（Ｒａｐｉｄ−Ｔｈｅｒｍａｌ−Ａｎｎ
ｅａｌｉｎｇ）処理する工程を含むことを特徴とする請
求項２記載の半導体装置の製造方法。 - 【請求項５】 前記ガスがＮ2Ｏ、あるいはＯ2であるこ
とを特徴とする請求項４記載の半導体装置の製造方法。 - 【請求項６】 前記ＲＴＡ処理の温度が１０００℃より
高いことを特徴とする請求項５記載の半導体装置の製造
方法。 - 【請求項７】 前記半導体基板上全面にゲート電極膜を
形成した後、前記不活性ガスによるアニールを行うこと
を特徴とする請求項４記載の半導体装置の製造方法。 - 【請求項８】 半導体基板上にＥＥＰＲＯＭセルを形成
する工程において、トンネル絶縁膜を形成する工程と、
フローティングゲート電極膜をパターニングしエッチン
グ除去する工程との間に、不活性ガスによるアニールを
行う工程を含むことを特徴とする半導体装置の製造方
法。 - 【請求項９】 前記不活性ガスがＮ2であることを特徴
とする請求項８記載の半導体装置の製造方法。 - 【請求項１０】 前記不活性ガスによるアニールの温度
が９２５℃以上であることを特徴とする請求項８記載の
半導体装置の製造方法。 - 【請求項１１】 前記トンネル絶縁膜を形成した後、窒
素原子、もしくは酸素原子の少なくとも一方を含むガス
の雰囲気下でＲＴＡ（Ｒａｐｉｄ−Ｔｈｅｒｍａｌ−Ａ
ｎｎｅａｌｉｎｇ）処理する工程を含むことを特徴とす
る請求項９記載の半導体装置の製造方法。 - 【請求項１２】 前記半導体基板上全面にフローティン
グゲート電極膜を形成した後、前記不活性ガスによるア
ニールを行うことを特徴とする請求項１１記載の半導体
装置の製造方法。 - 【請求項１３】 半導体基板上にＭＯＳトランジスタを
形成する工程において、ゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜を形成した後、酸素原子を含むガ
ス雰囲気下で１０００℃以下の熱処理を行う工程とを含
む事を特徴とする半導体装置の製造方法。 - 【請求項１４】 前記酸素原子を含むガスがＮ2Ｏであ
ることを特徴とする請求項１３記載の半導体装置の製造
方法。 - 【請求項１５】 前記酸素原子を含むガスがＯ2である
ことを特徴とする請求項１３記載の半導体装置の製造方
法。 - 【請求項１６】 前記ゲート絶縁膜を形成する工程と、
前記Ｏ2雰囲気下での熱処理との間に、ＮＨ３雰囲気下
での熱処理を行う工程を含むことを特徴とする請求項１
５記載の半導体装置の製造方法。 - 【請求項１７】 前記１０００℃以下の熱処理がＲＴＡ
（Ｒａｐｉｄ−Ｔｈｅｒｍａｌ−Ａｎｎｅａｌｉｎｇ）
処理であることを特徴とする請求項１３記載の半導体装
置の製造方法。 - 【請求項１８】 半導体基板上にＥＥＰＲＯＭセルを形
成する工程において、ゲート絶縁膜を形成する工程と、
トンネル絶縁膜を形成する工程と、前記トンネル絶縁膜
を形成した後、酸素原子を含むガス雰囲気下で１０００
℃以下の熱処理を行う工程とを含む事を特徴とする半導
体装置の製造方法。 - 【請求項１９】 前記酸素原子を含むガスがＮ2Ｏであ
ることを特徴とする請求項１８記載の半導体装置の製造
方法。 - 【請求項２０】 前記酸素原子を含むガスがＯ2である
ことを特徴とする請求項１８記載の半導体装置の製造方
法。 - 【請求項２１】 前記ゲート絶縁膜を形成する工程と、
前記Ｏ2雰囲気下での熱処理との間に、ＮＨ３雰囲気下
での熱処理を行う工程を含むことを特徴とする請求項２
０記載の半導体装置の製造方法。 - 【請求項２２】 前記１０００℃以下の熱処理がＲＴＡ
（Ｒａｐｉｄ−Ｔｈｅｒｍａｌ−Ａｎｎｅａｌｉｎｇ）
処理であることを特徴とする請求項１８記載の半導体装
置の製造方法。
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