KR920007450B1 - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체장치 및 그 제조방법
제1도는 본 발명의 일실시예에 의한 반도체장치 제조방법의 개략공정도.
제2도는 오오거(Auger)분광법에 의해 평가한 질화산화막중의 질소의 분포도.
제3도는 SIMS에 의해 평가한 질화산화막과 산화막중의 질소의 분포도.
제4도는 SIMS에 의해 평가한 절연막중의 수소함량에 대해, 여러종류의 질화산화막 및 재산화막에 있어서의 0.1쿨롱/㎠의 전자를 절연막에 주입한때의 플랫밴드전압으 전이를 제도한 특성도.
제5도는 SIMS에 의해 평가한 재산화막중의 수소의 분포도.
제6도는 재산화시간에 대해, 0.1쿨롱/㎠의 전자를 절연막에 주입한때의 플랫밴드전압의 전이 및 계면준위밀도의 증가량을 제도한 특성도.
제7도는 전자를 절연막에 주입한때의 C-V특성중의 변화를 도시하는 특성도.
제8도는 주입시간에 대해, 10mA/㎠의 전자를 절연막에 주입하기에 필요한 게이트전압을 제도한 특성도.
제9도는 오오거분광법에 의해 평가한 질화산화막중의 질소 및 산소의 분포도.
제10도는 SIMS에 의해 평가한 절연막중의 수소함량에 대해, 여러종류의 질화산화막 미 재산화막에 있어서의 0.1쿨롱/㎠의 전자를 절연막에 주입한때의 계면주위밀도의 증가량을 제도한 특성도.
제11도는 오오거분광법에 의해 평가한 질화산화막과, 질소 가스분위기중에서 재가열하여 얻은 절연막중의 질소 및 실리콘의 분포도.
제12도는 역치전압의 제어용 반도체기판중에 형성된 인과붕소의 불순물층의 두께의 증가의 허용치를 약 0.04미크론에서 설정하였던 때에 각각의 열처리온도에서 허용하는 최대의 열처리시간 및 950℃(NO) 및 1150℃(NOHT)에서 60초동안 질화처리한 질화산화막을 재산화처리하여 최적특성이 기대될 수 있는때의 재산화시간을 각각의 열처리온도에 대해 각각 제도한 특성도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 열산화막
3 : 질화산화막 4 : 재가열질화산화막
본 발명은 반도체장치에 관한 것으로, 특히 고품질의 절연막의 형성하는 반도체장치 및 그 제조방법에 관한 것이다.
종래, 반도체기판상에 형성된 열산화막 및 질화산화막을 MOS형 반도체장치의 게이트산화막 혹은 EEPROM반도체장치의 터널산화막으로서 이용되고 있다. 그러나 종래 구조이 게이트절연막에서는, 최근의 반도체의 미세화에 의한 고정계영역에 발생하는 핫캐리어(hot carriers)가 이 게이트절연막에 주입된다. 이 주입에 의해, 플랫밴드전압의 전이와 계면준위밀도의 증가에 의한 전기특성의 열화, 특히 통상의 미세MOS에서는 역치전압의 변동과, EEPROM에서는 신호 ＂1＂의 기록상태와 비기록상태에서의 게이트 아래의 포텐셜으 변동을 발생하고 동작마아진(margin)등의 설정 혹은 소자의 신뢰성에 큰 문제를 던지고 있다. 이러한 문제를 해결하여, 보다 안정한 게이트절연막을 얻기 위해, 열산화막 대신에 질화산화막등을 사용하는 것도 일부의 연구자의 사이에서는 검토되고는 있지만, 실용적인것은 아직 개발되지 않았다.
본 발명은 이러한 문제점에 비추어 된것이므로, 이 핫캐리어의 주입에 의한 게이트절연막의 플랫밴드전압의 전이와 계면준위밀도의 증가의 본질적인 원인을 탐구하고, 새로운 접근에 의해, 보다 안정하게 섭미크론 MOS등의 게이트절연막등에 응용가능한 절연막을 형성하는 반도체장치 및 그 제조방법을 제공하는 것을 목적으로 하고 있다.
이 목적과 다른 목적은, 반도체기판상에 형성되고, 질소를 함유하는 실리콘 산화막을 형성하는 반도체장치에 있어서, 상기 산화막중의 수소농도([H])는
Figure kpo00002
(여기서,
Figure kpo00003
는 통상의 열산화막중의 수소농도,[N]은 기판계면의 막중에 포함된 질소의 농도)의 조건을 만족하는 것을 특징으로 하는 반도체장치에 의해 달성된다.
본 발명은 또한, 단시간 가열로를 사용하여 질화분위기중의 반도체기판상에 형성된 실리콘산화막을 가열하여 질화산화막을 형성하고, 재가열질화산화 절연막을 형성하도록 단시간 가열로를 사용하여 산소 또는 불활성가스분위기중에 재가열하여, 게이트 전극을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체장치 제조방법을 제공한다. 따라서 본 발명은 가열로를 짧은 시간동안 사용하여, 수소함량이 낮고, 포획전하 밀도가 적은 재가열질화산화막의 매우 확실한 절연막을 형성하는 반도체장치 및 그 제조방법을 제공한다.
본 발명은 다음과 같은 여러 작용효과를 제공한다.
본 발명에 의하면, 낮은 포획전하밀도를 형성하고, 불순물의 재분포를 제한하는 재가열질화산화막을 극히 간단한 방법으로 얻을 수 있고, 초미세 MOS형 반도체장치에서는, 핫캐리어에 의해 감소된 전기특성의 열화를 극히 억제할 수 있다. 이외에, EEPROM반도체장치에서는, 서환(書換)가능 회수가 현저하게 개선되는등 실용적으로 매우 유용한 것이다.
본 발명의 신규의 특징이 수록된 청구범위에 기재된 반면, 구성 및 내용의 양자에 관한 본 발명은, 기타의 목적과 특징에 따라, 도면과 연관하여 취한 다음의 상세한 설명으로부터 명확하게 이해될 것이다.
제1a도 내지 제1c도를 참조하여, 본 발명 반도체 제조방법의 일실시예를 이하에 설명한다. 반도체기판(1)상에 열산화막(2)을 형성한다. 그후, 램프가열로를 이용하여 암모니아분위기중에서 단시간 가열하는 것으로, 질화산화막(3)을 형성한다. 그후, 산소 또는 불활성가스분위기중에서 램프가열로를 사용하여 단시간 가열하는 것으로, 재가열질화산화막(4)을 형성한다.
이하, 이 반도체장치의 제조방법을 발명하기에 이르렀던 과정과 그 결과 및 효과를 실험결과에 의거해서 특히, 본 발명의 특정을 이룬 단시간 가열로에 의한 질화막형성을 산화성가스중의 재가열의 2개의 공정에관해 상술한다.
먼저 일반적으로, 종래의 질화막형성에 관해서는, 전기로등으로 장시간, 암모니아등의 질화성분위기중에서 질화처리를 하여 형성하고 있었다. 이 때문에 명확하지는 않지만, 절연막중에 다량의 수소가 들어가는 것에 기인하다고 생각되는 결핍등의 각종의 문제점이 지적되고 있다.
그러므로, 일반적으로는 이용되지 않는 초단위로 가열시간을 제어할 수 있는 단시간 가열로를 사용하여 산화막의 질화실험을 행하였다. 그 결과, 제작된 질화산화막중에 함유되어 있는 질소의 분포를 제2도에 도시하였다. 이것은, 각각 1150℃, 1050℃ 및 950℃의 온도에서 120초동안 질화처리를 행했던때의 질소의 깊이방향의 분포를 오오거분광법으로 분석한 결과이고, 표면부근 및 절연막/반도체기판 계면부근에 질화산화막이 형성되고, 그 질소농도는 질화온도가 높게됨으로서 증가하고 있다. 일반적으로, 이와같은 반도체 기판계면부근에 형성된 질화산화막은, 절연막에 전자를 주입한때에 유기되는 계면준위를 저감하는데에 효과적이라고 생각된다.
또, 한편 제3도에 2차이온질량분석법(이하 SIMS라 약칭함)에 의해 평가한 질화산화막중의 수소프로파일을, 950℃ 및 1150℃의 각각의 온도로 60초 질화처리한 질화산화막(각각 NO 및 NOHT), 및 열산화막에 대해서 도시한다. 질화온도가 높게되므로서, 질화산화막중의 수소농도는 현저하게 증가하는 것을 알 수 있다.
수소농도와 막질, 특히 전자의 포획전하밀도등의 관계를 명확하게 하기 위해서, 종래부터 일반적으로 널리 쓰이고 있는 절연막에 10mA/㎠의 터널전류를 인가하는 정전류스트레스법을 이용하여 평가를 행했다. 이 정전류스트레스법에 의한 평가는, 일정시간, 정전류스트레스를 절연막에 인가하여 유기된 계면준위 밀도의 증가량 및 플랫밴드전압의 전이량을 MOS콘덴서의 C-V특성으로부터 평가하는 것이다.
먼저, 막중에 함유된 수소농도와 플랫밴드전압의 전이량을 제4도에 평가하였다. 이것은, 각종 산화막, 질화산화막 및 재산화막에 0.1쿨롱/㎠의 전자를 주입한때의 플랫밴드전압의 전이량과, SIMS에 의해 평가한 절연막중의 수소함유량을 제도한 것이다. 산화막의 경우, 현저한 계면준위의 발생때문에, 음의 방향의 플랫밴드전압의 전이량을 볼 수 있다.
또, 산화막을 단시간 가열로에 의해 처리하여 질화산화막을 형성한 후, 각종의 온도 및 시간에 의한 단시간 재산화한 절연막에 관해서는, 수소농도가 감소함으로써, 거의 직선으로 플랫밴드전압전이량이 감소하고 있는 것을 알 수 있다. 이것은, 재산화에 의한 질화산화막중의 수소농도가 감소하고, 이것에 비례하여 전자의 포획전하밀도가 감소하고, 플랫밴드전압의 전이량이 감소하고 있는 것이라 생각된다. 이 재산화처리에 의한 수소농도를 SIMS에 의해 평가한 것이 제5도이다.
각각, 950℃로 60초동안 질화처리한 질화산화막(NO), 및 그 NO를, 950℃, 1050℃ 및 1150℃의 각각의 온도로 60초동안 재산화처리한 재산화막의 수소농도프로파일에 대해서 도시한다. 재산화처리가 진행됨에 따라, 절연막중의 수소농도는 현저하게 감소하고, 얼마안있어 열산화막과 같은 정도 혹은 이것 이하에까지 낮게 되는 것을 알 수 있다.
이와같이, 재산화처리는 절연막중의 수소농도의 저감에 대단한 효과가 있다. 따라서, 이 질화에 의한 수소의 함유가, 전자주입에 의한 플랫밴드전압전이량에 크게 기여하는 것이 명확하게 되었다. 또, 이 질화산화막을 더욱 단시간 가열로등으로 재산화하는 것에 의해서, 극히 효율적으로 바람직하지 않은 수소를 취출할 수 있는 것도 알 수 있었다.
더우기, 상세한 연구를 위해서 실험을 행했던 결과가 제6도에 있다. 이 제6도은 0.1쿨롱/㎠의 전자를 절연막에 주입한때의 계면준위밀도의 증가량 및 플랫밴드전압전이량을 재산화시간에 대하여 제도한 것이다. 절연막의 두께는, 약 8nm로, 종래의 산화막(Oxide) 및 질화산화막(NO, NOHT)의 경우, 어느것도 초기치는 계면준위밀도의 증가량 및 플랫밴드전압전이량이 크다.
한편, 질화산화막(NO,NOHT)을 재산화처리한 경우에는, 그 재산화온도가 높게됨에 따라, 또는 그 재산화시간이 길게됨에 따라, 계면준위밀도의 증가량 및 플랫밴드전압전이량의 어느쪽도 현저히 작게된다. 이효과는 재산화를 실시하는 질화산화막의ㅣ 질화의 정도가 보다 작은 경우, 보다 현저하게 나타나는 것을 알수 있다.
특히, 950℃에서 60초동안의 단시간 질화처리한 질화산화막(NO)을, 1150℃에서 60초 내지는 1050℃에서 200초 재산화처리한 경우, 그 계면준위밀도의 증가량 및 플랫밴드전압전이량의 절대치의 어느쪽도, 종래의 열산화막에 비해, 약 2 또는 3디지트(digit)정도 저감되고 있다. 이것으로부터, 열산화막을 램프 가열로를 이용해서 단시간 질화처리 및 단시간 재산화처리하는 것이, 낮은 포획전하밀도를 가지는 재산화질화산화막을 얻기 위해 대단히 유효한것이 분명하게 되었다. 즉, 본원발명의 반도체장치의 제조방법에 의해서만 미세한 MOS형 반도체장치에서는, 양호한 초기특성을 유지하면서, 핫캐리어에 의해 유기되는 플랫밴드전압전이량 및 계면준위밀도의 증가에 의한 전기적특성의 열화를 현저하게 억제할 수 있다.
더우기, 제6도에 도시한 바와같이, 재산화처리를 행하는 질화산화막의 질화의 정도가 보다 적은쪽(NO)이, 보다 질화의 정도가 큰쪽(NOHT)에 비해서, 플랫밴드전압전이량 및 계면준위밀도의 증가량이 작지만, 이것은 제4도에 도시한 바와같이, 보다 질화의 정도가 작은쪽이 질화산화막의 수소함유량이 더 작은 사실과 대단히 잘 대응하고 있다.
이상으로부터, 열산화막을 질화처리하는때에 수소를 취입하지 않도록, 가능한한 낮게 즉 저온에서 단기간 질화처리한 질화산화막을 재산화처리하면, 원래의 수소함유량이 적은 분량만큼, 재산화온도 및 재산화시간이 적어도 되고, 보다 단시간의 처리로 보다 양호한 특싱이 기대된다.
또, 재산화질화산화막의 쪽이 통상의 열산화막보다도 특성이 양호한 것에 관해서는, 전술한 제2도에 도시한 바와같이(질화산화막/반도체기판)의 계면부근에 질화산화막이 형성되는 것에 의한 계면준위발생의 억제효과 때문이라고 생각된다.
제7도는 절연막에 전자를 주입한때의 C-V특성의 변화를 도시한 것으로 열산화막, 950℃에서 60초동안 단시간 질화처리한 질화산화막(NO) 및 그 질화산화막을 1150℃에서 60초동안 단시간 재산화질화산화막(ONO)의 각각에 대해서 도시한다.
열산화막이 전자를 주입한후의 C-V특성으로 대단히 큰 변형 및 전이를 볼수있는 것에 대해, 재산화막(ONO)의 경우에는, 그 C-V특성에 거의 변화를 볼 수 없다. 이와같이, 램프 가열로를 이용한 질화 및 재산화처리는, 전자주입에 의해 발생하는 계면준위밀도의 증가 및 플랫밴드전압전이의 저감에 대단히 유효하다.
즉, 본 발명의 열산화막 단시간 질화처리와, 더우기 단시간 재산화처리의 공정에 의해서, 종래에는 없는 것으로부터 낮은 포획전하밀도를 가지고, 또 불순물의 재분포가 없는 양호한 절연막을 얻는 것이다. 또, 더우기 제8도에, 절연막에 10mA/㎠의 전자를 주입하는 것에 필요한 게이트전압을 주입시간에 대해 제도한것은, 열산화막, 950℃에서 60초동안 단시간 질화처리한 질화산화막(NO), 및 그 질화산화막을 1150℃에서 60초동안 단시간 재산화처리한 재산화막(ONO)의 각각에 대해서 도시한다. 게이트 전압은, 주입된 전자가 포획된것에 의한 정방향의 전이를 나타낸후, 도면중에 화살표로 표시된 곳에서 파괴하고, 이것으로부터 파괴전하량이 평가된다. 재산화막(ONO)의 파괴전하량은, 약 350C/㎠으로 현저히 큰 값을 나타내고, 열산화막에 비해서 약 16배 개선되고 있다. 이와같이, 램프 가열로를 이용한 질화 및 재산호처리는, 파괴전하량의 향상에 대단히 효과적이고, 예를들면, EEPROM반도체장치에 있어서의 서환가능회수를 현저히 개선하는 것이다.
제9도에는, 오오거분광법에 의해 평가한 절연막중의 질소 및 산소프로파일을, 950℃에서 60초동안 단시간 질화처리한 질화산화막(NO), 및 그 질화산화막을 각종의 재산화온도에서 60초동안 단시간 재산화처리한 재산화막에 대해서 도시한다. 질화산화막(NO)에서는, 표면부근 및 절연막/반도체기판 계면부근에 5at%정도의 질화산화층이 형성되고 있다. 재산화온도가 높게됨에 따라, 표면부근의 질소량은 감소하는 것에 대해, 절연막/반도체기판 계면부근의 질소프로파일은 거의 변화하지 않고, 재산화처리를 행해도 절연막/반도체기판 계면부근의 질소는 안정한 것을 알 수 있다. 한편, 산소프로파일로부터, 특히 1150℃의 재산화처리에 의해, 절연막/반도체기판 계면부근에 새로운 산화층이 형성되어, 절연막/반도체기판 계면이 반도체기판측으로 이동하고 있는 것을 알 수 있다. 그 산화층의 두께는 약 1nm이하이고, 그때의 용량의 감소는 10%이하로 적게되고, 미리 이 새로운 산화층의 두께의 분량만큼 처음의 열산화막을 얇게 형성해두면, 문제없다.
재산화질화산화막이 제6도의 원래의 열산화막보다 특성이 양호한 사실을 이해하기 위하여, 막중에 함유된 수소농도와 전자주입에 의해 발생된 계면준위사이의 관계를 제10도에 도시한다. 질화산화막중의 실리콘계면의 질소량이 다음의 재산화처리에 의해 거의 변하지 않는 사실을 제9도로부터 알 수 있고, 제10도에 동일한 계면의 질소레벨의 등고선을 그릴 수 있다. 도면에 있어서, 등고선은 0at%(열산화막), 2.2, 4.6, 11.5at%의 계면질소레벨을 가르킨다.
동일한 계면질소레벨, 즉 동일한 질화산화막은 재산화처리한때의 계면준위발생은 수소량이 더 낮아지는 경우 더 적어진다. 더우기, 큰 계면질소레벨의 등고선은 더 적은 계면질소레벨의 위치보다 도면에서 항상 더낮은 위치이다. 즉, 동일한 수소레벨을 가지는 절연막을 비교하면, 계면준위발생은 계면질소레벨이 더 큰경우, 더 작은것을 알 수 있다.
이와같이, 질화산화막시스템내의 전자의 주입에 의해 계면준위의 발생을 위해 두개의 기법이 있음을 알수 있다. 하나는 수소함량으로, 함량이 커짐에 따라, 계면준위발생이 더 커지고, 다른 하나는 계면질소레벨로, 레벨이 높아지면, 계면준위발생을 억제할 수 있다. 따라서, 계면준위발생에 있어서의 바람직한 절연막을 조금 얻기 위해서, 수소함량이 더 작고, 계면질소레벨이 더 커지고, 상술한 질화처리후의 재산화처리의 공정이 이러한 두 조건을 꼭 만족하는 것을 요한다. 그래서 재산화질화산화막은 원래의 산화막보다 더 양호한 특징을 형성한다.
또, 제10도로부터, 전자를 절연막에 주입하여 발생한 계면준위레벨 △DIt는 막중에 함유된 수소농도[H]및 절연막 및 기판의 계면중에 함유된 질소농도[N]에 의해 다음식으로 나타낼 수 있다
Figure kpo00004
여기서, F,N은 상수이고, m,n은 지수이다.
제10도에 있어서, 실험오차를 ±20%라 하면, m=2±0.4, n=2.5±0.5, 및 k=2.0±0.4(at.%)-2이다. 또, 원래의 산화막의 Dit이 Dit(SiO2)이 되도록 구획되는 경우, 질화처리 및 재가열에 의해 종래의 열산화막과 비교하여 계면준위발생을 억제함에 의해 향상하는 조건은
Figure kpo00005
이다.
그러므로, (1)과 (2)로부터, 이하의 (3)식을 만족하는 [H]및 [N]을 형성하는 절연막은 원래의 산화막과 비교하여, 더 작은 계면준위발생과 더 높은 확실성을 가지는 막이다.
Figure kpo00006
여기서 [H]OX는 원래의 열산화막중의 수소농도이다.
재산화처리대신에, 질화산화막을 불활성가스중에 재가열할수 있다.
제11도는 오오거분광법에 의해 평가한 950℃에서 60초동안 질화처리된 질화산화막(NO)의 실리콘 및 질소프로파일과, 1150℃에서 60초동안 재가열된 질화산화막(NO)의 절연막을 도시한다. 한편, 실리콘 프로파일로부터, 재산화처리의 경우에 있어서의 계면의 재산화처리에 의한 막두께의 증가와 반대로, 절연막의 두께는 질소가스에서 재가열함에 의해 증가하지 않는다. 이것은 재산화처리에서 행한 바와같이 용량의 감소처럼 영향을 미치도록 된것이 아님을 의미하고, 반도체장치에의 응용이 더욱 용이해짐을 알 수 있다.
더우기, SIMS분석법에 의한 질소가스에서 재가열함에 의해 절연막중의 수소함량을 변화하는 발명의 결과, 재산화처리의 능력이 높을뿐 아니라 함유된 수소를 제거할 수 있는 능력도 높일 수 있음을 알 수 있다. 예를들면, 950℃에서 60초동안 질화처리된 질화산화막(NO)이 1150℃에서 60초동안 질소가스중에 재가열되는 경우, 생성된 절연막의 수소 함량과 약 2×1020cm-3정도 낮고, 이것은 동일한 NO의 재산화처리후 수소함량과 거의 동일하다.
질소가스내에 재가열처리된 절연막의 전자포획특성이 연구되는 경우, 전자포획밀도 및 계면준위 발생레벨은 동일한 조건에 질화된 질화산화막으로부터 동일한 가열조건에 재산화된 절연막과 마찬가지이다. 예를들면, 0.1쿨롱/㎠전자가 950℃에서 60초동안 질화된 질화산화막(NO)으로부터 1150℃에서 60초동안 질소가스에 재가열처리된 절연막으로 주입된 경우, 플랫밴드전압의 전이량 및 계면준위밀도의 증가량은 각각 0.5mV 및 1010cm-2/eV로 낮아지고, 이것은 동일한 NO가 1150℃에서 60초동안 재산화처리되는 경우와 대략 마찬가지이다. 이러한 결과는, 전자포획밀도가 제4도에 도시된 바와 같이 수소함량에 의해 제어되고, 계면질소레벨에 의해 제어되는 사실로부터 잘 설명된다. 즉, 질소가스중에 재가열처리하면, 재산화처리와 마찬가지로, 질화산화막중의 수소함량을 효과적으로 감소하는 것이고, 반면에 계면질소레벨은 변화되지 않아서, 낮은 전자포획밀도 및 낮은 계면준위발생의 바람직한 절연막을 얻는다.
그러므로, 불활성가스중에 질화산화막을 재가열처리함에 의해 얻어진 재가열질화산화막은 매우 바람직하다. 또 불순물의 재분포에 관하여, 종래의 저항가열로를 이용하여 10분~6시간의 장시간, 재산화처리를 행한 경우에는, 예를들면 자야라만(Jayaraman)등(1986,IEDM)에 의해 제안된 조건에서는, 950℃에서 4시간 가열처리를 하는 것으로, 역치전압의 제어용으로서 반도체기판중에 형성한 인의 불순물층의 두께가 약 0.1미크론까지 증가되고, 반도체장치의 전기특성에 열화해 버린다.
따라서, 역치전압제어용으로서 반도체기판중에 형성한 인 및 붕소의 불순물층의 두께의 증가의 허용치를 약 0.04미크론으로 설정한 때에, 각 열처리온도에서 허용되는 최대의 열처리 시간을 제12도에 제도하였다. 동시에, 950℃(NO) 및 1150℃(NOHT)에서 60초동안 질화처리한 질화산화막을 재산화처리하여 가장 양호한 특성이 기대되는 때의 재산화시간도 또한 각 열처리온도에 대해 각각 제도하였다. 그결과, 질화산화막의 질화의 정도가 보다 적은쪽(NO)이, 보다 질화의 정도가 큰쪽(NOHT)에 비해, 가장 양호한 특성이 기대되는때의 재산화시간은 보다 짧고, 불순물의 재분포에 대해 유리하고, 또한, 원래의 질화산화막중의 수소함유량이 적게되는 분량만큼, 보다 양호한 특성이 기대된다. NO의 질화조건(950℃,60초동안)을 더욱 얕게, 즉, 저온 또는 단시간으로 하면, 가장 양호한 특성이 기대되는 때의 재산화시간은 보다 짧고, 불순물의 재분포 및 전기적 특성에 대해서 보다 유리한것이 기대된다.
이상과같이, 본 발명에 의하면, 램프 가열로를 이용하여 암모니아분위기중에서 질화처리한후, 질소 또는 불활성가스분위기중에서 재가열처리하여 질화산화막을 형성하는 것에 의해서, 종래의 저항가열로를 이용한 장시간의 재산화처리에서 문제로 되었던 불순물의 재분포를 유기함이 없이, 원래보다 낮은 포획전하밀도를 가지는 재가열 질화산화막이 얻어진다.
본 발명의 특정실시예를 이상과 같이 기재하여 설명하였지만, 본 기술분야에 속하는 자에 의해 수정과 변경을 할 수 있으므로, 수록된 청구범위는 본 발명의 진정한 범위에 벗어나지 않는 모든 변경 및 수정을 카바할 것이다.

Claims (6)

  1. 반도체기판상에 실리콘 산화막을 형성하고, 이 실리콘산화막을 급속가열로를 사용하여 질화성 분위기중에서 질화처리하여 질화산화막을 형성하고, 이 질화산화막을 급속가열로를 사용하여 산화성분위기중에서 재산화하여 재산화질화산화막을 형성하고, 이 질화산화막을 급속가열로를 사용하여 산화성분위기중에서 재산화하여 재산화질화산화막을 형성하고, 이러한 재산화질화산화막의 형성공정후 게이트전극을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 실리콘산화막은 질화산화막을 형성하도록, 900℃내지 1150℃에서 15 내지 60초동안 급속가열로중에 암모니아(NH3)를 함유하는 분위기로 질화처리되는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항 또는 제2항에 있어서, 질화산화막은 재산화질화처리막을 형성하도록 900 내지 1150℃에서 15내지 60초동안 급속가열로중의 산화성분위기로 재산화되는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 반도체기판에 실리콘산화막을 형성하고, 이 실리콘산화막을 급속가열로를 사용하여 질화성분위기로 질화처리하여 질화산화막을 형성하고, 상기 질화처리에 의해 상기 산화막에 도입된 수소농도를 상기 실리콘산화막과 동일한 정도로 저감시키도록 이 질화산화막을 급속가열로를 사용하여 불활성분위기로 재가열하여 재가열질화산화막을 형성하고, 이 재가열질화산화막을 형성하는 공정후 게이트전극을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제4항에 있어서, 실리콘산화막은 질화산화막을 형성하도록 900 내지 1150℃에서 15 내지 60초동안 급속가열로중에 암모니아(NH3)를 함유하는 분위기로 질화처리되는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제4항에 있어서, 질화산화막은 재가열질화산화막을 형성하도록 900 내지 1150℃에서 15 내지 60초동안 급속가열로중의 질소(N2) 또는 아르곤(Ar)을 함유하는 불활성가스분위기로 재가열되는 것을 특징으로 하는 반도체장치의 제조방법.
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