KR100400253B1 - 반도체소자의 박막 트랜지스터 제조방법 - Google Patents
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- H10B10/00—Static random access memory [SRAM] devices
Abstract
본 발명은 오프셋영역이 게이트전압에 영향을 받도록 하여 온-전류를 증가시킴으로써, 반도체소자의 온/오프 특성을 개선시키기 위한 박막트랜지스터를 제공하기 위한 것으로써, 반도체기판 상에 형성된 게이트전극 상부에 ONO구조의 게이트절연막을 형성한 후, 습식산화 방식의 스팀 어닐 공정을 진행하여 ONO 각층의 표면을 강화시켜 낮은 스윙 값과 높은 온/오프 비를 구현함으로써, 게이트절연막의 두께를 감소시키며 디바이스 마진을 확보할 뿐만 아니라 우수한 전기적 특성을 가지는 박막트랜지스터를 제조하는 것으로 매우 유용하고 효과적인 장점을 지닌 발명에 관한 것이다.
Description
본 발명은 오프셋영역이 게이트전압에 영향을 받도록 하여 온-전류를 증가시킴으로써, 반도체소자의 온/오프 특성을 개선시키기 위한 박막트랜지스터를 제공하기 위한 것으로써, 게이트절연막의 두께를 감소시키며 디바이스 마진을 확보할 뿐만 아니라 우수한 전기적 특성을 가지는 반도체소자의 박막트랜지스터 제조방법에 관한 것이다.
일반적으로, 박막 트랜지스터(Thin Film Transistor : TFT)는 반도체소자에서 스택 랜덤 액세스 메모리(SRAM) 소자 및 액정 표시기(Liquid Crystal Display : LCD) 제조공정에서 널리 사용되고 있으며, 반도체소자가 고집적화 되어감에 따라 박막 트랜지스터의 동작 특성이 전체 소자의 동작 특성에 영향을 미치게 된다.
최근 개발중인 스택 랜덤 액세스 메모리(SRAM)에서 풀-업(pull-up) 소자인 하부게이트(Bottom Gate)로 p-channel 폴리실리콘 박막 트랜지스터를 사용하고 있는데, 반도체소자가 고집적 소자로 전환함에 따라서 동작전압이 점차 감소하는 추세에 있음으로써, 이에 따라 박막 트랜지스터의 게이트 절연막의 두께 감소 또한 필요하게 되었다.
도 1은 종래 반도체소자의 박막 트랜지스터 제조방법을 설명하기 위해 나타낸 단면도이다.
도 1에 도시된 바와 같이, 반도체소자를 형성하기 위한 여러 요소가 형성된 구조의 반도체기판(1) 상에 게이트전극(2), 게이트절연막(3) 및 채널 영역(4)을 순차적으로 형성하여 박막 트랜지스터가 제조된다.
상기 게이트 전극(2)은 n-타입 도프트 아몰포스 실리콘을 증착시키거나, 언도프트 폴리실리콘을 증착 시킨 후, n-타입의 불순물을 도핑하여 제조한 막을, 패터닝 공정을 진행하여 형성된다.
그리고, 상기 게이트 절연막(3)은 게이트 사일렌(DCS :SiH2Cl2)을 기초로 화학기상증착 방식으로 게이트 전극(2) 상에 산화물을 증착하여 형성되며, 상기 채널 영역(4)는 게이트 절연막(3) 상에 폴리실리콘을 증착하여 형성된다.
그런데, 상기와 같은 종래기술을 이용하게 되면, 상기 사일렌(DCS :SiH2Cl2)을 기초로 한 산화물을 이용하여 형성된 게이트 절연막은 스윙(swing) 값이 크고, 그 결과 온 전류가 작으며, 온/오프 비 또한 간신히 만족시킬 수 있는 문제점이 있었다.
그러므로, 상기 게이트 절연막의 두께를 감소시키게 되면 소자 동작에 적합한 전기적 특성을 확보하기 어려워지는 문제점이 발생된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 반도체기판 상에 형성된 게이트전극 상부에 ONO구조의 게이트절연막을 형성한 후, 습식산화 방식의 스팀 어닐 공정을 진행하여 ONO 각층의 표면을 강화시켜 낮은 스윙 값과 높은 온/오프 비를 구현함으로써, 게이트절연막의 두께를 감소시키며 디바이스 마진을 확보할 뿐만 아니라 우수한 전기적 특성을 가지는 박막트랜지스터를 제조하는 것이 목적이다.
도 1은 종래 반도체소자의 박막 트랜지스터 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체소자의 박막 트랜지스터 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
100 : 반도체기판 110 : 층간절연막
120 : 게이트 전극 130 : 게이트 절연막
140 : 채널 영역 150 : 표면 처리
160 : 제1마스크 165 : LDO 이온주입
170 : 제2마스크 175 : 소오스/드레인 이온주입
상기 목적을 달성하기 위하여, 본 발명은 소정의 하부구조를 가지고 있는 반도체기판 상에 층간절연막을 형성한 후, 게이트전극을 형성하는 단계와; 상기 결과물 전체에 제1 전처리 세정공정을 진행한 후, ONO구조의 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막이 형성된 결과물 상에 스팀 어닐 공정을 진행하는 단계와; 상기 반도체기판 상의 노드 부위의 게이트 절연막을 마스크 및 식각공정을 진행하여 제거하는 단계와; 상기 결과물 상에 제2 전처리 세정공정을 진행한 후, 노드 부위를 제외한 나머지 영역에 채널영역을 형성하는 단계와; 상기 채널영역 상부에 SPG 어닐 공정을 진행하고, 라이트 옥시데이션을 진행하여 채널영역의 표면처리를 인-스튜로 진행하는 단계와; 상기 채널영역 전체에 문턱전압 이온을 주입한 후, 채널영역 상에 각각의 마스크를 이용하여 LDO 이온주입과 소오스/드레인 이온주입을 순차적으로 진행하여 풀-업 트랜지스터를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 박막 트랜지스터를 제공한다.
본 발명은 반도체기판 상에 형성된 게이트전극 상부에 ONO구조의 게이트절연막을 형성한 후, 습식산화 방식의 스팀 어닐 공정을 진행하여 ONO 각층의 표면을 강화시켜 낮은 스윙 값과 높은 온/오프 비를 구현함으로써, 게이트절연막의 두께를 감소시키는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체소자의 박막 트랜지스터 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.
도 2a에 도시된 바와 같이, 벌크(bulk) 트랜지스터와 비트라인 등이 형성된 소정의 하부구조를 가진 반도체기판(100) 상에 산화막 계열의 박막을 사용하여 층간절연막(110)을 형성한 후, 게이트 전극(120)을 형성한다.
이때, 상기 게이트 전극(120)은 실리콘 소스 가스와 PH3가스를 혼합하여 이루어지는 도프드 폴리실리콘을 사용하여 LP-CVD 방법으로 550~620℃의 온도범위에서 0.1~3torr의 압력으로 500~1500Å 두께로 형성한다.
또한, 상기 게이트 전극(120) 형성 시, 하부 층간절연막(110) 두께의 1/2 미만으로 과도식각하여, 하부 층간절연막(110)의 지나친 손실로 인한 언더 컷(under cut) 현상이 발생하지 않도록 한다.
이어서, 상기 결과물 전체에 HF와 H2O를 50 :1 혹은 100: 1로 혼합하여 희석한 DHF용액과 SC-1용액을 이용하여 제1 전처리 세정공정을 진행하여 자연산화막의 생성을 방지하고, 파티클(particle)을 제거한다.
그리고, 도 2b에 도시된 바와 같이, 상기 게이트 전극(120)이 형성된 반도체기판 전체에 하부 산화막(133), 질화막(136) 및 상부 산화막(139)으로 각각 두께가 35~65Å : 40~65Å : 65~100Å 의 비율로 순차적으로 적층하여 게이트 절연막(130)을 형성한다.
이때, 상기 게이트 절연막(130) 중 하부 산화막(133)과 상부 산화막(139)으로는 부분적으로 우수한 내압과 TDDP(Time Dependent Dielectric Breakdown) 특성이 좋은 DCS(SiH2Cl2) 가스와 N2O 가스를 소스로 하여 0.1~0.5torr의 압력으로 810~850℃의 온도범위에서 LP-CVD 방법으로 열산화막을 형성하며, 상기 질화막(136)은 DCS 가스와 NH3가스를 소스로 하여 LP-CVD 방법으로 형성한다.
또한, 상기 상부 산화막(139)의 두께가 하부 산화막(133)의 두께보다 두껍도록 형성하여 후속 제2 전처리 세정공정에 의한 레세스(recess) 마진을 확보한다.
그리고, 상기 게이트 절연막(130)이 형성된 결과물 전체에 습식산화 방식으로 750~790℃의 온도범위에서 진행 스팀 어닐 공정을 진행하여 게이트 절연막(130)인 ONO막 각각의 특성을 향상시키고 경계면을 강화시킨다.
이어서, 상기 반도체기판 상의 노드(node) 부위의 게이트 절연막을 마스크 및 식각공정을 진행하여 제거한 후, PIRANHA(H2SO4/H2O2)와 HF를 이용하여 제2 전처리 세정공정을 진행하여 상기 식각공정 중에 손상된 게이트 절연막(미도시함)과 오염을 제거한다.
그리고, 도 2c에 도시된 바와 같이, 상기 게이트 절연막(120) 상부에 460~500℃의 온도범위에서 0.1~2torr의 압력으로 Si2H6를 소스가스로 하는 언도프드 비정질 실리콘막을 LP-CVD 방법으로 250~1000Å 두께로 형성하여 채널영역(140)을 형성한다.
상기 채널영역(140) 상부에 인-스튜로 N2분위기에서 620~670℃의 온도범위에서 3~6시간 정도 SPG(Solid Phase Growth) 어닐 공정을 진행하고, 750~830℃의 온도범위에서 드라이 방법으로 O2가스를 흘려 라이트 옥시데이션을 진행하여 채널영역의 표면처리(150)를 한다.
이어서, 상기 채널영역(140) 전체에 P를 이용하여 10~50keV 범위 내에서 1.0E11~1.0E13 ions/㎠ 의 도즈량으로 문턱전압(Vt) 이온(미도시함)을 주입한다.
도 2d에 도시된 바와 같이, 상기 채널영역(140) 상에 제1마스크(160)를 형성한 후, 이를 이용하여 BF2를 소스로 하여 10~50keV 범위 내에서 1.0E11~1.0E13 ions/㎠ 의 도즈량으로 LDO(Lightly Drain Offset) 이온주입(165)한다.
그리고, 도 2e에 도시된 바와 같이, 상기 제1마스크(160)를 제거한 후, 제2마스크(170)를 형성하고, 상기 제2마스크(170)를 이용하여, BF2를 소스로 하여 10~50keV 범위 내에서 1.0E14~1.0E15 ions/㎠ 의 도즈량으로 소오스/드레인 이온주입(175)하여 소오스/드레인(미도시함)을 형성한다.
이후, 상기 제2마스크(170)를 제거함으로써, 풀-업 트랜지스터를 형성한다.
따라서, 상기한 바와 같이, 본 발명에 따른 반도체소자의 박막트랜지스터 제조방법을 이용하게 되면, 반도체기판 상에 형성된 게이트전극 상부에 ONO구조의 게이트절연막을 형성한 후, 습식산화 방식의 스팀 어닐 공정을 진행하여 ONO 각층의표면을 강화시켜 낮은 스윙 값과 높은 온/오프 비를 구현함으로써, 게이트절연막의 두께를 감소시키며 디바이스 마진을 확보할 뿐만 아니라 우수한 전기적 특성을 가지는 박막트랜지스터를 제조할 수 있다.
Claims (23)
- 소정의 하부구조를 가지고 있는 반도체기판 상에 층간절연막을 형성한 후, 게이트전극을 형성하는 단계와;상기 결과물 전체에 제1 전처리 세정공정을 진행한 후, ONO구조의 게이트 절연막을 형성하는 단계와;상기 게이트 절연막이 형성된 결과물 상에 스팀 어닐 공정을 진행하는 단계와;상기 반도체기판 상의 노드 부위의 게이트 절연막을 마스크 및 식각공정을 진행하여 제거하는 단계와;상기 결과물 상에 제2 전처리 세정공정을 진행한 후, 노드 부위를 제외한 나머지 영역에 채널영역을 형성하는 단계와;상기 채널영역 상부에 SPG 어닐 공정을 진행하고, 라이트 옥시데이션을 진행하여 채널영역의 표면처리를 인-스튜로 진행하는 단계와;상기 채널영역 전체에 문턱전압 이온을 주입한 후, 채널영역 상에 각각의 마스크를 이용하여 LDO 이온주입과 소오스/드레인 이온주입을 순차적으로 진행하여 풀-업 트랜지스터를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 박막 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 층간절연막은 산화막 계열의 박막을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 박막 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 게이트전극은 LP-CVD 방법으로 도프드 폴리실리콘을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 박막 트랜지스터 제조방법
- 제 3항에 있어서, 상기 도프드 폴리실리콘은 실리콘 소스 가스와 PH3가스를 혼합하여 이루어지는 것을 특징으로 하는 반도체소자의 박막 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 게이트 전극은 550~620℃의 온도범위에서 0.1~3torr의 압력으로 500~1500Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 박막 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 게이트 전극 형성을 위한 과도 식각 시, 하부 층간절연막 두께의 1/2 미만으로 과도식각하는 것을 특징으로 하는 반도체소자의 박막 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 제1 전처리 세정공정은 DHF용액과 SC-1용액을 이용하여 세정하는 것을 특징으로 하는 반도체소자의 박막 트랜지스터 제조방법.
- 제 7항에 있어서, 상기 DHF용액은 HF와 H2O를 50 :1 혹은 100: 1로 혼합하여 희석한 용액을 사용하는 것을 특징으로 하는 반도체소자의 박막 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 게이트 절연막은 하부 산화막, 질화막 및 상부 산화막으로 구성하는 것을 특징으로 하는 반도체소자의 박막 트랜지스터 제조방법.
- 제 9항에 있어서, 상기 하부 산화막과 상부 산화막은 DCS 가스와 N2O 가스를 소스로 하여 열산화막으로 형성하는 것을 특징으로 하는 반도체소자의 박막 트랜지스터 제조방법.
- 제 9항에 있어서, 상기 하부 산화막과 상부 산화막은 0.1~0.5torr의 압력으로 810~850℃의 온도범위에서 LP-CVD 방법으로 형성하는 것을 특징으로 하는 반도체소자의 박막 트랜지스터 제조방법.
- 제 9항에 있어서, 상기 질화막은 DCS 가스와 NH3가스를 소스로 하여 LP-CVD 방법으로 형성하는 것을 특징으로 하는 반도체소자의 박막 트랜지스터 제조방법.
- 제 9항에 있어서, 상기 상부 산화막은 하부 산화막보다 두껍게 형성하는 것을 특징으로 하는 반도체소자의 박막 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 스팀 어닐 공정은 습식산화 방식으로 750~790℃의 온도범위에서 진행하는 것을 특징으로 하는 반도체소자의 박막 트랜지스터 제조방법.
- 제 1항 또는 제 9항에 있어서, 상기 하부 산화막과 질화막 및 상부 산화막으로 구성된 게이트 절연막의 각각 두께는 35~65Å : 40~65Å : 65~100Å 의 비율로형성하는 것을 특징으로 하는 반도체소자의 박막 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 제2 전처리 세정공정은 PIRANHA 와 HF를 이용하여 세정하는 것을 특징으로 하는 반도체소자의 박막 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 채널영역은 460~500℃의 온도범위에서 0.1~2torr의 압력으로 Si2H6를 소스가스로 하는 언도프드 비정질 실리콘막을 LP-CVD 방법으로 250~1000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 박막 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 SPG 어닐 공정은 N2분위기에서 620~670℃의 온도범위에서 3~6시간 정도 진행하는 것을 특징으로 하는 반도체소자의 박막 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 라이트 옥시데이션 공정은 750~830℃의 온도범위에서드라이 방법으로 O2가스를 흘려서 진행하는 것을 특징으로 하는 반도체소자의 박막 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 문턱전압 이온주입은 P를 이용하여 10~50keV 범위 내에서 1.0E11~1.0E13 ions/㎠ 의 도즈량을 주입하는 것을 특징으로 하는 것을 특징으로 하는 반도체소자의 박막 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 LDO 이온주입은 BF2를 소스로 하여 10~50keV 범위 내에서 1.0E11~1.0E13 ions/㎠ 의 도즈량을 주입하는 것을 특징으로 하는 것을 특징으로 하는 반도체소자의 박막 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 소오스/드레인 이온주입은 BF2를 소스로 하여 10~50keV 범위 내에서 1.0E14~1.0E15 ions/㎠ 의 도즈량을 주입하는 것을 특징으로 하는 것을 특징으로 하는 반도체소자의 박막 트랜지스터 제조방법.
- 소정의 하부구조를 가지고 있는 반도체기판 상에 층간절연막을 형성한 후, 게이트전극을 형성하는 단계와;상기 결과물 전체에 제1 전처리 세정공정을 진행한 후, 하부 산화막을 형성하는 단계와;상기 하부 산화막 상에 질화막을 형성하는 단계와;상기 질화막 상에 상부 산화막을 형성하여, 이로 인하여 상기 하부 산화막, 질화막 및 상부 산화막으로 구성된 게이트 절연막을 형성하는 단계와;상기 게이트 절연막이 형성된 결과물 상에 습식산화 방식을 이용한 스팀 열 공정을 진행하는 단계와;상기 반도체기판 상의 노드 부위의 게이트 절연막을 마스크 및 식각공정을 진행하여 제거하는 단계와;상기 노드 부위의 게이트 절연막이 제거된 결과물 상에 제2 전처리 세정공정을 진행한 후, 노드 부위를 제외한 나머지 영역에 채널영역을 형성하는 단계와;상기 채널영역 상부에 SPG 어닐 공정을 진행하고, 라이트 옥시데이션을 진행하여 채널영역의 표면처리를 인-스튜로 진행하는 단계와;상기 채널영역 전체에 문턱전압 이온을 주입한 후, 채널영역 상에 각각의 마스크를 이용하여 LDO 이온주입과 소오스/드레인 이온주입을 순차적으로 진행하여 풀-업 트랜지스터를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 박막 트랜지스터 제조방법.
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