KR20030055168A - Cmos 수직 대체 게이트(vrg) 트랜지스터 - Google Patents

Cmos 수직 대체 게이트(vrg) 트랜지스터 Download PDF

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Abstract

본 발명에 따라, CMOS 수직 대체 게이트 금속 산화물 반도체 전계 효과 트랜지스터들을 형성하는 아키텍처 및 공정이 개시되어 있다. 집적 회로 구조물은 평면을 따라 형성된 주표면을 갖는 반도체 지역 및 상기 표면 내에 형성된 제1 및 제2 소스/드레인 도핑 영역들을 포함한다. 절연 트렌치는 제1 소스/드레인 영역과 제2 소스/드레인 영역 사이에 형성된다. 제1 소스/드레인 영역과는 다른 도전성 타입의 채널을 형성하는 제3 도핑 영역은 상기 제1 소스/드레인 영역 상으로 배치된다. 제4 도핑 영역은 상기 제2 소스/드레인 영역에 관하여 반대 도전성 타입을 갖고 채널 영역을 형성하는 제2 소스/드레인 영역 상으로 형성한다. 제5 및 제6 소스/드레인 영역들은 제3 및 제4 도핑 영역들 상에 각각 형성된다.
반도체 디바이스의 관련 제조 방법에 있어서, 제1 및 제2 소스/드레인 영역들은 반도체 층 내에 형성되고, 이어서 채널을 형성하는 제3 및 제4 도핑 영역들이 형성된다. 제5 및 제6 도핑 영역들은 구조물을 완성하기 위해 채널들 상에 형성된다. 절연 영역은 반대 도전성 타입의 이들 영역들을 절연하기 위해 제1 소스/드레인 영역과 제2 소스/드레인 영역 사이에 형성된다.

Description

CMOS 수직 대체 게이트(VRG) 트랜지스터{CMOS vertical replacement gate (VRG) transistors}

본 발명은 전류를 도전시키도록 설계된 변화하는 도전성 타입들의 정션들을 포함하는 반도체 디바이스들 및 그러한 디바이스들의 제조 방법들에 관한 것이다. 보다 상세하게는, 본 발명은 상보적인 금속-산화물 전계 효과 트랜지스터들(CMOS) 수직 대체-게이트(VRG) 전계 효과 트랜지스터 디바이스들을 포함하는 집적 회로 및 그러한 디바이스들을 포함하는 집적 회로들의 제조 방법들에 관한 것이다.

반도체 디바이스 성능을 강화시키는 것 및 디바이스 밀도(단위 면적당 디바이스들의 수)를 증가시키는 것은 반도체업계의 주요 목적이 계속 되어 왔다. 디바이스 밀도는 개개의 디바이스들을 보다 작게 만들고 디바이스들을 보다 치밀하게 패킹함으로써 증가된다. 그러나, 디바이스 치수들(피처 크기 또는 디자인 룰들이라 칭하기도 함)이 감소함에 따라, 디바이스들 및 이들의 구성 소자들을 형성하는 방법들이 적응되어야 한다. 예를 들면, 생산되는 디바이스 크기들은 현재 0.25미크론 내지 0.18미크론 범위이고, 보다 작아지는 치수 쪽으로 흐르는 경향이 기정 사실이다. 그러나, 디바이스 치수들이 축소함에 따라, 특정 제조 제한들이, 특히 부수적인 리소그래피 공정들에 관하여 발생한다. 사실상, 현행 리소그래피 공정들은 오늘날 디바이스 사용자들이 요구하는 필수 최소 크기들로 디바이스들을 정확하게 제조할 수 없는 지점에 거의 이르고 있다.

일반적으로, 대부분의 금속-산화물 반도체 전계 효과 트랜지스터들(MOSFET들)은 횡형 구성으로 형성되고, 전류는 기판 평면 또는 본체 표면에 병렬로 흐른다. 증가된 디바이스 밀도를 달성하기 위해 이들 MOSFET 디바이스들의 크기가 감소함에 따라, 제조 공정은 점점 복잡해지고 있다. 특히, 리소그래피 패턴에서 이미지 윤곽을 그리기 위해 사용된 방사선의 파장이 디바이스 치수들에 접근함에 따라, 게이트 채널을 생성하기 위한 리소그래피 공정은 의문의 여지가 있다. 따라서, 그러한 횡형 MOSFET들에 대해, 게이트 길이는 그것이 리소그래피 기술들을 통해 정확하게 제어될 수 없는 지점에 도달하고 있다.

패킹 밀도에서 최근의 진보들은 수직 MOSFET의 여러 가지 변화를 초래하고 있다. 특히, 다까또(Takato, H.) 등의 "초고밀도 LSI에 대한 주변 게이트 트랜지스터들(SGT)의 영향(Impact of Surrounding Gates Transistor(SGT) for Ultra-High-Density LSI's)"[IEEE Transactions on Electron Devices, 제38(3)권, 제573-577페이지(1991)]에 개시된 수직 디바이스는 평면 또는 횡형 MOSFET 디바이스에 대한 대체물로서 제안되고 있다. 헤르겐로더(Hergenrother) 등의 "The Vertical-Replacement Gate(VRG) MOSFET" A50-nm Vertical MOSFET with Lithography-Independent Gate Length"[Technical Digest of the International Electron Devices Meeting, 제75페이지, 1999년] 참조하자.

집적 회로 칩 상에 제조된 복수의 평면 MOSFET 활성 디바이스들은 도 1에 단면도로 나타낸다. 기판(9)은 p+부(50) 및 p-부(52)를 포함하고, 후자는 전형적으로 에피택셜 기술에 의해 성장한다. MOSFET들(2, 4 및 6)은 기판(9) 상에 제조된다. MOSFET(2)는 LOCOS(local oxidation of silicon) 영역(10)에 의해 MOSFET(6)로부터 분리된다. 마찬가지로, MOSFET(6)는 LOCOS 영역(12)에 의해 MOSFET(4)로부터 분리된다. 대안으로, MOSFET들(2, 4 및 6)은 얕은 트렌치 절연(STI) 기술들에 의해 전기적으로 분리될 수 있다. MOSFET(2)는 n-타입 웰(20) 내에서 확산된 게이트(14), 소스(16) 및 드레인 영역(18)을 포함한다. MOSFET(4)는 p-타입 웰(34) 내에서 확산된 게이트(28), 소스(30) 및 드레인 영역(32)을 포함한다. 마지막으로, MOSFET(6)는 n-타입 웰(44) 내에서 확산된 게이트(38), 소스(40) 및 드레인 영역(42)을 포함한다. 게이트들(14, 28 및 38)은 게이트 산화물 층이라 칭하기도 하는 이산화 실리콘 층(46)에 의해 기판(9)으로부터 분리된다. 도 1( 및 본 출원의 다른 도면들)은 집적 회로의 일부를 단순히 표시하려는 경향이 있으므로, 여러 가지 콘택트들, 연계부들, 바이어스 및 금속 층들은 도시하지 않으며, 특징부들은 축적으로 그리지는 않았다.

디지털 용도에서 특히, 칩의 인접 영역들 상에 n-채널 및 p-채널 MOSFET들의 조합물을 제조하는 것이 특히 유리하다. 이러한 상보형 MOSFET(CMOS) 구조물은 도 2에 기본 인버터 회로 형태로 예시되어 있다. MOSFET들의 드레인들(예를 들면 도 1에서 MOSFET들(2 및 4))은 상호 접속되어 출력단을 형성한다. 입력 단자는 MOSFET 게이트들(예를 들면, 도 1의 게이트들(14 및 28))의 공통 접속부이다. 개략적인 도 2에서, MOSFET(2)는 PMOS 디바이스이고, MOSFET(4)는 도 1에 단면도로 예시된 NMOS 디바이스이다.

CMOS 반도체 디바이스의 용도에 추가의 진보들을 제공하기 위해, 바람직한 공간-절감에 따른 편재하는 CMOS 디바이스 및 VRG 디바이스와 연관된 제조 진보 모두의 장점들을 제공하는, 수직 대체 게이트(VRG) CMOS 디바이스들을 생성하기 위한 아키텍처가 제공된다.

본 발명의 일 실시예에 따른 반도체 디바이스는 내부에 형성된 제1 및 제2 공간 이격된 및 절연된 도핑 영역들을 갖는 제1 반도체 물질층을 포함하고, 여기서 제1 및 제2 도핑 영역들은 반대 도전성 타입이다. 제1 도핑 영역과는 다른 도전성 타입의 제3 도핑 영역은 제1 도핑 영역 상으로 형성된다. 제4 도핑 영역은 제2 도핑 영역과는 다른 도전성 타입을 갖는 제2 도핑 영역 상으로 형성된다. 제1 및 제2 산화물 층들은 제3 및 제4 도핑 영역들 각각에 근접하게 형성된다.

제1 도핑 영역들은 제1 전계 효과 트랜지스터의 소스/드레인 영역이고, 제3 도핑 영역은 채널이다. 제2 전계 효과 트랜지스터의 소스/드레인 영역은 제2 도핑 영역을 포함하고, 제4 도핑 영역은 그의 채널을 형성한다. 각각의 MOSFET에 대한 제2 소스/드레인 영역은 채널들 각각 상으로 형성된다.

관련 제조 방법에 있어서, 집적 회로는 디바이스 형성에 적절한 반도체층을 제공하고 제1 평면을 따라 형성된 표면을 가짐으로써 제조된다. 제1 전계 효과 트랜지스터에 대해, 제1 디바이스 영역은 반도체층 내에 형성되고, 여기서 디바이스 영역은 소스 및 드레인 영역 사이에서 선택된다. 제2 전계 효과 트랜지스터에 대해, 제2 디바이스 영역은 반도체층 내에 형성되고, 여기서 제2 디바이스 영역은 소스 및 드레인 영역 사이에서 선택되고, 제1 디바이스 영역으로부터 더 절연된다. 제1 및 제2 전계 효과 트랜지스터들 각각에 대한 채널 영역들은 제1 및 제2 디바이스 영역들 상의 복수의 영역들에 형성된 트렌치들 내에 제1 및 제2 디바이스 영역들 각각 상에 형성된다. 복수의 층들 중 적어도 2개는 소스/드레인 연장 영역들이 형성되는 도핑 절연층들을 포함한다. 제1 도전성 타입의 제1 도핑 절연층은 제1 디바이스 영역 상에 형성되고, 이어서 전체 구조물 상으로 제2 도전성 타입의 도핑 절연층이 형성된다. 이어서, 제2 도핑 절연층은 제1 디바이스 영역 위에 놓이는 영역에서 제거됨으로써, 생성된 구조물은 제1 디바이스 영역 상의 제1 도핑 절연층 및 제2 디바이스 영역 상의 제2 도핑 절연층을 포함한다. 유사한 처리 단계들은 제1 및 제2 도핑 절연층들 상으로 제3 및 제4 도핑 절연층들 각각을 형성하기 위해 사용된다. 제1/제2 도핑 절연 영역과 제3/제4 도핑 절연 영역 사이에 배치된 것은 채널 영역들의 노출된 부분들 내에 게이트 산화물의 형성을 허용하기 위해 후에 제거되는 희생층이다.

본 발명은 하기 바람직한 실시예들의 설명 및 다음 도면을 고찰할 때 보다 용이하게 이해될 수 있고, 그의 추가의 장점들 및 용도들이 보다 용이하게 명백해질 것이다.

통상적인 실시예 따라, 여러 가지 상기 디바이스 특징부들은 축척으로 도시되지 않고, 본 발명에 관련된 특이적 특징부들을 강조하도록 도시된다. 참조 문자들은 도면들 및 명세서 전반에 걸쳐 동일한 소자들을 나타낸다.

도 1은 선행 기술의 CMOS 집적 회로의 단면도.

도 2는 CMOS 디바이스들로부터 형성된 인버터 회로의 개략도.

도 3 내지 도 34는 순차 제조 단계들 동안 본 발명의 제1 실시예에 따른 회로 구조물의 단면도.

도 35 내지 도 40은 순차 제조 단계들 동안 본 발명의 제2 실시예에 따른 회로 구조물의 단면도.

* 도면의 주요 부분에 대한 부호의 설명

10: 집적 회로 구조물 100: 기판

108: 에피택셜층 116: 탱크 산화물층

130: 트렌치 142, 160, 310: PTEOS 층

144, 164, 306: BTEOS 층 152: 희생층

162, 207: 질화 실리콘층 200, 202, 204, 206: 창

204, 206: 결정질 반도체 물질들

240, 242: 게이트

개시된 실시예들은 CMOS 구조물들 및 관련 제조 기술들을 포함한다. CMOS 수직 MOSFET들을 제조하는 공정은 1999년 1월 18일자로 출원된 "A CMOS Integrated Circuit Having Vertical Transistors and a Process for Fabricating Same"이라는표제의 공동 소유 미합중국 특허 출원 제290,533호에 개시되어 있으며, 본 명세서에 참고 문헌으로서 인용한다. 수직 트랜지스터 MOSFET들(NMOS 타입이나 PMOS 타입 모두)의 구조 및 제조에 대한 보다 일반적인 설명은 공동 양도된 미합중국 특허 제6,027,975호 및 제6,197,641호에 기재되어 있으며, 본 명세서에 참고 문헌으로서 인용한다.

트랜지스터들 및 집적 회로들의 제조에 관하여, "주표면(major surface)"이라는 용어는 복수의 트랜지스터들이 예를 들면 평면 공정에서 제조되는 반도체층의 표면을 의미한다. 본 명세서에 사용된 바의 "수직(vertical)"이라는 용어는 주표면에 관하여 실질적으로 직교하는 것을 의미한다. 전형적으로, 주표면은 전계 효과 트랜지스터 디바이스가 제조되는 단결정질 실리콘층의 <100> 평면에 따른다. "수직 트랜지스터(vertical transistor)"라는 용어는 전류가 소스에서 드레인으로 수직으로 흐르도록 주표면에 관하여 수직으로 배향된 개개의 반도체 성분들을 갖는 트랜지스터를 의미한다. 예로써, 수직 MOSFET에 대해, 소스 영역, 채널 영역 및 드레인 영역은 주표면에 관하여 상대적으로 수직 정렬로 형성된다.

도 3 내지 도 34는 본 발명의 일 실시예에 따른 전형적인 회로 기능을 구성하기 위한 여러 제조 단계들 동안 집적 회로 구조물(10)의 단면도를 예시한다. 명세서로부터, 복수의 수직 CMOS 트랜지스터들이 집적 회로를 형성하기 위해 어떻게 단독으로 구성될 수 있거나 또는 다른 디바이스들, 예를 들면 바이폴러 정션 트랜지스터들, 평면 MOSFET들, 커패시터들 또는 레지스터들과 조합하여 형성될 수 있는지 명백해질 것이다. 본 명세서에 기재된 여러 가지 반도체 특징부들 및 영역들은실리콘로 구성되는 것이 바람직하지만, 본 발명의 기타 실시예들이 화합물 또는 헤테로정션 반도체들 단독 또는 조합을 포함하는 기타 반도체 물질들에 기초할 수 있음이 당업계의 숙련자들에게 명백하다.

도 3을 참조하면, 층(100)의 상부 위의 결정 평면을 따라 형성된 노출된 주표면(106)을 갖는 단결정질 반도체층(100)이 도시되어 있다. 에피택셜층(108)은 노출된 주표면(108) 상의 종래 수단들에 의해 성장한다. 일 실시예에서, 기판(100)은 p-타입 물질로 짙게 도핑되고(p+도핑이라 칭함), 에피택셜층(108)은 p-타입으로 얕게 도핑된다(p-도핑이라 칭함). 기판(100) 및 에피택셜층(108)의 두께, 내부의 도펀트의 농도, 및 도펀트의 타입(예, n-타입 또는 p-타입)은 모두 디자인 선택의 문제이다.

도 4에 나타낸 바와 같이, 이산화 실리콘(Si2O4)의 층(110)은 에피택셜층(108) 상으로 종래 공정들에 의해 증착 또는 성장된다.

다음으로, 층(112), 바람직하게는 질화 실리콘층(Si3N4)은 이산화 실리콘층(110) 상으로 증착된다. 도 5 참조하자. 종래부터, 질화 실리콘층은 약 20nm 두께까지 저압 화학적 증착에 의해 형성된다.

이어서, 층들(110 및 112)은 포토레지스트로 커버되고, 창은 이러한 CMOS 디바이스 내에 n-타입 영역을 주입하기 위해 에칭에 의해 개방된다. 도 6 참조하자. 층들(110 및 112)을 마스크로서 사용함에 따라, 인(또는 비소 등의 다른 공여체 물질)이 n 영역을 형성하기 위해 주입된다. 인은 보다 가볍고, 보다 큰 투사된 주입범위를 갖기 때문에 비소보다 더 낫다. 또한, 인은 에픽택셜층(108)에 더 빨리 확산한다. 이러한 빠른 확산은 에피택셜층(108)에 빠르게 깊이 들어가는 도펀트들을 구동하여 n 영역을 형성하는데 유리하다. 인은 약 1KeV에서 500 MeV까지의 에너지들에 의해 1E12 내지 1E17 atoms/cm2범위의 농도로 주입될 수 있다.

주입 공정 후, 박층의 n 영역(114)이 형성된다. 이어서, 필드 또는 탱크 산화물층(116)이 예를 들면, 습식 산화에 의해 약 200nm 두께 층으로 형성된다. 도 7은 나머지 박층 n-타입 층(114) 상에 형성된 결과의 탱크 산화물층(116)을 예시한다. 탱크 산화물층(116)의 형성은 밑에 놓인 에피택셜층(108)의 영역으로부터 실리콘을 소비하고, 따라서 결과적으로 성장한 산화물이 팽창한다. 이는 도 7에 도시된 바와 같이, 이산화 실리콘층(110)의 바닥 표면을 한정하는 평면(118)을 따라 불연속선을 생성한다. 따라서, 탱크 산화물층(116)은 평면(118) 아래로 연장한다. 탱크 산화물은 질화 실리콘이 산소 및 물 분자들의 확산을 봉쇄함에 따라 질화 실리콘층(112)에 의해 보호된 웨이퍼 영역으로는 실질적으로 성장하지 않고, 그에 따라 그 영역 내의 실리콘의 산화 및 이산화 실리콘의 형성을 방지한다.

이산화 실리콘층(110) 및 질화 실리콘층(112)은 도 8에 나타낸 바와 같이, 에칭에 의해 제거된다. 자기 정렬된 주입 마스크로서 탱크 산화물층(116)을 사용함으로써, p-타입 영역은 붕소(또는 다른 공여체 타입 물질)를 주입함으로써 형성된다. 탱크 산화물층(116)은 n 영역(114) 내의 붕소 주입을 배제시키기 위해 붕소 주입편의 투사 범위보다 훨씬 더 두꺼워야 한다.

도 9에 도시된 바와 같이, 인 및 붕소 주입편들 모두는 매우 고온(약 1000℃)에서 드라이브인 확산 공정에 의해 에피택셜층(108)으로 확산된다. 확산 후, 탱크 산화물층(116)이 제거된다. 탱크 산화물층(116)의 형성은 에피택셜층(108)으로부터 실리콘을 소비하였기 때문에, n-영역(114) 및 p-영역(120)의 윤곽을 그리는 단계(122)가 초래된다.

바람직하게는, CMOS 회로의 PMOS 및 NMOS 디바이스들은 얕은 트렌치 절연 공정을 통해 절연되고, 여기서 트렌치(130)(도 10 참조)는 종래 기술에 의해 표면(132)에 형성된다. 트렌치(130)는 상보적인 전계 효과 트랜지스터들의 전형적인 쌍이 형성되어야 하는 2개의 영역들 사이에 전기적 단속을 제공한다. 트렌치(130)는 약 1㎛ 깊이까지 반응성 이온 에칭에 의해 형성되는 것이 바람직하다. 트렌치 대신에, 실리콘 로컬 산화(LOCOS)의 공정이 2개의 트랜지스터들을 절연하기 위해 이용될 수 있다.

도 11에 도시된 바와 같이, 트렌치(130)는 예를 들면 저압 화학적 증착에 의해 이산화 실리콘 층(134)을 증착시킴으로써 완전히 충전된다. 이어서, 디바이스는 상위 표면을 평면화시키기 위해 기계 화학적 연마 공정을 겪고, 도 12에 예시된 결과의 구조물을 생성한다.

도 13에 도시된 바와 같이, 이산화 실리콘층(140)은 도 12에 도시된 이산화 실리콘층(136)을 포함하는 전체 디바이스 상으로 증착되거나 또는 형성된다. 이산화 실리콘층(140)은 결과적으로 위에 놓이는 게이트 영역이 되어야 하는 것으로부터 소스 영역들(114 및 120)을 절연시킨다. 따라서, 이산화 실리콘층(140)은 이러한 절연 목적과 일치하는 물질로 구성되고 그러한 두께를 갖는다.

다음으로, p-도핑된 테트라에틸렌-오소-실리케이트(PTEOS) 층(142)은 이산화 실리콘층(140) 상으로 형성된다(도 14 참조). PTEOS 층(142)은 테트라에틸-오소 실리케이트 전구물질 또는 TEOS, 즉 Si(OC2H5)4의 분해에 의해 형성된다. 이산화 실리콘 필름을 형성하기 위해 기화된 액체 TEOS(이하 TEOS-증착된 산화물이라 칭함)의 분해는 전형적으로 산소 환경에서 650℃ 내지 750℃에서 화학적 증착에 의해 발생한다. 그러한 TEOS 증착은 필요할 때 스텝 적용 범위에서 양호한 균일성을 제공하는 것으로 공지되어 있다. 일반적으로, 증착된 필름은 그것이 종종 이산화 실리콘라 칭해지더라도, 실리콘의 비화학양론적 산화물인 것으로 이해된다. 예를 들면 반응 산호의 10%에 이르는 오존(O3)을 포함하는 것은 저온 증착을 고무시킨다. 오존을 포함하는 전형적인 반응은 분당 4 표준 리터의 산소, 6% 오존을 포함하는 산소, 분당 1.5 표준 리터의 헬륨 및 분당 300 표준 세제곱 미터의 TEOS와 함께 400° 및 300°Torr에서 수행된다. TEOS 증착이 도펀트, 이 경우에 도시된 바의 PTEOS 층(142)을 형성하기 위해 약 0.01% 내지 15% 범위의 농도를 갖는 수용체 도펀트를 포함할 수 있는 것은 공지되어 있다.

당업계의 숙련자들에게 공지된 바의 에칭 종료는 에칭이 밑에 놓인 층 또는 위에 놓인 층 또는 층들로 진행하는 것을 방지하도록 설계되어 있다. 따라서, 에칭 종료는 에칭되어야 하는 인접한 층 또는 층들보다 선택된 에칭제에 대해 현저히 큰 에칭 저항을 갖는다. 보다 상세하게는, 이러한 경우에, 선택된 에칭제에 대해, 에칭 종료층(144)은 인접한 PTEOS 층(142)보다 훨씬 느린 에칭 속도를 갖는다. 따라서, 본 발명에 따라, PTEOS 층의 일부는 에칭에 의해 제거될 수 있는 한편, 에칭 종료층은 다른 부분들을 보호한다. 밑에 놓인 PTEOS 층에 대한 에칭제의 작용을 제한하는 적절한 에칭 종료 물질은 도 15의 참조 문자(144)로 나타낸 질화 실리콘이다.

이들 질화 실리콘층(144)을 에칭 종료층으로서 사용함으로써, PTEOS 층(142)의 일부는 도 16에 예시된 바와 같이 제거된다. 도시된 바와 같이, PTEOS 층(142)의 거의 절반이 제거되고, 나머지 부분은 n 영역(114)에 놓인다. 이하 추가로 도시되는 바와 같이, n 영역(114)은 p-채널 MOSFET 디바이스의 소스/드레인 영역을 형성하고, p 영역(120)은 n-채널 MOSFET 디바이스의 소스/드레인 영역을 형성한다.

도 17에 도시된 바와 같이, BTEOS(붕소 도핑 TEOS) 층(146)은 이산화 실리콘층(140) 및 질화 실리콘층(144)의 노출된 부분 상으로 형성된다. 형성 공정은 수용체 도펀트들이 공여체 원자들 대신에 이용되는 것을 제외하고는 상기 PTEOS 층을 형성하기 위해 사용된 것과 동일하다.

n 영역(114) 위에 놓이는 BTEOS 물질의 일부는 반응성 이온 에칭제 공정에서 에칭에 의해 제거된다. 질화 실리콘층(144)은 마찬가지로 제거된다. p 영역(120) 위에 놓이는 BTEOS 층(146) 및 n 영역(114) 위에 놓이는 PTEOS 층(142) 모두를 포함하는 결과의 구조물은 도 18에 도시되어 있다.

에칭 종료층(150)(도 19 참조)은 PTEOS 및 BTEOS 층들(142 및 146) 상에 형성된다. 질화 실리콘(Si3N4)은 적절한 에칭 종료 물질이다. 에칭 종료층의 두께는 에칭 공정을 통해 제거되어야 하는 물질 두께에 상대적으로 선택된 에칭제에 대한 에칭 종료 물질의 저항에 의존한다. 에칭제가 밑에 놓인 층에 대해 작용하는 것을 방지하는 것 외에, 에칭 종료층(150)은 소스/드레인 연장부들을 형성하기 위해 사용된 도펀트들에 대한 확산 배리어로서 이후 작용할 것이고, 그에 따라 디바이스 게이트에 대해 상대적인 소스/드레인 연장부의 길이 및 스페이싱을 제한한다. 아래 추가로 고찰하게 되는 바와 같이, 일 실시예에서 소스/드레인 연장부를 형성하는 도펀트들은 PTEOS 및 BTEOS 층들(142 및 146)로부터 확산된다. 일 실시예에서, 에칭 종료층(150)은 약 5nm 내지 50nm 범위의 두께를 갖는다.

도 19에 도시한 바와 같이, 희생층(152)은 에칭 종료층(150) 상으로 (예를 들면 TEOS 증착 공정에 의해) 형성된다. 순차 처리 단계들에서, 희생층(152)은 제거되고, 그 공간에 형성된 CMOS 디바이스의 게이트는 희생층(152)에 의해 비워진다. 따라서, 희생층(152)의 물질은 에칭제가 에칭 종료층(150)에 대해 상대적인 희생층(152)을 제거하기 위해 현저하게 큰 선택성을 갖도록 선택된다. 희생층(152)의 두께는 최종 MOSFET 디바이스들의 원하는 채널 길이에 대응하도록 선택된다. 다결정질 실리콘은 희생층(152)에 대해 적절한 물질의 예이다. 이산화 실리콘 역시 적절하다.

에칭 종료층(154)은 희생층(152) 상에 형성된다. 에칭 종료층(154)은 에칭 종료층(150)과 유사한 목적으로 작용하고, 예를 들면 질화 실리콘으로 형성될 수있다.

PTEOS 절연층(160)은 에칭 종료층(154) 상으로 형성된다. PTEOS 층(160)은 (통상의 에칭제에 대해) PTEOS 층(142)과 같은 에칭율을 갖는 것이 유리하기 때문에, PTEOS 층들(142 및 160)은 동일한 물질로 형성되는 것이 바람직하다. PTEOS 층들(142 및 160) 모두는 후속 처리 단계들에서 이후 도펀트 소스들로서 작용할 것이다.

다음으로, 질화 실리콘층(162)은 PTEOS 층(160) 위에 형성된다. PTEOS 층(160) 및 질화 실리콘층(162) 모두는 에칭 종료제로서 작용하는 질화 실리콘(154)에 의해 마스킹되고 에칭된다. 결과의 구조는 도 21에 나타낸다.

BTEOS 층(164)은 도시된 바의 질화 실리콘층(154) 및 질화 실리콘층(162) 모두 위에 놓이는, 도 22에 나타낸 바의 디바이스 상에 형성된다. 이어서, BTEOS 층(164)은 에칭 종료제로서 작용하는 질화 실리콘층(162)에 의해, 질화 실리콘층(162) 위에 놓이는 물질을 제거하기 위해 마스킹 및 패턴화(즉, 에칭)된다. 이어서, 질화 실리콘층(162)이 제거되고, 결과의 구조가 도 23에 도시된다. BTEOS 층(164)은 희생층(152)의 좌측 영역 위에 놓이고, PTEOS 층(160)은 희생층(152)의 우측 영역 위에 놓인다. BTEOS 층(164) 및 PTEOS 층(160) 모두는 아래 고찰하게 되는 바와 같이 형성될 위에 놓이는 드레인 영역들을 역시 이후 고찰하는 바와 같이 형성될 밑에 놓인 게이트 영역으로부터 절연시키도록 작용한다. 따라서, BTEOS 층(164) 및 PTEOS 층(160)의 물질 조성 및 두께는 이러한 절연 목적을 달성하도록 선택될 뿐만 아니라, 연장 영역들은 BTEOS 층(164) 및 PTEOS 층(160)에서 도펀트들로부터 형성되는 것을 고려한다.

특정한 전형적인 기술들이 바람직한 경우 기재되었지만, 층들(142, 144, 150, 152, 154, 160 및 164) 모두는 종래의 화학 증착(CVD) 공정들 또는 기타 잘 공지된 증착 기술들을 사용하여 증착될 수 있다. 층들의 상기 시퀀스에 관하여, 기타 실시예들이 변화를 포함할 수 있음에 주의해야 한다. 예를 들면, 보다 적은 수의 층들이 증착된다. 임의의 경우에, 결과의 구조는 2개의 수직 채널 영역들을 형성할 것이다. 하나는 n-채널 MOSFET 디바이스에 대한 것이고, 다른 하나는 p-채널 MOSFET 디바이스에 대한 것이다.

도 24를 참조하면, 오프닝 또는 창(200)은 BTEOS 층들(144 및 164), 질화 실리콘층들(150 및 154), 희생층(152) 및 이산화 실리콘층(140)을 통해 이방성으로 에칭된다. 오프닝 또는 창(202)은 이산화 실리콘층(140), PTEOS 층들(142 및 162), 질화 실리콘층(150 및 154) 및 희생층(152)을 통해 이방성으로 에칭된다. 에칭 창(200 및 202)의 직경은 성능 특성들 및 제조 중인 디바이스에 대한 크기 구속 요건들 및 창들(200 및 202)을 형성하기 위해 이용된 리소그래피 공정의 제한들에 의해 결정된다. 창들의(200 및 202)(트렌치들이라 칭하기도 함)의 길이들, 즉, 도 24의 단면도에서 수평 및 수직 치수 모두에 대해 직교하는 길이는 주로 디자인 선택의 문제이고, 창 길이들은 반드시 동일하지는 않다. 주어진 수평 치수에 대해, 창들(200 및 202) 내에 이후에 형성될 도핑 영역의 흐름 용량은 증가된 창 길이에 따라 증가한다.

일 실시예에서, 창들(200 및 202)의 바닥에 있는 실리콘을 세정하는 것은 화학적 세정 공정(예, RCA 또는 피라니아 세정)에 적용된다. 이러한 세정 단계의 결과로서, 창들(200 및 202)과 경계를 형성하는 절연층(140)의 작은 부분들이 제거될 수 있다. 이와 같이 생성된 톱니 모양들은 공정의 인공 산물이고 따라서 도 24에 도시하지 않는다.

도 25를 참조하면, 창들(200 및 202)은 디바이스-품질의 결정질 반도체 물질, 예 204 및 206 각각으로 충전된다. 이용될 수 있는 결정질 반도체 물질들의 다른 예들은 실리콘-게르마늄 및 실리콘-게르마늄-카본을 포함한다. 창들(204 및 206)은 도핑되지 않은 또는 약간 도핑된 조건으로 형성될 수 있다. 창들 내에 결정질 반도체 물질을 형성하는 기술들은 잘 공지되어 있다. 예를 들면, 결정질 반도체 물질들(204 및 206)은 시드 층들로서 p-타입 물질(120) 및 n-타입 물질(114) 각각을 사용하여 창들(204 및 206) 내에서 에피택셜로 성장할 수 있다. 다른 실시예에서, 비정질 또는 다결정질 실리콘이 전체 기판(106) 상으로 증착될 수 있고, 이어서 모두 제거되어 창들(200 및 202) 내의 결정질 반도체(204 및 206)를 구할 수 있다. 이어서, 비정질 또는 다결정질 반도체 물질은 그것을 재결정화시키기 위해, 예를 들면 레이저에 의해 어닐링된다. 창(200) 내에 형성된 결정질 반도체 물질(204)은 p-채널 MOSFET 디바이스의 채널을 형성한다. 창(202)에 형성된 결정질 반도체 물질(206)은 n-채널 MOSFET 디바이스의 채널을 형성한다. 따라서, 결정질 반도체 물질(204 및 206)은 채널을 형성할 뿐만 아니라 채널 내에 소스 및 드레인 연장부들을 형성하기 위해 도핑되어야 한다.

한가지 타입의 도펀트들(즉, n-타입 또는 p-타입)이 소스 및 드레인 연장부를 형성하기 위해 결정질 반도체 물질들(204 및 206)로 도입되고, 반대 도전성의 도펀트들은 채널을 형성하기 위해 결정질 반도체 물질들(204 및 206)로 도입된다. 결정질 반도체 물질들(204 및 206)을 도핑하기 위한 여러 가지 기술들이 적절히 예상된다. 형성 중의 결정질 반도체 물질들(204 및 206)의 도핑 또는 형성 후 결정질 반도체 물질들(204 및 206)로의 도펀트들의 주입이 적절한 공정들이다. 도펀트 도입은, 즉 물질층이 화학적 증착 중에 형성됨에 따라, 공지되어 있으므로, 본 명세서에 상세히 기재하지 않는다. 도펀트들은 층 깊이의 함수로서 원하는 농도를 생성하기 위해 증착 공정의 적절한 지점에서 분위기로 도입되는 것에 주의하자. 소스/드레인 연장부들을 형성하기 위해, 도펀트들은 p-타입 영역(120) 및 n-타입 영역(114)으로부터 각각의 결정질 반도체 물질들(204 및 206)의 바닥으로 하향 확산된다. 이온 주입은 결정질 반도체 물질들(204 및 206)의 상단에 소스/드레인 연장 영역들을 생성하기 위한 적절한 방편이기도 하다. 또한, 아래 고찰하는 바와 같이, 소스/드레인 연장 영역들은 구조물의 PTEOS 및 BTEOS 층들로부터 횡형 확산에 의해 생성될 수 있다.

결정질 반도체 물질들(204 및 206)이 도핑되고 도펀트들이 원하는 방식으로 분배된 후, 집적 회로 구조물은 내부의 도펀트 분포에 현저하게 영향을 미칠 수 있는 조건에 적용되지 않아야 한다. 필연적인 것은 아니지만 바람직하게는, 이러한 단계 후, 집적 회로 구조물은 1100℃를 초과하는 온도에 노출되지 않는다. 사실상, 집적 회로 구조물이 1000℃를 초과하는 온도에 노출되지 않아야 한다. 특정 실시예들에서, 그것은 장기간 동안(예, 수분들을 초과하여) 900℃를 초과하는 온도에 노출되지 않는다. 그러나, 집적 회로 구조물은 도펀트들의 분배에 부작용을 미침 없이 약 1000℃의 온도에서 신속히 열적 어닐링될 수 있다. 대안으로, 후속 고온 처리는 사실상 특정한 원하는 도펀트 분배들을 생성하도록 설계될 수 있다.

결정질 반도체 물질들(204 및 206)을 형성하기 위해 사용된 공정에 좌우됨에 따라, 화학적/기계적 연마 단계는 그의 상부 표면을 평탄화시키기 위해 요구될 수 있다. 최종 결과는 도 25에 예시되어 있다. 소스/드레인 연장부들이 이후에 형성될 때 PTEOS 층(160) 및 BTEOS 층(164)으로부터 상향 확산되는 것을 방지하기 위해, 질화 실리콘층(207)은 도 25에 도시한 바와 같이 전체 구조물 상으로 형성된다. 이어서, 윈도우들은 구조물 내에 다음 층, 즉, 결정질 반도체 물질들(204 및 206)과 전기 접촉되어야 하는 소스/드레인층의 형성에 대비하여 질화 실리콘층(207)에서 에칭된다.

등각의 폴리실리콘층(208)이 질화 실리콘층(162) 및 결정질 반도체 물질들(204 및 206) 상에 형성된다. 도 26 참조를 참조하자. 폴리실리콘층(208)은 자기 정렬된 상단 콘택트(본 실시예에서 드레인 영역)를 제공한다. 폴리실리콘(208)에 적절한 물질의 한가지 예는 도핑된 다결정질 실리콘이고, 여기서 반대 타입 도펀트들은 별개의 마스킹 및 주입 단계들 중에 도입된다. 즉, 폴리실리콘층(208)의 좌측은 마스킹되고, 수용체 타입 도펀트들은 드레인 영역(208)을 생성하기 위해 n 영역(114) 위에 놓이는 폴리실리콘층의 우측으로 주입된다. 이어서, 드레인 영역(208)이 마스킹되고, 공여체 타입 도펀트들은 드레인 영역(210)을 생성하기 위해 p 영역(120) 위에 놓이는 폴리실리콘층의 좌우측으로 주입된다. 드레인 영역들(208 및 210) 내의 도펀트의 농도는 약 1 x 1020원자/cm3보다 크다. 대안으로, 폴리실리콘층(208)은 n-타입 및 p-타입 영역들을 형성하기 위해 2개의 별개의 공정에서 형성될 수 있다.

도 26에 추가로 예시된 바와 같이, 등각 에칭 종료층(212)은 n-타입 및 p-타입 드레인 영역들(208 및 210) 상으로 증착된다. 에칭 종료층(212)을 위해 선택된 물질은 희생층(152)의 에칭율보다 현저하게 낮은 에칭율을 갖도록 선택된다. 바람직하게는, 층(212)을 위해 선택된 물질은 에칭 종료층들(150 및 154)과 같은 물질이지만, 층들(150 및 154)보다 두꺼운 것이 바람직하다. 적절한 물질의 한가지 예는 질화 실리콘이다. 에칭 종료층(212)은 공지된 기술들을 사용하여 n-타입 및 p-타입 드레인 영역들(208 및 210) 상으로 형성된다.

도 27에 따라, 종래 리소그래피 기술들을 사용하여, 드레인 영역들(208 및 210), 에칭 종료층(212), BTEOS 층(164) 및 PTEOS 층(160)이 1개 이상의 드라이 에칭 단계들을 사용하여 패턴화됨으로써, 나머지 부분들만이 결정질 반도체 물질들(204 및 206) 위에 놓이거나 또는 인접한 것들이다.

도 28에 예시된 바와 같이, 등각 에칭 종료층(220)이 이어서 증착된다. 주어진 에칭 화학에 대해, 에칭 종료층(220)의 물질은 희생층(152)의 에칭율보다 현저하게 낮은 에칭율을 갖도록 선택된다. 에칭 종료층(220)에 적절한 물질의 한가지 예는 질화 실리콘이다. 에칭 종료층(220)의 두께는 드레인 영역들(208 및 210), PTEOS 층(160) 및 BTEOS 층(164)이 후속 에칭제와의 접촉으로부터 보호되도록 선택된다.

이어서, 에칭 종료층(220)은 드라이 플라즈마 에칭 등의 이방성 에칭을 사용하여 에칭되고, 이는 에칭 종료층(154)의 일부를 제거하기도 한다. 따라서, 도 29에 도시한 바와 같이, 이방성 에칭 후 남아있는 에칭 종료층(220)의 일부만이 BTEOS 층(164) 및 드레인 영역(210)에 측면으로 인접한 측벽부이고, 또한 PTEOS 층(160) 및 드레인 영역들(208)에 측면으로 인접한 측벽부들이다. 이러한 에칭 공정의 결과로서, 희생층(152)은 에칭 종료층(154)의 일부가 제거됨에 따라 현재 노출된다.

이어서, 기판은 희생층(152)의 노출된 나머지 부분들을 제거하는 습식 에칭(수성 불화수소산) 또는 등방성 드라이 에칭(예, 무수 불화수소산)에 적용되고, 결정질 반도체 물질들(204 및 206)의 일부를 노출시킨다. 최종 결과는 도 30에 예시되어 있으며, 남아있는 PTEOS 층(142) 및 BTEOS 층(144)이 에칭 종료층(150)에 의해 커버된다. 도 30의 좌측에서는, BTEOS 층(164) 및 드레인 영역(210)이 에칭 종료층(154, 212 및 220)의 나머지 부분들에 의해 캡슐화된다. 도 30의 우측에서는, PTEOS 층(160) 및 드레인 영역(208)이 에칭 종료층들(154, 212 및 220)의 나머지 부분들에 의해 캡슐화되기도 한다. 결과적으로, PTEOS 층(160), BTEOS 층(164) 및 드레인 영역들(208 및 210)의 나머지 부분들은 후속 에칭 방편과의 접촉으로부터 절연된다.

본 발명의 일 실시예에 따라, 열적 이산화 실리콘의 희생층은 약 10nm 미만의 두께까지 결정질 반도체 물질들(204 및 206)의 노출된 표면 상에서 성장한다.희생적인 이산화 실리콘은 종래의 등방성 에칭, 예를 들면 수성 불화수소산을 사용하여 제거한다. 형성 및 이어서 희생적인 이산화 실리콘의 제거 결과로서, 결정질 반도체 물질들(204 및 206)의 에칭 표면은 원만하고, 측벽 결함의 일부는 제거된다. 에칭 종료층(150, 154)은 열적 이산화 실리콘을 제거하기 위해 사용된 에칭 방편이 BTEOS 층들(144 및 164) 및 PTEOS 층들(142 및 160)과 접촉하는 것을 방지한다. 이러한 단계는 디바이스 제조에 필연적으로 요구되는 것은 아니고, 예를 들면 인터페이스 트랩들을 감소시킴으로써 게이트 유전 특성을 개선시키는 데 유용할 수 있다. 이 단계는 실리콘 결함이 제조 중인 디바이스에 대해 해롭지 않은 것으로 공지된 경우에 생략될 수 있다.

결정질 반도체 물질(204)의 노출된 부분은 형성 중인 p-채널 MOSFET 디바이스의 물리적 채널 길이를 한정한다. 결정질 반도체 물질(206)의 노출된 일부는 형성 중인 n-채널 디바이스의 물리적 채널 길이를 한정한다. 도 31에 도시된 바와 같이, 게이트 유전체(226)는 결정질 반도체 물질(204)의 노출된 부분 상에 형성되고, 게이트 유전체(227)는 결정질 반도체 물질(206)의 노출된 부분 상에 형성된다. 적절한 유전 물질은 예를 들면 열적으로 성장한 이산화 실리콘, 옥시질화 실리콘, 질화 실리콘 및 금속 산화물을 포함한다. 게이트 유전체들(226 및 227)의 두께는 약 1nm 내지 약 20nm이다. 적절한 두께의 한가지 예는 6nm이다. 일 실시예에서, 게이트 유전체들(226 및 227)을 형성하는 이산화 실리콘층은 산소를 함유하는 분위기에서 약 700℃ 내지 약 1000℃ 범위의 온도까지 집적 회로를 가열함으로써 성장한다. 게이트 유전체들(226 및 227)을 형성하기 위한 다른 방편들은 화학적 증착, 제트증착 또는 원자층 증착을 포함할 수 있고, 이들 모두가 적절히 예상된다. 원하는 두께의 게이트 유전체들(226 및 227)을 형성하기 위한 조건들은 당업계의 숙련자들에게 공지되어 있다.

도 32를 참조하면, p-채널 MOSFET의 영역에서, 게이트 전극(230)은 충분한 등각의 적절한 게이트 물질층을 증착시킴으로써 게이트 유전체(226) 주변에 형성된다. 예를 들면, 도펀트가 그대로 경우의 도핑된 무정형 실리콘층은 증착되고, 이어서 도핑된 폴리실리콘 결정을 형성하기 위해 결정화된다. 이 단계는 결정질 반도체 물질들(204 및 206) 내의 도펀트 프로파일에 현저한 영향을 미치지 않도록 수행되어야 한다. 적절한 게이트 전극 물질들의 다른 예들은 실리콘-게르마늄 및 실리콘-게르마늄-탄소를 포함한다. 적절히 낮은 저항성을 갖고, 게이트 유전성 물질 및 기타 반도체 처리 단계들과 호환성인 금속들 및 금속-함유 화합물들 역시 적절한 게이트 전극 물질들로서 예상된다. 게이트 물질은 결정질 반도체 물질들(204)의 밴드 갭의 중심 근처에서 일 함수를 갖는 것이 유리하다. 그러한 물질들의 예로는 티탄, 질화 티탄, 텅스텐, 규화 텅스텐, 탄탈, 질화 탄탈 및 몰리브덴을 들 수 있다. 게이트 전극 물질을 형성하기 위한 적절한 방편은 화학적 증착, 전기 도금 및 이들의 조합을 포함한다. 마찬가지로, 게이트 전극(232)은 n-채널 MOSFET 영역 및 게이트 유전체(227) 주변에 형성된다.

도 33을 참조하면, 층들(230 및 232)은 p-채널 MOSFET 디바이스의 게이트(240) 및 n-채널 MOSFET 디바이스의 게이트(242)를 형성하기 위해 패턴화(즉, 에칭 및 마스킹)된다. 게이트 구조는 주로 디자인 선택의 문제이다.게이트들(240 및 242)은 결정질 반도체 물질들(204 및 206)의 일부를 포위하여, 각각의 디바이스들의 채널들을 형성한다.

도 34는 완성된 n- 및 p-채널 MOSFET 디바이스 구조물을 보여준다. 이어서, P-타입 도펀트들은 소스/드레인 연장부들(250)을 형성하기 위해 BTEOS 층들(144 및 164)로부터 고체상 확산에 의해 결정질 반도체 물질(204)로 주입된다. N-타입 도펀트들은 p-채널 MOSFET 디바이스의 소스/드레인 연장부들(252)을 형성하기 위해 PTEOS 층들(142 및 160)로부터 고체상 확산에 의해 결정질 반도체 물질(206)로 주입된다. 고체상 확산 공정에서, 산화물(예, 산화 실리콘)은 도펀트 소스로서 작용한다. 승온에서, 도펀트는 도핑 산화물로부터 결정질 반도체 물질들(204 및 206)의 인접한 미도핑 (또는 약간 도핑된) 영역들로 주입된다. 이러한 기술은 도핑 지역, 및 그에 따른 연장부들이 결정질 반도체 물질들(204 및 206)과 BTEOS/PTEOS 층들(144 및 164/142 및 160) 사이의 인터페이스에 의해 한정되기 때문에 유리하다. 이러한 공정은 자기 정렬된 소스/드레인 연장부들(즉, 소스/드레인 연장부들이 게이트와 정렬됨)의 형성을 허용하기도 한다. 고체상 확산 기술의 예는 오노(Ono, M) 등의 Sub-50NM Gate Length N-MOSFETs with 1 nm Phosphorus Source and Drain Junctions, IEDM 93, 제119-122페이지(1993년) 및 사이또(Saito M.) 등의 An SPDD D-MOSFET Structure Suitable for 0.1 and Sub 0.1 Micron Channel Length and Its Electrical Characteristics, IEDM 92, 제897-900페이지(1992년)에 개시되어 있으며, 참고 문헌으로서 인용한다.

소스/드레인 연장부들(250 및 252) 내의 도펀트의 농도는 전형적으로 적어도약 1 x 1019/cm3이고, 약 5 x 1019/cm3의 도펀트 농도가 유리하게 예상된다. 이러한 고체상 확산 기술을 사용함으로써, 매우 얕은 소스 및 드레인 연장부들이 얻어질 수 있다. 소스/드레인 연장부들(250 및 252)은 결정질 반도체 물질들(204 및 206) 각각으로, 바람직하게는 결정질 반도체 물질들(204 및 206)의 1/2 미만의 폭까지 침투하는 것으로 도시되어 있다. 이러한 방식으로 도펀트 침투를 제한함으로써 결정질 반도체 물질들(204 및 206)의 반대 측면들로부터 도핑 영역들의 현저한 중첩을 피한다. 또한, 소스/드레인 연장부들(250 및 252)가 게이트 아래로 연장하는 거리는 게이트 길이의 1/4까지 제한되는 것이 바람직하다. 결과의 구조물에서, 소스/드레인 연장부들(250 및 252) 내의 도펀트들의 순수 농도는 260 및 262에 대한 채널들에 존재하는 것과 반대 타입이다. 산화 실리콘층(140)은 BTEOS 층(144) 및 PTEOS 층(142)으로부터 p-타입 영역(120) 및 n-타입 영역(144) 각각으로의 도펀트들의 하향 이동, 및 결정질 반도체 물질들(204 및 206) 각각으로의 상향 이동을 금지한다. 에칭 종료층(150)은 BTEOS 층(144)으로부터 게이트(240)로 및 PTEOS 층(142)으로부터 게이트(242)로의 도펀트의 상향 확산을 방지한다. 에칭 종료층(154)은 BTEOS 층(164)으로부터 게이트(240)로 및 PTEOS 층(160)으로부터 게이트(242)로의 도펀트의 하향 확산을 방지한다.

도 2의 CMOS 회로를 형성하기 위해, 드레인 영역들(208 및 210)은 3 차원으로, 즉, 도면들의 단면도에 나타낸 2 차원 밖으로 전기적으로 접속된다. 소스 콘택트들 역시 3 차원으로 액세스된다.

대안의 실시예는 도 14 내지 도 17에 예시된 제조 단계들을 대체한 제2 제조 방법론을 제공한다. 도 35는 대안의 제조 공정을 개시하기에 앞서 집적 회로 디바이스를 예시한다. 도 35는 도 13과 동일함에 주의하자. TEOS 층(300)은 도 36에 나타낸 바의 구조물 상으로 증착된다. 이어서, 질화 실리콘층(302)은 나머지 질화 실리콘이 n-영역(114) 만을 중첩하도록 증착되고, 마스킹되고 에칭된다. 도 37 참조하자. 도 38에서, 수용체 불순물들(예, 붕소)은 TEOS 층(300)의 마스킹되지 않은 부분으로 주입되어, 도 39에 나타낸 바와 같이 BTEOS 층(306)을 형성한다. 다른 질화 실리콘층은 구조물 상에 형성되고, 질화 실리콘층(308)이 BTEOS 층(306) 상에만 남겨지도록 패턴화된다. 이어서, 공여체 타입 불순물들은 TEOS 층(300)의 노출된 부분으로 주입된다. 인은 바람직한 공여체 타입이고, 따라서 PTEOS 층(310)은 도 40에 도시된 바와 같이 형성된다. 도 40의 구조는 도 18의 구조와 동일하고, 여기서 BTEOS 층(306)은 도 18의 BTEOS 층(146)을 나타내고, PTEOS 층(310)은 도 18에서 PTEOS 층(142)을 나타낸다. 이러한 점에서, 공정은 도 19에서 시작하여 계속되고 도 34로 종료된다. 유사한 질화물-주입-질화물-주입 공정이 도 23의 PTEOS 층(160) 및 BTEOS 층(164)을 형성하기 위해 사용될 수 있다.

CMOS 디바이스를 형성하기 위해 접속되는 p-채널 및 n-채널 MOSFET들을 형성하는 데 유용한 아키텍처 및 공정이 개시되어 있다. 본 발명의 특정 용도들을 예시하였지만, 본 명세서에 개시된 원리들은 III-V족 화합물들로 형성된 구조물들 및 기타 반도체 물질들을 포함하여 여러 회로 구조물들에서 여러 방식으로 본 발명을 실시하기 위한 근간을 제공한다. 전형적인 실시예들은 전압 대체 게이트 MOSFET들에 적합하지만, 이어지는 특허 청구의 범위에 의해서만 제한되는 수많은 변화가 본 발명의 범위 내에서 가능하다.

CMOS 반도체 디바이스의 용도에 추가의 진보들을 제공하기 위해, 바람직한 공간-절감에 따른 편재하는 CMOS 디바이스 및 VRG 디바이스와 연관된 제조 진보 모두의 장점들을 제공하는, 수직 대체 게이트(VRG) CMOS 디바이스들을 생성하기 위한 아키텍처가 제공된다.

Claims (24)

  1. 집적 회로 구조물에 있어서,
    평면을 따라 형성된 주표면을 갖는 반도체층;
    상기 표면에 형성된 제1 및 제2 공간 이격된 도핑 영역;
    상기 제1 및 상기 제2 영역들 사이에 배치되어 상기 제1 및 상기 제2 영역들을 전기적으로 절연하는 절연 영역;
    그 안에 제1 및 제2 트렌치를 포함하는, 상기 제1 및 상기 제2 도핑 영역들 위에 놓이는 복수의 층들;
    상기 제1 도핑 영역 위에 상기 제1 도핑 영역과는 다른 도전성 타입인, 상기 제1 트렌치에 형성된 제3 도핑 영역;
    상기 제2 도핑 영역 위에 상기 제2 도핑 영역과는 다른 도전성 타입인, 상기 제2 트렌치에 형성된 제4 도핑 영역;
    상기 제3 도핑 영역에 근접한 제1 산화물층; 및
    상기 제4 도핑 영역에 근접한 제2 산화물층을 포함하는, 집적 회로 구조물.
  2. 제1항에 있어서,
    상기 제1 도핑 영역은 제1 MOSFET의 제1 소스/드레인 영역이고, 제3 도핑 영역은 제1 MOSFET의 채널 영역이고, 상기 제2 도핑 영역은 상기 제2 MOSFET의 제1 소스/드레인 영역이고, 상기 제4 도핑 영역은 상기 제2 MOSFET의 채널 영역인, 집적 회로 구조물.
  3. 제2항에 있어서,
    상기 제1 및 제2 MOSFET들은 트랜지스터들의 상보적인 MOSFET 쌍을 형성하는, 집적 회로 구조물.
  4. 제1항에 있어서,
    상기 절연 영역은 상기 제1 및 상기 제2 도핑 영역들 사이에 배치된 전기적 절연 물질의 트렌치와 상기 제1 및 상기 제2 도핑 영역들 위에 놓이는 전기적 절연 물질의 층을 포함하는, 집적 회로 구조물.
  5. 제1항에 있어서,
    상기 절연 영역의 물질은 전기적 절연 물질을 포함하는, 집적 회로 구조물.
  6. 제1항에 있어서,
    상기 절연 영역의 물질은 이산화 실리콘을 포함하는, 집적 회로 구조물.
  7. 제1항에 있어서,
    상기 복수의 층들 중 하나는 상기 제1 트렌치에서의 상기 제3 도핑 영역 위의 일부 및 상기 제2 트렌치에서의 상기 제4 도핑 영역 위의 일부를 노출시키도록제거되고, 상기 제1 산화물층은 상기 제3 도핑 영역의 상기 노출된 일부에 근접하고, 상기 제2 산화물층은 상기 제4 도핑 영역의 상기 노출된 일부에 근접하는, 집적 회로 구조물.
  8. 제1항에 있어서,
    상기 제1 도핑 영역 위에 놓이고 상기 제1 도핑 영역과 같은 도전성 타입인 제5 도핑 영역으로서, 상기 제1 도핑 영역은 제1 MOSFET의 제1 소스/드레인 영역이고, 상기 제5 도핑 영역은 상기 제1 MOSFET의 제2 소스/드레인 영역이고, 상기 제3 도핑 영역은 상기 제1 MOSFET의 채널 영역인, 상기 제5 도핑 영역;
    상기 제2 도핑 영역 위에 놓이고 상기 제2 도핑 영역과 같은 도전성 타입인 제6 도핑 영역으로서, 상기 제2 도핑 영역은 제2 MOSFET의 제1 소스/드레인 영역이고, 상기 제6 도핑 영역은 상기 제2 MOSFET의 제2 소스/드레인 영역이고, 상기 제4 도핑 영역은 상기 제2 MOSFET의 채널 영역인, 상기 제6 도핑 영역을 더 포함하며;
    상기 제1 산화물층은 상기 제1 MOSFET의 게이트 산화물층이고,
    상기 제2 산화물층은 상기 제2 MOSFET의 게이트 산화물층인, 집적 회로 구조물.
  9. 제8항에 있어서,
    각각의 제1 및 제2 MOSFET들의 동작을 제어하기 위해, 상기 제1 및 상기 제2 게이트 산화물층들 각각에 인접한 제1 및 제2 도전성 소자를 더 포함하는, 집적 회로 구조물.
  10. 제9항에 있어서,
    상기 제1 및 상기 제2 도전성 소자들은 폴리실리콘을 포함하고 상기 제1 및 상기 제2 MOSFET들에 대해 각각 게이트로서 동작하는, 집적 회로 구조물.
  11. 제8항에 있어서,
    상기 제1 및 상기 제2 소스/드레인 영역들을 전기적으로 접속하는 제3 도전성 소자를 더 포함하는, 집적 회로 구조물.
  12. 제1항에 있어서,
    상기 복수의 층들 중 적어도 하나는 상기 제3 및 상기 제4 도핑 영역들에 도펀트들을 확산시키는 도펀트 소스로서 기능하도록 도핑된 절연층을 포함하는, 집적 회로 구조물.
  13. 제12항에 있어서,
    상기 제3 및 상기 제4 도핑 영역들은 각각 채널 영역을 형성하고, 상기 도핑된 절연 영역으로부터 확산된 도펀트들은 각각의 상기 채널 영역들 내에 소스/드레인 연장들을 형성하는, 집적 회로 구조물.
  14. 집적 회로 구조물에 있어서,
    평면을 따라 형성된 주표면을 갖는 반도체층;
    상기 주표면에 형성된 제1 및 제2 도핑 소스/드레인 영역;
    상기 제1 및 상기 제2 소스/드레인 영역들 사이에 배치되어 상기 제1 및 상기 제2 소스/드레인 영역들을 전기적으로 절연하는 절연 영역;
    그 안에 형성된 제1 및 제2 트렌치를 포함하는, 상기 제1 및 상기 제2 소스/드레인 영역들 위에 놓이는 복수의 층들;
    상기 제1 소스/드레인 영역 위에 놓이고 상기 제1 소스/드레인 영역과는 다른 도전성 타입을 갖는, 상기 제1 트렌치에 형성된 제1 도핑 채널 영역;
    상기 제2 소스/드레인 영역 위에 놓이고 상기 제2 소스/드레인 영역과는 다른 도전성 타입을 갖는, 상기 제2 트렌치에 형성된 제2 도핑 채널 영역;
    도핑되고 공간 이격된 제3 및 제4 소스/드레인 영역으로서, 상기 제3 소스/드레인 영역은 상기 제1 채널 영역 및 상기 제1 소스/드레인 영역과 수직으로 정렬되고, 상기 제4 소스/드레인 영역은 상기 제2 소스/드레인 영역 및 상기 제2 채널 영역과 수직으로 정렬되고, 상기 제3 소스/드레인 영역은 상기 제1 소스/드레인 영역과 같은 도전성 타입이고, 상기 제4 소스/드레인 영역은 상기 제2 소스/드레인 영역과 같은 도전성 타입인, 도핑되고 공간 이격된 상기 제3 및 제4 소스/드레인 영역;
    상기 채널 영역들에 근접한 제1 산화물층; 및
    상기 제2 채널 영역에 근접한 제2 산화물층을 포함하는, 집적 회로 구조물.
  15. 복수의 전계 효과 트랜지스터들을 갖는 반도체 구조물을 제조하는 방법에 있어서,
    반도체 층 상에 제1 전계 효과 트랜지스터의 소스 영역 및 드레인 영역으로 구성된 그룹으로부터 선택된 제1 디바이스 영역을 형성하는 단계;
    상기 반도체 층 상에 제2 전계 효과 트랜지스터의 소스 영역 및 드레인 영역으로 구성된 그룹으로부터 선택된 제2 디바이스 영역을 형성하는 단계;
    상기 제1 및 상기 제2 디바이스 영역들 사이에 배치된 절연 영역을 형성하는 단계;
    상기 제1 디바이스 영역 위에 제1 도핑 절연층을 형성하는 단계;
    상기 제1 및 상기 제2 디바이스 영역들 위에 놓이는 제2 도핑 절연층을 형성하는 단계;
    상기 제1 디바이스 영역 위에 놓이는 상기 제2 도핑 절연층의 일부를 제거하는 단계;
    상기 제1 및 상기 제2 디바이스 영역들 위에 놓이는 희생층을 형성하는 단계;
    상기 제1 디바이스 영역 위에 놓이는 제3 도핑 절연층을 형성하는 단계;
    상기 제1 및 제2 디바이스 영역들 위에 놓이는 제4 도핑 절연층을 형성하는 단계;
    상기 제1 디바이스 영역 위에 놓이는 상기 제4 도핑 절연층의 일부를 제거하는 단계;
    상기 제3 도핑 절연층의 상부 표면으로부터 상기 제1 디바이스 영역의 상부 표면으로 하향 연장하는 제1 수직 트렌치를 형성하는 단계;
    상기 제4 도핑 절연층의 상부 표면으로부터 상기 제2 디바이스 영역의 상부 표면으로 하향 연장하는 제2 수직 트렌치를 형성하는 단계;
    상기 제1 및 상기 제2 트렌치들에 도핑된 반도체 물질을 형성하는 단계로서, 상기 제1 및 상기 제2 트렌치들에서의 상기 도핑된 반도체 물질의 도전성 타입은 상기 제1 및 상기 제2 디바이스 영역들의 도전성 타입과 반대이고, 상기 제1 트렌치에서의 상기 도핑된 반도체 물질은 제1 전계 효과 트랜지스터의 채널 영역을 형성하고, 상기 제2 트렌치에서의 상기 도핑된 반도체 물질은 제2 전계 효과 트랜지스터의 채널 영역을 형성하는, 상기 도핑된 반도체 물질을 형성하는 단계;
    상기 제1 및 상기 제2 트렌치들에서의 상기 도핑된 반도체 물질의 일부를 노출시키기 위해 상기 희생층을 제거하는 단계;
    상기 제1 및 상기 제2 트렌치들에서의 상기 도핑된 반도체 물질의 상기 노출된 일부 위에 제1 및 제2 게이트 산화물을 형성하는 단계; 및
    제1 및 제2 게이트들을 형성하는 단계로서, 상기 제1 게이트는 상기 제1 게이트 산화물 물질과 전기적 접촉이고, 상기 제2 게이트는 상기 제2 게이트 산화물 물질과 전기적 접촉인, 상기 제1 및 제2 게이트들을 형성하는 단계를 포함하는, 반도체 구조물 제조 방법.
  16. 제15항에 있어서,
    상기 제1 및 상기 제2 전계 효과 트랜지스터들의 채널 영역 내에 연장 영역들을 형성하도록 상기 제1, 제2, 제3 및 제4 도핑 절연층들로부터 도펀트들이 확산되는, 반도체 구조물의 제조 방법.
  17. 제15항에 있어서,
    상기 절연 영역을 형성하는 단계는, 상기 제1 및 상기 제2 디바이스 영역들 사이에 트렌치를 형성하고, 상기 트렌치 내에 전기적 절연 물질을 형성하는 단계를 더 포함하는, 반도체 구조물 제조 방법.
  18. 제15항에 있어서,
    상기 절연 영역의 물질은 이산화 실리콘을 포함하는, 반도체 구조물 제조 방법.
  19. 제15항에 있어서,
    상기 절연 영역을 형성하는 단계는, 상기 제1 및 상기 제2 반도체 영역들 위에 놓이는 상기 절연 영역의 일부를 형성하는 단계를 더 포함하는, 반도체 구조물 제조 방법.
  20. 제15항에 있어서,
    상기 제1 및 제3 도핑 절연층들의 물질은 BTEOS를 포함하고, 상기 제2 및 제상기 4 도핑 절연층들의 물질은 PTEOS를 포함하고, 상기 희생층의 물질은 이산화 실리콘을 포함하는, 반도체 구조물 제조 방법.
  21. 제15항에 있어서,
    상기 제1 및 상기 제2 도핑 절연층들을 형성하는 단계들은,
    상기 제1 및 상기 제2 디바이스 영역들 위에 놓이는 절연층을 형성하는 단계;
    상기 제1 도핑 절연층을 형성하기 위해 상기 제1 디바이스 영역의 도펀트 타입으로 상기 제1 디바이스 영역 위에 놓이는 상기 절연층의 상기 일부를 도핑하는 단계; 및
    상기 제2 도핑 절연층을 형성하기 위해 상기 제2 디바이스 영역의 도펀트 타입으로 상기 제2 디바이스 영역 위에 놓이는 상기 절연층의 상기 일부를 도핑하는 단계를 포함하는, 반도체 구조물 제조 방법.
  22. 제21항에 있어서,
    상기 제1 디바이스 영역 위에 놓이는 상기 절연층의 상기 일부를 도핑하는 단계 및 상기 제2 디바이스 영역 위에 놓이는 상기 절연층의 상기 일부를 도핑하는 단계는, 도핑되지 않은 영역을 마스킹하고 마스킹되지 않은 영역에 원하는 도펀트 타입을 주입하는 단계를 포함하는, 반도체 구조물 제조 방법.
  23. 제15항에 있어서,
    상기 제3 및 상기 제4 도핑 절연층들을 형성하는 단계들은,
    상기 제1 및 상기 제2 디바이스 영역들 위에 놓이는 절연층을 형성하는 단계;
    상기 제3 도핑 절연층을 형성하도록 상기 제1 디바이스 영역의 도펀트 타입으로 상기 제1 디바이스 영역 위에 놓이는 상기 절연층의 상기 일부를 도핑하는 단계; 및
    상기 제4 도핑 절연층을 형성하도록 상기 제2 디바이스 영역의 도펀트 타입으로 상기 제2 디바이스 영역 위에 놓이는 상기 절연층의 상기 일부를 도핑하는 단계를 포함하는, 반도체 구조물 제조 방법.
  24. 제23항에 있어서,
    상기 제1 디바이스 영역 위에 놓이는 상기 절연층의 상기 일부를 도핑하는 단계 및 상기 제2 디바이스 영역 위에 놓이는 상기 절연층의 상기 일부를 도핑하는 단계는, 상기 도핑되지 않은 영역을 마스킹하고 상기 마스킹되지 않은 영역에 원하는 도펀트 타입을 주입하는 단계를 포함하는, 반도체 구조물 제조 방법.
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