KR20040012909A - 원자 산소 산화를 채용하여 게이트 활성화를 향상시키는방법 - Google Patents
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Abstract
본 발명은 측벽 산화 공정의 열 소비를 감소시켜서 게이트 도전체의 다결정 그레인이 상당히 더 커지는 것을 방지하는 Si 기반 금속-절연체-반도체(MIS) 트랜지스터를 구비하는 방법을 제공한다. 폴리실리콘 게이트(14)를 갖는 게이트 유전체 층(12)에 의하여 코팅된 실리콘 기판(10)을 포함하는 트랜지스터 구조가 측벽(16)을 형성하기 위하여 제공된다. 본 발명의 측벽 산화 공정의 열 소비는, 산화 분위기로 원소 산소를 이용하여, 종래 기술의 측벽 산화 공정에 비하여 1 또는 2 차수 감소된다. 또한 본 발명은 약 0.1, 바람직하게는 0.05㎛ 이하의 그레인 크기를 갖는 게이트 도전체를 포함하는 Si 기반 MIS 트랜지스터를 제공한다.
Description
폴리실리콘 게이트 도전체를 포함하는 현대의 Si 기반 MIS(metal-insulator-semiconductor) FET(field effect transistor)는 이른바 게이트 코너(gate corner)의 측벽(sidewall) 또는 코너 산화(corner oxidation)를 채용하여 제조된다. 일반적으로 측벽 산화 공정은 CMOS(complementary metal oxide semiconductor) 로직, SRAM(static random access memory), DRAM(dynamic random access memory), 내장형(embedded) DRAM, 플래시 메모리와 같은 종래의 공정 흐름(process flow) 및 다른 유사한 공정 흐름에서 이용된다.
당업자에게 알려진 바와 같이, 게이트 코너의 측벽 산화는 게이트 코너의 게이트 절연체(gate insulator)를 두껍게 한다. 두꺼운 게이트 절연체는 장치의 코너에서의 전기적 브레이크다운(breakdown)을 억제한다. 또한 코너 절연체는 산화 동안 코너를 효과적으로 둥글게 함으로써 전기장을 감소시킨다. 더 큰 코너 전기장은 트랜지스터의 신뢰성을 저하시키는 더 큰 핫-캐리어 효과(hot-carrier effect)를 유발할 수 있다. 또한, 코너 산화 동안 성장된 평탄한 산화물(planar oxide)은 후속하는 이온 주입 단계(ion-implantation step)에서 스크린 산화물(screen oxide)로서 사용되어, 공정 통합 흐름(process integration flow)을 단순화시킨다. 측벽(또는 코너) 산화의 이러한 모든 이점은 당해 기술 분야에서 널리 알려져 있다. 따라서, 측벽(또는 코너) 산화의 이점에 대한 상세한 설명은 본 명세서에서 필요하지 않다.
당업자에게 알려진 바와 같이, 작은 그레인 크기(약 0.05㎛ 차수 이하)를 갖는 폴리실리콘 다결정 게이트 도전체를 포함하는 반도체 장치는, 폴리실리콘 게이트 도전체가 더 큰 그레인 크기를 갖는 장치에 비하여 바람직하다. 이는, 작은 크기의 그레인을 갖는 폴리실리콘을 포함하는 장치가 아래의 이점을 갖기 때문이다.
1. 그레인 경계의 밀도가 높기 때문에, 주입 영역으로부터 폴리실리콘/게이트 유전체 인터페이스로의 불순물 주입은 더 빠를 것이다. 불순물(dopant)의 농도는 인터페이스에서 더 높을 것이고, 이는 게이트 활성화를 향상시킬 것이다.
2. 작은 게이트(0.05-0.1㎛ 미만)에 대하여 적어도 하나의 수직 그레인 경계 경로(vertical grain boundary path)가 있을 것이다. 그레인이 크면, 그레인 경계 경로가 게이트의 상부와 하부간에 존재하지 않을 확률이 있다. 이는 불순물이 하부 인터페이스에 도달하는 것을 억제하고, 작은 장치에서 심각한 폴리 공핍(poly depletion) 문제를 일으킬 수 있다.
3. 불순물은 그레인의 내부를 완전히 도핑시키기 위하여 그레인 내에서 더 짧은 거리로 확산되어야 한다. 이는, 불순물이 그레인 내에서 단지 활성이기 때문에, 폴리실리콘 게이트 도전체에서 활성화를 증가시킬 수 있다.
상술한 이점 모두를 달성하기 위하여, 그레인 크기는 불순물이 게이트에 주입될 때까지 가능한 한 작게 유지되어야 한다. 그러나, 현재의 기술에서, 일반적으로 측벽 산화는 게이트에 불순물을 주입하기 전에 수행된다. 보통 측벽 산화는 높은 열 소비(thermal budget)를 갖는다. 높은 열 소비로 인하여, 그레인 크기는 측벽 산화 공정 동안 상당히 증가할 수 있다.
상술한 문제점이 발생하는 것을 억제하기 위하여, 측벽 산화 열 소비는 감소될 필요가 있다. 현재까지, 발명자들은 상술한 문제점을 충분히 처리하는 어떠한 종래 기술 공정도 알지 못하고 있다. 그러므로, 측벽 산화 공정의 열 소비를 상당히 감소시키면서, 작은 그레인 크기를 갖는 폴리실리콘 또는 다른 Si 함유 반도체 다결정 게이트 도전체를 포함하는 Si 기반 MIS 트랜지스터를 제조하기 위한 신규하고 향상된 방법을 발전시키여 한다는 지속적인 필요성이 있다.
본 발명은 반도체 장치 제조에 관한 것이다. 특히, 예를 들어 폴리실리콘(polysilicon), SiGe 또는 SiGeC과 같은 Si 함유 반도체 다결정 게이트 도전체(Si-containing semiconductor polycrystalline gate conductor)를 적어도 포함하는 Si 기반 금속-절연체-반도체(Si-based metal-insulator-semiconductor)를 제조하는 방법에 관한 것인데, 상기 게이트 도전체는 약 0.1㎛ 이하의 그레인(grain) 크기를 갖는다.
도 1a 내지 1d는 작은 그레인 크기를 갖는 도핑된 Si 함유 반도체 다결정 게이트 도전체를 포함하는 트랜지스터를 제조하기 위하여 본 발명에서 채용되는 처리 단계를 도시하는 (단면을 통한) 도면.
본 발명의 목적은 작은 그레인 크기를 갖는 Si 함유 반도체 다결정 게이트 도전체를 포함하는 Si 기반 MIS 트랜지스터를 제조하는 방법에 관한 것이다. 본 명세서에서 사용되는 "작은 그레인 크기"는 크기가 약 0.1㎛, 바람직하게는 0.05㎛이하인 그레인을 나타낸다. "Si 함유 반도체 다결정 게이트 도전체"는 폴리실리콘, SiGe, SiGeC, Si/SiGe 및 다른 유사한 물질을 포함한다.
본 발명의 다른 목적은, 게이트 도전체 내에서 작은 그레인 크기를 유지하도록 측벽 산화 공정의 열 소비가 상당히 감소되는 Si 기반 MIS 트랜지스터를 제조하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 일반적으로 종래의 Si 기반 MIS 트랜지스터에서 발견되는 폴리 공핍 효과를 최소화하는 Si 기반 MIS 트랜지스터를 제조하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 기존의 기술로 구현하기에 용이한 공정을 이용하여 측벽 산화 공정의 열 소비를 감소시켜서, 게이트 도전체의 그레인이 더 커지는 것을 억제하는 Si 기반 MIS 트랜지스터를 제조하는 방법을 제공하는 것이다.
이들 및 다른 목적과 이점은, 본 발명에서 측벽 게이트 산화 단계 동안 원자 산소(atomic oxygen)를 산화 분위기(oxidative ambient)로서 이용함으로써 이루어질 수 있다. 측벽 산화 동안 원자 산소를 이용하면, 산화 공정의 열 소비는 종래 기술의 측벽 산화에 의하여 얻어진 일반적인 열 소비과 비교하여 1 또는 2 차수의 크기만큼 상당히 감소한다. 측벽 산화 공정의 열 소비를 낮춤으로써, 그레인 크기가 약 0.1㎛, 바람직하게는 0.05㎛ 이하인 Si 함유 반도체 다결정 게이트 도전체를 포함하는 Si 기반 MIS 트랜지스터가 형성된다.
특히, 본 발명의 방법은
(a) Si 함유 기판의 표면에 형성되는 게이트 유전체의 표면에 약 0.1㎛ 미만의 그레인을 갖는 패터닝된 Si 함유 반도체 다결정 영역(patterned Si-containing semiconductor polycrystalline region)을 포함하는 구조를 형성하는 단계;
(b) 상기 Si 함유 반도체 다결정 영역의 일부분을 산화시키도록 원자 산소가 채용되는 측벽 산화 공정에 상기 구조를 놓아두는 단계(subjecting);
(c) 상기 Si 함유 기판 및 상기 Si 함유 반도체 다결정 영역에 불순물 이온(dopant ion)을 주입하는 단계; 및
(d) 상기 불순물 이온을 활성화하는 단계
를 포함한다.
본 발명의 다른 특징은 상술한 방법에 의하여 형성되는 Si 기반 MIS 트랜지스터에 관한 것이다. 특히, 본 발명의 Si 기반 MIS 트랜지스터는
Si 함유 기판;
상기 Si 함유 기판의 표면에 형성된 게이트 유전체;
상기 게이트 유전체의 표면상에 형성되고, 약 0.1㎛ 이하의 그레인 크기를 가지는 도핑된 Si 함유 반도체 다결정 물질의 패터닝된 영역;
도핑된 Si 함유 반도체 다결정 물질의 상기 패터닝된 영역의 적어도 측벽에 형성된 열 산화물의 층; 및
Si 함유 반도체 다결정 물질의 상기 패터닝된 영역의 주위에서 상기 Si 함유 기판에 형성되고, 채널 영역(channel region)을 통하여 서로 전기적으로 접촉하는 확산 영역
를 포함한다.
측벽 산화 공정의 열 소비를 감소시켜서, Si 함유 게이트 도전체의 다결정 그레인이 더 커지는 것을 방지하기 위한 방법을 제공하는 본 발명은 본 출원에 첨부된 도면을 참조하여 더 상세하게 설명될 것이다. 도면에서, 유사하고 그리고/또는 대응하는 요소는 유사한 번호로서 참조된다.
본 발명에서 채용될 수 있는 초기 구조를 도시하는 도 1a를 우선 참조한다. 특히, 도 1a 도시된 초기 구조는 Si 함유 기판(10), 게이트 유전체(12) 및 Si 함유 반도체 다결정 물질의 패터닝된 영역(14)을 포함한다. 하나의 Si 함유 반도체 다결정 물질의 패터닝된 영역만이 도면에 도시되어 있지만, 본 발명은 하나 이상의 Si 함유 반도체 다결정 물질의 패터닝된 영역이 게이트 유전체에 존재하는 경우에도 동일하게 동작한다. 패터닝된 Si 함유 반도체 다결정 물질의 영역은 (약 0.1㎛, 바람직하게는 0.05㎛ 이하의 차수의) 자신과 연관된 작은 그레인 크기를 갖는다.
도 1a에 도시된 트랜지스터 구조는 당해 기술 분야에서 널리 알려진 종래의 물질을 포함하고, 그 구조는 또한 당해 기술 분야에서 널리 알려진 종래의 처리 단계를 사용하여 제조된다. 예를 들어, Si 함유 기판(10)은, Si, SiGe, SiGeC, SiC및 다른 유사한 Si 함유 반도체를 포함하되, 이에 한정되지 않는 임의의 Si 함유 반도체성 물질을 포함한다. 또한, Si/Si, Si/SiGe 및 SOI(silicon-on-insulator)등의 적층형 반도체(layered semiconductor) 역시 Si 함유 기판(10)으로서 본 발명에서 채용될 수 있다. Si 함유 기판(10)은 도핑되지 않거나, 또는 선택적으로 기판이 n 또는 p 형 불순물 이온으로 도핑될 수 있다.
기판은 표면에 형성되는 얕은 트렌치 아이솔레이션(shallow trench isolation; STI) 또는 LOCOS(local oxidation of silicon) 아이솔레이션 영역과 같은 다양한 아이솔레이션 영역을 포함할 수 있다. 또한, 기판은 웰 영역, 매립된 확산 영역 및 기타 유사한 영역을 포함할 수 있다. 명료화를 위하여, 본 발명의 도면은 상술한 영역 중 어떤 것의 존재도 구체적으로 도시하지는 않지만, 참조 부호 10은 그러한 영역을 포함하는 의미이다. 본 발명에서 채용되는 가장 바람직한 Si 함유 기판 중 하나는 Si로 이루어진 기판이다.
그 후 게이트 유전체(또는 게이트 절연체)(12)는 화학 기상 증착(chemical vapor deposition; CVD), 플라즈마 보조(plasma-assisted) CVD; 증발(evaporation), 스퍼터링(sputtering), 원자 층 화학 기상 증착(atomic layer chemical vapor deposition; ALCVD), 분자 빔 에피택시(molecular beam epitaxy; MBE) 및 화학 용액 퇴적(chemical solution deposition)과 같은 종래의 퇴적 공정을 이용하여 기판(10)의 표면에 형성된다. 선택적으로, 게이트 유전체는 열 산화, 질화(nitridation) 또는 산질화 공정(oxynitridation process)에 의하여 형성될 수 있다.
게이트 유전체(12)는 산화물(oxide), 질화물(nitride), 산화질화물(oxynitrides) 및 이들의 혼합물 또는 다층(multilayer)을 포함하는 유전체 물질을 포함하지만, 이들에 한정되지는 않는다. 게이트 유전체(12)로서 본 발명에서 채용되는 가장 바람직한 유전체 물질은 SiO2이다. 본 발명에서 채용되는 유전체는 SiO2보다 높거나 낮은 유전 상수 k를 가질 수 있다는 것을 유의하여야 한다.
게이트 유전체(12)의 물리적 두께는 변할 수 있지만, 일반적으로 게이트 유전체는 약 0.4 내지 약 20nm의 두께, 더 바람직하게는 약 0.5 내지 약 10nm의 두께를 갖는다.
기판의 표면에 게이트 유전체를 형성한 후에, Si 함유 반도체 다결정 물질의 패터닝된 영역(도 1a에서 참조 번호 14로 표시되어 있음)은, 게이트 유전체에 Si 함유 반도체 다결정 물질의 층을 먼저 적용하고, 다음에 종래의 리소그래피(lithography) 및 에칭을 통하여 Si 함유 반도체 다결정 물질의 층을 패터닝함으로써 형성된다. 패터닝된 영역(14)은 본 발명에서 형성된 결과로서 생기는 트랜지스터의 게이트 도전체로서 동작한다.
특히, Si 함유 반도체 다결정 물질의 층은 CVD, 플라즈마 보조 CVD, 스퍼터링, 증발, 및 화학 용액 증착과 같은 종래의 퇴적 공정을 이용하여 형성된다. 선택적으로, Si 함유 반도체 다결정 물질의 층은 에피택셜 성장 공정(epitaxial growth process)에 의하여 형성될 수 있다. Si 함유 반도체 다결정 물질의 층은작은 그레인 크기(약 0.1㎛ 이하)를 가진다는 것에 주의하여야 한다.
본 발명에서 형성된 Si 함유 반도체 다결정 물질의 층의 물리적 두께는 상기 층을 형성하는데 채용된 공정에 따라 변할 것이다. 그러나, 일반적으로 본 발명에서 이용된 Si 함유 반도체 다결정 물질의 층은 약 10 내지 약 300㎚의 두께, 더 바람직하게는 약 20 내지 약 200㎚의 두께를 갖는다.
본 발명에서 채용될 수 있는 적당한 Si 함유 반도체 다결정 물질은 폴리실리콘, SiGe, SiC, SiGeC, Si/SiGe과, Si 함유 반도체를 포함하고 다결정 그레인을 갖는 다른 유사한 물질을 포함하지만 이에 한정되지는 않는다. 이들 물질 중에서, Si 함유 반도체 다결정 물질로서 폴리실리콘을 채용하는 것이 바람직하다.
선택적으로, 도면에 도시되지 않은 유전체 캡(dielectric cap)이 패터닝 전에 Si 함유 반도체 다결정 물질의 층 상에 형성될 수 있다. 이러한 실시예가 채용되면, 유전체 캡은, 산화물, 질화물, 산화질화물 및 이들의 조합 또는 다층과 같이 당해 기술 분야에서 널리 알려진 종래의 공정을 사용하여 적용되는 임의의 종래 하드마스크(hardmask) 물질을 포함한다. 예를 들어, 유전체 캡은 CVD, 플라즈마 보조 CVD, 증발, 화학 용액 증착 및 다른 유사한 퇴적 공정과 같은 종래의 증착 공정을 이용하여 적용될 수 있다. 이와 달리, 종래의 열 성장 공정(thermal growing process)이 유전체 캡(18)을 형성하는데 채용될 수 있다. 유전체 캡은 선택 사항이고 본 발명에서 채용될 필요가 없다는 점을 다시 한번 유의하여야 한다.
유전체 캡이 게이트 도전체상에 존재하는 애플리케이션에서, 포토레지스트(photoresist)의 층(도시되지 않음)이 그 후 유전체 캡 상에 형성되고, 그 구조체는, 포토레지스트의 층을 방사 패턴(pattern of radiation)에 노광시키는 단계, 적당한 현상 용액(developer solution)을 이용함으로써 패턴을 현상시키는 단계와, 반응성 이온 에칭(reactive-ion etching)과 같은 종래의 건식 에칭 공정을 통하여 그 패턴을 하부의 유전체 캡에 전사하는 단계를 포함하는 종래의 리소그래피(lithography)에 놓이게 된다. 패터닝된 유전체 캡은 결과로서 생기는 구조의 게이트 영역의 채널 길이를 정의하는데 사용된다.
도면에 도시된 바와 같이, 유전체 캡이 게이트 도전체 상에 존재하지 않는 경우, Si 함유 반도체 다결정 물질이 층에 포토레지스터를 적용하는 단계, 방사 패턴에 포토레지스트를 노광시키는 단계 및 패턴을 현상하는 단계를 포함하는 종래의 리소그래피를 사용하여 Si 함유 반도체 다결정 물질의 층 상에 패터닝된 레지스트(도시되지 않음)가 형성된다는 것을 유의하여야 한다.
패터닝된 레지스트를 형성한 후에, 패터닝된 레지스트에 의하여 보호되지 않는 Si 함유 반도체 다결정 물질의 층의 노광된 부분은 게이트 유전체(12)까지 제거되어 도 1a에 도시된 구조를 제공한다. 본 발명의 이 단계에 따르면, Si 함유 반도체 다결정 물질의 노광된 부분은, 유전체에 비하여 Si 함유 반도체 다결정 물질을 제거하는데 있어 매우 선택적인 이방성 에칭 공정(anisotropic etching process)을 이용하여 제거된다. 도 1a에 도시된 구조를 형성하는데 있어 본 발명에서 이용될 수 있는 이방성 에칭 공정 중 하나는, 할로겐 함유 플라즈마가 에칭 가스(etchant gas)로서 채용되는 반응성 이온 에칭(reactive-ion etching; RIE)이다. 본 발명의 이 에칭 단계 동안, 패터닝된 폴리실리콘(14) 주위의 게이트 유전체(12)의 일부 또는 모두가 제거될 수 있다는 것을 유의하여야 한다.
도 1a에 도시된 구조는 Si 함유 반도체 다결정 물질(14)의 패터닝된 영역으로 이루어지는 게이트 영역을 갖는 트랜지스터 구조라는 것을 유의하여야 한다. 또한 트랜지스터 구조는 게이트 유전체(12) 및 기판(10)을 포함한다. 유전체 캡이 채용되면, 그 구조는 패터닝된 유전체 캡이 Si 함유 반도체 다결정 물질의 패터닝된 영역 상에 존재하는 것을 제외하고는 도 1a에 도시된 구조와 유사하게 보일 것이라는 것을 유의하여야 한다.
본 발명의 다음 단계에 따르면, 도 1a에 도시된 구조는 기판(10){또는 남아 있는 게이트 유전체(12)} 상부 및/또는 패터닝된 Si 함유 반도체 다결정 영역(14)의 노출된 벽(wall) 상에 열 산화물 층(16)을 형성할 수 있는 측벽 산화 공정에 노출된다. Si 함유 반도체 다결정 영역(14)의 측벽 및 상부 상에 형성된 열 산화물 층(16)을 포함하는 결과적 구조는, 예를 들어 도 1b에 도시되어 있다.
산화물 층(16)을 형성하는데 사용되는 조건은 수행되는 정확한 측벽 산화 공정에 따라서 변할 수 있다. 그러나, 일반적으로 측벽 산화 공정은 건조한 O2에서 약 10초 내지 약 2시간의 시간 동안 약 800℃내지 약 1100℃의 온도에서 수행된다. 폴리실리콘 그레인 크기는 일반적인 측벽 산화 공정의 높은 열 소비로 인하여 상당히 증가한다는 것을 유의하여야 한다.
채용된 조건에도 불구하고, 본 발명의 측벽 산화 단계는 원자 산소를 포함하는 산화 분위기(oxidizing ambient)에서 수행된다. 원자 산소 래디컬(atomicoxygen radical)은 낮은 온도에서 높은 비율로 실리콘 표면을 산화시킬 수 있다. 따라서, 폴리실리콘의 성장은 상당히 억제된다.
원자 산소는, 자유 래디컬 강화 급속 열 산화(free-radical enhanced rapid thermal oxidation; FRE RTO)공정을 이용하거나, 산소 포함 가스(oxygen-bearing gas)에서 가스의 방전(gaseous discharge)(플라즈마)의 원격 형성을 채용하거나, 오존과 같은 불안정한 산소 포함 가스를 분해하여 형성될 수 있다.
바람직한 실시예에서, FRE RTO 공정은 측벽 산화물을 형성하기 위하여 채용된다. 그 공정에서, 수소 및 산소가 공정 챔버로 투입되고 약 6666 Pa(50 Torr) 내지 약 13.3 Pa(0.1 Torr) 사이의 낮은 압력으로 유지된다. 산소 및 수소는 챔버의 부피로, 챔버 및 실리콘 기판의 표면에서 반응하여 실리콘을 빠르게 산화시키는 고 반응성 산소 래디컬을 생산한다. 낮은 챔버 압력으로 인하여, 원자 산소의 부피 재결합(volume recombination)은 매우 낮으며, 이로 인하여 원자 산소가 축적된다. FRE RTO 공정은 인시투 스팀 생성(In-Situ Steam Generation; ISSG) 공정이라고 당해 기술 분야에서 알려져 있다. FRE RTO의 바람직한 조건은 약 1333 Pa(10 Torr)의 챔버 압력, 약 500℃ 내지 약 900℃의 기판 온도, 및 약 33% H2및 약 67% O2의 처리 가스의 조성이다.
다른 바람직한 실시예에서, 플라즈마 보조 산화는 측벽 산화물을 형성하기 위하여 채용된다. 그 공정에서, 원격 가스 방전은 산소 포함 분자를 깨기 위하여 사용된다. 낮은 압력에서, 방전 존(discharge zone)에서 산출된 원자 산소는 손실이 거의 없이 처리 존으로 이동될 수 있다. 이것 역시 낮은 압력에서 원자 산소의 매우 낮은 부피 재결합에 기인한다. 따라서, 공정은 약 6666Pa(50Torr)의 낮은 챔버 압력에서 수행된다. 방전 존의 바람직한 압력 범위는 약 1mTorr 내지 약 0.133Pa(10Torr)이다. 방전과 처리 존간에 가스 흐름을 확립하기 위하여, 일반적으로 방전 존의 압력은 처리 존의 압력보다 높다. 극단적인 경우에, 처리 존은 약 0.666Pa(0.5mTorr) 이하의 분위기 압력을 갖는 MBE 형 반응기(reactor)일 수 있다. 공정은 약 실온(예를 들어, 25℃) 내지 약 1100℃의 기판 온도에서 수행될 수 있다.
본 발명의 측벽 산화 단계에 의하여 형성된 결과적 열 산화물 층의 물리적 두께는 채용된 정확한 조건에 따라 변할 수 있다. 그러나, 일반적으로 열 산화물 층(16)은 약 1 내지 약 20㎚의 두께, 더 바람직하게는 약 2 내지 약 10㎚의 두께를 갖는다.
본 발명의 측벽 산화 공정(산화 분위기로 원자 산소를 포함함)은 공정의 열 소비를 상당히 낮추어서, 게이트 도전체에서 큰 그레인 크기가 형성되는 것을 방지한다. 게다가, 산화 후의 게이트 도전체 영역의 다결정 그레인 크기는 산화 전의 그레인 크기와 실질적으로 동일하다. 그러므로, 상술한 본 발명의 측벽 산화 공정은 산화 종(oxidative species)으로서 원자 산소를 채용하지 않는 종래의 측벽 산화 공정에 비하여 향상을 나타낸다.
게이트 측벽 산화 공정 후에, 불순물 이온(18)은 당해 기술 분야에서 널리 알려진 종래의 이온 주입 공정에 의하여 패터닝된 Si 함유 반도체 다결정 영역(14)뿐만 아니라 기판(10)에 주입된다. 이 주입 단계 동안 채용된 불순물 이온은 형성될 바람직한 장치에 따라 n형 또는 p형일 수 있다. 주입 공정 동안의 구조는, 예를 들어 도 1c에 도시되어 있다. 이러한 주입을 위하여 사용된 이온 분량 및 에너지는 주입되고 있는 이온의 형태에 따라 변할 수 있다는 것을 유의하여야 한다.
이온 주입 후에, 도 1c에 도시된 구조는, 이제 도핑되는 패터닝된 Si 함유 반도체 다결정 영역 하부에 확산 영역(20)(즉, 소스/드레인 영역)을 형성하는 활성화-어닐링 단계에 놓여진다. 도면에서 참조 번호 22로 표시된 트랜지스터의 채널 영역은 확산 영역간에 전기적 접속을 제공한다.
바람직한 실시예에 대하여 본 발명을 설명하고 도시하였지만, 당업자는 본 발명의 취지 및 범위를 벗어나지 않으면서 형태 및 상세 사항에 상술한 사항 및 다양한 변형을 가할 수 있다는 것을 이해할 것이다. 그러므로 본 발명은 설명되고 도시된 정확한 형태에 제한되지 않고, 첨부된 청구항의 범위 내에 해당한다.
Claims (21)
- Si 기반 금속-절연체-반도체(metal-insulator-semiconductor; MIS) 트랜지스터를 형성하는 방법에 있어서,(a) Si 함유 기판의 표면상에 형성되는 게이트 유전체의 표면상에 약 0.1㎛ 미만의 그레인(grain)을 갖는 패터닝된 Si 함유 반도체 다결정 영역(patterned Si-containing semiconductor polycrystalline region)을 포함하는 구조를 형성하는 단계;(b) 상기 Si 함유 반도체 다결정 영역의 일부분을 산화시키도록 원자 산소(atomic oxygen)가 채용되는 측벽(sidewall) 산화 공정에 상기 구조를 놓아두는 단계;(c) 상기 Si 함유 기판 및 상기 Si 함유 반도체 다결정 영역에 불순물 이온(dopant ion)을 주입하는 단계; 및(d) 상기 불순물 이온을 활성화하는 단계를 포함하는 방법.
- 제1항에 있어서, 단계 (a)는상기 Si 함유 기판의 상기 표면상에 상기 게이트 유전체를 형성하는 단계;상기 게이트 유전체 상에 Si 함유 반도체 다결정 물질의 층을 형성하는 단계;Si 함유 반도체 다결정 물질의 상기 층에 레지스트(resist)를 적용하는 단계;상기 레지스트를 방사 패턴(pattern of radiation)에 노출시키는 단계;상기 레지스트에서 상기 패턴을 현상하는(developing) 단계; 및에칭 단계(etching step)를 통하여 상기 Si 함유 반도체 다결정 물질에 상기 패턴을 전사하는(transferring) 단계를 포함하는 방법.
- 제2항에 있어서, 상기 게이트 유전체는 퇴적 공정(deposition process) 또는 열 성장 공정(thermal growing process)에 의하여 형성되는 방법.
- 제2항에 있어서, Si 함유 반도체 다결정 물질의 상기 층은 퇴적 공정 또는 에피택셜 성장 공정(epitaxial growth process)에 의하여 형성되는 방법.
- 제1항에 있어서, 상기 원자 산소는 자유 래디컬 강화 급속 열 산화 공정(free radical enhanced rapid thermal oxidation process), 산소 플라즈마(oxygen plasma), 또는 불안정한 산소 포함 가스(unstable oxygen-bearing gas)를 분해하여 형성되는 방법.
- 제1항에 있어서, 상기 단계 (b)는 다결정 그레인 성장을 실질적으로 억제하도록 수행되는 방법.
- 제5항에 있어서, 상기 자유 래디컬 강화 급속 열 산화 공정은 산소 및 수소에서 그리고 약 13.3 내지 약 6666Pa(0.1 내지 약 50Torr)의 압력에서 수행되는 방법.
- 제7항에 있어서, 상기 자유 래디컬 강화 급속 열 산화 공정은 약 67% 산소 및 약 33% 수소에서 약 500℃ 내지 약 900℃의 기판 온도에서 그리고 약 1333Pa(10Torr)의 압력에서 수행되는 방법.
- 제5항에 있어서, 상기 산소 플라즈마는 산소 포함 가스에서의 원격 가스 방전(remote gaseous discharge)으로부터 형성되는 방법.
- 제9항에 있어서, 상기 산소 플라즈마는 약 6666Pa(50Torr)의 압력에서 형성되는 방법.
- 제9항에 있어서, 상기 산소 플라즈마는 약 실온 내지 약 1100℃의 기판 온도에서 형성되는 방법.
- 제1항에 있어서, 상기 Si 함유 반도체 다결정 물질은폴리실리콘(polysilicon), SiGe, SiC, SiGeC 또는 Si/SiGe를 포함하는 방법.
- 제12항에 있어서, 상기 Si 함유 반도체 다결정 물질은 폴리실리콘인 방법.
- Si 기반 MIS 트랜지스터에 있어서,Si 함유 기판;상기 Si 함유 기판의 표면상에 형성된 게이트 유전체;상기 게이트 유전체의 표면상에 형성되고, 약 0.1㎛ 이하의 그레인 크기를 가지는 도핑된 Si 함유 반도체 다결정 물질의 패터닝된 영역;도핑된 Si 함유 반도체 다결정 물질의 상기 패터닝된 영역의 적어도 측벽 상에 형성된 열 산화물의 층; 및Si 함유 반도체 다결정 물질의 상기 패터닝된 영역의 주위에 상기 Si 함유 기판에 형성된 확산 영역(diffusion region)을 포함하는 Si 기반 MIS 트랜지스터.
- 제14항에 있어서, 상기 Si 함유 기판은 Si, SiGe, SiGeC, Si/Si, Si/SiGe 및 실리콘-온-절연체(silicon-on-insulator)로 이루어진 그룹으로부터 선택된 Si 함유 반도체 물질을 포함하는 Si 기반 MIS 트랜지스터.
- 제14항에 있어서, 상기 게이트 유전체는 산화물, 질화물(nitride), 산화질화물(oxynitride), 또는 이들의 혼합물 및 다층(multilayer)인 Si 기반 MIS 트랜지스터.
- 제14항에 있어서, 상기 열 산화물은 약 1 내지 약 20nm의 두께를 갖는 Si 기반 MIS 트랜지스터.
- 제17항에 있어서, 상기 열 산화물은 약 2 내지 약 10nm의 두께를 갖는 Si 기반 MIS 트랜지스터.
- 제14항에 있어서, 상기 산화물은 원자 산소로 이루어진 Si 기반 MIS 트랜지스터.
- 제14항에 있어서, 상기 Si 함유 반도체 다결정 물질은 폴리실리콘, SiGe, SiC, SiGeC 또는 Si/SiGe를 포함하는 Si 기반 MIS 트랜지스터.
- 제20항에 있어서, 상기 Si 함유 반도체 다결정 물질은 폴리실리콘인 Si 기반 MIS 트랜지스터.
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