KR20030002759A - 반도체 소자의 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 게이트 전극을 형성함에 있어, 실리콘 게르마늄(SiGe)층을 먼저 형성하고, 그 상부에 폴리실리콘(polysilicon)을 형성하여 SiGe/poly Si 이중층 구조의 게이트 전극을 형성하므로, 후속 소오스/드레인 불순물 이온 주입 공정 및 활성화 열 공정에 의해 불순물 이온이 게이트 산화막 및 기판에 침투되는 것을 방지하여 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법에 관하여 개시된다.
Description
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 게이트 전극을 실리콘 게르마늄/폴리실리콘(SiGe/poly Si) 이중층 구조로 형성하여, 후속 소오스/드레인 불순물 이온 주입 공정 및 활성화 열 공정에 의해 불순물 이온이 게이트 산화막 및 기판에 침투되는 것을 방지하여 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화 되어감에 따라 트랜지스터의 게이트 전극 폭 및 채널 폭은 좁아지고 있다. 그럼에도 불구하고 고성능의 트랜지스터가 요구되고 있다. 게이트 전극의 채널 폭이 좁아짐에 따라 쇼트 채널 효과(short channel effect) 및 문턱 전압의 변화(variation)에 반도체 소자의 특성이 매우 민감하게 반응한다. 또한, 게이트 산화막 역시 반도체 소자가 고집적화 되어감에 따라 매우 얇게 형성되는데, 게이트 산화막의 두께가 얇으므로 인하여 후속 공정에 영향을 받을 경우 게이트 산화막이 쉽게 열화(degradation)된다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 소자 분리 마스크 공정 및 식각 공정을 실시하여 반도체 기판(11)에 소자 분리용 트렌치를 형성하고, 트렌치 내부에 산화물질을 채워 소자 분리막(12)을 형성한다. 소자 분리막(12)을 형성함에 의해 액티브 지역과 필드 지역이 정의(define)된다. 문턱전압 조절 이온 주입 공정을 실시하여 액티브 지역의반도체 기판(11) 표면에 문턱전압 조절 이온 주입 영역(13)을 형성한다.
도 1b를 참조하면, 산화공정(oxidation process) 및 폴리실리콘 증착 공정을 실시하고, 게이트 마스크 공정 및 식각 공정으로 반도체 기판(11)의 액티브 지역에 게이트 산화막(14) 및 폴리실리콘 게이트 전극(15)을 형성한다.
도 1c를 참조하면, 소오스/드레인 불순물 이온 주입 공정을 실시하여 반도체 기판(11)에 불순물 이온(17)이 주입된 소오스/드레인 접합부(16)가 형성한다.
상기한 종래 트랜지스터는 게이트 전극(15)의 물질로 폴리실리콘을 사용한다. 소오스/드레인 불순물 이온 주입 공정에 의해 폴리실리콘 게이트 전극(15) 내부에는 소오스/드레인 불순물 이온(17)이 함유된다. 게이트 전극(15) 내에 함유된 불순물 이온(17)은 소오스/드레인 접합부(16)의 불순물 이온(17)을 활성화시키기 위한 열공정시 게이트 산화막(14) 뿐만 아니라, 반도체 기판(11)의 문턱전압 조절 이온 주입 영역(13)으로 침투해 들어간다. 이로 인하여, 문턱전압 조절 이온 주입 영역(13)의 이온 농도가 변하게 되어 결국 문턱전압 변화를 유발시켜 소자의 전기적 특성을 저하시키기 된다. 또한, 게이트 산화막(14) 역시 불순물 이온(17)의 침투에 의해 열화된다. 게이트 산화막(14)의 열화를 방지하기 위해 게이트 일반적인 산화공정 대신에 질화산화공정(nitrided oxidation process)를 도입하기도 하지만 게이트 산화막(14)의 열화를 완전히 해결할 수 없다. 이와 같은 현상은 반도체 소자가 고집적화 되어 갈수록 심화되며, 소자의 고집적화 실현을 위해 이러한 문제를 해결해야만 한다.
따라서, 본 발명은 소오스/드레인 불순물 이온 주입 공정 및 활성화 열 공정에 의해 불순물 이온이 게이트 산화막 및 기판에 침투되는 것을 방지하여 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 트랜지스터 제조 방법은 반도체 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 실리콘 게르마늄층을 형성하는 단계; 상기 실리콘 게르마늄층 상에 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층 및 상기 실리콘 게르마늄층을 패터닝하여 실리콘 게르마늄/폴리실리콘 이중층 구조의 게이트 전극을 형성하는 단계; 및 소오스/드레인 접합부를 형성하는 단계로 이루어지는 것을 특징으로 한다.
상기에서, 상기 게이트 산화막은 습식 산화 공정이나 건식 산화 공정으로 형성한다.
상기 실리콘 게르마늄층은 DCS 가스, H2가스, GeH4가스 및 HCl 가스를 사용하고, 650 ~ 1000℃의 온도에서 20mTorr ~ 200Torr의 압력으로 50 ~ 500Å의 두께로 형성하며, 단원자증착법(ALD), 금속유기 화학적 기상 증착법(MOCVD) 및 플라즈마 화학적 기상 증착법(PECVD)중 어느 하나의 방법을 적용한다.
상기 폴리실리콘층은 상기 실리콘 게르마늄층을 형성한 후 인-시튜 방법이나엑스-시튜 방법으로 형성한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 반도체 기판12, 22: 소자 분리막
13, 23: 문턱전압 조절 이온 주입 영역14, 24: 게이트 산화막
15, 25: 게이트 전극25a: 실리콘 게르마늄층
25b: 폴리시리콘층16, 26: 소오스/드레인 접합부
17, 27: 불순물 이온
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 소자 분리 마스크 공정 및 식각 공정을 실시하여 반도체 기판(21)에 소자 분리용 트렌치를 형성하고, 트렌치 내부에 산화물질을 채워 소자 분리막(22)을 형성한다. 소자 분리막(22)을 형성함에 의해 액티브 지역과 필드 지역이 정의(define)된다. 문턱전압 조절 이온 주입 공정을 실시하여 액티브 지역의 반도체 기판(21) 표면에 문턱전압 조절 이온 주입 영역(23)을 형성한다.
도 2b를 참조하면, 반도체 기판(21) 상에 게이트 산화막(24), 실리콘 게르마늄층(SiGe layer; 25a) 및 폴리실리콘층(poly Si layer; 25b)을 순차적으로 형성하고, 게이트 마스크 공정 및 식각 공정으로 실리콘 게르마늄/폴리실리콘(SiGe/poly Si) 이중층 구조의 게이트 전극(25)을 형성한다.
상기에서, 게이트 산화막(24)은 습식 산화 공정(wet oxidation process)이나 건식 산화 공정(dry oxidation process)으로 형성한다. 실리콘 게르마늄층(25a)은 DCS 가스, H2가스, GeH4가스 및 HCl 가스를 사용하고, 650 ~ 1000℃의 온도에서 20mTorr ~ 200Torr의 압력으로 50 ~ 500Å의 두께로 형성한다. 실리콘게르마늄층(25a)은 단원자증착법(ALD), 금속유기 화학적 기상 증착법(MOCVD), 플라즈마 화학적 기상 증착법(PECVD) 등의 방법으로 형성할 수 있다. 폴리실리콘층(25b)은 실리콘 게르마늄층(25a)을 형성한 후 인-시튜(in-situ) 방법으로 형성할 수 있고, 엑스-시튜(ex-situ) 방법으로도 형성할 수 있다.
도 2c를 참조하면, 소오스/드레인 불순물 이온 주입 공정을 실시하여 반도체 기판(21)에 불순물 이온(27)이 주입된 소오스/드레인 접합부(26)가 형성한다.
상기한 본 발명의 실시예와 종래 기술을 비교해서 설명하면 다음과 같다.
게이트 산화막을 형성함에 있어, 종래에는 불순물 이온의 침투에 의한 열화를 방지하기 위해 질화산화공정(nitrided oxidation process)을 적용하는 것이 필요하였으나, 본 발명에서는 불순물 이온을 감금(confine)시킬 수 있는 실리콘 게르마늄층을 게이트 전극에 도입하므로 질화산화공정을 적용하지 않고 습식 산화 공정(wet oxidation process)이나 건식 산화 공정(dry oxidation process)만으로도 충분히 트랜지스터의 특성을 확보할 수 있다. 특히 질화산화공정은 공정 자체가 복잡하고 질소(nitrogen)의 제어가 힘들기 때문에 선호되는 공정이 아니다. 또한, 질소는 계면에서 트랩 사이트(trap site)로 작용하여 소자의 누설전류를 크게 하기에 소자의 특성 측면에서도 악영향을 주는 요인이 많다.
게이트 전극을 형성함에 있어, 종래에는 폴리실리콘으로 게이트 전극을 형성하였기 때문에 소오스/드레인 불순물 이온 주입 공정시 불순물 이온이 폴리실리콘 게이트 전극에 함유되어 있다가 불순물 이온 활성화를 위한 소오스/드레인 열 공정시 게이트 산화막이나 기판으로 침투되어 문제를 유발시켰을 뿐만 아니라, 심할 경우 폴리실리콘 게이트 전극의 디플레이션(depletion) 현상을 유발시켜 소자의 온/오프(on/off) 특성을 저하시키는 원인이 되기도 한다. 그러나, 본 발명에서는 실리콘 게르마늄을 게이트 전극의 물질로 포함시키기 때문에 불순물 이온이 실리콘 게르마늄에 감금(confine)되어 게이트 산화막이나 기판으로의 침투를 방지할 수 있고, 뿐만 아니라 감금된 불순물 이온이 실리콘 게르마늄층 내에서 오히려 확산성(diffusivity)을 증가시켜 결국 게이트 전극의 디플레이션을 방지할 수 있다.
상술한 바와 같이, 본 발명은 실리콘 게르마늄/폴리실리콘(SiGe/poly Si) 이중층 구조의 게이트 전극을 적용하므로, 게이트 산화막의 열화를 방지할 수 있고, 문턱전압 변화를 방지할 수 있으며, 게이트 전극의 디플레이션 억제로 소자의 온/오프 특성을 향상시킬 수 있고, 질화산화공정을 적용하지 않아도 되기 때문에 질소에 의한 트랩(trap) 특성 방지로 누설 전류 특성을 향상시킬 수 있다.
Claims (7)
- 반도체 기판 상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상에 실리콘 게르마늄층을 형성하는 단계;상기 실리콘 게르마늄층 상에 폴리실리콘층을 형성하는 단계;상기 폴리실리콘층 및 상기 실리콘 게르마늄층을 패터닝하여 실리콘 게르마늄/폴리실리콘 이중층 구조의 게이트 전극을 형성하는 단계; 및소오스/드레인 접합부를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 실리콘 게르마늄층은 DCS 가스, H2가스, GeH4가스 및 HCl 가스를 사용하고, 650 ~ 1000℃의 온도에서 20mTorr ~ 200Torr의 압력으로 50 ~ 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 실리콘 게르마늄층은 단원자증착법(ALD), 금속유기 화학적 기상증착법(MOCVD) 및 플라즈마 화학적 기상 증착법(PECVD)중 어느 하나의 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 폴리실리콘층은 상기 실리콘 게르마늄층을 형성한 후 인-시튜 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 폴리실리콘층은 상기 실리콘 게르마늄층을 형성한 후 엑스-시튜 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 게이트 산화막은 습식 산화 공정이나 건식 산화 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 실리콘 게르마늄층은 상기 소오스/드레인 접합부 형성을 위한 불순물 이온 주입시 불순물 이온을 감금시키는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011099677A1 (ko) | 2010-02-11 | 2011-08-18 | 전남대학교산학협력단 | 금속옥사이드가 함유된 다공성탄소나노섬유 제조방법, 상기 방법으로 제조된 다공성탄소나노섬유, 및 이를 포함하는 탄소나노섬유응용제품 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1187708A (ja) * | 1997-06-25 | 1999-03-30 | Fr Telecom | シリコン−ゲルマニウムゲートを持つトランジスタを得るための方法 |
| KR20010001734A (ko) * | 1999-06-08 | 2001-01-05 | 윤종용 | 저 저항 폴리-실리콘 게르마늄(Ｐ-ＳｉＧｅ) 게이트를 구비하는 반도체 장치 및 그 제조방법 |
| US6180499B1 (en) * | 1998-09-29 | 2001-01-30 | Advanced Micro Devices, Inc. | Method for forming polysilicon-germanium gate in CMOS transistor and device made thereby |
| KR20010017497A (ko) * | 1999-08-12 | 2001-03-05 | 윤종용 | 반도체 소자 및 그 제조방법 |
| KR20010109555A (ko) * | 2000-05-30 | 2001-12-12 | 윤종용 | 반도체 장치의 게이트 구조 |
| US6373112B1 (en) * | 1999-12-02 | 2002-04-16 | Intel Corporation | Polysilicon-germanium MOSFET gate electrodes |
-
2001
- 2001-06-29 KR KR1020010038459A patent/KR20030002759A/ko not_active Application Discontinuation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1187708A (ja) * | 1997-06-25 | 1999-03-30 | Fr Telecom | シリコン−ゲルマニウムゲートを持つトランジスタを得るための方法 |
| US6180499B1 (en) * | 1998-09-29 | 2001-01-30 | Advanced Micro Devices, Inc. | Method for forming polysilicon-germanium gate in CMOS transistor and device made thereby |
| KR20010001734A (ko) * | 1999-06-08 | 2001-01-05 | 윤종용 | 저 저항 폴리-실리콘 게르마늄(Ｐ-ＳｉＧｅ) 게이트를 구비하는 반도체 장치 및 그 제조방법 |
| KR20010017497A (ko) * | 1999-08-12 | 2001-03-05 | 윤종용 | 반도체 소자 및 그 제조방법 |
| US6373112B1 (en) * | 1999-12-02 | 2002-04-16 | Intel Corporation | Polysilicon-germanium MOSFET gate electrodes |
| KR20010109555A (ko) * | 2000-05-30 | 2001-12-12 | 윤종용 | 반도체 장치의 게이트 구조 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011099677A1 (ko) | 2010-02-11 | 2011-08-18 | 전남대학교산학협력단 | 금속옥사이드가 함유된 다공성탄소나노섬유 제조방법, 상기 방법으로 제조된 다공성탄소나노섬유, 및 이를 포함하는 탄소나노섬유응용제품 |
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