KR100685602B1 - 반도체소자의 게이트전극 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 게이트전극 형성방법에 관한 것으로, 반도체기판의 표면을 열산화시켜 게이트절연막을 형성하고, 상기 게이트절연막의 표면을 저메인(GeH4)가스로 환원시켜 폴리실리콘 시드(seed)층을 형성한 다음, 폴리-실리콘저마늄층을 균일하게 형성한 후 게이트전극 마스크를 이용한 식각공정으로 게이트전극을 형성하고, LDD영역 및 소오스/드레인영역을 형성하여 트랜지스터를 형성함으로써 게이트절연막과 폴리-실리콘저마늄층 간의 계면 특성을 향상시키고, 보론 도펀트(boron dopant)의 침투 현상을 억제하여 게이트전극의 신뢰성 및 동작 특성을 향상시키는 기술이다.
Description
도 1 은 본 발명에 따른 반도체소자의 게이트전극 형성방법에 의한 공정 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11 : 반도체기판 13 : 게이트절연막패턴
15 : 폴리실리콘 시드층 패턴 17 : 폴리-실리콘저마늄층패턴
19 : LDD영역 21 : 절연막 스페이서
23 : 소오스/드레인영역
본 발명은 반도체소자의 게이트전극 형성방법에 관한 것으로, 보다 상세하게 게이트절연막 상부에 게이트전극으로 폴리-실리콘저마늄(poly-SiGe)을 형성함으로써 소자의 전기적 특성을 향상시키는 반도체소자의 게이트전극 형성방법에 관한 것이다.
반도체소자가 고집적화되어 감에 따라 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; 이하 MOS FET라 칭함)의 게이트 전극도 폭이 줄어들고 있으나, 게이트 전극의 폭이 N배 줄어들면 게이트 전극의 전기 저항이 N배 증가되어 반도체소자의 동작 속도를 떨어뜨리는 문제점이 있다.
현재 반도체소자의 제조방법 중 게이트전극 재료로 사용되고 있는 폴리실리콘층은 게이트전극 재료로서 우수한 물리적 특성을 갖추고 있어서 현재까지 많이 사용되어 오고 있다.
그러나, 소자가 고집적화 되어 감에 따라 매몰채널(barried channel)에 기인한 짧은 채널효과(short channel effect)와 이로 인한 DIBL(drain induced barrier lowering)현상 증가 및 문턱 전압 불안정 현상이 나타난다. 또한, 폴리-게이트 공핍효과(poly-gate depletion effect) 및 게이트산화막을 통한 채널 영역으로의 보론 도펀트 침투 현상으로 소자의 전기적 특성이 열화된다고 알려져 있다.
상기와 같이 종래기술에 따른 반도체소자의 게이트전극 형성방법은, 열산화막 상부에 형성되는 폴리-실리콘저마늄(poly-SiGe)막은 접착성(adhesion)과 핵생성(nucleation)이 좋지 않기 때문에 열산화막 상부에 사일렌가스(SiH4)를 이용하여 매우 얇은 폴리실리콘 시드(seed)층을 증착한 후 이후 이 시드층 상부에 폴리실리콘저마늄을 증착하는 것이었다. 이 경우, 열산화막 상부에 실리콘층이 증착되어 그 계면 상태가 열산화막/실리콘기판 계면보다 다소 열화될 뿐만 아니라, 후속 열공정 시 보론이 폴리실리콘 시드층을 통해 채널영역으로 더 빨리 침투한다는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여, 게이트절연막의 표면을 저메인가스로 환원시켜 폴리실리콘 시드층을 형성하고, 상기 폴리실리콘 시드층 상부에 폴리-실리콘저마늄층을 형성한 다음, 게이트전극 마스크를 이용하여 패터닝함으로써 상기 폴리-실리콘저마늄층을 균일하게 형성하고, 그에 따른 소자의 동작 특성 및 신뢰성을 향상시키는 반도체소자의 게이트전극 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 게이트전극 형성방법은,
반도체기판의 표면을 열산화시켜 게이트절연막을 형성하는 공정과,
상기 게이트절연막의 표면을 저메인가스로 환원시켜 폴리실리콘 시드층을 형성하는 공정과,
상기 폴리실리콘 시드층 상부에 폴리-실리콘저마늄층을 형성하는 공정과,
상기 폴리-실리콘저마늄층, 폴리실리콘 시드층 및 게이트절연막을 게이트전극 마스크를 식각마스크로 이용한 식각공정으로 패터닝하여 폴리-실리콘저마늄층패턴과 폴리실리콘 시드층 패턴으로 되는 게이트전극과 게이트절연막패턴의 적층구조를 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.
도 1 은 본 발명에 따른 반도체소자의 게이트전극 형성방법에 의한 공정 단 면도이다.
먼저, 반도체기판(11)의 표면을 열산화시켜 게이트절연막을 형성한다.
다음, 상기 게이트절연막의 표면에 저메인가스를 주입하여 1 ∼ 50Å 두께의 폴리-실리콘 시드층을 형성한다. 이때, 상기 저메인가스는 400 ∼ 600℃의 온도에서 주입되고, 상기 게이트절연막에서 저마늄이 형성되기 전까지 주입된다. 그리고, 상기 저메인가스는 GeH4 또는 GeF4 가스가 사용되고, 수소 가스 내에 0.1 ∼ 100%의 저마늄이 함유되어 있는 가스이다. 상기 저메인가스는 SiO2로 구성되는 게이트절연막(13)을 하기와 같은 화학식에 의한 환원작용으로 폴리실리콘 시드층을 형성한다.
GeH4(g) + SiO2 -> H2O(g) + GeO(g) +Si + H2(g)
그 다음, 상기 폴리실리콘 시드층 상부에 폴리-실리콘저마늄층을 형성한다. 상기 폴리-실리콘저마늄층은 450 ∼ 650℃의 온도에서 SiH4 또는 Si2H6의 실리콘 소오스 가스와 GeH4 또는 GeF4 저마늄 소오스 가스를 사용하여 형성된다. 이때, 상기 실리콘 소오스 가스는 수소 가스에 10 ∼ 100%의 실리콘이 함유되어 있고, 상기 저마늄 소오스 가스는 수소 가스에 10 ∼ 100%의 저마늄이 함유되어 있으며, 상기 폴리-실리콘저마늄층은 10 ∼ 70%의 저마늄을 함유하고 있다. 그리고, 상기 폴리-실리콘저마늄층은 LPCVD(low pressure chemical vapor deposition), VLPCVD(very low pressure chemical vapor deposition), PE-VLPCVD(plasma enhanced-very low pressure chemical vapor deposition), UHVCVD(hltrahigh vacuum chemical vapor deposition), RTCVD(rapid thermal chemical vapor deposition) 또는 APCVD(atmosphere chemical vapor deposition)방법으로 형성된다. 또한, 상기 폴리-실리콘저마늄층은 이온주입공정을 이용한 익스-시튜(ex-situ)방법으로 도핑되거나 도펀트 가스를 이용한 인-시튜(in-Situ)방법으로 도핑된다.
다음, 게이트전극 마스크를 식각마스크로 이용하여 상기 폴리-실리콘저마늄층, 폴리실리콘 시드층 및 게이트절연막을 패터닝하여 폴리-실리콘저마늄층패턴 (17)과 폴리실리콘 시드층패턴(15)의 적층구조로 되는 게이트전극과 게이트절연막패턴(13)을 형성한다.
다음, 상기 구조를 LDD산화하여 상기 게이트전극 양측의 반도체기판(11)에 LDD 절연막(18)을 형성한다.
그 다음, 상기 게이트전극 양측의 반도체기판(11)에 저농도의 불순물을 이온주입하여 LDD영역(19)을 형성한다.
다음, 상기 게이트전극 및 게이트절연막패턴(13)의 측벽에 절연막 스페이서 (21)를 형성한다.
그 다음, 상기 절연막 스페이서(21)의 양측 반도체기판(11)에 고농도의 불순물을 이온주입하여 소오스/드레인영역(23)을 형성한다. (도 1 참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 게이트전극 형성방법은, 반도체기판의 표면을 열산화시켜 게이트절연막을 형성하고, 상기 게이트절연 막의 표면을 저메인(GeH4)가스로 환원시켜 폴리실리콘 시드(seed)층을 형성한 다음, 폴리-실리콘저마늄층을 균일하게 형성한 후 게이트전극 마스크를 이용한 식각공정으로 게이트전극을 형성하고, LDD영역 및 소오스/드레인영역을 형성하여 트랜지스터를 형성함으로써 게이트절연막과 폴리-실리콘저마늄층 간의 계면 특성을 향상시키고, 보론 도펀트(boron dopant)의 침투 현상을 억제하여 게이트전극의 신뢰성 및 동작 특성을 향상시키는 이점이 있다.
Claims (13)
- 반도체기판의 표면을 열산화시켜 게이트절연막을 형성하는 공정과,상기 게이트절연막의 표면을 저메인가스로 환원시켜 폴리실리콘 시드층을 형성하는 공정과,상기 폴리실리콘 시드층 상부에 폴리-실리콘저마늄층을 형성하는 공정과,상기 폴리-실리콘저마늄층, 폴리실리콘 시드층 및 게이트절연막을 게이트전극 마스크를 식각마스크로 이용한 식각공정으로 패터닝하여 폴리-실리콘저마늄층패턴과 폴리실리콘 시드층 패턴으로 되는 게이트전극과 게이트절연막패턴의 적층구조를 형성하는 공정을 포함하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 저메인가스는 400 ∼ 600℃의 온도에서 주입되는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 저메인가스는 상기 게이트절연막에서 저마늄이 형성되기 전까지 주입되는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 저메인가스는 GeH4 또는 GeF4 가스가 사용되는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 저메인가스는 수소 가스 내에 0.1 ∼ 100%의 저마늄이 함유되어 있는 가스인 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 폴리실리콘 시드층은 1 ∼ 50Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 폴리-실리콘저마늄층은 SiH4 또는 Si2H6의 실리콘 소오스 가스와 GeH 4 또는 GeF4 저마늄 소오스 가스를 사용하여 형성되는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
- 제 7 항에 있어서,상기 실리콘 소오스 가스는 수소 가스에 10 ∼ 100%의 실리콘이 함유되어 있는 가스인 것을 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
- 제 7 항에 있어서,상기 저마늄 소오스 가스는 수소 가스에 10 ∼ 100%의 저마늄이 함유되어 있는 가스인 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 폴리-실리콘저마늄층은 LPCVD, VLPCVD, PE-VLPCVD, UHVCVD, RTCVD 또는 APCVD방법으로 형성되는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 폴리-실리콘저마늄층은 450 ∼ 650℃의 온도에서 형성되는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 폴리-실리콘저마늄층은 이온주입공정을 이용한 익스-시튜(ex-situ)방법으로 도핑되거나 도펀트 가스를 이용한 인-시튜(in-Situ)방법으로 도핑되는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 폴리-실리콘저마늄층은 10 ∼ 70%의 저마늄을 함유하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
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- 2001-06-25 KR KR1020010036280A patent/KR100685602B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990069751A (ko) * | 1998-02-12 | 1999-09-06 | 구본준 | 반도체소자 제조방법 |
| KR20010045393A (ko) * | 1999-11-04 | 2001-06-05 | 박종섭 | 폴리 실리콘-저마늄을 게이트 전극으로 사용하는 반도체소자의 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030000485A (ko) | 2003-01-06 |
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