CN103646863A - 一种制作多晶硅栅的方法 - Google Patents

一种制作多晶硅栅的方法 Download PDF

Info

Publication number
CN103646863A
CN103646863A CN201310632141.0A CN201310632141A CN103646863A CN 103646863 A CN103646863 A CN 103646863A CN 201310632141 A CN201310632141 A CN 201310632141A CN 103646863 A CN103646863 A CN 103646863A
Authority
CN
China
Prior art keywords
polysilicon gate
polycrystalline silicon
gate
oxidation
polysilicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201310632141.0A
Other languages
English (en)
Inventor
李志伟
邱裕明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN201310632141.0A priority Critical patent/CN103646863A/zh
Publication of CN103646863A publication Critical patent/CN103646863A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种制作多晶硅栅的工艺方法，包括如下步骤：在形成有PWELL和/或NWELL的半导体衬底上生长一层栅氧化介质层，接着在栅氧化介质层，生长一层多晶硅层；通过离子注入方式对多晶硅层进行表面掺杂工艺；其中，NMOS器件注入N型掺杂杂质，PMOS器件注入P型掺杂杂质；采用多晶硅蚀刻工艺在已掺杂所述多晶硅层上形成多晶硅栅；采用原子氧氧化工艺氧化所述多晶硅栅，在多晶硅栅表面形成一层致密氧化层。因此，本发明利用原子氧氧化工艺消除因掺杂工艺导致多晶硅氧化速率不一致效应，解决因传统多晶硅氧化工艺导致多晶硅栅上部与底部宽度不一致问题，即从而达到改善多晶硅栅形貌的目的。

Description

一种制作多晶硅栅的方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种改善多晶硅栅形貌的多晶硅栅制作方法。
背景技术
互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,简称CMOS)通常是指(PMOS管和NMOS管)共同构成的互补型MOS集成电路的低功耗器件。在CMOS半导体器件制造工艺发展过程中，多晶硅栅工艺技术一直可以延续到32/28nm工艺技术节点。随着器件尺寸进一步缩小，及其器件性能的进一步提升，高介电常数介质与金属栅的新技术被引入到半导体制造工艺中。目前，比较流行的多晶硅栅工艺技术流程如图1所示。
请参阅图1，现有技术中制作多晶硅栅的工艺方法，包括如下步骤：
步骤S01：在具有PWELL和NWELL的半导体衬底上生长一层栅氧化介质层完成后，接着生长一层多晶硅层，生长后理想的截面示意图应该如图2所示。
步骤S02：多晶硅生长完成后，通过离子注入方式对多晶硅层进行表面掺杂工艺，其中NMOS器件注入N型掺杂杂质，PMOS器件注入P型掺杂杂质，完成该步骤后理想的截面示意图应该如图3所示。
步骤S03：多晶硅掺杂工艺完成后，通过多晶硅蚀刻工艺形成多晶硅栅，完成该步骤后理想的截面示意图应该如图4所示。
步骤S04：多晶硅栅形成后，通过快速热氧化工艺，在多晶硅栅表面形成一层致密氧化层，完成该步骤后理想的截面示意图应该如图5所示。
步骤S05：多晶硅栅氧化工艺完成后，采用化学气相淀积工艺生长一层氮化硅，作为侧墙（Offset Spacer）结构。Offset Spacer形成后，再进行后续源漏扩展，Spacer及源漏等后续工艺步骤。
然而，从上述工艺技术步骤即如果多晶硅栅氧化工艺多采用快速热氧化工艺，是不可能达到如图6所示的理想多晶硅栅形貌的。本领域技术人员清楚，由于多晶硅掺杂工艺的影响，在多晶硅栅上部区域，杂质的浓度要高于中部与底部区域，对于硅晶体结构的破坏更强，导致快速热氧化过程中氧分子更容易深入扩散，氧化速率大大高于中部与底部区域，从而出现多晶硅栅宽度不一致的问题。特别对于40/45nm技术节点，多晶硅栅上部与下部宽度不一致问题的影响更大。请参阅图6，图6所示为现有技术在40nm多晶硅栅制作工艺中采用快速热氧化技术氧化多晶硅栅的TEM照片，如图所示，采用快速热氧化工艺氧化多晶硅栅工艺形成的多晶硅栅，其宽度不一致问题特别突出，多晶硅栅上部与底部的宽度差大于3nm。
发明内容
为了克服以上问题，本发明旨在提供一种多晶硅栅制作方法，解决因传统多晶硅氧化工艺导致多晶硅栅上部与底部宽度不一致问题，即从而达到改善多晶硅栅形貌的目的。
本发明提供一种制作多晶硅栅的工艺方法，其特征在于，包括如下步骤：
步骤S11：在形成有PWELL和/或NWELL的半导体衬底上生长一层栅氧化介质层，接着在所述栅氧化介质层，生长一层多晶硅层；
步骤S12：通过离子注入方式对所述多晶硅层进行表面掺杂工艺；其中，NMOS器件注入N型掺杂杂质，PMOS器件注入P型掺杂杂质；
步骤S13：采用多晶硅蚀刻工艺在已掺杂多晶硅层上形成多晶硅栅；
步骤S14：采用原子氧氧化工艺氧化所述多晶硅栅，在所述多晶硅栅表面形成一层致密氧化层。
优选地，在所述步骤S14后还包括：
步骤S15：采用化学气相淀积工艺生长一层氮化硅，形成侧墙结构。
优选地，所述步骤S14中采用原子氧氧化工艺氧化所述多晶硅栅的腔体环境压力小于10Toor。
优选地，所述步骤S14中采用原子氧氧化工艺氧化所述多晶硅栅的加热晶圆表面的工艺温度为900摄氏度以上。
优选地，所述步骤S14中采用原子氧氧化工艺氧化所述多晶硅栅的加热晶圆表面的工艺气体包括一定比例的氧气和氢气。
优选地，所述氧气和氢气的比例约为9:1。
从上述技术方案可以看出，本发明利用原子氧氧化工艺消除因掺杂工艺导致多晶硅氧化速率不一致效应，解决因传统多晶硅氧化工艺导致多晶硅栅上部与底部宽度不一致问题，即从而达到改善多晶硅栅形貌的目的。
附图说明
图1为现有技术中制作多晶硅栅的工艺方法流程示意图
图2为多晶硅栅工艺步骤中的多晶硅生长完成后的理想截面示意图
图3为多晶硅栅工艺步骤中的对多晶硅层进行表面掺杂工艺完成后的理想截面示意图
图4为多晶硅栅工艺步骤中的通过多晶硅蚀刻工艺形成多晶硅栅完成后的理想截面示意图
图5为多晶硅栅工艺步骤中的多晶硅栅表面形成一层致密氧化层完成后的理想截面示意图
图6所示为现有技术在40nm多晶硅栅制作工艺中采用快速热氧化技术氧化多晶硅栅的TEM照片
图7所示为本发明制作多晶硅栅的工艺方法一较佳实施例的流程示意图
图8为本发明制作多晶硅栅的工艺方法在40nm多晶硅栅制作工艺中采用快速热氧化技术氧化多晶硅栅的TEM照片
具体实施方式
体现本发明特征与优点的实施例将在后段的说明中详细叙述。应理解的是本发明能够在不同的示例上具有各种的变化，其皆不脱离本发明的范围，且其中的说明及图示在本质上当做说明之用，而非用以限制本发明。
以下结合附图2-8，通过具体实施例对本发明的制作多晶硅栅的工艺方法作进一步详细说明。需说明的是，附图均采用非常简化的形式、使用非精准的比例，且仅用以方便、明晰地达到辅助说明本发明实施例的目的。
如前所述，由于常规的制作多晶硅栅的工艺方法，其通过快速热氧化工艺，在多晶硅栅表面形成一层致密氧化层，因此不能够解决多晶硅栅的形貌不佳问题；而本发明的方法中，其利用原子氧氧化工艺消除因掺杂工艺导致多晶硅氧化速率不一致效应，解决因传统多晶硅氧化工艺导致多晶硅栅上部与底部宽度不一致问题，即从而达到改善多晶硅栅形貌的目的；其可以应用于40/45nm技术节点高性能的CMOS工艺中。
请结合图2-5参阅7-8，图7所示为本发明制作多晶硅栅的工艺方法一较佳实施例的流程示意图；图8为本发明制作多晶硅栅的工艺方法在40nm多晶硅栅制作工艺中采用快速热氧化技术氧化多晶硅栅的TEM照片。
需要说明的是，图2-5中所显示的结构示意图仅显示出制作多晶硅栅工艺方法各步骤应达到理想的多晶硅栅的结构示意图，本发明也采用这些图作为辅助说明，但并不代表。
下面具体介绍本实施例的制作多晶硅栅的工艺方法，包括：
步骤S11：在形成有PWELL和/或NWELL的半导体衬底上生长一层栅氧化介质层，接着在栅氧化介质层，生长一层多晶硅层；生长后理想的后截面示意图也应该如图2所示。
这里，本实施例中，所采用的半导体衬底为硅衬底，形成浅沟槽隔离结构的方法可以但不限于包括：首先，经光刻和刻蚀工艺，在半导体衬底中形成浅沟槽结构；然后，在浅沟槽结构中可以但不限于采用化学气相沉积法或热氧化法形成隔离介质层，并经化学机械抛光平坦化隔离介质层直至露出半导体衬底，从而形成浅沟槽隔离结构；然后，可以采用刻蚀氧化物等工艺，在半导体衬底中形成鳍形结构。本实施例中，可以采用离子注入的方法在浅沟槽隔离结构之间的进行P阱区离子注入和N阱区离子注入，从而形成P阱区和N阱区。
步骤S12：通过离子注入方式对所述多晶硅层进行表面掺杂工艺；其中，NMOS器件注入N型掺杂杂质，PMOS器件注入P型掺杂杂质；完成该步骤后理想的截面示意图也应该如图3所示。
步骤S13：采用多晶硅蚀刻工艺在已掺杂多晶硅层上形成多晶硅栅；完成该步骤后理想的截面示意图也应该如图4所示。本实施例中，栅极的形成可以为现有技术，在此不再赘述。
当然，在实际工艺中，栅极5形成之后，需进行在多晶硅栅表面形成一层致密氧化层步骤，即步骤S14：采用原子氧氧化工艺氧化多晶硅栅，在多晶硅栅表面形成一层致密氧化层。完成该步骤后理想的截面示意图也应该如图5所示。在本实施例中，步骤S14中采用原子氧氧化工艺的工艺条件可以选择如下：氧化多晶硅栅的腔体环境压力小于10Toor，工艺温度为900摄氏度以上，以及工艺气体包括一定比例的氧气和氢气，较佳地，氧气和氢气的比例约为9:1。
与现有技术中相同，在完成上述多晶硅栅氧化工艺步骤后,可以进行在整个半导体衬底上沉积绝缘隔离层比如氮化硅隔离层，并经刻蚀，在栅极的侧壁上形成隔离侧墙（未画出），即步骤S15：采用化学气相淀积工艺生长一层氮化硅，形成侧墙（Offset Spacer）结构，Offset Spacer形成后，再进行后续源漏扩展，Spacer及源漏等后续工艺步骤。本发明的本实施例中对此不再作进一步描述。
请参阅图8，图8为本发明制作多晶硅栅的工艺方法在40nm多晶硅栅制作工艺中采用快速热氧化技术氧化多晶硅栅的TEM照片。如图所示，采用原子氧氧化工艺氧化多晶硅栅工艺形成的多晶硅栅，其宽度不一致问题得到了很大的改善，多晶硅栅上部与底部的宽度差大于0.1nm。
以上所述的仅为本发明的实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims (6)

1.一种制作多晶硅栅的工艺方法，其特征在于，包括如下步骤：
步骤S11：在形成有PWELL和/或NWELL的半导体衬底上生长一层栅氧化介质层，接着在所述栅氧化介质层，生长一层多晶硅层；
步骤S12：通过离子注入方式对所述多晶硅层进行表面掺杂工艺；其中，NMOS器件注入N型掺杂杂质，PMOS器件注入P型掺杂杂质；
步骤S13：采用多晶硅蚀刻工艺在已掺杂多晶硅层上形成多晶硅栅；
步骤S14：采用原子氧氧化工艺氧化所述多晶硅栅，在所述多晶硅栅表面形成一层致密氧化层。
2.根据权利要求1所述的制作多晶硅栅的工艺方法，其特征在于，在所述步骤S14后还包括：
步骤S15：采用化学气相淀积工艺生长一层氮化硅，形成侧墙结构。
3.根据权利要求1所述的制作多晶硅栅的工艺方法，其特征在于，所述步骤S14中采用原子氧氧化工艺氧化所述多晶硅栅的腔体环境压力小于10Toor。
4.根据权利要求1所述的制作多晶硅栅的工艺方法，其特征在于，所述步骤S14中采用原子氧氧化工艺氧化所述多晶硅栅的加热晶圆表面的工艺温度为900摄氏度以上。
5.根据权利要求1所述的制作多晶硅栅的工艺方法，其特征在于，所述步骤S14中采用原子氧氧化工艺氧化所述多晶硅栅的的加热晶圆表面的工艺气体包括一定比例的氧气和氢气。
6.根据权利要求5所述的制作多晶硅栅的工艺方法，其特征在于，所述氧气和氢气的比例约为9:1。
CN201310632141.0A 2013-12-02 2013-12-02 一种制作多晶硅栅的方法 Pending CN103646863A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310632141.0A CN103646863A (zh) 2013-12-02 2013-12-02 一种制作多晶硅栅的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310632141.0A CN103646863A (zh) 2013-12-02 2013-12-02 一种制作多晶硅栅的方法

Publications (1)

Publication Number Publication Date
CN103646863A true CN103646863A (zh) 2014-03-19

Family

ID=50252061

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310632141.0A Pending CN103646863A (zh) 2013-12-02 2013-12-02 一种制作多晶硅栅的方法

Country Status (1)

Country Link
CN (1) CN103646863A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106169505A (zh) * 2016-07-08 2016-11-30 无锡宏纳科技有限公司 生长多晶硅栅过分刻蚀的p型mos管结构的方法
CN108336084A (zh) * 2018-02-28 2018-07-27 电子科技大学 高压隔离层及其制备方法和应用

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW434793B (en) * 2000-01-11 2001-05-16 Taiwan Semiconductor Mfg Process for producing shallow trench isolation of integrated circuit
US20030010972A1 (en) * 2001-07-13 2003-01-16 International Business Machines Corporation Method of improving gate activation by employing atomic oxygen enhanced oxidation
CN1507016A (zh) * 2002-12-06 2004-06-23 �Ҵ���˾ 形成氧化层的方法
CN102891086A (zh) * 2011-07-20 2013-01-23 联华电子股份有限公司 半导体元件制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW434793B (en) * 2000-01-11 2001-05-16 Taiwan Semiconductor Mfg Process for producing shallow trench isolation of integrated circuit
US20030010972A1 (en) * 2001-07-13 2003-01-16 International Business Machines Corporation Method of improving gate activation by employing atomic oxygen enhanced oxidation
CN1507016A (zh) * 2002-12-06 2004-06-23 �Ҵ���˾ 形成氧化层的方法
CN102891086A (zh) * 2011-07-20 2013-01-23 联华电子股份有限公司 半导体元件制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106169505A (zh) * 2016-07-08 2016-11-30 无锡宏纳科技有限公司 生长多晶硅栅过分刻蚀的p型mos管结构的方法
CN108336084A (zh) * 2018-02-28 2018-07-27 电子科技大学 高压隔离层及其制备方法和应用
CN108336084B (zh) * 2018-02-28 2020-11-24 电子科技大学 高压隔离层及其制备方法和应用

Similar Documents

Publication Publication Date Title
CN104347423B (zh) 集成结和接触件的形成以形成晶体管
US8841191B2 (en) Semiconductor device and method of manufacturing same
CN104218083A (zh) 调整半导体器件中的应变
CN104299909A (zh) 热调整半导体器件中的应力
US8329547B2 (en) Semiconductor process for etching a recess into a substrate by using an etchant that contains hydrogen peroxide
CN103928518A (zh) FinFET器件及其制造方法
CN101866885A (zh) Finfet元件的制造方法
JP2012004473A (ja) 半導体装置及び半導体装置の製造方法
TW201448219A (zh) 半導體裝置及其製作方法
CN103681355A (zh) 制备准soi源漏场效应晶体管器件的方法
JP2009043990A (ja) 縦型ｍｏｓトランジスタの製造方法
CN101996999B (zh) 一种具有扩展型沟槽的dram结构及其制作方法
JP2012089784A (ja) 半導体装置および半導体装置の製造方法
US9356124B2 (en) Method for fabricating multi-gate structure device with source and drain having quasi-SOI structure
US20160268384A1 (en) Method for preparing a nano-scale field-effect transistor
CN106558614A (zh) 半导体结构及其形成方法
CN104347513B (zh) 用于改进的栅极间隔件控制的利用多层外延硬掩膜的cmos制造方法
TWI237830B (en) Non-volatile memory technology compatible with it-ram process
CN103646863A (zh) 一种制作多晶硅栅的方法
CN106711034A (zh) 半导体结构的形成方法
US10446559B2 (en) Method of fabricating DRAM
JP2001284468A (ja) 半導体装置およびその製造方法
CN107369648B (zh) 一种双栅氧化层制造方法
US8928047B2 (en) MOSFET with source side only stress
JP4950599B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20140319