CN102412150B - 锗硅异质结双极晶体管的制造方法 - Google Patents

锗硅异质结双极晶体管的制造方法 Download PDF

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Abstract

本发明公开了一种锗硅异质结双极晶体管的制造方法,采用如下步骤对外基区进行掺杂:在锗硅外延层上依次形成硼掺杂的第一氧化膜和第二氮化膜;将基区外部的第一氧化膜、第二氮化膜和锗硅外延层都去除;对第一氧化膜和第二氮化膜进行刻蚀形成发射区窗口;依次形成第三氧化膜和第四氮化膜;对第三氧化膜和第四氮化膜进行刻蚀在发射区窗口的侧部表面形成发射极内侧墙;形成发射区;通过热退火工艺将第一氧化膜隔离中的硼杂质扩散到外基区中实现对外基区的掺杂。本发明不需采用离子注入工艺对外基区进行掺杂,从而能减少光刻掩模板和离子注入的成本。本发明还能避免硼扩散到发射区中,从而能确保器件的性能不受影响。

Description

锗硅异质结双极晶体管的制造方法
技术领域
本发明涉及一种半导体集成电路制造方法,特别是涉及一种锗硅异质结双极晶体管的制造方法。
背景技术
在现有的射频产品的实际应用中,如何得到稳定且高的器件最高振荡频率(fmax)成为一项非常重要的科研方向。从以下公式(1)中可以看出,最高振荡频率主要是受基区的电阻(RB)和集极与基区的电容(CJCB)两方面所影响,fT为器件的特征频率。因此降低基区的电阻便成为提高最高振荡频率的一个关键点。
f max = ( f T 8 π C JCB R B ) 1 / 2 - - - ( 1 )
现有技术中,为了降低外基区电阻,得到较高的器件最高振荡频率,在发射极多晶硅成长并且发射极多晶硅刻蚀后,利用相同的光刻掩模板,再进行一次外基区的注入,以这种方法来降低基区的电阻。
如图1所示,为现有锗硅异质结双极晶体管的制造方法中外基区的掺杂时的器件结构示意图。在硅衬底上形成有有源区11和浅槽场氧12。集电区由形成于所述有源区11中的N型离子注入区组成。所述硅衬底上形成基区窗口介质层13;刻蚀所述有源区上部的所述基区窗口介质层13形成基区窗口,且所述基区窗口的尺寸大于或等于所述有源区尺寸,所述基区窗口定义出基区14和所述集电区的接触区域。所述基区14由形成于所述有源区11上并延伸到所述有源区周侧的所述基区窗口介质层13上的P型锗硅外延层组成,和所述有源区11接触的所述锗硅外延层为单晶结构、延伸到所述有源区11外部的所述锗硅外延层为多晶结构。由氧化膜15和氮化膜16刻蚀后形成的发射区窗口定义出发射区17的形成位置和大小。所述发射区窗口正下方的所述基区为内基区、延伸到所述发射区窗口外部的所述基区为外基区;所述内基区和所述发射区17形成接触。所述发射区17由发射极多晶硅淀积后掺入N型杂质并采用光刻刻蚀工艺刻蚀后形成,刻蚀所述发射极多晶硅形成所述发射区17时采用光刻胶18做掩模,之后,同样采用苏搜光刻胶18做掩模对所述外基区进行硼离子注入,从而使所述外基区掺入硼即图1中所示的B+。
从图1可见,现有技术中的NPN三极管器件的外基区是利用发射极刻蚀这道光刻掩膜板再进行由锗硅外延层组成的外基区的注入,使用现有技术,在后续有热退火的情况下,充分将硼扩散进基区,从而减少基区的电阻,提高器件最高振荡频率。
但是,上述现有技术会增加器件的开发成本。
首先,在BICMOS的集成过程中,由于需要顾及锗硅异质结双极晶体管的外基区的注入,导致发射极多晶硅和CMOS区域的多晶硅刻蚀无法集成到同一道光刻掩模板上进行。
其次,硼的外基区离子注入也将增加开发成本。
发明内容
本发明所要解决的技术问题是提供一种锗硅异质结双极晶体管的制造方法,不需采用离子注入工艺对外基区进行掺杂,从而能减少光刻掩模板和离子注入的成本。
为解决上述技术问题,本发明提供一种锗硅异质结双极晶体管的制造方法,锗硅异质结双极晶体管形成于硅衬底上,在形成锗硅外延层后,采用如下步骤实现对所述锗硅异质结双极晶体管的外基区的掺杂:
步骤一、在所述锗硅外延层上依次形成第一氧化膜和第二氮化膜,所述第一氧化膜中掺入了硼杂质。
步骤二、采用光刻刻蚀工艺对所述第一氧化膜、所述第二氮化膜和所述锗硅外延层进行刻蚀,将基区外部的所述第一氧化膜、所述第二氮化膜和所述锗硅外延层都去除。
步骤三、采用光刻刻蚀工艺对所述第一氧化膜和所述第二氮化膜进行刻蚀形成一发射区窗口并将所述发射区窗口内的所述锗硅外延层露出,所述发射区窗口定义出发射区的形成位置和大小;所述发射区窗口正下方的所述基区为内基区、延伸到所述发射区窗口外部的所述基区为外基区。
步骤四、在形成有所述发射区窗口的所述硅衬底上依次形成第三氧化膜和第四氮化膜;所述第三氧化膜和所述第四氮化膜覆盖于所述发射区窗口的底部表面和侧部表面、以及所述发射区窗口的外部。
步骤五、采用干法刻蚀工艺将所述发射区窗口外部和底部表面的所述第三氧化膜和所述第四氮化膜去除,在所述发射区窗口的侧部表面形成由剩余的所述第三氧化膜和所述第四氮化膜组成的发射极内侧墙。
步骤六、在形成有所述发射极内侧墙的所述硅衬底上形成一N型发射极多晶硅,采用光刻刻蚀工艺将发射区区域外的所述发射极多晶硅去除形成所述发射区;所述发射区的底部和所述内基区接触,所述发射区的侧壁通过所述发射极内侧墙和所述第一氧化膜隔离;对发射极多晶硅进行退火,同时利用该次退火工艺将所述第一氧化膜中的硼杂质扩散到所述外基区中实现对所述外基区的掺杂。
进一步的改进是,在形成所述锗硅外延层前包括如下步骤:
步骤1a、在硅衬底上形成浅沟槽和有源区。
步骤1b、在所述浅沟槽中填入氧化硅形成浅槽场氧。
步骤1c、在所述有源区中进行N型离子注入形成集电区。
步骤1d、在所述硅衬底上形成基区窗口介质层;刻蚀所述有源区上部的所述基区窗口介质层形成基区窗口,且所述基区窗口的尺寸大于或等于所述有源区尺寸,所述基区窗口定义出所述基区和所述集电区的接触区域。
进一步的改进是,所述基区窗口介质层为氧化膜,氮化硅,或者氧化膜加氮化硅,氮氧化膜加氮化膜。
进一步的改进是,所述第三氧化膜的厚度为100埃~200埃,所述第四氮化膜的厚度为200埃~300埃。
进一步的改进是,步骤六中采用炉管工艺淀积形成所述发射极多晶硅。
进一步的改进是,步骤六中所述发射极多晶硅的退火工艺的温度为1000度~1030度。
本发明方法通过在外基区上形成掺硼的氧化膜并通过氧化膜中的硼扩散到外基区中来实现对外基区的掺杂,不需采用离子注入工艺对外基区进行掺杂,从而能减少光刻掩模板和离子注入的成本。本发明方法在发射区窗口内形成内侧墙来隔离硼掺杂的氧化膜和发射区,从而能避免硼扩散到发射区中,从而能确保器件的性能不受影响。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明:
图1是现有锗硅异质结双极晶体管的制造方法中外基区的掺杂时的器件结构示意图;
图2是本发明实施例锗硅异质结双极晶体管的制造方法的流程图;
图3-图9是本发明实施例锗硅异质结双极晶体管的制造方法的各步骤中的器件结构示意图。
具体实施方式
如图2所示,是本发明实施例锗硅异质结双极晶体管的制造方法的流程图;如图3至图9所示,是本发明实施例锗硅异质结双极晶体管的制造方法的各步骤中的器件结构示意图。
步骤1a、如图3所示,在硅衬底上形成浅沟槽和有源区1。
步骤1b、如图3所示,在所述浅沟槽中填入氧化硅形成浅槽场氧2。
步骤1c、如图3所示,在所述有源区1中进行N型离子注入形成集电区。
步骤1d、如图3所示,在所述硅衬底上形成基区窗口介质层3;所述基区窗口介质层3为氧化膜,氮化硅,或者氧化膜加氮化硅,氮氧化膜加氮化膜。刻蚀所述有源区1上部的所述基区窗口介质层3形成基区窗口,且所述基区窗口的尺寸大于或等于所述有源区1尺寸,所述基区窗口定义出后续形成的基区4和所述集电区的接触区域。
之后在形成有所述基区窗口的所述硅衬底上形成锗硅外延层4,所述锗硅外延层4在所述基区窗口内和所述集电区相接触。之后,采用如下步骤实现对所述锗硅异质结双极晶体管的外基区的掺杂:
步骤一、如图4所示,在所述锗硅外延层4上依次形成第一氧化膜5和第二氮化膜6,所述第一氧化膜5中掺入了硼杂质。
步骤二、如图4所示,采用光刻刻蚀工艺对所述第一氧化膜5、所述第二氮化膜6和所述锗硅外延层4进行刻蚀,将基区4外部的所述第一氧化膜5、所述第二氮化膜6和所述锗硅外延层4都去除。
步骤三、如图5所示,采用光刻刻蚀工艺对所述第一氧化膜5和所述第二氮化膜6进行刻蚀形成一发射区窗口并将所述发射区窗口内的所述锗硅外延层4露出,所述发射区窗口定义出发射区的形成位置和大小;所述发射区窗口正下方的所述基区4为内基区、延伸到所述发射区窗口外部的所述基区4为外基区。
步骤四、如图6所示,在形成有所述发射区窗口的所述硅衬底上依次形成厚度为100埃~200埃的第三氧化膜7和厚度为200埃~300埃的第四氮化膜8;所述第三氧化膜7和所述第四氮化膜8覆盖于所述发射区窗口的底部表面和侧部表面、以及所述发射区窗口的外部。
步骤五、如图7所示,采用干法刻蚀工艺将所述发射区窗口外部和底部表面的所述第三氧化膜7和所述第四氮化膜8去除,在所述发射区窗口的侧部表面形成由剩余的所述第三氧化膜7和所述第四氮化膜8组成的发射极内侧墙。
步骤六、如图8所示,采用炉管工艺在形成有所述发射极内侧墙的所述硅衬底上淀积形成一N型发射极多晶硅9。如图9所示,采用光刻刻蚀工艺将发射区区域外的所述发射极多晶硅9去除形成所述发射区9;所述发射区9的底部和所述内基区接触,所述发射区9的侧壁通过所述发射极内侧墙和所述第一氧化膜5隔离;对所述发射极多晶硅9进行退火,同时利用该次退火工艺将所述第一氧化膜5中的硼杂质扩散到所述外基区中实现对所述外基区的掺杂。所述发射极多晶硅9的退火工艺的温度为1000度~1030度。
以上通过具体实施例对本发明进行了详细的说明,但这些并非构成对本发明的限制。在不脱离本发明原理的情况下,本领域的技术人员还可做出许多变形和改进,这些也应视为本发明的保护范围。

Claims (5)

1.一种锗硅异质结双极晶体管的制造方法,其特征在于,锗硅异质结双极晶体管形成于硅衬底上,在形成锗硅外延层后,采用如下步骤实现对所述锗硅异质结双极晶体管的外基区的掺杂:
步骤一、在所述锗硅外延层上依次形成第一氧化膜和第二氮化膜,所述第一氧化膜中掺入了硼杂质;
步骤二、采用光刻刻蚀工艺对所述第一氧化膜、所述第二氮化膜和所述锗硅外延层进行刻蚀,将基区外部的所述第一氧化膜、所述第二氮化膜和所述锗硅外延层都去除;
步骤三、采用光刻刻蚀工艺对所述第一氧化膜和所述第二氮化膜进行刻蚀形成一发射区窗口并将所述发射区窗口内的所述锗硅外延层露出,所述发射区窗口定义出发射区的形成位置和大小;所述发射区窗口正下方的所述基区为内基区、延伸到所述发射区窗口外部的所述基区为外基区;
步骤四、在形成有所述发射区窗口的所述硅衬底上依次形成第三氧化膜和第四氮化膜;所述第三氧化膜和所述第四氮化膜覆盖于所述发射区窗口的底部表面和侧部表面、以及所述发射区窗口的外部;
步骤五、采用干法刻蚀工艺将所述发射区窗口外部和底部表面的所述第三氧化膜和所述第四氮化膜去除,在所述发射区窗口的侧部表面形成由剩余的所述第三氧化膜和所述第四氮化膜组成的发射极内侧墙;
步骤六、在形成有所述发射极内侧墙的所述硅衬底上形成一N型发射极多晶硅,采用光刻刻蚀工艺将发射区区域外的所述发射极多晶硅去除形成所述发射区;所述发射区的底部和所述内基区接触,所述发射区的侧壁通过所述发射极内侧墙以及所述第二氮化膜和所述第一氧化膜隔离;对发射极多晶硅进行退火,同时利用该次退火工艺将所述第一氧化膜中的硼杂质扩散到所述外基区中实现对所述外基区的掺杂。
2.如权利要求1所述方法,其特征在于:在形成所述锗硅外延层前包括如下步骤:
步骤1a、在硅衬底上形成浅沟槽和有源区;
步骤1b、在所述浅沟槽中填入氧化硅形成浅槽场氧;
步骤1c、在所述有源区中进行N型离子注入形成集电区;
步骤1d、在所述硅衬底上形成基区窗口介质层;刻蚀所述有源区上部的所述基区窗口介质层形成基区窗口,且所述基区窗口的尺寸大于或等于所述有源区尺寸,所述基区窗口定义出所述基区和所述集电区的接触区域。
3.如权利要求2所述方法,其特征在于:所述基区窗口介质层为氧化膜,氮化硅,或者氧化膜加氮化硅,氮氧化膜加氮化膜。
4.如权利要求1所述方法,其特征在于:所述第三氧化膜的厚度为100埃~200埃,所述第四氮化膜的厚度为200埃~300埃。
5.如权利要求1所述方法,其特征在于:步骤六中所述发射极多晶硅的退火工艺的温度为1000度~1030度。
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* Cited by examiner, † Cited by third party
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US7265018B2 (en) * 2004-09-21 2007-09-04 International Business Machines Corporation Method to build self-aligned NPN in advanced BiCMOS technology
CN101233604B (zh) * 2005-08-03 2011-10-05 Nxp股份有限公司 半导体器件及其制造方法
CN101162730B (zh) * 2007-11-13 2010-04-07 清华大学 多晶收集区倒置结构SiGe异质结晶体管
CN102054689B (zh) * 2009-11-05 2012-10-03 上海华虹Nec电子有限公司 SiGe异质结双极晶体管的制作方法

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