CN102054689B

CN102054689B - SiGe异质结双极晶体管的制作方法

Info

Publication number: CN102054689B
Application number: CN200910201754A
Authority: CN
Inventors: 肖胜安
Original assignee: Shanghai Hua Hong NEC Electronics Co Ltd
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2009-11-05
Filing date: 2009-11-05
Publication date: 2012-10-03
Anticipated expiration: 2029-11-05
Also published as: CN102054689A

Abstract

本发明公开了一种SiGe异质结双极晶体管的制作方法，该方法结合浅槽隔离工艺模块中的所用材料和工艺，形成将外基区提高的高P型掺杂的多晶硅，然后利用选择性外延工艺形成锗硅异质结双极晶体管区的内基区，最后利用介质膜作为发射极和外基区之间的隔离层，淀积发射极而形成具有抬高外基区，外基区与发射极之间是自对准的锗硅异质结双极晶体管。本发明简化了工艺步骤，减少了制作时间并降低了制造成本。

Description

SiGe异质结双极晶体管的制作方法

技术领域

本发明属于半导体集成电路制造领域，尤其涉及一种SiGe(锗硅)异质结双极型晶体管的制作方法。

背景技术

由于SiGe HBT(SiGe异质结双极晶体管)具有高速、低噪音的要求，它在射频领域有了越来越多的应用。业内人员在不断努力提高它的工作频率(提高使用速度)的同时，使其在成本上有好的竞争能力，即努力使其性能达到GaAs(砷化镓)器件而成本较低(利用CMOS工艺并与CMOS有良好的兼容性)。为了提高速度，将外基区位置抬高以减小基区-集电区的电容，利用外基区与发射极的对准而得到低的基区电阻已成为大家的共识。

现有的器件结构如图1所示(美国专利申请US6，927，476)：在STI

(浅槽隔离)工艺完成后，通过一系列工艺来得到自对准的器件结构，工艺过程复杂(STI工艺完成后到发射极淀积前，共增加多于8次的膜成长工艺，二次光刻，二次CMP(化学机械研磨)，6次膜刻蚀)；另一种结构如图2所示(美国专利申请US7，037，798)，也是在STI工艺完成后，开始SiGe HBT的构建，从STI工艺完成后到发射极淀积前，共增加多于7次的膜成长工艺，二次光刻，6次膜刻蚀)，同样存在工艺复杂的问题。

发明内容

本发明要解决的技术问题是提供一种SiGe异质结双极晶体管的制作方法，该方法结合浅槽隔离工艺模块中的所用材料和工艺，形成将外基区提高的高掺杂的P型多晶硅，简化了工艺步骤，减少了制作时间并降低了制造成本。

为解决上述技术问题，本发明提供一种SiGe异质结双极晶体管的制作方法，包含以下步骤：

1)利用常规工艺完成N型集电极区域的形成，包括N+埋层的形成和N外延的淀积，然后进行衬垫氧化膜，氮化硅膜成长；STI光刻和刻蚀；隔离介质膜成长，完成浅槽隔离化学机械研磨；

2)利用光刻和刻蚀工艺将外基区的氮化硅膜除掉并将该区域的隔离介质膜部分除掉，之后将光刻胶去除；

3)淀积作为外基区的一层高P型掺杂的多晶硅；

4)通过化学机械研磨将氮化硅膜和隔离介质膜表面的多晶硅去除；

5)将隔离介质膜部分刻蚀掉至一定的高度；

6)将氮化硅膜去除；

7)先将衬垫氧化膜去掉，然后成长介质膜并通过光刻和刻蚀工艺将高P型掺杂的多晶硅之间的介质膜去除；或者，先成长介质膜并通过光刻和刻蚀工艺将高P型掺杂的多晶硅之间的介质膜去除，然后将高P型掺杂的多晶硅下的衬垫氧化膜去掉；

8)选择性成长内基区SiGe或SiGeC；

9)成长介质膜并通过光刻和刻蚀工艺将高P型掺杂的多晶硅之间，内基区之上的介质膜去除；

10)在发射区成长高N型掺杂的多晶硅，并通过光刻和刻蚀工艺得到多晶硅发射极。

和现有技术相比，本发明具有以下有益效果：

1.本发明结合浅槽隔离工艺模块中的所用材料和工艺，形成将外基区提高的高掺杂的P型多晶硅，然后利用选择性外延工艺形成锗硅异质结双极晶体管区的内基区，最后利用介质膜做为发射极和外基区之间的隔离层，淀积发射极；

2.本发明在工艺过程相对简单的前提下(三次光刻，3次长膜，一次CMP，4次膜刻蚀)，获得外基区提高、发射极与外基区自对准的SiGe异质结双极晶体管器件结构。

附图说明

图1是现有的一种SiGe异质结双极晶体管器件结构示意图；

图2是现有的另一种SiGe异质结双极晶体管器件结构示意图；

图3.1是本发明实施例中步骤1STI(浅槽隔离)CMP工艺完成后的示意图；

图3.2是本发明实施例中步骤2外基区多晶区开口光刻示意图；

图3.3是本发明实施例中步骤3外基区多晶开口刻蚀后示意图；

图3.4是本发明实施例中步骤4光刻胶去除后示意图；

图3.5是本发明实施例中步骤5外基区多晶硅淀积后示意图；

图3.6是本发明实施例中步骤6外基区多晶硅平坦化后示意图；

图3.7是本发明实施例中步骤8介质膜成长，内基区开口光刻刻蚀后示意图；

图3.8是本发明实施例中步骤9介质膜刻蚀，去胶后，内基区SiGe或SiGeC选择性生长后示意图；

图3.9是本发明实施例中步骤10介质膜成长，外基区-发射极隔离光刻后示意图；

图3.10是本发明实施例中步骤11介质膜刻蚀，光刻胶去除后示意图；

图3.11是本发明实施例中步骤12发射极淀积，光刻，刻蚀后示意图。

附图中附图标记说明：1是硅基板；2是集电极(N+埋层)；3是次集电极(N外延)；4是隔离介质膜；5是衬垫氧化膜；6是氮化硅膜；7-1，7-2，7-3是光刻胶；8是高P型掺杂的多晶硅(P+多晶硅)；9是SiGe或SiGeC内基区；10-1，10-2是介质膜；12是N+SINKER；14是多晶硅发射极。

具体实施方式

下面结合附图和实施例对本发明作进一步详细的说明。

本发明一种具有抬高外基区，外基区与发射极之间是自对准的锗硅异质结双极晶体管(HBT，hetrojunction bipolar transistor)的制作方法，其结合浅槽隔离工艺模块中的所用材料和工艺，形成将外基区提高的高掺杂的P型多晶硅，然后利用选择性外延工艺形成锗硅异质结双极晶体管区的内基区，最后利用介质膜做为发射极和外基区之间的隔离层，淀积发射极。

以一个异质结双极晶体管(NPN)的器件主要工艺为例来说明本发明的具体实施方法：

1.采用本领域常规的工艺方法，在硅基板1上形成集电极2(形成N+埋层)和次集电极3(淀积N外延)和N+SINKER 12(N+SINKER 12的作用是实现N+埋层与接触孔的低电阻连接)，完成N型集电极区域的形成，然后通过衬垫氧化膜5成长(100-1500埃)，氮化硅膜6(1000-4500埃)成长，STI光刻和刻蚀，隔离介质膜4成长(包括衬垫热氧化膜成长(100-200埃，950-1100℃)和高密度氧化膜成长(4000-6000埃))，完成STI CMP(浅槽隔离化学机械研磨)，如图3.1；

2.利用一般的光刻工艺，将外基区处形成开口，其他区域用光刻胶7-1保护住，见图3.2；

3.利用干法刻蚀将开口区的氮化硅膜6全部刻蚀掉，并将开口区的隔离介质膜4(氧化膜)部分刻蚀掉，见图3.3；实施中先采用一步刻蚀工艺，其刻蚀氧化膜与刻蚀氮化膜的速率相差不大(刻蚀氧化膜的速率比刻蚀氮化膜的速率低，比例建议为小于1∶1.5但大于1∶3)，刻蚀到氮化硅膜6与衬垫氧化膜5的界面前，要换成高选择比的刻蚀工艺(建议刻蚀氧化膜与刻蚀氮化膜的速率比小于1∶10)；

4.将光刻胶7-1除掉，见图3.4；

5.淀积作为外基区的高P型掺杂的多晶硅8，这里的多晶硅可以是在位P型掺杂的，也可以是不做在位掺杂，但随后通过注入P型杂质得到P型掺杂的多晶硅，或者它们的组合得到；该高P型掺杂的多晶硅8的厚度为1500-5000埃，掺杂浓度为E19-E20ATOMS/CM3水平，见图3.5；

6.进行高P型掺杂的多晶硅8的CMP(化学机械研磨)，即将氮化硅膜6和隔离介质膜4表面的多晶硅去除，研磨后示意图见图3.6；

7.将隔离介质膜4(氧化膜)刻蚀到需要的高度(未图示)，这一高度一般是考虑在后续工艺中的刻蚀过程所造成的氧化膜损失量来定，使该刻蚀完成后的氧化膜高出有源区，在其后的工艺直至CMOS的栅极淀积前不要凹下到有源区之下，通常在该步工艺完成时氧化膜高出有源区的厚度为300-800埃，且将氮化硅膜6去除(采用常规的湿法刻蚀工艺)；

8.先采用常规的湿法刻蚀工艺将衬垫氧化膜5去除(包括去除高P型掺杂的多晶硅8下的衬垫氧化膜)；然后采用常规的CVD工艺成长介质膜10-1(该介质膜10-1可以是氧化硅，也可以是氮化硅或它们的组合，一般厚度为300-1000埃)，内基区开口区光刻，在内基区形成开口，其他区域用光刻胶7-2保护，见图3.7；

9.内基区开口区刻蚀，将高P型掺杂的多晶硅8之间的介质膜10-1全部刻蚀，去除光刻胶7-2，完成内基区SiGe或者SiGeC膜的淀积(选择性成长内基区SiGe或SiGeC)，形成SiGe或SiGeC内基区9，见图3.8；建议使用湿法刻蚀以减少内基区硅的损伤，SiGe或SiGeC内基区9的厚度约300-800埃，SiGe或SiGeC内基区9的B(硼)掺杂浓度建议为E17-E19ATOMS/CM3的水平；

步骤8和9也可以按以下顺序进行：先进行介质膜10-1成长，将高P型掺杂的多晶硅8之间的介质膜10-1全部刻蚀去除，然后将高P型掺杂的多晶硅8下的衬垫氧化膜5去除，再进行内基区SiGe或者SiGeC膜的淀积；

10.内基区上介质膜10-2成长(该介质膜10-2可以是氧化硅，也可以是氮化硅或它们的组合，一般厚度为300-1000埃)，发射区开口区光刻，在发射区形成开口，其他区域用光刻胶7-3保护，见图3.9；

11.发射区开口处刻蚀，将内基区(SiGe或SiGeC内基区9)上的介质膜10-2全部刻蚀，去除光刻胶7-3，见图3.10；建议使用湿法刻蚀以减少内基区的损伤；

12.在发射区淀积高N型掺杂的多晶硅并图形化，通过光刻、刻蚀形成多晶硅发射极14，见图3.11，高N型掺杂的多晶硅可以通过在位N型杂质掺杂得到，也可以是通过多晶硅淀积后注入N型杂质得到，或者它们的组合得到，建议多晶硅发射极14的厚度为1000-3000埃，掺杂浓度为E20-E21 ATOMS/CM3水平。

Claims

1.一种SiGe异质结双极晶体管的制作方法，其特征在于，包含以下步骤：

3)淀积作为外基区的一层高P型掺杂的多晶硅；

5)将隔离介质膜部分刻蚀掉至一定的高度；

6)将氮化硅膜去除；

8)选择性成长内基区SiGe或SiGeC；

2.按权利要求1所述的SiGe异质结双极晶体管的制作方法，其特征在于，在步骤1)中，所述衬垫氧化膜的厚度在100埃到1500埃，所述氮化硅膜的厚度在1000-4500埃。

3.按权利要求1所述的SiGe异质结双极晶体管的制作方法，其特征在于，在步骤1)中，所述隔离介质膜包括100-200埃的衬垫热氧化膜和4000-6000埃的高密度氧化膜。

4.按权利要求1所述的SiGe异质结双极晶体管的制作方法，其特征在于，在步骤2)中，采用干法刻蚀工艺将外基区的氮化硅膜除掉并将该区域的隔离介质膜部分除掉，具体为：首先采用一步刻蚀工艺，其刻蚀氧化膜的速率比刻蚀氮化膜的速率低，其速率比为小于1∶1.5且大于1∶3，刻蚀到氮化硅膜与衬垫氧化膜的界面前，要换成高选择比的刻蚀工艺，其刻蚀氧化膜与刻蚀氮化膜的速率比小于1∶10。

5.按权利要求1所述的SiGe异质结双极晶体管的制作方法，其特征在于，在步骤3)中，所述高P型掺杂的多晶硅可以通过在位P型杂质掺杂得到，或者是通过多晶硅淀积后注入P型杂质得到，或者它们的组合得到。

6.按权利要求1或5所述的SiGe异质结双极晶体管的制作方法，其特征在于，在步骤3)中，所述高P型掺杂的多晶硅的厚度为1500-5000埃，掺杂浓度为E19-E20 ATOMS/CM3水平。

7.按权利要求1所述的SiGe异质结双极晶体管的制作方法，其特征在于，在步骤5)中，所述将隔离介质膜部分刻蚀掉至一定的高度是根据在后续工艺中的刻蚀过程所造成的氧化膜损失量来定，使该刻蚀完成后的氧化膜高出有源区，在其后的工艺直至CMOS的栅极淀积前不要凹下到有源区之下，通常在该步骤完成时氧化膜高出有源区的厚度为300-800埃。

8.按权利要求1所述的SiGe异质结双极晶体管的制作方法，其特征在于，在步骤7)中，所述介质膜是氧化硅或氮化硅或它们的组合。

9.按权利要求1或8所述的SiGe异质结双极晶体管的制作方法，其特征在于，在步骤7)中，所述介质膜的厚度为300-1000埃。

10.按权利要求1所述的SiGe异质结双极晶体管的制作方法，其特征在于，在步骤7)和步骤9)中，采用湿法刻蚀将介质膜去除。

11.按权利要求1所述的SiGe异质结双极晶体管的制作方法，其特征在于，在步骤8)中，所述SiGe或SiGeC内基区的厚度为300-800埃，SiGe或SiGeC内基区的B掺杂浓度为E17-E19 ATOMS/CM3的水平。

12.按权利要求1所述的SiGe异质结双极晶体管的制作方法，其特征在于，在步骤9)中，所述介质膜是氧化硅或氮化硅或它们的组合。

13.按权利要求1或12所述的SiGe异质结双极晶体管的制作方法，其特征在于，在步骤9)中，所述介质膜的厚度为300-1000埃。

14.按权利要求1所述的SiGe异质结双极晶体管的制作方法，其特征在于，在步骤10)中，所述高N型掺杂的多晶硅可以通过在位N型杂质掺杂得到，或者是通过多晶硅淀积后注入N型杂质得到，或者它们的组合得到。

15.按权利要求1所述的SiGe异质结双极晶体管的制作方法，其特征在于，在步骤10)中，所述多晶硅发射极的厚度为1000-3000埃，掺杂浓度为E20-E21 ATOMS/CM3水平。