JP2006100610A - 半導体装置 - Google Patents

Abstract

【課題】 高性能な半導体装置を提供する。
【解決手段】 シリコン基板１上に、素子分離膜３に周囲を囲まれた活性領域２ａが設けられる。活性領域２ａの上には、ベース層として機能するＳｉＧｅ合金層４およびエミッタ層として機能するｎ型拡散層５が設けられ、さらにＳｉＧｅ合金層４およびｎ型拡散層５は、シリコン酸化膜からなる側壁膜６で囲われている。ｎ型拡散層５の上の多結晶シリコン膜７およびシリサイド膜８は、ｎ型拡散層５、側壁膜６、及び素子分離膜３にまたがって設けられる。尚、多結晶シリコン膜７の下に位置する側壁膜６は、活性領域２ａと素子分離膜３との境界５０にまたがって設けられる。そして層間絶縁膜１０を設けて平坦化した後、素子分離膜３の上のシリサイド膜８に接続するように、エミッタ層（ｎ型拡散層５）につながる引き出し電極２１が形成されている。
【選択図】図２

Description

本発明は、半導体装置に関するものである。

携帯電話、ＰＤＡ、ＤＶＣ、及びＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。

こうした高集積のシステムＬＳＩを実現するモジュールの一例として高周波バイポーラトランジスタがあり、高周波バイポーラトランジスタの高性能化を目指す構造の一例としてベース層がシリコンゲルマニウム（ＳｉＧｅ）合金からなるヘテロ接合バイポーラトランジスタが挙げられる。
特開２００２−１６０７７号公報 図１３および図１４を用いて、特許文献１に記載のバイポーラトランジスタ製造技術におけるＳｉＧｅベースへテロ接合バイポーラトランジスタの構成について説明する。図１３は、従来のバイポーラトランジスタの主要な構成を示す上面図（レイアウト図）であり、図１４は、図１３における構成をＡ−Ａ’断面で示した断面図である。

埋め込みサブコレクタ層１０１を設けたｐ型シリコン基板１１０に、素子分離のためのＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜（素子分離膜）１０３を形成し、素子分離膜１０３に囲まれた活性領域１０２ａを設ける。素子分離膜１０３および活性領域１０２ａの上には、ベース層となるエピタキシャル成長させたシリコンゲルマニウム（ＳｉＧｅ）合金層１０７が形成され、一方の素子分離膜１０３の上にはチタンシリサイド膜１１３を介して、Ａｌ−Ｓｉ合金からなるベース電極１４１が設けてある。もう一方の素子分離膜１０３には、埋め込みサブコレクタ層１０１まで達するコレクタ開口部を設け、コレクタ補償領域１０５、多結晶シリコン膜１１１、及びチタンシリサイド膜１１３を順次載置して、Ａｌ−Ｓｉ合金からなるコレクタ電極１３１を設けてある。さらに、素子分離膜１０３がない部分（活性領域１０２ａ）には、コレクタ層として機能するリンドープのシリコンエピタキシャル層１０２を設け、このエピタキシャル層１０２の上にベース層となるＳｉＧｅ合金層１０７、エミッタ層として機能するシリコンエピタキシャル膜１０８と、多結晶シリコン膜１１１およびチタンシリサイド膜１１３を順次載置して、Ａｌ−Ｓｉ合金からなるエミッタ電極１２１を設けてある。エミッタ層１０８および多結晶シリコン膜１１１の周囲には絶縁膜からなる側壁１１５が設けてある。

従来構造では、エミッタ層１０８、多結晶シリコン膜１１１、及び多結晶シリコン膜１１１の表面に形成されたチタンシリサイド膜１１３の寸法（面積）は、同じ大きさに形成され、且つエミッタ電極であるＡｌ−Ｓｉ合金１２１は、チタンシリサイド膜１１３の上面で接続するように形成される。したがって、エミッタ電極１２１とチタンシリサイド膜１１３との接続（コンタクト）は、トランジスタの活性領域１０２ａの直上に配置されるため、デバイス特性を劣化させないためにボーダーレス形状にならない通常のコンタクト形状になることが望まれる。さらに製造マージンを考慮すると、コンタクト径は、エミッタ層１０８（多結晶シリコン膜１１１）の寸法幅Ｗよりも小さくなることが望まれる。

この構造でバイポーラトランジスタの高性能化を実現するには、エミッタ電極（エミッタ層）の寸法幅の微細化が不可欠である。エミッタ層の寸法幅が小さくなると、それに対応してエミッタ面積が縮小され、寄生容量および寄生抵抗が低減されるので、高周波特性に優れたトランジスタを形成することができる。しかしながら、前記したように、エミッタ電極の寸法幅の微細化は、それに対応したコンタクト径の微細化を実現する必要がある。一方、コンタクト径は、所望のエミッタ電流を流すために、一定面積を確保することが要求されるので、コンタクト径を一定値より小さくすることができない。今後、より高性能なバイポーラトランジスタ（半導体装置）を実現するには、この２つの相反する要求にこたえる必要がある。

この発明は、上記のような問題点を解消するためになされたもので、高性能な半導体装置を提供することを目的としている。

上記目的を達成するために、本発明に係る半導体装置は、半導体基板に設けられた素子分離膜と、素子分離膜に囲まれ、コレクタ層として機能する活性領域と、活性領域の上に設けられたベース層と、ベース層の上に設けられたエミッタ層と、エミッタ層およびベース層の側壁を覆う絶縁膜と、エミッタ層に接し、且つエミッタ層、絶縁膜、及び素子分離膜の上にまたがって設けられた導電膜と、を備え、導電膜の下に位置する絶縁膜は、活性領域と素子分離膜との境界にまたがっていることを特徴とする。

このような構成とすることにより、素子分離膜の上に、エミッタ層につながる導電膜を設けることが可能となるため、エミッタ層の寸法幅に依存せず、且つ引き出し電極に流れる所望電流値を維持しつつ、導電膜に引き出し電極を接続することができる。この結果、より高性能なバイポーラトランジスタ（半導体装置）を提供することができる。

具体的には、絶縁膜が活性領域と素子分離膜との境界上にまたがって位置することにより、境界上に位置しない場合に生ずる導電膜とコレクタ層との短絡不良を防止できるため、素子分離膜の上にまで、エミッタ層につながる導電膜を設けることが可能となる。

上記構成において、ベース層は、シリコンゲルマニウム（ＳｉＧｅ）合金層からなることが望ましい。このようにすることにより、より高周波特性に優れたトランジスタを得ることができる。

上記構成において、導電膜は、エミッタ層に接して直線状に設けられ、且つその両端が、素子分離膜の上に設けられていることが望ましい。このようにすることにより、導電膜をエッチング加工する際のリソグラフィ工程において、レジストパターンの位置合せずれが発生した場合でも、活性領域上の導電膜の面積（エミッタ−ベース接合面積）は一定に加工されるため、安定した性能を有するバイポーラトランジスタ（半導体装置）を低コストで提供することができる。

本発明によれば、高性能な半導体装置が提供される。

以下、本発明の実施形態を図１および図２に基づいて説明する。図１は、本発明のＳｉＧｅベースへテロ接合バイポーラトランジスタの主要な構成を示す上面図（レイアウト図）であり、図２は、図１における構成をＡ−Ａ’断面で示した断面図である。

シリコン基板１上に、コレクタ層として用いるエピタキシャル層２およびエピタキシャル層２の一部にＳＴＩ（Shallow Trench Isolation）である素子分離膜３が形成されている。この際、素子分離膜３に周囲を囲まれた活性領域２ａ（エピタキシャル層２の一部）が設けられる。活性領域２ａの上には、ベース層として機能するＳｉＧｅ合金層４が形成され、さらにＳｉＧｅ合金層４上には、エミッタ層として機能するｎ型拡散層５が形成されている。このｎ型拡散層５は、ＳｉＧｅ合金層４に、後述する多結晶シリコン膜７からｎ型不純物を拡散させて形成したものである。ＳｉＧｅ合金層４およびｎ型拡散層５は、シリコン酸化膜からなる側壁膜６（通称サイドウォールと呼ばれる）で囲われている。この側壁膜６は、活性領域２ａと素子分離膜３との境界５０にまたがって位置している。またｎ型拡散層５の上には、多結晶シリコン膜７およびシリサイド膜８が形成されている。これら多結晶シリコン膜７およびシリサイド膜８は、ｎ型拡散層５、側壁膜６、及び素子分離膜３にまたがって形成されている。さらに多結晶シリコン膜７およびシリサイド膜８は、絶縁膜からなる側壁膜９で囲われている。そして層間絶縁膜１０を設けて平坦化した後、素子分離膜３の上のシリサイド膜８に接続するように、エミッタ層（ｎ型拡散層５）につながる引き出し電極２１が形成されている。尚、ＳｉＧｅ合金層４は本発明の「ベース層」、側壁膜６は本発明の「絶縁膜」、及び多結晶シリコン膜７は本発明の「導電膜」の一例である。

図に示すように、側壁膜６が活性領域２ａと素子分離膜３との境界５０の上にまたがって位置することにより、境界５０の上に位置しない場合に生ずる多結晶シリコン膜７とコレクタ層（活性領域２ａ）との短絡不良を防止できるため、素子分離膜３の上に、エミッタ層（ｎ型拡散層５）につながる多晶シリコン膜７を設けることが可能となる。すなわち、本発明の構成により、エミッタ層の直上に引き出し電極２１を設けなくても、多結晶シリコン膜７と引き出し電極２１との接続ができることになるため、エミッタ層の寸法幅の微細化と、引き出し電極に流れる所望電流値の維持とを両立させ、より高性能なバイポーラトランジスタ（半導体装置）を提供することができる。

図３〜図１２は、本発明の実施形態による半導体装置の製造プロセスを説明するための断面図である。

（工程１：図３参照） まずｐ型シリコン基板１に、ＳＴＩ等の素子分離膜３を形成する。次に、コレクタ層２（活性領域２ａ）を作製するために、ｎ型不純物をイオン注入して活性化する。例えば、燐（Ｐ）を５００〜４０００ｋｅＶ程度の加速エネルギーで、３×１０^１３ｃｍ^−２から３×１０^１５ｃｍ^−２程度の濃度になるように注入し、１０００℃程度の熱処理を行う。さらにコレクタ引き出し用拡散層を形成する（図示せず）。

（工程２：図４参照） 減圧ＣＶＤ（Chemical Vapor Deposition）法により、ホウ素（Ｂ）を１×１０^１９ｃｍ^−３程度ドーピングしたシリコンゲルマニウム（ＳｉＧｅ）合金層４をエピタキシャル成長させる。ＳｉＧｅ合金層４の膜厚は、１０ｎｍから１００ｎｍ程度とし、より好ましくは８０ｎｍ程度とする。ここで、ＳｉＧｅ合金層４は、コレクタ層２（活性領域２ａ）の上では、エピタキシャル成長によって下地基板（ｐ型シリコン基板１）の格子定数と同じに形成されてエピタキシャルＳｉＧｅ層（図示せず）となるが、素子分離膜３の上では、多結晶化して多結晶ＳｉＧｅ層（図示せず）となる。

ＳｉＧｅ合金層４でのＧｅ濃度は、層内で一定であってもよいが、表面側（後にエミッタ層が形成される側）からコレクタ層２に向かって徐々にＧｅ濃度が増加する傾斜型ドーピングとすれば、ベースを走行する電子の走行時間を短縮することができ、高速動作するトランジスタを形成できる。この際、Ｇｅ濃度は、表面側で実質的に０％程度とし、コレクタ層２と接する側で１５％から２０％程度とするのが好ましい。

また、ＳｉＧｅ合金層４の成膜の前又は後のいずれか一方、もしくは成膜前後の両方に、ホウ素（Ｂ）を含まないシリコン膜、もしくはホウ素（Ｂ）を含まないＳｉＧｅ合金層を減圧ＣＶＤ法によってエピタキシャル成長させておいてもよい。

（工程３：図５参照） リソグラフィ法によりレジストパターンを設け、ドライエッチングにより、ＳｉＧｅ合金層４の不要な部分を除去する。この際、後述する側壁膜６が形成される部分の活性領域２ａが露出することになる。

（工程４：図６参照） ＣＶＤ法を用いてシリコン酸化膜を形成し、続いてドライエッチングを用いて全面エッチバックすることにより、ＳｉＧｅ合金層４の周囲に、サイドウォールと呼ばれるシリコン酸化膜からなる側壁膜６を形成する。シリコン酸化膜は、例えば、テトラエトキシシラン（ＴＥＯＳ）／酸素（Ｏ_２）混合ガスを７２０℃程度で加熱処理することによって成膜され、膜厚は約１０ｎｍから２００ｎｍ程度とし、より好ましくは１００ｎｍ程度とする。尚、この側壁膜６は、後工程で形成する多結晶シリコン膜７が活性領域２ａと素子分離膜３をまたぐ部分では、少なくとも活性領域２ａと素子分離膜６との境界５０の上にまたがるように形成している。

（工程５：図７参照） 減圧ＣＶＤ法により、１×１０^２０ｃｍ^−３程度以上のｎ型不純物をドーピングした多結晶シリコン膜７を成膜し、さらに、シリコン窒化膜１２を成膜する。ｎ型不純物としては、例えば、砒素（Ａｓ）又は燐（Ｐ）を用いる。多結晶シリコン膜７の膜厚は、１００ｎｍから３００ｎｍ程度とし、シリコン窒化膜１２の膜厚は、５０ｎｍから２００ｎｍ程度とする。

（工程６：図８参照） リソグラフィ法によりレジストパターンを設け、ドライエッチングにより、シリコン窒化膜１２および多結晶シリコン膜７の順にエッチング加工する。尚、図１に示すように、多結晶シリコン膜７は、後述するエミッタ層（ｎ型拡散層５）に接して直線状に設けられ、且つその両端が素子分離膜３の上に設けられているので、レジストパターンの位置合せずれが発生した場合でも、活性領域２ａ上の多結晶シリコン膜７の面積（エミッタ−ベース接合面積）を一定に加工することができる。

また、エミッタ層上の多結晶シリコン膜７を直線状に加工するため、図１３に示した従来の多結晶シリコン膜１１１のようにピラー形状に加工する必要がなくなるので、高精度な露光装置の導入が不要となり、製造コストを低減することが可能となる。

（工程７：図９参照） ＣＶＤ法を用いてシリコン酸化膜を形成し、続いてドライエッチングを用いて全面エッチバックすることにより、シリコン窒化膜１２および多結晶シリコン膜７の周囲に、サイドウォールと呼ばれるシリコン酸化膜からなる側壁膜９を形成する。シリコン酸化膜は、例えば、テトラエトキシシラン（ＴＥＯＳ）／酸素（Ｏ_２）混合ガスを７２０℃程度で加熱処理することによって成膜され、膜厚は約１００ｎｍから４００ｎｍ程度である。

特に図示しないが、減圧ＣＶＤ法を用いて全面にシリコン酸化膜を形成し、イオン注入法を用いてホウ素（Ｂ）をイオン注入した後、熱処理による活性化を行い、外部ベース層として機能するｐ^＋拡散層を形成する。イオン注入条件は、例えばＢＦ_２を１ｋｅＶから３０ｋｅＶの加速エネルギーで、１×１０^１４ｃｍ^−２から５×１０^１５ｃｍ^−２の注入量とする。この注入条件では、多結晶シリコン膜７上に存在する約１００ｎｍの膜厚のシリコン窒化膜１２をイオンが通過しないため、多結晶シリコン膜７にホウ素が注入されることはない。

（工程８：図１０参照） 熱処理を行って、多結晶シリコン膜７のｎ型不純物をＳｉＧｅ合金層４の中に拡散させ、ｎ型拡散層５を形成する。この結果、エミッタ−ベース接合がＳｉＧｅ合金層４内に形成される。熱処理は、ＲＴＡ装置を用いて、１０５０℃程度の熱処理を５秒〜３０秒間程度行う。

（工程９：図１１参照） 熱処理後、希フッ酸および燐酸を用いて、ベース電極上、エミッタ電極上、及びコレクタ電極上（図示せず）のシリコン酸化膜（図示せず）およびシリコン窒化膜１２を除去する。

（工程１０：図１２参照） 多結晶シリコン７の表面およびｐ^＋拡散層（図示せず）の表面に、コバルト（Ｃｏ）を形成し、熱処理を行ってコバルトシリサイド膜（シリサイド膜）８を形成する。このシリサイド膜８のシート抵抗値は、５Ω／□程度であり、従来のｐ^＋拡散層（図示せず）のシート抵抗値１００Ω／□程度と比べ、極めて低い抵抗値である。このため、内部ベース層と、外部ベース層につながるベース引き出し電極４１（図示せず）との間に発生する寄生抵抗を下げることができる。

尚、シリサイド処理では、コバルトに代えて、チタン（Ｔｉ）を形成してチタンシリサイド膜を形成しても同様の効果が得られる。

（工程１１：図１参照） プラズマＴＥＯＳ膜等の層間絶縁膜１０を半導体基板の表面に堆積させ、ＮＰＮトランジスタのコレクタ電極部３１（図示せず）、ベース電極部４１（図示せず）、及びエミッタ電極部２１のコンタクト開口を行い、チタニウム等からなるバリアメタル層、及びアルミニウム又はアルミニウム合金からなる導電層を形成し、ＮＰＮトランジスタを有するバイポーラトランジスタ（半導体装置）を製造する。

以下に、多結晶シリコン膜７の下に位置する側壁膜６を活性領域２ａと素子分離膜３との境界５０にまたがって設ける理由について、図１５（ａ）〜（ｄ）を用いて説明する。図１５（ａ）は、従来構造において側壁膜６を設けずに多結晶シリコン膜７を素子分離膜３にまで設けた場合、図１５（ｂ）は、活性領域２ａと素子分離膜３との境界５０が側壁膜６の外側に位置する場合、図１５（ｃ）は、境界５０が側壁膜６の内側（境界５０がＳｉＧｅ合金層４の下側）に位置する場合、及び図１５（ｄ）は、境界５０が側壁膜６の下側に位置する場合、それぞれの素子断面概略図である。

図１５（ａ）および（ｂ）の場合、多結晶シリコン膜７とコレクタ層２（活性領域２ａ）が直接接するため、エミッタ−コレクタ短絡不良となり、バイポーラトランジスタ（半導体装置）は動作しない。図１５（ｃ）の場合、素子分離膜３の上に設けられたＳｉＧｅ合金層４は、ベース層として機能するエピタキシャルＳｉＧｅ合金層４とは膜質が異なり、多結晶化した多結晶ＳｉＧｅ層４ａとして形成される。このため、この多結晶ＳｉＧｅ層４ａ部分を介してエミッタ−ベース短絡不良となり、バイポーラトランジスタ（半導体装置）は動作しない。尚、この現象は、ＳｉＧｅ合金層形成時の一般的な特徴であり、活性領域２ａのようなエピタキシャル下地（単結晶下地）上では、下地の結晶性を継承して成膜されるためＳｉＧｅ合金層はエピタキシャルＳｉＧｅ合金層となるが、単結晶以外の下地、例えば素子分離膜３のような絶縁膜下地では、下地に結晶性がないので結晶成長（エピタキシャル成長）できず、ＳｉＧｅ合金層は多結晶ＳｉＧｅ層となることに起因している。これらに対して、図１５（ｄ）の場合、多結晶シリコン膜７とコレクタ層（活性領域２ａ）との間には側壁膜６が介在し、エミッタ−コレクタ短絡不良を防止している。また、ベース層として機能するＳｉＧｅ合金層部分は、すべてコレクタ層（活性領域２ａ）の上に形成されているため、多結晶ＳｉＧｅ層に起因するエミッターコレクタ短絡不良は発生しない。

以上のように、活性領域２ａと素子分離膜３との境界５０が側壁膜６の下側に位置する場合にのみ、多結晶シリコン膜７を素子分離膜３にまで設けることが可能となる。この結果、エミッタ層に接する部分の多結晶シリコン膜の加工と、引き出し電極と接する部分の多結晶シリコン膜の加工とを、それぞれ独立して制御することができるため、より高性能なバイポーラトランジスタ（半導体装置）を実現するのに必要な、エミッタ層の寸法幅の微細化と、引き出し電極に流れる所望電流値の維持とを両立させることが可能となる。

以上、実施の形態により本発明を詳細に説明したが、本発明はこれに限定されることなく、本発明の趣旨を逸脱しない範囲で、種々のバイポーラトランジスタに適用することができる。

本実施形態に係る半導体装置を説明するための主要な構成を示す上面図（レイアウト図）である。 本実施形態に係る半導体装置を説明するための断面図である。 本実施形態に係る半導体装置の製造工程を説明するための断面図である。 本実施形態に係る半導体装置の製造工程を説明するための断面図である。 本実施形態に係る半導体装置の製造工程を説明するための断面図である。 本実施形態に係る半導体装置の製造工程を説明するための断面図である。 本実施形態に係る半導体装置の製造工程を説明するための断面図である。 本実施形態に係る半導体装置の製造工程を説明するための断面図である。 本実施形態に係る半導体装置の製造工程を説明するための断面図である。 本実施形態に係る半導体装置の製造工程を説明するための断面図である。 本実施形態に係る半導体装置の製造工程を説明するための断面図である。 本実施形態に係る半導体装置の製造工程を説明するための断面図である。 従来のＳｉＧｅベースへテロ接合バイポーラトランジスタ構造を説明するための主要な構成を示す上面図（レイアウト図）である。 従来のＳｉＧｅベースへテロ接合バイポーラトランジスタ構造を説明するための断面図である。 側壁膜と、活性領域と素子分離膜の境界との位置関係を示す断面概略図である。

符号の説明

１ ｐ型シリコン基板
２、２ａ コレクタ層（活性領域）
３ 素子分離領域（ＳＴＩ）
４ シリコンゲルマニウム（ＳｉＧｅ）合金層
５ ｎ型拡散層（エミッタ層）
６ 絶縁膜からなる側壁膜
７ 多結晶シリコン膜
８ シリサイド膜
９ シリコン酸化膜からなる側壁膜（サイドウォール）
１０ 層間絶縁膜
２１ 引き出し電極
５０ 活性領域と素子分離膜との境界

Claims (3)

1. 半導体基板に設けられた素子分離膜と、
   前記素子分離膜に囲まれ、コレクタ層として機能する活性領域と、
   前記活性領域の上に設けられたベース層と、
   前記ベース層の上に設けられたエミッタ層と、
   前記エミッタ層および前記ベース層の側壁を覆う絶縁膜と、
   前記エミッタ層に接し、且つ前記エミッタ層、前記絶縁膜、及び前記素子分離膜の上にまたがって設けられた導電膜と、
   前記素子分離膜の上の導電膜に接して設けられた引き出し電極と、
   を備え、
   前記導電膜の下に位置する前記絶縁膜は、前記活性領域と前記素子分離膜との境界にまたがっていることを特徴とした半導体装置。
2. 前記ベース層は、シリコンゲルマニウム（ＳｉＧｅ）合金層からなることを特徴とした請求項１に記載の半導体装置。
3. 前記導電膜は、前記エミッタ層に接して直線状に設けられ、且つその両端が、前記素子分離膜の上に設けられていることを特徴とした請求項１または２に記載の半導体装置。

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