JPH06318602A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 バイポーラトランジスタの高速化を可能にす
る。 【構成】 最も不純物濃度が低い層（ｉ層）１０３を低
濃度コレクタ層１０４と埋め込み層１０２との間に形成
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置及び半導体
装置の製造方法に関する。

【０００２】

【従来の技術】バイポーラトランジスタはバルクを電流
が流れる電流駆動型で、比較的表面の影響を受けにくく
出力の電流駆動力が高いため、高速性、増幅性、電力性
が要求されるＩＣに用いられる。しかし、ＭＯＳトラン
ジスタに比べて形成工程が複雑になるという問題点もあ
る。

【０００３】一般的なバイポーラトランジスタの形成工
程を説明する。まず、表面にｎ型のエピタキシャル層を
持つシリコン基板２００１上にフィールド絶縁膜２００
２を形成する（図４２）。

【０００４】次に、エピタキシャル技術を用いて硼素ド
ープのシリコンを成長させることによってシリコン基板
２００１が露出している部分上にはベース層となるＰ型
のエピタキシャル層２００３ａ、フィールド絶縁膜２０
０２上にはｐ型多結晶シリコン２００３ｂを形成し、こ
の上にＣＶＤ法によりシリコン酸化膜２００４を堆積し
エピタキシャル層２００３ａ上にのみ残るようにパター
ニングする（図４３）。

【０００５】次に硼酸ドープのｐ型多結晶シリコン酸化
膜２００６を全面に堆積する。そして、前記シリコン酸
化膜２００４をエッチングストッパー膜として用いて異
方性エッチングを行うことによってシリコン酸化膜２０
０６及び多結晶シリコン２００５に開口２００７を設
け、その後に全面にシリコン窒素膜を堆積して異方性エ
ッチングを行うことによりシリコン窒化膜側壁２００８
を形成し、開口内のシリコン酸化膜２００４を除去する
（図４４）。

【０００６】次に、ヒ素をドープしたｎ型多結晶シリコ
ン２００９を全面に堆積し、アニールした後にこのｎ型
多結晶シリコン２００９を開口２００７を覆うようにパ
ターニングする（図４５）。

【０００７】最後にベース電極を取るためのコンタクト
開口をシリコン酸化膜２００６内に形成し、この開口部
及びｎ型多結晶シリコン２００９上にアルミニウム電極
２１１０を形成してエミッタ電極、ベース電極及びコレ
クタ電極（図示せず）を形成しバイポーラトランジスタ
が完成する（図４６）。

【０００８】

【発明が解決しようとする課題】バイポーラトランジス
タでは一般にコレクタ電流の増加に伴って、ベース、コ
レクタ接合の位置がコレクタ側に押出され実行的なベー
ス幅が増加する現象（カーク効果）が生じる。このカー
ク効果を押さえるためにはコレクタ領域の不純物濃度を
高くすると効果的である。しかし、コレクタ領域の不純
物濃度を高くするとベース−コレクタ接合の空乏層幅が
縮小して最大電界が増加して、ベース−コレクタ間のア
バランシェ降伏に対する耐圧が低下するといった問題が
ある。

【０００９】また、バイポーラトランジスタの微細化に
伴って、素子分離領域であるディープトレンチに囲まれ
た素子領域の面積を小さくする必要が生じてきた。素子
面積が大きくなるとコレクタ・基板間の寄生容量あるい
はベース引き出しの多結晶シリコンとコレクタの間に寄
生容量が発生するという問題がある。

【００１０】さらに、トランジスタの高速化のためには
キャリアのベース走行時間を短くする必要があり、従
来、ベース層の厚さを薄くし、エミッタとコレクタから
伸びてくるベース層中の空乏層が繋がってパンチスルー
が生じないようにベース層中の不純物濃度を上げる方法
がとられてきた。しかし、ベース層中の不純物濃度を上
げるとエミッタの不純物濃度が極めて高いため、エミッ
タ、ベース接合が高濃度同士のＰＮ接合となり、アバラ
ンシェ降伏、ツェナー降伏、トンネル電流等が接合で生
じ、トランジスタの耐圧が著しく低下したり、漏れ電流
が発生するなどの不良が起きると言った問題がある。ま
た、従来の製造方法ではベース幅及び厚さの制御が困難
であるという問題がある。

【００１１】

【課題を解決するための手段】第１の発明はコレクタを
形成する高濃度不純物領域と低濃度不純物領域との間
に、この低濃度不純物領域よりも不純物濃度の低い半導
体領域を設けた半導体装置を提供することを特徴とす
る。

【００１２】第２の発明は半導体基板上に形成された素
子領域と、この素子領域の周囲を囲むように形成された
ディープトレンチとこのディープトレンチを囲むように
形成されたシャロートレンチとを含む半導体装置を提供
することを特徴とする。

【００１３】第３の発明は半導体基板表面にマスク材を
堆積する工程と、素子分離領域となる第１の領域の前記
マスク材を選択的に除去する工程と、前記マスク材をマ
スクに前記第１の領域の前記半導体基板にディープレト
ンチを形成する工程と、フィールド領域となる第２の領
域の前記マスク材を除去する工程と、前記マスク材をマ
スクにエッチングし前記第２の領域の半導体基板にシャ
ロートレンチを形成する工程と前記ディープトレンチ及
び前記シャロートレンチ内を絶縁材料で埋め込み表面を
平坦化する工程とを含む半導体装置の製造方法を提供す
ることを特徴とする。

【００１４】第４の発明は半導体基板表面に第１の絶縁
膜と、第１の半導体膜と、第２の絶縁膜を順次形成する
工程と、素子領域となる第１の領域と、フィールド領域
となる第２の領域に選択的に第１のフォトレジスト層を
形成する工程と、この第１のフォトレジストをマスクに
素子分離領域となる第３の領域の前記第２の絶縁膜及び
前記第１の半導体膜及び前記第２の絶縁膜を異方性エッ
チングする工程と、前記第１の領域のみを覆うように第
２のフォトレジスト層を形成する工程と、この第２のフ
ォトレジスト層をマスクに前記第２の領域上の前記第２
の絶縁膜を除去する工程と、前記第１の領域上の第２の
絶縁膜及び前記第２の領域上の第１の絶縁膜をマスク
に、異方性エッチングし前記第３の領域にディープトレ
ンチを形成する工程と、前記第２の領域上の前記第１の
絶縁膜を除去する工程と、前記第１の領域の前記第１の
絶縁膜をマスクに前記第２の領域の前記半導体基板に異
方性エッチングを行い、シャロートレンチを形成する工
程と、前記ディープトレンチ及び前記シャロートレンチ
内を絶縁材料で埋め込み表面を平坦化する工程とを含む
半導体装置の製造方法を提供することを特徴とする。

【００１５】第５の発明は半導体基板内に形成された素
子分離領域となるディープトレンチと、このディープト
レンチにより分離された素子領域と、半導体基板上に形
成された、前記素子分離領域上に開口部を有する多結晶
シリコン層と、この開口部底面に形成されたベースエピ
タキシャル層と、このベースエピタキシャル層上且つ前
記開口部側面に形成されたサイドウオールと、このサイ
ドウオールに挾まれた前記ベースエピタキシャル層表面
に形成されたエミッタ領域と、このエミッタ領域に接し
て前記開口部上に形成された多結晶シリコンから成るエ
ミッタ電極とからなる半導体装置を提供することを特徴
とする。

【００１６】第６の発明は第１導電型のコレクタ領域を
有する半導体基板上に第１導電型のエピタキシャル層を
形成する工程と、少なくとも２つの第１の絶縁物で上記
第１導電型のエピタキシャル層を絶縁分離する工程と、
この絶縁分離された第１導電型エピタキシャル層及び前
記絶縁層上に第２導電型の多結晶シリコン及び絶縁物を
順次堆積する工程と、この多結晶シリコン及び絶縁膜に
第１の開口を形成する工程と、この第１の開口内のみに
エッチングストッパー膜を選択的に形成する工程と、第
２の絶縁膜を全面に堆積し異方性エッチングを行って前
記第１の開口の側壁にサイドウォールを形成する工程
と、前記エッチングストッパー膜を除去する工程と、前
記開口部の底部に第２導電型の単結晶シリコンを選択的
にエピタキシャル成長させる工程と、全面に第１導電型
の不純物を含むシリコン結晶をエピタキシャル成長させ
る工程と、熱処理によりこのシリコン結晶から前記開口
部底部の単結晶シリコン内に不純物を拡散させエミッタ
層を形成する工程とを含む半導体装置の製造方法を提供
することを特徴とする。

【００１７】第７の発明はバイポーラトランジスタにお
いてエミッタ領域とベース領域との間に不純物濃度が１
×１０¹⁸cm^-3以下のイントリンシックドープド領域を備
えた半導体装置を提供することを特徴とする。

【００１８】第８の発明はコレクタ層が形成された半導
体基板上にベース引き出し層を形成する工程と、このベ
ース引き出し層の一部を選択的に除去しエミッタ開口部
を形成する工程と、全面に真性ベース領域をエピタキシ
ャル成長法により形成する工程と、この真性ベース領域
上に不純物濃度が１×１０¹⁸cm^-3以下のイントリンシッ
クドープド領域をエピタキシャル成長法により形成する
工程と、このイントリンシックドープド領域上にエミッ
タ領域を形成する工程とを含む半導体装置の製造方法を
提供することを特徴とする。

【００１９】第９の発明はコレクタ層が形成された半導
体基板上にエピタキシャル成長法により真正ベース領域
を形成する工程と、この真正ベース領域上にベース引き
出し層を形成する工程と、このベース引き出し層の一部
を選択的に除去しエミッタ開口部を形成する工程と、全
面に不純物濃度が１×１０¹⁸cm^-3以下のイントリンシッ
クドープド領域をエピタキシャル成長法により形成する
工程と、このイントリンシックドープド領域上にエミッ
タ領域を形成する工程とを含む半導体装置の製造方法を
提供することを特徴とする。

【００２０】第１０の発明は第１導電型の単結晶半導体
層と、この半導体層の周囲に形成された絶縁領域と、こ
の絶縁領域に隣接した前記単結晶半導体層の表面の一部
に形成された第２導電型の拡散領域と、少なくとも前記
第１導電型の単結晶半導体層上の一部と、前記第２導電
型の拡散領域の一部とに接する第２導電型の単結晶半導
体層と、この第２導電型の単結晶半導体層の一部及び前
記拡散層に隣接する前記絶縁領域表面の一部に接続する
第１導電型の半導体層とを含む半導体装置を提供するこ
とを特徴とする。

【００２１】

【作用】第１の発明によれば、イントリンシックドープ
ド層をコレクタ電流が大きくなった時に最も電界集中の
生じやすい低濃度コレクタ層と埋め込み層の間に形成す
る事により、電界集中をベース−コレクタ接合とイント
リンシックドープド層との間で分担させることができ、
空乏層幅を増加させずにベースコレクタ間の電界集中を
回避し、耐圧向上を図ることができる。

【００２２】第２の発明によれば、従来２つある凸状の
素子領域を一つにするため、ディープトレンチで囲まれ
た素子領域全体の面積を小さくすることができ、寄生容
量を大幅に低減することができる。また、引き出し電極
のコンタクトを横からとることができるため、素子上面
からとる必要がなくなり、寄生容量を低減し素子をさら
に微細にすることができる。

【００２３】第３、第４の発明によれば、従来のように
ディープトレンチを形成する際に用いるマスクとシャロ
ートレンチを形成する際に用いるマスクの合わせ余裕を
取る必要が無くなるため、素子面積が小さく、寄生容量
が小さいトレンチ分離を形成することが可能となる。さ
らに、素子分離用トレンチ内に溝を形成しその溝に引き
出し電極を埋め込むことから容易に素子領域の側面から
容易にコンタクトを取ることが可能となる。

【００２４】第５、第６の発明によれば、一回のリソグ
ラフィー工程でベースエピタキシャル層を保護する膜の
形成とエミッタ開口の形成が可能となるため、合せずれ
による寸法の制限が緩和され、素子の微細化が可能とな
る。

【００２５】第７、第８、第９の発明によればエミッタ
とベース領域の間にかかる電界の一部をイントリンシッ
クドープド領域で吸収し緩和してエミッタとベース領域
の間で発生するアバランシェ降伏、ツェナー降伏、トン
ネル電流を抑制することができる。

【００２６】第１０の発明によれば、エミッタ領域と、
ベース引き出し電極の距離を自己整合技術を用いて、フ
ォトリソグラフィー工程の合せ余裕以下に縮小すること
が可能であるために、トランジスタの遮断周波数を高く
すると同時にベース抵抗を小さくすることが可能とな
る。

【００２７】

【実施例】

（実施例１）以下、第１の発明をｎｐｎ型バイポーラト
ランジスタに適用した実施例を図１乃至図４を参照しな
がら説明する。

【００２８】図１は本発明によるバイポーラトランジス
タの断面図である。基板１０１上のコレクタ埋め込み層
１０２及び低濃度コレクタ層１０４の間に不純物濃度が
最も低いイントリンシックドープド層１０３が形成され
ている。また、図２は図１のＡ−Ａ' 間における不純物
の濃度分布を示す。

【００２９】このような構造を用いた場合の電界強度分
布の様子を図３に示す。イントリンシックドープド層を
設けない場合（図４７（ａ））に比べてベース・コレク
タ接合間での電界強度が減少し、また、公知の方法であ
るイントリンシックドープド層をベース−コレクタ接合
間に設けた場合（図４７（ｂ））に比べて空乏層幅の増
加が生じない。

【００３０】以下に本実施例におけるバイポーラトラン
ジスタの製法を図３乃至図４を参照しながら説明する。
まずｐ型基板１０１上にｎ型不純物濃度およそ１０
¹⁹（cm^-3）の高濃度層（コレクタ埋め込み層）１０２を
形成する。

【００３１】次に不純物濃度がおよそ１０¹⁴（cm^-3）と
最も低いイントリンシックドープド層１０３を、続いて
濃度が１０¹⁷（cm^-3）と比較的低能度のｎ型不純物層
（低能度コレクタ層）１０４を、エピタキシャル成長法
によって各々例えば０．２ （μｍ）、０．５（μｍ）
程度の厚さに順次形成する（図４（ａ））。

【００３２】次に基板表面に反応性イオンエッチング
（ＲＩＥ）を行って０．７（μｍ）程度の高さの素子領
域と４（μｍ）程度の素子分離溝１０５を形成し、溝部
分に１０５及び１０６に例えば液相成長法により絶縁膜
を埋め込み表面をエッチバック等により平坦化し、素子
分離を行う（図４（ｂ））。

【００３３】以下、素子領域１０４にｐ型不純物、ｎ型
不純物を基板表面から導入してベース１０６、エミッタ
１０７およびコレクタ１０８を形成する（図１）。本実
施例では、イントリンシックドープド層１０３を低能度
コレクタ層１０４と埋め込み層１０２の間に形成するこ
とにより、イントリンシックドープド層をベース−コレ
クタ接合間に設けた場合のようにベース−コレクタ間の
空乏層幅を増加させることなく耐圧を確保することがで
き、キャリア走行時間の増加を抑えることができる。ま
た、イントリンシックドープド層の位置を低濃度コレク
タ層とコレクタ埋め込み層の間にすることにより、エピ
タキシャル成長のみによってイントリンシックドープド
層を精度よく形成することが可能となる。

【００３４】（実施例２）以下、第２の発明の実施例を
図５乃至図８を参照しながら詳細に説明する。本発明に
よる半導体装置の素子分離形状を図５に示す。

【００３５】半導体基板上の１つの素子領域２０１の周
辺に、素子分離用のディープトレンチ２０２があり、更
にその外側はシャロートレンチ２０３に囲まれ、シャロ
ートレンチ２０３もディープトレンチ２０２も絶縁膜２
０４で埋め込まれている。

【００３６】次に図５に示した半導体装置の素子分離形
状の形成方法を説明する。まず、半導体基板３０１上に
シリコン酸化膜３０２を５０００オングストロームの厚
さに堆積させる。さらに１μｍの厚さにフォトレジスト
層３０３を形成し、ディープトレンチとなる領域のみに
開口部を形成する（図６（ａ））。

【００３７】次にフォトレジスト３０３をマスクにシリ
コン酸化膜３０２の異方性エッチングを行い、フォトレ
ジスト３０３を除去する（図６（ｂ））。次にシリコン
酸化膜３０２をマスクに、半導体基板３０１を異方性エ
ッチングし、ディープトレンチ３０４を形成する（図６
（ｃ））。

【００３８】次に、ディープトレンチ３０４にはさまれ
た素子領域上のシリコン酸化膜を残し、フィールド領域
上のシリコン酸化膜のみを選択的に除去する（図７
（ａ））。

【００３９】次に、素子領域上のシリコン酸化膜３０２
をマスクに、半導体基板３０１を異方性エッチングし、
シャロートレンチ３０５を形成する（図７（ｂ））。次
に、シリコン酸化膜３０２を除去する（図７（ｃ））。

【００４０】最後に、例えばシリコン酸化膜を全面に堆
積させ、エッチバックを行うことにより、シャロートレ
ンチ３０５及びディープトレンチ３０４内をシリコン酸
化膜３０６で充填する（図８）。

【００４１】上記の工程により図５に示した素子分離形
状を形成することができる。本実施例によれば、従来２
つあった凸状の素子領域を１つにしたためディープトレ
ンチで囲まれた素子全体の面積を極めて小さくすること
ができる。

【００４２】またこの方法によれば、シャロートレンチ
を形成する際に用いる異方性エッチングのマスクとディ
ープトレンチを形成する際の異方性エッチングのマスク
は、一回のフォトレジストのパターニングによって決め
られるため、シャロートレンチとディープトレンチに合
わせずれが生じることがない。

【００４３】（実施例３）以下に実施例２とは異なる素
子分離形成工程を示す。まず、半導体基板３０１上にシ
リコン酸化膜３０２、多結晶シリコン膜３０３、シリコ
ン酸化膜３０４を順次堆積し、その上に、ディープトレ
ンチとなる領域のみに開口を有するフォトレジスト層３
０５を形成する（図９（ａ））。

【００４４】次にフォトレジスト層３０５をマスクに、
ディープトレンチとなる領域のシリコン酸化膜３０４、
多結晶シリコン３０３、シリコン酸化膜３０２を異方性
エッチングによって除去する。

【００４５】次にフォトレジスト層３０５を除去した
後、素子領域を完全に覆うように、フォトレジスト層３
０６を形成する（図９（ｂ））。次にフォトレジスト層
３０６をマスクに、フィールド領域上の酸化膜３０４を
除去する（図９（ｃ））。

【００４６】次に酸化膜３０２及び３０４をマスクに、
半導体基板を異方性エッチングし、ディープトレンチ３
０７を形成する（図１０（ａ））。次に全面に異方性ド
ライエッチングを行い、フィールド上の酸化膜３０２及
び素子領域上の酸化膜３０４を除去する（図１０
（ｂ））。

【００４７】次に素子領域上の酸化膜３０２をマスク
に、フィールド上にシャロートレンチを形成する。この
時、多結晶シリコン膜３０３も同時に除去される（図１
０（ｃ））。

【００４８】さらに素子領域上の酸化膜３０２を除去す
る（図１１（ａ））。最後に全面に酸化膜３０８を堆積
し、既知の方法でエッチバックすることにより、シャロ
ートレンチとディープトレンチ内を酸化膜３０８で充填
し、素子分離が完成する（図１１（ｂ））。

【００４９】本実施例では実施例２における半導体基板
上のシリコン酸化膜の代わりにシリコン酸化膜と多結晶
シリコン膜の３層膜を用いており、両者のエッチングレ
ート差を利用した上記のプロセスにより制御性よく、半
導体基板内にシャロートレンチ及びディープトレンチを
形成することができる。

【００５０】（実施例４）以下、実施例４乃至実施例７
では、実施例２、３で形成される素子分離領域にバイポ
ーラトランジスタを形成する方法を示す。

【００５１】図１２は、バイポーラトランジスタの断面
図であり、ディープトレンチに囲まれた素子領域上にエ
ミッタ領域４０１、ベース領域４０２、コレクタ領域４
０３が形成されている。さらにこれらの領域に接続し
て、エミッタ電極４０４、ベース電極４０５、コレクタ
電極４０６が多結晶シリコンにより形成されている。更
に、従来、素子領域上に形成されていたコレクタ電極４
０６と配線金属４０７とのコンタクト部は素子領域の外
側に形成されている。

【００５２】次に、図１２の構造のバイポーラトランジ
スタの製造工程を説明する。まず、第２もしくは第３の
実施例で示したような工程で素子分離を行った半導体基
板上に、素子領域を覆うように多結晶シリコン５０１を
堆積する（図１３（ａ））。

【００５３】次にフォトレジスト層５０２を形成し、多
結晶シリコン５０１のベース引きだし電極となる部分に
選択的にホウ素イオンを注入する（図１３（ｂ））。次
にフォトレジスト５０２を除去した後、選択的にフォト
レジスト５０３を形成し、多結晶シリコン５０１のコレ
クタ引きだし電極となる部分に、選択的に砒素イオンを
注入する（図１３（ｃ））。

【００５４】次にフォトレジスト５０３を除去し、酸化
膜５０４を堆積した後、開口を規定するフォトレジスト
層５０５を形成する（図１４（ａ））。このフォトレジ
スト層５０５をマスクに、酸化膜５０４と多結晶シリコ
ン５０１を、異方性エッチングして、開口を形成する。

【００５５】次にフォトレジスト層５０５を除去した後
（図１４（ｂ））、酸化膜５０６を全面に堆積する（図
１４（ｃ））。次に酸化膜５０６の異方性エッチングを
行い、酸化膜５０６を開口部の側壁５０６に残し、エミ
ッタ開口を形成する（図１５（ａ））。

【００５６】次に全面にホウ素をイオン注入し、熱処理
を施すことによって、真性ベース領域５０７を形成し、
同時にベース電極の多結晶シリコン５０１からホウ素を
拡散させて外部ベース領域５０９を形成する（図１５
（ｂ））。

【００５７】次にコレクタ電極の多結晶シリコン５０１
から砒素を拡散させることによって、コレクタ領域５１
０を形成する。次にエミッタ電極となる多結晶シリコン
５１１を全面に堆積し、多結晶シリコンに砒素イオンを
注入する（図１５（ｃ））。

【００５８】最後にエミッタ電極５１２をパターニング
し、熱処理を施すことにより、エミッタ領域５１３を形
成し、バイポーラトランジスタを形成することができ
る。本実施例によるバイポーラトランジスタはコレクタ
電極を多結晶シリコンにより引き出す構造を取ることに
より、従来のようにコレクタ電極用の凸状の領域が不要
になり、コレクタ・基板間の寄生容量を大幅に低減する
ことが可能となる。

【００５９】（実施例５）図１６は、バイポーラトラン
ジスタの断面図であり、構造は実施例４の図１２と基本
的に同様であるが、コレクタ側のディープトレンチ６０
１の充填材の素子領域に接する部分にコンタクト用の浅
い溝６０２が形成され、この内にコレクタ引きだし電極
となる多結晶シリコン６０３が埋め込まれている。

【００６０】以下に、製造工程を説明する。第２もしく
は第３の実施例で示したような工程で素子分離を行った
半導体基板に、コレクタ電極側のディープトレンチの素
子領域に接する一部に開口を有するフォトレジスト７０
５を形成する。このフォトレジスト７０５をマスクに異
方性エッチングを行い、ディープトレンチの一部に小さ
い溝７０６を形成する（図１７（ａ））。

【００６１】次にフォトレジスト７０５を除去しベース
電極及びコレクタ電極となる多結晶シリコン７０６をデ
ポし、小さい溝７０６を埋め込む（図１７（ｂ））。以
下、第４の実施例の図１３（ｂ）乃至図１５と同様の工
程を行うことにより、バイポーラトランジスタを形成す
ることができる。

【００６２】本実施例では、コレクタ電極側のディープ
トレンチに溝を形成し、その中に多結晶シリコン電極を
埋め込むことによりコレクタ領域を深く形成することが
可能となる。その結果、コレクタ電流が流れる経路が広
がり、コレクタ抵抗を下げることができる。

【００６３】（実施例６）図１８は、バイポーラトラン
ジスタの断面図であり、実施例５の構造に加えて、ベー
ス側のディープトレンチ８０１の充填材の素子領域に接
する部分にもコンタクト用の浅い溝８０２を形成し、ベ
ース電極の多結晶シリコン８０３を埋め込んである。こ
の場合、ベース電極８０３及びコレクタ電極８０４は、
素子領域上面からコンタクトを取る必要がなく、側面か
ら取っている（図１８）。

【００６４】以下に製造工程を説明する。第２もしくは
第３の実施例で示したような工程で素子分離を行った半
導体基板に、ベース電極側とコレクタ電極側のディープ
トレンチの素子領域に接する一部に開口を有するフォト
レジスト９０１を形成する。第１のフォトレジストをマ
スクに異方性エッチングを行い、それぞれのディープト
レンチの一部に小さい溝９０２を形成する（図１９
（ａ））。

【００６５】次にフォトレジスト９０１を除去した後、
ベース電極及びコレクタ電極となる多結晶シリコン９０
３をデポし、それぞれの小さい溝９０２を埋め込む（図
１９（ｂ））。

【００６６】次にフォトレジスト層９０４を選択的に形
成し、多結晶シリコン９０３のベース引きだし電極とな
る部分に選択的にホウ素イオンを注入する（図１９
（ｃ））。

【００６７】次にフォトレジスト層９０４を除去した
後、フォトレジスト層９０５を選択的に形成し、このフ
ォトレジスト層９０５をマスクに多結晶シリコンのコレ
クタ引きだし電極となる部分に、選択的に砒素イオンを
注入する（図２０（ａ））。

【００６８】次にフォトレジスト層９０５を除去し、全
面に酸化膜９０６を堆積した後、開口を規定するフォト
レシストパターン９０７を形成する。この場合、多結晶
シリコン９０３は素子領域上に残る必要はないため、開
口部は素子領域とまったく同じのパターンとすることが
望ましい（図２０（ｂ））。

【００６９】以下、第４の実施例の図１４（ｂ）乃至図
１５と同様の工程を行うことにより、バイポーラトラン
ジスタを形成することができる。実施例ではコレクタ電
極側及びベース電極側のディープトレンチに溝を形成
し、その中に多結晶シリコン電極を埋め込むことによ
り、コレクタ抵抗及びベース抵抗を下げることができ
る。また、ベースもコレクタも電極を素子領域の側壁か
ら取ることが可能になるため、これまで素子領域と多結
晶シリコン電極と接続していた領域が不要になり、素子
領域を小さくすることができる。

【００７０】（実施例７）図２１は、バイポーラトラン
ジスタの断面図であり、従来通りコレクタ埋め込み層を
形成し、コレクタ側のコンタクト用の溝１００１を、ベ
ース側の溝１００２より深くし、コレクタ引きだし電極
１００３のみが、ｎ⁺ の埋め込み層１００４に届く構造
である。

【００７１】以下に製造工程を説明する。第２もしくは
第３の実施例で示したような工程で素子分離を行った半
導体基板に、ベース電極側のディープトレンチの素子領
域に接する一部に開口を有するフォトレジスト１１０１
を形成する。このフォトレジスト１１０１をマスクに異
方性エッチングを行い、ベース電極側のディープトレン
チの一部に例えば０．２〜０．３μｍの第１の小さい溝
１１０２を形成する（図２２（ａ））。

【００７２】次にフォトレジスト１１０１を除去した
後、コレクタ電極側のディープトレンチの素子領域に接
する一部に開口を有するフォトレジスト１１０３を形成
する。次にこのフォトレジスト１１０３をマスクに異方
性エッチングを行い、コレクタ電極側のディープトレン
チの一部に、第１の小さい溝１１０２より深い、例えば
１．０μｍの第２の小さい溝１１０４を形成する（図２
２（ｂ））。

【００７３】次にフォトレジスト１１０３を除去した
後、全面にベース電極及びコレクタ電極となる多結晶シ
リコンをデポし、第１の小さい溝と第２の小さい溝を埋
め込む（図２２（ｃ））。

【００７４】以下、第４の実施例の図１３（ｂ）乃至図
１５と同様の工程を行うことにより、バイポーラトラン
ジスタを形成することができる。本実施例では、コレク
タ電極側のディープトレンチに形成していた溝を、ベー
ス電極側より深くすることによって、従来のように埋め
込み層を用いた場合でも、コレクタ電極用の多結晶シリ
コンだけを埋め込み層まで届かせ、抵抗を下げることが
できる。

【００７５】以上、上述の実施例２乃至実施例７におい
ては、シャロートレンチを形成する際に用いる異方性エ
ッチングのマスクとディープトレンチを形成する際の異
方性エッチングのマスクは、一回のフォトレジストのパ
ターニングによって決められるためシャロートレンチと
ディープトレンチに合わせずれが生じることがない。

【００７６】そのため、従来の素子分離法では必要であ
ったマスク合わせの余裕１３７（図４８）を取る必要が
なくなる。また本発明によるバイポーラトランジスタは
コレクタ電極を多結晶シリコンによって引き出す構造を
取ることにより、従来のようにコレクタ電極用の凸状の
領域が不要になる。その結果、マスク合わせ余裕とコレ
クタ電極用の領域の分、ディープトレンチに囲まれた面
積を大幅に縮小することができ、バイポーラトランジス
タにおいて、コレクタ・基板間の寄生容量１３８（図４
８）を大幅に低減することができる。更に、従来のトレ
ンチ素子分離法ではマスク合わせのため、素子領域とデ
ィープトレンチとの間に一定の間隔のシャロートレンチ
領域が必要であり、この結果ディープトレンチに囲まれ
た素子面積が大きくなり、コレクタ・基板間の寄生容量
さらにはベース引きだし用の多結晶シリコンとコレクタ
との間に寄生容量１３９（図４８）が発生していだか、
本発明による構造を用いると、この寄生容量はほとんど
発生しない。

【００７７】本発明によるバイポーラトランジスタは、
従来の構造に比べて寄生容量を大幅に減少させることが
でき、動作の高速化が可能となる。 （実施例８）以下第５、第６の発明に係わる半導体装置
およびその製造方法をｎｐｎ型バイポーラトランジスタ
に適用した１実施例について図２３乃至図２５を参照し
ながら説明する。

【００７８】本実施例による半導体装置は、コレクタエ
ピタキシャル層１２０３を少なくとも２つの絶縁物１２
０４で絶縁分離し、バイポーラトランジスタの活性領域
１２０３が形成されている。さらにこの活性領域１２０
３上に開口部を有する不純物ドープされた多結晶シリコ
ン膜１２０５及び絶縁膜１２０６が堆積されており、こ
の開口部底部にはベースエピタキシャル層１２１２が形
成されている。このベースエピタキシャル層１２１２上
の開口部側壁には酸化膜１２１０が形成され、この酸化
膜１２１０に挾まれたベースエピタキシャル層１２１２
上部には、エミッタ１２１４が形成されている（図２５
（ｂ））。

【００７９】次に製造方法を説明する。まずｐ型シリコ
ン基板１２０１上に通常の拡散技術を用いて高濃度のｎ
型埋め込み層１２０２を形成し、さらにｎ型のコレクタ
エピタキシャル層１２０３を成長させる。その後少なく
とも２つ以上の絶縁物１２０４を用いてバイポーラトラ
ンジスタの活性領域１２０３を絶縁分離する（図２３
（ａ））。

【００８０】次いで所定の膜厚の多結晶シリコン１２０
５をＣＶＤ法により堆積し、ｐ型の不純物例えばボロン
をイオン注入する。なおこのボロンイオン注入の代わり
にボロンがすでにドープされた多結晶シリコンを堆積し
ても良い。その後所定の膜厚の酸化膜１２０６及び窒化
膜１２０７を順次ＣＶＤ法によって堆積する。

【００８１】次に所定のフォト・リソグラフィーを工程
により窒化膜１２０７、酸化膜１２０６及び多結晶シリ
コン１２０５に開口１２０８を形成する（図２３
（ｂ））。次に選択的に開口１２０８内のシリコン上に
エッチングストッパー膜１２０９を形成する。なお、こ
のエッチングストッパー膜はシリコン上にだけ選択的に
成長し、サイドウォール・スペーサーの材料である酸化
膜と大きなエッチング選択比がとれ、下地コレクタエピ
タキシャル層１２０３にダメージを与えないためウェッ
ト系のエッチングで除去される膜が望ましい（図２４
（ａ））。

【００８２】その後酸化膜１２１０を所定の厚さで堆
積、反応性イオンエッチングをすることによって開口１
２０８内にサイドウォール・スペーサ１２１０を形成す
る。その後、ウェットエッチングにより選択的にエッチ
ングストッパー膜１２０９を除去して、ベース層の形成
される領域１２１１が形成される（図２４（ｂ））。

【００８３】次いで選択的なエピタキシャル技術によっ
てエッチングストッパーを除去した領域１２１１を埋め
るようにシリコン結晶１２１２を成長させる。この際、
所定の圧力、温度、ガス流量で例えばジボラン（Ｂ₂ Ｈ
₆ ）を混入させれば、エピタキシャル層を成長させなが
らｐ型にドープできる。さらに、例えばモノゲルマン
（ＧｅＨ₄ ）を所定の圧力、温度、ガス流量で加えてや
ればＳｉＧｅ層を形成する事も可能である（図２５
（ａ））。

【００８４】その後全面に多結晶シリコン１２１３を堆
積し、砒素をイオン注入後、熱工程を加えてベースエピ
タキシャル層１２１２内の所定の領域に砒素を拡散さ
せ、エミッタ１２１４を形成する。なお、ここで砒素を
イオン注入する代わりに多結晶シリコン１２１３をすで
に砒素がドープされた多結晶シリコンにする事も可能で
ある。また多結晶シリコンの代わりに砒素のドープされ
たシリコン結晶をエピタキシャル成長させても良い（図
２５（ｂ））。

【００８５】その後は従来の技術により所定の金属電極
を形成して、バイポーラトランジスタのエミッタ・ベー
ス領域が形成される。なおこれらの図面では示されてい
ないコレクタに関しては従来のバイポーラトランジスタ
が有するようにコレクタ電極は酸化膜絶縁層１２０４の
エミッタ・ベース形成領域１２０３と反対側に形成さ
れ、ｎ型埋め込み層１２０２を介してコレクタエピタキ
シャル層１２０３と結合される。

【００８６】従来の選択的なエピタキシャル技術を用い
たバイポーラトランジスタの製造方法では、はじめにコ
レクタエピタキシャル層の上にベースエピタキシャル層
を形成し、後の工程を行なっていた。

【００８７】この方法では、ベースエピタキシャル層上
に多結晶シリコン層を形成してエッチングによりエミッ
タ形成用の開口部を設けるので、ベースエピタキシャル
層上にエッチングストッパー膜を設ける必要がある。こ
のエッチングストッパー膜のパターニングとエミッタ用
の開口部を設けるためのパターニングを行うため、これ
らの２回のリソグラフィー工程の合わせずれを見込む必
要があり素子の微細化に対する制限となっていた。

【００８８】本実施例では、はじめに、コレクタエピタ
キシャル層上に多結晶シリコン層を設け、エミッタ形成
用の開口部を形成してから、後にこの開口部底の所定の
領域にベースエピタキシャル層を選択成長させるため、
１回のリソグラフィー工程ですみ、素子の微細化に対す
る制限が大幅に緩和でき、素子の微細化が可能となる。
また素子の微細化と同時に寄生抵抗及び寄生容量が低減
され、高速動作が可能となる。

【００８９】（実施例９）第７乃至第９の発明の実施例
を図面を参照しながら説明する。図２６乃至図２７にバ
イポーラトランジスタの構造図を示す。

【００９０】いずれも高濃度真性ベース層１３０８、１
４０８、１５０８、１６０８とエミッタ電極１３１０、
１４１０、１５１０、１６１０との間に不純物濃度が１
×１０¹⁸／cm³ 以下のイントリンシックドープド領域１
３０９、１４０９、１５０９、１６０９を設けたことが
特徴である。特に、図２６（ａ）、図２７（ａ）、図２
７（ｂ）はそれぞれのイントリンシックドープド領域１
３０９、１５０９、１６０９がエミッタ電極１３１０、
１５１０、１６１０の底面のみならず側面にも存在する
ことが特徴となっている。このような構造はとくに図２
７（ｂ）のようにベース引き出し部１６０６とエミッタ
電極１６１０が絶縁膜（酸化膜、窒化膜等）を介さず直
接真性ベース１６０８を介して繋がっているような場合
に適している。このイントリンシックドープド領域の例
としては、例えば濃度が１×１０¹⁷／cm³ 、膜厚が１０
nm、真性ベース領域は例えば濃度が１×１０¹⁹／cm³ 、
膜厚が４０nm、エミッタ電極は例えば濃度が５×１０²⁰
／cm³ 、膜厚が２００nm等の値を用いることができる
が、一般にイントリンシックドープト領域の濃度が１×
１０¹⁸／cm³ 以下であればエミッタ、ベース領域と比べ
て十分にイントリンシックドープド領域と見做すことが
できる。

【００９１】次に上記構造のバイポーラトランジスタの
製造工程を図面を参照しながら説明する。まずｐ型シリ
コン基板１７０１上にアンチモン、砒素などを用いてｎ
⁺ 埋め込み層１７０２を拡散法またはイオン注入法で形
成し、例えば燐ドープされたｎ^-コレクタ層をエピタキ
シャル成長にて形成する。

【００９２】次にディープトレンチおよびディープトレ
ンチへ絶縁膜埋め込みにてｎ⁺ 埋め込み層１７０２を分
離し（図示ぜす）、シャロートレンチ及びその埋め込み
絶縁膜１７０３にてｎ^- コレクタ層１７０４を分離する
（図２８（ａ））。

【００９３】次にベースの引き出し部となるｐ⁺ シリコ
ン層１７０６を例えば膜厚２００nmで形成する。この層
は多結晶シリコンやアモルファスシリコンでもよいが、
ベース引き出し部の抵抗低減やキャリアの再結合抑制に
は単結晶シリコンを用いることが望ましい。この場合埋
め込み絶縁膜１７０３の上の部分は多結晶シリコンでも
かまわない（図２８（ｂ））。

【００９４】次にエミッタ開口部の引き出しｐ⁺ シリコ
ン層１７０６を選択的にエッチング除去した後、真性ベ
ース領域となるｐ⁺ シリコン層１７０８、イントリンシ
ックドープド層１７０９、エミッタシリコン電極１７１
０をエピタキシャル成長させて形成する。

【００９５】尚、ベースとコレクタ部の耐圧を向上させ
るため引き出し部となるｐ⁺ シリコン層１７０６の下部
にも低不純物濃度のイントリンシックドープド層を設け
ることもある。エミッタ電極１７１０は多結晶シリコン
またはアモルファスシリコンでもよい（図２９
（ａ））。

【００９６】また埋め込み絶縁膜１７０３の上の部分は
多結晶となる事もある。また、エミッタの開口部ｐ⁺ シ
リコン層１７０６を選択的にエッチング除去する場合、
不純物野濃度の差等により、エッチングをｐ⁺ シリコン
層１７０６とｎ^- コレクタ層１７０４との境界で選択的
に止める場合もあるが、意図的にｎ^- コレクタ層１７０
４の中までエッチングを行なうこともあるし、また逆に
境界に達する前にエッチングを止める場合もある。

【００９７】この後エミッタ電極１７１０をパターニン
グし同時に真性ベース領域となるｐ⁺ シリコン層１７０
８、イントリンシックドープド層１７０９をエッチング
除去すれば図２７（ｂ）に示した構造のバイポーラトラ
ンジスタが得られる。

【００９８】次に、図２６（ａ）の構造の製造工程を説
明する。まず、図２８（ａ）の工程の後、ベースの引き
出し部となるｐ⁺ シリコン層１７０６と絶縁膜１７０７
を順次堆積した後、エミッタ開口部をエッチング除去す
る（図２９（ｂ））。

【００９９】次に、絶縁膜を全面に堆積しした後、リア
クティブイオンエッチングなどの異方性エッチングによ
りエミッタ開口部の側壁部に絶縁膜１７０７ａを形成す
る。この後、熱工程を加えｐ⁺ シリコン層１７０６より
不純物を拡散させてベースリンク領域１７０５を形成す
る（図３０（ａ））。この後図２９（ａ）以降の工程を
行うことにより図２６（ａ）の構造を得ることができ
る。

【０１００】次に図２６（ｂ）の構造の製造方法を説明
する。図２８（ａ）の工程のあとで真性ベース領域とな
るｐシリコン層１７０８、イントリンシックドープド層
１７０９、ベースの引き出し部となるｐ⁺ シリコン層１
７０６、絶縁膜１７０７を順次堆積する（図３１
（ａ））。

【０１０１】次にエミッタ開口部をエッチング除去す
る。この時、エッチングはイントリンシックドープド層
１７０９で留まるようにする。以下同様にして絶縁膜を
全面に堆積した後、リアクティブイオンエッチングなど
の異方性エッチングにより側壁部に絶縁膜１７０７を残
す。

【０１０２】この後、熱工程を加えｐ⁺ シリコン層１７
０６より不純物を拡散させてベースリンク領域１７０５
を形成する（図３１（ｂ））。最後にエミッタ電極を堆
積しパターニングすれば図２６（ｂ）の構造が得られ
る。

【０１０３】次に図２７（ａ）の構造の製造方法を説明
する。図２８（ａ）の工程のあとで、真性ベース領域と
なるｐシリコン層１７０８、ベースの引き出し部となる
ｐ⁺ シリコン層１７０６と絶縁膜１７０７を堆積した
後、エミッタ開口部をエッチング除去する。この時エッ
チングは真性ベース領域となるｐシリコン層１７０８で
留まるようにする。

【０１０４】以下同様にして絶縁膜を全面に堆積した
後、リアクティブイオンエッチングなどの異方性エッチ
ングにより開口部側壁及びｐ⁺ シリコン層上に絶縁膜を
残す（図３２）。その後、イントリンシックドープド層
１５０９、エミッタ電極１５１０を堆積し、パターニン
グすれば図２７（ａ）の構造を得ることができる。

【０１０５】本実施例では、バイポーラトランジスタの
エミッタとベース領域の間にイントリンシックドープド
領域を設けるため、エミッタとベース領域の間にかかる
電界の一部をこのイントリンシックドープド領域で吸収
し、緩和することができる。よってエミッタとベース領
域の間で発生するアバランシェ降伏、ツェナー降伏、ト
ンネル電流を抑制することができる。

【０１０６】（実施例１０）以下第１０の発明の実施例
を図面を参照しながら説明する。まず表面部がｎ型であ
るシリコン基板１８０１上にエミッタ・ベース領域規定
用のシリコン酸化膜１８０２を形成した後に、この素子
分離シリコン酸化膜１８０２に囲まれたｎ型シリコン領
域１８０１の一辺にほう素をイオン注入しｐ型の拡散領
域１８０３を形成する（図３３）。

【０１０７】次に、前記基板上にエピタキシャル成長技
術を用いてほう素ドープのシリコン、砒素ドープのシリ
コンを連続して成長させることにより、シリコン基板１
８０１が露出している部分上にはベース層となるｐ型の
エピタキシャル層１８０４ａとエミッタ層となるｎ型の
エピタキシャル層１８０５ａが、フィールド絶縁膜１８
０２上にはｐ型多結晶シリコン１８０４ｂとｎ型の多結
晶シリコン１８０５ｂが形成される。その後、少なくと
も前述のｐ型の拡散領域１８０３に隣接する単結晶シリ
コン１８０１とシリコン酸化膜１８０２の境界付近、及
びシリコン酸化膜１８０２上の一部に砒素もしくはリン
をイオン注入し、ｐ型エピタキシャル層１８０４ａ及び
ｐ型多結晶シリコン１８０４ｂをｎ型の拡散層１８０６
に反転させる（図３４（ａ））。

【０１０８】次に、全面にシリコン酸化膜１８０７を堆
積した後にこのシリコン酸化膜１８０７及びｎ型エピタ
キシャル層１８０５ａ、ｐ型エピタキシャル層１８０４
ａを異方性エッチングによりパターニングする。このと
き、ｎ型エピタキシャル層１８０５ａは完全にエッチン
グする必要はあるがｐ型エピタキシャル層１８０４ａは
必しもエッチングする必要はなく、逆にシリコン基板１
８０１にまでオーバーエッチングは入っても差し支えな
い。その後、全面にほう素を斜めイオン注入することに
より、表面に露出しているシリコン基板１８０１にｐ型
の拡散層１８０８を形成する（図３５）。

【０１０９】次に、全面にシリコン窒化膜１８０９を堆
積して異方性エッチングを行うことにより、シリコン酸
化膜１８０７、ｎ型エピタキシャル層１８０５ａ、ｐ型
エピタキシャル層１８０４ａの周囲にシリコン窒化膜側
壁１８０９を形成し、再びほう素をイオン注入すること
により、前記ｐ型拡散層１８０８中にｐ⁺ 型の拡散層１
８１０を形成する（図３６）。

【０１１０】次に、ベース引きだし電極となるほう素ド
ープの多結晶シリコン１８１１を全面に堆積し、パター
ニングする（図３７）。次に、エミッタ電極となるべき
砒素ドープのエピタキシャル層１８０５ａ上にあるシリ
コン酸化膜１８０７を露出させるために、この上にある
多結晶シリコン１８１１をフォトリソグラフィ工程と等
方性エッチング技術を用いて除去し、弗酸系のエッチン
グを用いてシリコン酸化膜１８０７を除去する（図３
８）。

【０１１１】次に、全面にチタニウムを堆積し、サリサ
イド工程（アニールしてエピタキシャルシリコン層１８
０５ａ及び多結晶シリコン１８１１上のチタニウムのみ
を反応させてチタンシリサイドにし、酸を用いて未反応
のチタンのみをエッチングする）を用いて、エピタキシ
ャルシリコン層１８０５ａ及び多結晶シリコン１８１１
上にチタンシリサイド膜１８１２を形成する（図３
９）。

【０１１２】最後に、全面にシリコン酸化膜１８１３を
堆積し、このシリコン酸化膜１８１３にエミッタ、ベー
スコンタクト開口を形成し、アルミニウム電極１８１４
を形成してトランジスタが完成する（図４０）。

【０１１３】本実施例ではチタンシリサイドを用いてい
るが、シリサイドを使用しなかったり他のシリサイドを
用いても同様の効果が得られる。また、ほう素ドープの
エピタキシャル層４８０４ａ及び多結晶シリコン層１８
０４ｂについては、選択エピタキシャル成長技術を用い
て１８０４ａのみとしても良く、砒素ドープのｎ型エピ
タキシャル層１８０５ａについては、エピタキシャル成
長させる代わりに全面に砒素ドープのｎ型多結晶シリコ
ンを堆積しても同様の効果が得られる。

【０１１４】以上述べたように本実施例によれば、エピ
タキシャル技術により非常に薄いベース層を形成でき
る。また、素子分離シリコン酸化膜１８０２エッジのエ
ミッタ電極１８０７がオーバーラップする部分に、あら
かじめベース層と同一導電型の不純物を導入してｐ型の
拡散領域１８０３を形成しており従来用いられていたＰ
ＡＤ酸化膜の代わりにこの部分でエピタキシャルベース
とエミッタ電極とのコンタクトを取っている。よってエ
ミッタ領域とベース引きだし電極の距離を自己整合技術
を用いてフォトリソグラフィ工程の合わせ余裕以下に縮
小することが可能となる。

【０１１５】本発明によりトランジスタの遮断周波数が
高くかつベース抵抗の低いバイポーラデバイスの形成が
可能となり、素子の速度性能を大きく向上させることが
出来るようになる。

【０１１６】尚、本実施例のバイポーラトランジスタ
は、ｎｐｎ型トランジスタでもｐｎｐ型トランジスタで
もかまわない。従来高速論理動作または高周波アナログ
動作を行うバイポーラトランジスタにおいては、その高
速動作に有利な縦型のｎｐｎトランジスタが用いられて
きた。しかし回路上ｐｎｐトランジスタがぜひとも必要
になる場合がありｎｐｎ型とｐｎｐ型を同時に形成する
ことがある。しかし、縦型ｎｐｎトランジスタと縦型ｐ
ｎｐトランジスタを従来構造のまま組み合せると製造工
程が非常に複雑になり、コスト上の問題がある。また熱
工程の設計においても問題があり、縦型ｎｐｎトランジ
スタと縦型ｐｎｐトランジスタそれぞれから最大限に高
性能を引き出すことが出来なかった。

【０１１７】次に説明する製造工程は上記の問題を解決
するものである。まずｐ型基板１９０１上にｎ⁺ 拡散層
１９０２を全面に形成した後、ｐ⁺ 拡散層１９０３を選
択的に形成する。さらに全面にエピタキシャル成長法等
により、ｎ型半導体層１９０４を形成し、イオン注入法
および熱拡散によりｐ−ｗｅｌｌ層１９０６を選択的に
形成する。

【０１１８】トレンチ構造１９０９により素子分離を行
なった後、絶縁膜１９０８を埋め込むことによりフィー
ルド膜を形成する。次にｎ⁺ ポリシリコン層１９１１を
選択的に形成し、ｐｎｐトランジスタの外部ベース１９
１４を拡散で形成する。

【０１１９】次にイオン注入によりｐｎｐトランジスタ
の内部ベース１９１５を形成し、さらに低温エピタキシ
ャル成長によりｐ型半導体層１９１２を形成することに
より、ｐｎｐトランジスタのエミッタとｎｐｎトランジ
スタのベースを同時に形成する。

【０１２０】さらにｐ⁺ ポリシリコン１９１８により引
き出し電極の形成を行い、絶縁膜１９１０を選択的に形
成した後、メタル電極１９１７を形成し完成する（図４
１）。

【０１２１】上記の製造工程では、全体の熱工程を抑え
るために低温エピ成長を用い、しかもｐｎｐエミッタエ
ピとｎｐｎベースエピを同時に行なうため、ｎｐｎ型と
ｐｎｐ型トランジスタを同時に形成することが容易にな
る。

【０１２２】

【発明の効果】第１の発明により、ベースコレクタ間の
空乏層幅を増加させることなく耐圧を確保することがで
きる。第２乃至第４の発明により、ディープトレンチに
囲まれた素子領域の面積を小さくすることができ、コレ
クタ・基板間の寄生容量あるいはベース引き出しの多結
晶シリコンとコレクタとの間の寄生容量を防ぐことがで
きる。

【０１２３】第５、第６の発明により、合せずれによる
寸法の制限が緩和され素子微細化が実現される。第７乃
至第９の発明により、エミッタとベース間で発生するア
バランシェ降伏、ツェナー降伏、トンネル電流を抑制す
ることができる。第１０の発明によりトランジスタの遮
断周波数を高くすると同時にベース抵抗を小さくするこ
とができる。

【図面の簡単な説明】

【図１】 実施例１の半導体装置を示す構造断面図。

【図２】 実施例１の半導体装置の不純物濃度分布図。

【図３】 実施例１の半導体装置の電界強度分布図。

【図４】 実施例１の半導体装置を示す工程断面図。

【図５】 実施例２の半導体装置を示す構造断面図。

【図６】 実施例２の半導体装置を示す工程断面図。

【図７】 実施例２の半導体装置を示す工程断面図。

【図８】 実施例２の半導体装置を示す工程断面図。

【図９】 実施例３の半導体装置を示す工程断面図。

【図１０】 実施例３の半導体装置を示す工程断面図。

【図１１】 実施例３の半導体装置を示す工程断面図。

【図１２】 実施例４の半導体装置を示す構造断面図。

【図１３】 実施例４の半導体装置を示す工程断面図。

【図１４】 実施例４の半導体装置を示す工程断面図。

【図１５】 実施例４の半導体装置を示す工程断面図。

【図１６】 実施例５の半導体装置を示す構造断面図。

【図１７】 実施例５の半導体装置を示す工程断面図。

【図１８】 実施例６の半導体装置を示す工程断面図。

【図１９】 実施例６の半導体装置を示す工程断面図。

【図２０】 実施例６の半導体装置を示す工程断面図。

【図２１】 実施例７の半導体装置を示す構造断面図。

【図２２】 実施例７の半導体装置を示す工程断面図。

【図２３】 実施例８の半導体装置を示す工程断面図。

【図２４】 実施例８の半導体装置を示す工程断面図。

【図２５】 実施例８の半導体装置を示す工程断面図。

【図２６】 実施例９の半導体装置を示す工程断面図。

【図２７】 実施例９の半導体装置を示す工程断面図。

【図２８】 実施例９の半導体装置を示す工程断面図。

【図２９】 実施例９の半導体装置を示す工程断面図。

【図３０】 実施例９の半導体装置を示す工程断面図。

【図３１】 実施例９の半導体装置を示す工程断面図。

【図３２】 実施例９の半導体装置を示す工程断面図。

【図３３】 実施例１０の半導体装置を示す工程断面
図。

【図３４】 実施例１０の半導体装置を示す工程断面
図。

【図３５】 実施例１０の半導体装置を示す工程断面
図。

【図３６】 実施例１０の半導体装置を示す工程断面
図。

【図３７】 実施例１０の半導体装置を示す工程断面
図。

【図３８】 実施例１０の半導体装置を示す工程断面
図。

【図３９】 実施例１０の半導体装置を示す工程断面
図。

【図４０】 実施例１０の半導体装置を示す工程断面
図。

【図４１】 実施例１０の半導体装置を示す工程断面
図。

【図４２】 従来の半導体装置を示す工程断面図。

【図４３】 従来の半導体装置を示す工程断面図。

【図４４】 従来の半導体装置を示す工程断面図。

【図４５】 従来の半導体装置を示す工程断面図。

【図４６】 従来の半導体装置を示す工程断面図。

【図４７】 従来の半導体装置を示す特性図。

【図４８】 従来の半導体装置を示す構造断面図。

【符号の説明】

１０１、３０１、１２０１、１７０１、１８０１、１９
０１ 半導体基板 １０２ コレクタ埋め込み層 １０３ ｉ層 １０４ ｎ型不純物層 １０５ 素子分離溝 １０６、４０２、１２１１ ベース領域 １０７、４０１、５１３ エミッタ領域 １０８、４０３、５１０ コレクタ領域 ２０１ 素子領域 ２０２、３０４、３０７、６０１、８０１ ディープト
レンチ ２０３、３０５ シャロートレンチ ２０４、１２０４、１７０３、１９０８、１９１０ 絶
縁膜 ３０２、３０８、５０５、５０６、９０６、１２０６、
１２１０、１８０２、１８０７、１８１３ 酸化膜 ３０３、３０６、５０２、５０３、７０５、９０１、９
０４、９０５、９０７、１１０１、１１０３ フォトレ
ジスト ４０４、５１２、１３１０、１４１０、１５１０、１６
１０、１７１０、１８０７ エミッタ電極 ４０５、８０３ ベース電極 ４０６、８０４ コレクタ電極 ４０７ 配線金属 ５０１、５１１、６０３、７０６、９０３、１２０５、
１２１３、１８１１、１９１１ 多結晶シリコン ５０７、１７０８ 真性ベース領域 ５０９ 外部ベース領域 ６０２、８０２、１００１ コンタクト用の溝 ７０５、９０２、１００２、１１０２、１１０４ 溝 １００３ コレクタ引き出し電極 １００４、１２０２、１７０２ ｎ⁺ 埋め込み層 １２０３ コレクタエピタキシャル層 １２０７ 窒化膜 １２０８ 開口 １２０９ エッチングストッパー １２１２、１８０４ ベースエピタキシャル層 １３０８、１４０８、１５０８、１６０８ 高濃度真性
ベース層 １３０９、１４０９、１５０９、１６０９、１７０９
イントリンシックドープ領域 １８０３ 拡散領域 １８０５ エミッタエピタキシャル層 １８０６、１９０２ ｎ型拡散層 １８０８、１８１０、１９０３ ｐ型拡散層 １８０９ シリコン窒化膜 １８１２ チタンシリサイド膜 １９１７ メタル電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩井 洋 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 井納 和美 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 吉野 千博 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 臼田 宏治 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (16)

【特許請求の範囲】
1. 【請求項１】 コレクタを形成する高濃度不純物領域と
   低濃度不純物領域との間に、この低濃度不純物領域より
   も不純物濃度の低い半導体領域を設けたことを特徴とす
   る半導体装置。
2. 【請求項２】 半導体基板上に形成された素子領域と、
   この素子領域の周囲を囲むように形成されたディープト
   レンチとこのディープトレンチを囲むように形成された
   シャロートレンチとを含むことを特徴とする半導体装
   置。
3. 【請求項３】 前記ディープトレンチに囲まれた素子領
   域上に形成されたエミッタ、ベース及びコレクタと、素
   子領域の外側に形成されたコレクタ引き出し電極、ベー
   ス引き出し電極及び配線金属とのコンタクト領域とを備
   えたことを特徴とする請求項２記載の半導体装置。
4. 【請求項４】 前記コレクタ引き出し電極またはベース
   引き出し電極が前記ディープトレンチ内側の素子領域に
   接する領域のうち少なくとも一つに形成された溝内に埋
   め込まれていることを特徴とする請求項３記載の半導体
   装置。
5. 【請求項５】 前記コレクタ引き出し電極及びベース引
   き出し電極が前記ディープトレンチ内側の素子領域に接
   する領域の対抗する両側に形成された溝内に埋め込まれ
   ていることを特徴とする請求項３記載の半導体装置。
6. 【請求項６】 前記コレクタ引き出し電極の形成された
   溝の深さが前記ベース引き出し電極の形成された溝の深
   さより深いことを特徴とする請求項５記載の半導体装
   置。
7. 【請求項７】 半導体基板表面にマスク材を堆積する工
   程と、素子分離領域となる第１の領域の前記マスク材を
   選択的に除去する工程と、前記マスク材をマスクに前記
   第１の領域の前記半導体基板にディープトレンチを形成
   する工程と、フィールド領域となる第２の領域の前記マ
   スク材を除去する工程と、前記マスク材をマスクにエッ
   チングし前記第２の領域の半導体基板にシャロートレン
   チを形成する工程と前記ディープトレンチ及び前記シャ
   ロートレンチ内を絶縁材料で埋め込み表面を平坦化する
   工程とを含むことを特徴とする半導体装置の製造方法。
8. 【請求項８】 半導体基板表面に第１の絶縁膜と、第１
   の半導体膜と、第２の絶縁膜を順次形成する工程と、素
   子領域となる第１の領域と、フィールド領域となる第２
   の領域に選択的に第１のフォトレジスト層を形成する工
   程と、この第１のフォトレジストをマスクに素子分離領
   域となる第３の領域の前記第２の絶縁膜及び前記第１の
   半導体膜及び前記第２の絶縁膜を異方性エッチングする
   工程と、前記第１の領域のみを覆うように第２のフォト
   レジスト層を形成する工程と、この第２のフォトレジス
   ト層をマスクに前記第２の領域上の前記第２の絶縁膜を
   除去する工程と、前記第１の領域上の第２の絶縁膜及び
   前記第２の領域上の第１の絶縁膜をマスクに、異方性エ
   ッチングし前記第３の領域にディープトレンチを形成す
   る工程と、前記第２の領域上の前記第１の絶縁膜を除去
   する工程と、前記第１の領域の前記第１の絶縁膜をマス
   クに前記第２の領域の前記半導体基板に異方性エッチン
   グ行い、シャロートレンチを形成する工程と、前記ディ
   ープトレンチ及び前記シャロートレンチ内を絶縁材料で
   埋め込み表面を平坦化する工程とを含むことを特徴とす
   る半導体装置の製造方法。
9. 【請求項９】 半導体基板内に形成された素子分離領域
   となるディープトレンチと、このディープトレンチによ
   り分離された素子領域と、半導体基板上に形成された、
   前記素子分離領域上に開口部を有する多結晶シリコン層
   と、この開口部底面に形成されたベースエピタキシャル
   層と、このベースエピタキシャル層上且つ前記開口部側
   面に形成されたサイドウォールと、このサイドウォール
   に挾まれた前記ベースエピタキシャル層表面に形成され
   たエミッタ領域と、このエミッタ領域に接して前記開口
   部上に形成された多結晶シリコンから成るエミッタ電極
   とからなることを特徴とする半導体装置。
10. 【請求項１０】 第１導電型のコレクタ領域を有する半
    導体基板上に第１導電型のエピタキシャル層を形成する
    工程と、少なくとも２つの第１の絶縁物で上記第１導電
    型のエピタキシャル層を絶縁分離する工程と、この絶縁
    分離された第１導電型エピタキシャル層及び前記絶縁層
    上に第２導電型の多結晶シコン及び絶縁物を順次堆積す
    る工程と、この多結晶シリコン及び絶縁膜に第１の開口
    を形成する工程と、この第１の開口内のみにエッチング
    ストッパー膜を選択的に形成する工程と、第２の絶縁膜
    を全面に堆積し異方性エッチングを行って前記第１の開
    口の側壁にサイドウォールを形成する工程と、前記エッ
    チングストッパー膜を除去する工程と、前記開口部の底
    部に第２導電型の単結晶シリコンを選択的にエピタキシ
    ャル成長させる工程と、全面に第１導電型の不純物を含
    むシリコン結晶をエピタキシャル成長させる工程と、熱
    処理によりこのシリコン結晶から前記開口部底部の単結
    晶シリコン内に不純物を拡散させエミッタ層を形成する
    工程とを含むことを特徴とする半導体装置の製造方法。
11. 【請求項１１】 バイポーラトランジスタにおいてエミ
    ッタ領域とベース領域との間に不純物濃度が１×１０¹⁸
    cm^-3以下のイントリンシックドープド領域を備えたこと
    を特徴とする半導体装置。
12. 【請求項１２】 前記イントリンシックドープド領域が
    エミッタの底面及び側面に接していることを特徴とする
    請求項１１記載の半導体装置。
13. 【請求項１３】 コレクタ層が形成された半導体基板上
    にベース引き出し層を形成する工程と、このベース引き
    出し層の一部を選択的に除去しエミッタ開口部を形成す
    る工程と、全面に真性ベース領域をエピタキシャル成長
    法により形成する工程と、この真性ベース領域上に不純
    物濃度が１×１０¹⁸cm^-3以下のイントリンシックドープ
    ド領域をエピタキシャル成長法により形成する工程と、
    このイントリンシックドープド領域上にエミッタ領域を
    形成する工程とを含むことを特徴とする半導体装置の製
    造方法。
14. 【請求項１４】 コレクタ層が形成された半導体基板上
    にエピタキシャル成長法により真正ベース領域を形成す
    る工程と、この真正ベース領域上にベース引き出し層を
    形成する工程と、このベース引き出し層の一部を選択的
    に除去しエミッタ開口部を形成する工程と、全面に不純
    物濃度が１×１０¹⁸cm^-3以下のイントリンシックドープ
    ド領域をエピタキシャル成長法により形成する工程と、
    このイントリンシックドープド領域上にエミッタ領域を
    形成する工程とを含むことを特徴とする半導体装置の製
    造方法。
15. 【請求項１５】 前記ベース引き出し層を形成する工程
    及びエミッタ領域を形成する工程はエピタキシャル成長
    法または多結晶半導体堆積法またはアモルファス半導体
    堆積法等を用いることを特徴とする請求項１３、１４記
    載の半導体装置の製造方法。
16. 【請求項１６】 第１導電型の単結晶半導体層と、この
    半導体層の周囲に形成された絶縁領域と、この絶縁領域
    に隣接した前記単結晶半導体層の表面の一部に形成され
    た第２導電型の拡散領域と、少なくとも前記第１導電型
    の単結晶半導体層上の一部と、前記第２導電型の拡散領
    域の一部とに接する第２導電型の単結晶半導体層と、こ
    の第２導電型の単結晶半導体層の一部及び前記拡散層に
    隣接する前記絶縁領域表面の一部に接続する第１導電型
    の半導体層とを含むことを特徴とする半導体装置。