JP2013145800A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】基板掘れ等を招くことなくゲート側壁に薄い絶縁膜を制御性良く形成することができ、素子特性の向上及びばらつきの低減をはかる。
【解決手段】半導体装置の製造方法であって、半導体層１０上にゲート絶縁膜１１及びゲート電極１２を含むゲート構造部１００を形成し、次いでゲート構造部１００の側壁に金属材料を含む絶縁膜であるゲート側壁膜１６を形成する。
【選択図】 図１
【解決手段】半導体装置の製造方法であって、半導体層１０上にゲート絶縁膜１１及びゲート電極１２を含むゲート構造部１００を形成し、次いでゲート構造部１００の側壁に金属材料を含む絶縁膜であるゲート側壁膜１６を形成する。
【選択図】 図１
Description
本発明は、電界効果型の半導体装置及びその製造方法に関する。
ＣＭＯＳデバイスにおける消費電力の低減のため、ＭＯＳＥＦＥＴのソース／ドレイン領域（ＳＤ領域）の寄生抵抗の低減は重要な要素技術となってきている。近年では更なる寄生抵抗の低減を目指して、ＮｉＳｉなどの金属シリサイドを用いたセルフアラインプロセスでエクステンション領域が形成される、メタルＳＤ化が成されるようになっている（例えば、非特許文献１参照）。このようなメタルＳＤ構造を用いた場合でも、通常のｐ／ｎ接合を用いたＳＤ構造でも、寄生抵抗を十分低減するためには、ゲート側壁をできるだけ薄く形成する必要がある。
また、メタルＳＤ構造では、ｐ／ｎ接合を用いた場合に比べてリーク電流を低く抑えることに課題が残っている。短チャネル効果を抑制し、リーク電流を抑えたメタルＳＤ構造を実現するには、チャネルと接するエクステンション部を除くメタルＳＤ領域下部にｐ／ｎ接合領域を形成する方法が有効である（例えば、非特許文献２参照）。そのために、ゲートの側壁に寄生抵抗低減のための極薄の第１のゲート側壁膜を形成し、その外側に第２のゲート側壁膜を形成する二重側壁構造を採用した半導体装置が提案されている（例えば、特許文献１参照）。しかし、この場合も、ゲート側壁（第１のゲート側壁膜）をできるだけ薄く形成することが望まれる。
このように、通常のｐ／ｎ接合を用いたＳＤ領域の形成、メタルＳＤを用いたＳＤ領域形成、並びに二重側壁を用いたメタルＳＤとｐ／ｎ接合を組み合わせたＳＤ領域形成の何れの場合でも、ゲートに接する側壁は絶縁性を保ちながら可能な限り薄くすることが望ましい。このため、ゲート側壁膜を制御良く形成するプロセスが必須であると考えられる。
従来はこのゲート側壁膜として、ＳｉＮやＳｉＯ2 などの絶縁膜を用いることが一般的であった。しかし、これらの膜を用いて薄い側壁膜の形成を行うには、ＲＩＥプロセスにおける基板掘れの問題がある。即ち、ＳｉＯ2 やＳｉＮといった膜種をゲート側壁膜として形成する場合、側壁形成のためのＲＩＥ時にゲート絶縁膜及び基板をエッチングしてしまう可能性があった。これは、側壁形成のためのＲＩＥに用いるＣＨＦ3 やＣＦ4 といったガスの、ゲート絶縁膜や基板に対する選択比の小ささが原因である。この選択比の小ささがプロセスマージンを狭め、結果として基板掘れを起こすものと考えられる。このようなＳＤ領域の基板掘れ、とりわけエクステンション領域における基板掘れが起きた場合、ＭＯＳＦＥＴの寄生抵抗の大幅な増大や、デバイス毎の抵抗ばらつきの増大、及び短チャネル効果の悪化が予想され、素子特性の劣化やばらつきを生じさせることになる。
John M. Larson et al., IEEE Trans. Electron Devices, VOL. 53, NO. 5, p1048
A. Kinoshita et al., 2005 Symp. VLSI Tech., 158
本発明が解決しようとする課題は、基板掘れ等を招くことなくゲート側壁に薄い絶縁膜を制御性良く形成することができ、素子特性の向上及びばらつきの低減をはかり得る半導体装置及びその製造方法を提供することである。
本発明の一態様に係わる半導体装置の製造方法は、半導体層上にゲート絶縁膜及びゲート電極を含むゲート構造部を形成する工程と、前記ゲート構造部の側壁に金属材料を含む絶縁膜であるゲート側壁膜を形成する工程と、を含むことを特徴とする。
より具体的には、ゲート側壁膜の形成の際のＲＩＥによる基板掘れを起こすことなく、制御性良く側壁膜を形成することが必須であることから、これを実現するためにゲート形成後の側壁膜形成を行う際、ＴａＮやＴｉＮ等の容易に酸化され、且つＣｌ2 ガスのような金属膜と酸化膜（ゲート絶縁膜）との選択比の高いガスによるＲＩＥでエッチング可能な金属材料を側壁膜として成膜し、ＲＩＥ加工する。この後、酸素供給の下でプラズマを照射することで金属膜のみを酸化させ、これをゲート側壁膜として使用する方法である。また、ゲート電極にＴａＮやＴｉＮ等の容易に酸化される電極材料を用いて、ゲート構造形成後の電極表面が露出している状態で電極表面を酸化し、これを極薄の側壁膜として用いるという方法である。
本発明によれば、ゲート構造部の側壁に金属材料を含む絶縁膜であるゲート側壁膜を形成することにより、基板掘れ等を招くことなくゲート側壁に薄い絶縁膜を制御性良く形成することができ、素子特性の向上及びばらつきの低減をはかることができる。
より具体的には、従来技術のＳｉＮ，ＳｉＯ2 を側壁に用いる場合に比べ、以下の点が有利となる。側壁形成のＲＩＥプロセス時、金属膜と酸化膜（ゲート絶縁膜）とのＲＩＥ選択比が、例えばＣｌ2 であれば２０以上と高いことから、オーバーエッチングによるゲート絶縁膜のエッチング及び基板掘れを抑制でき、プロセスマージンが広がる。上記の結果、寄生抵抗が小さく、且つ短チャネル効果を抑制できるエクステンション構造が得られる。このため、より低いゲートオーバードライブで高い電流が得られるＭＯＳトランジスタを実現することが可能となる。
以下、本発明の実施形態を、図示の実施形態によって説明する。
（第１の実施形態）
図１及び図２は、第１の実施形態に係わる半導体装置の製造工程を示す断面図である。
図１及び図２は、第１の実施形態に係わる半導体装置の製造工程を示す断面図である。
まず、図１（ａ）に示すように、半導体基板１０の上に、例えば厚さ５ｎｍのゲート絶縁膜１１、例えば厚さ３０ｎｍのゲート電極１２、及びゲートハードマスク１３を上記順に成膜する。続いて、フォトリソグラフィ及びＲＩＥ（リアクティブイオンエッチング）プロセスによってゲートハードマスク１３及びゲート電極１２をエッチングすることで、ゲート構造部１００を形成する。ここで、半導体基板１０は、Ｓｉを初め、ＧｅやＳｉＧｅ，ＧａＡｓ，ＧａＳｂ，ＩｎＰ，ＩｎＧａＡｓ，ＩｎＡｓなどの高移動度材料を含む半導体であってもよい。ゲート絶縁膜１１は、上記半導体材料に含まれる物質の酸化物、及び窒化物、若しくはＡＬＤやＣＶＤ，ＰＶＤ（スパッタリング）等によって形成されるＡｌ2Ｏ3 ，ＨｆＯ2 ，Ｌａ2Ｏ3 ，ＺｒＯ2 ，ＬａＬｕＯ3 ，ＬａＡｌＯｘ，ＨｆＡｌＯ，ＳｉＯ2 ，ＬａＡｌＳｉＯｘ，ａ−Ｓｉ，ｃ−Ｓｉ，Ｙ2Ｏ3 やこれらの混合物などの High-k 等の絶縁膜であってよい。また、ゲート電極１２は、ＴａＮ，ＴｉＮ，ａ−Ｓｉ，poly-Ｓｉ，ａ−Ｇｅ，poly-Ｇｅ，Ｗ，Ａｌ，Ｐｄ，Ｔｉ，Ｃｒ，Ｐｔ，Ｎｉ，Ａｕ，ＮｉＳｉ，ＮｉＧｅ，ＮｉＳｉＧｅなどを含むものであってよい。さらに、ゲートハードマスク１３は、ＳｉＮ若しくはＳｉＯ2 ，ａ−Ｓｉなどであってよい。
次いで、図１（ｂ）に示すように、上記のゲート構造部１００に対し、酸素雰囲気中でプラズマ照射することで容易に酸化され、且つＣｌ2 ，ＢＣｌ3 ，ＣＣｌ4 ，ＳｉＣｌ4 ガスによりＲＩＥされる金属膜１４を所望の膜厚（例えば３ｎｍ）だけ成膜する。金属膜１４の材料は、例えばＴａＮ，ＴｉＮ，ＡｌＮ，Ｔａ，Ｔｉ，Ａｌ，Ｎｉ，Ｈｆ，Ｗ，ａ−Ｓｉ、poly−Ｓｉ，ａ−Ｇｅ，poly−Ｇｅなどがあげられる。金属膜１４をスパッタ或いはＣＶＤ等の方法にて成膜した後、Ｃｌ2 ，ＢＣｌ3 ，ＣＣｌ4 ，ＳｉＣｌ4 等のガスにてＲＩＥすることで、図１（ｃ）に示すようにゲート側壁に金属膜１４を残す。ここで、Ｃｌ2 等のガスによるＲＩＥでは、金属膜と酸化膜との選択比が２０以上と非常に高いことから、ゲート絶縁膜１１は殆どエッチングされず、従ってゲート絶縁膜１１下の半導体基板１０はエッチングされることはない。
以上により形成されたゲート側壁の金属膜１４を含むゲート構造部１００を酸素ガス、酸素プラズマ、或いは原子状酸素等に曝すことにより酸化することで、図１（ｄ）に示すように、ＴａＮ等の金属膜１４がＴａＮＯｘ若しくはＴａＯｘといった絶縁性の酸化膜となり、これにより極薄（例えば５ｎｍ）のゲート側壁膜１６が形成されたゲート構造部２００を得る。
次いで、図２（ｅ）に示すように、ゲート構造部２００以外に露出したゲート絶縁膜１１を除去する。続いて、図２（ｆ）に示すように、メタルエクステンション領域となる金属−半導体合金層を形成するために、金属膜１７を例えば５ｎｍの厚さに堆積する。ここで、金属膜１７は、例えばＮｉ，Ｃｏ，Ｔｉ，Ｐｔ，Ｐｄ，Ｗ，ＡｕＧｅ，Ａｕなどを含むものでよい。
次いで、合金層形成のためのアニールを行うことにより、基板１０の表面と金属膜１７とを反応させて、図２（ｇ）に示すように、金属−半導体合金層１８（例えば金属シリサイド）を形成する。続いて、図２（ｈ）に示すように、ウェット処理にて未反応の金属膜１７を除去する。これにより、セルフアラインプロセスによるメタルＳＤ構造１８が得られることになる。
これ以降は、通常のＭＯＳＦＥＴの製造方法と同様に、層間絶縁膜としてＳｉＯ2 等を堆積し、リソグラフィ及びＲＩＥ、ウェット処理によりコンタクトホールを形成する。さらに、ＳＤ領域と電気的な接触が得られるコンタクト形成を行い、配線形成を行うことでＭＯＳデバイスが完成する。
このように本実施形態によれば、ゲート構造部１００の側壁に形成するゲート側壁膜１６を、金属材料を含む絶縁膜で形成することにより、基板掘れ等を招くことなくゲート側壁に薄い絶縁膜を制御性良く形成することができる。このため、素子特性の向上及びばらつきの低減をはかることが可能となる。
（第１の実施形態の変形例）
第１の実施形態の変形例として、メタルＳＤ構造ではなくｐ／ｎ接合を用いたＳＤ領域形成の例を示す。
第１の実施形態の変形例として、メタルＳＤ構造ではなくｐ／ｎ接合を用いたＳＤ領域形成の例を示す。
図３（ａ）に示すように、ゲート構造部２００を得るまでは第１の実施形態（図１（ｄ））と同様である。但し、以下に示すようにイオン注入を用いて不純物を導入する場合には、不純物のゲート突き抜けによる、ゲート直下のチャネル中への意図しないドーピングを防ぐため、イオン注入エネルギーに応じてゲート電極１２は第１の実施形態よりも厚く（例えば５０ｎｍ以上など）する必要がある。
次いで、図３（ｂ）に示すように、ゲート構造部２００をマスクに半導体基板１０にイオン注入法により不純物をドープすることにより、ｐ／ｎ接合からなるＳＤ領域１９を形成する。続いて、活性化アニールを行う。ここで、ｎ−ＭＯＳＦＥＴであればｎ型の不純物（例えば、ＳｉやＧｅ基板であればＰやＡｓ等、ＩｎＧａＡｓ等のIII−Ｖ族化合物基板であればＳｉ）、ｐ−ＭＯＳＦＥＴであればｐ型不純物（例えば、ＳｉやＧｅ基板であればＢなど、ＩｎＧａＡｓ等のIII−Ｖ族化合物基板であればＢｅなど）をドープすればよい。さらに、エクステンション領域へのイオン注入や、Ｈａｌｏ形成のためのイオン注入を行ってもよい。
最後に、図３（ｃ）に示すように、Ｎｉ，Ｃｏ，Ｔｉ，Ｐｔ，Ｐｄ，Ｗ，ＡｕＧｅ，Ａｕなどを含む金属膜を形成し、サリサイドを行う。これにより、金属シリサイド層６８が形成され、配線層のコンタクト抵抗の低減と、ＳＤ領域のＤｅｅｐ領域の抵抗低減が可能となる。なお、図３（ｃ）中では、イオン注入によるエクステンション領域６９も示している。
これ以降は、層間絶縁膜としてＳｉＯ2 などを堆積し、コンタクト形成等を行うが、後工程は第１の実施形態と同様なのでここでは省くこととする。
（第２の実施形態）
図４は、第２の実施形態に係わる半導体装置の製造工程を示す断面図である。なお、図１及び図２と同一部分には同一符号を付して、その詳しい説明は省略する。
図４は、第２の実施形態に係わる半導体装置の製造工程を示す断面図である。なお、図１及び図２と同一部分には同一符号を付して、その詳しい説明は省略する。
図４（ａ）に示すように、半導体基板１０の上にゲート絶縁膜１１，ゲート電極２２，及びゲートハードマスク１３を有するゲート構造部３００を形成するまでは第１の実施形態（図１（ａ））と実質的に同様である。但し、本実施形態においてゲート電極２２の材料は、ＴａＮ，ＴｉＮ，ＡｌＮ，ａ−Ｓｉ，poly-Ｓｉ，ａ−Ｇｅ，poly-Ｇｅ，Ｐｄ，Ｔｉ，Ｗ，Ａｌ，Ｎｉ，Ｈｆなどの、酸素プラズマ処理等により表面が酸化されやすい金属を含むもののみで構成されることが望ましい。
上記ＴａＮやＴｉＮを初めとする酸化されやすい金属をゲート電極２２としてゲート構造部３００を形成した後、図４（ｂ）に示すように、酸素ガス、酸素プラズマ、或いは原子状酸素等に曝すことによりゲート電極２２の側面を酸化させて、例えば厚さ５ｎｍの酸化膜２６を形成する。これにより、絶縁性のゲート側壁膜２６を形成したゲート構造部４００が得られる。
ゲート構造部４００を形成した後は、第１の実施形態と同様にしてメタルＳＤ構造１８を形成することができる。さらに、これ以降の工程も、第１の実施形態と同様なのでここでは省くこととする。
このように本実施形態では、ゲート電極２２を酸化してゲート側壁膜２６を形成することにより、ゲート側壁膜２６を形成する際に基板掘れが生じることはない。従って、先の第１の実施形態と同様の効果が得られる。また、本実施形態では第１の実施形態に比して、金属膜１４の形成及びＲＩＥが必要ないことから、製造プロセスの簡略化をはかり得るという利点もある。
（第２の実施形態の変形例）
第２の実施形態の変形例として、メタルＳＤ構造ではなくｐ／ｎ接合を用いたＳＤ領域形成の例を示す。
第２の実施形態の変形例として、メタルＳＤ構造ではなくｐ／ｎ接合を用いたＳＤ領域形成の例を示す。
ゲート構造部４００を得るまでは第２の実施形態と同様である。但し、ｐ／ｎ接合をイオン注入にて形成する場合には、第１の実施形態の変形例で述べたように、ゲート電極の厚さを厚くすることが必要である。
次いで、イオン注入法等によりｎ−ＭＯＳＦＥＴであればｎ型の不純物（例えば、ＳｉやＧｅ基板であればＰやＡｓ等、ＩｎＧａＡｓ等のIII−Ｖ族化合物基板であればＳｉ）、ｐ−ＭＯＳＦＥＴであればｐ型不純物（例えばＳｉやＧｅ基板であればＢなど、ＩｎＧａＡｓ等のIII−Ｖ族化合物基板であればＢｅなど）をドープする。さらに、エクステンション領域へのイオン注入や、Ｈａｌｏ形成のためのイオン注入を行ってもよい。続いて、活性化アニールを行う。
次いで、層間絶縁膜としてＳｉＯ2 などを堆積し、コンタクト形成等を行うが、後工程は第１の実施形態と同様なのでここでは省くこととする。
（第３の実施形態）
図５は、第３の実施形態に係わる半導体装置の製造工程を示す断面図である。なお、図１乃至図３と同一部分には同一符号を付して、その詳しい説明は省略する。
図５は、第３の実施形態に係わる半導体装置の製造工程を示す断面図である。なお、図１乃至図３と同一部分には同一符号を付して、その詳しい説明は省略する。
絶縁膜であるゲート側壁を備えるゲート構造を形成するまでは、第１の実施形態と同様である。即ち、第１の実施形態におけるゲート構造部２００を形成したものと考える。なお、ここでも第１の実施形態の変形例と同じく、後にイオン注入工程を行うことから、ゲート高さは第１の実施形態の変形例と同程度に高くする必要がある。
次に、図５（ａ）に示すように、ゲート側壁膜１６（第１のゲート側壁膜）を形成したゲート構造部（上述のゲート構造部２００）に対し、ゲート側壁膜３６（第２のゲート側壁膜）を形成したゲート構造部５００を形成する。ここで、ゲート側壁膜３６は、ＳｉＯ2 やＳｉＮといった絶縁膜であってよい。また、ゲート側壁膜３６の形成には、全面に絶縁膜を堆積した後にＲＩＥでエッチバックする、いわゆる側壁残しの技術を用いればよい。ゲート側壁膜３６の厚さは、側壁形成後のイオン注入及び活性化による横方向の不純物の拡散長程度の厚さ、例えば２０ｎｍとすればよい。
次いで、図５（ｂ）に示すように、ゲート構造部５００に対して、ｎ−ＭＯＳＦＥＴであればｎ型の不純物（例えば、ＳｉやＧｅ基板であればＰやＡｓ等、ＩｎＧａＡｓ等のIIII−Ｖ族化合物基板であればＳｉ）、ｐ−ＭＯＳＦＥＴであればｐ型不純物（例えば、ＳｉやＧｅ基板であればＢなど、ＩｎＧａＡｓ等のIII−Ｖ族化合物基板であればＢｅなど）を注入し、活性化アニールを行うことにより、ＳＤ領域１９を形成する。
次いで、図５（ｃ）に示すように、ゲート側壁膜３６をＨＦなどのウェット処理により除去する。続いて、ＳＤ領域１９上に形成されているゲート絶縁膜１１をウェット処理等にて除去する。
次いで、図５（ｄ）に示すように、第１の実施形態と同様に、金属材料を成膜してアニール処理を行うことによりメタルＳＤ構造１８を形成する。ここで、金属−半導体合金層を形成するための金属材料は、Ｎｉ，Ｃｏ，Ｔｉ，ＰＴ，Ｐｄ，Ｗ，ＡｕＧｅ，Ａｕを含む金属でよい。これにより、セルフアラインにて金属−半導体合金層１８を形成する。続いて、未反応金属がある場合には、これをウェット処理などにより除去する。
以上の工程より、エクステンションはメタルＳＤ化され、ディープ領域はｐ／ｎ接合が形成された、低寄生抵抗且つ低リーク電流を実現するＳＤ領域が形成された。
このように本実施形態によれば、ＴａＮＯｘ等からなる第１のゲート側壁膜１６とＳｉＯ2 等からなる第２のゲート側壁膜３６とのエッチング選択比を大きくすることができ、ゲート側壁膜３６をエッチング除去する際にゲート側壁膜１６は殆どエッチングされずに残ることになる。従って、二重側壁を用いたメタルＳＤとｐ／ｎ接合を組み合わせた構造においても、先の第１の実施形態と同様の効果が得られる。
（第３の実施形態の変形例）
第３の実施形態の変形例として、第２の実施形態と同様な金属ゲートの側面を酸化して絶縁膜であるゲート側壁を備えるゲート構造を形成する例を示す。
第３の実施形態の変形例として、第２の実施形態と同様な金属ゲートの側面を酸化して絶縁膜であるゲート側壁を備えるゲート構造を形成する例を示す。
まず、金属ゲートの側面を酸化し、側壁を形成するまでは第２の実施形態（図４（ｂ））と同様である。即ち、第２の実施形態におけるゲート構造部４００を形成したものと考える。以下、第２のゲート側壁膜３６を形成し、メタルＳＤ領域を形成するまで第３の実施形態と同様なので詳細は省くこととする。
（第３の実施形態の別の変形例）
第３の実施形態並びに第３の実施形態の変形例で得られるメタルＳＤ構造の更なる変形例として、ｐ／ｎ接合を用いたＳＤ領域形成の例を示す。
第３の実施形態並びに第３の実施形態の変形例で得られるメタルＳＤ構造の更なる変形例として、ｐ／ｎ接合を用いたＳＤ領域形成の例を示す。
第３の実施形態及び第３の実施形態の変形例においてディープ領域のイオン注入を行い、第２のゲート側壁膜３６を除去するまでは同様（図５（ｃ））である。次いで、第１のゲート側壁膜１６が残っている状態で、エクステンション領域のイオン注入を行い、活性化アニールを行う。これ以降は、第１の実施形態と同様にして後工程を行うことでコンタクト形成、配線形成を行う。これにより、ＭＯＳデバイスを得ることができる。
（第４の実施形態）
図６は、第４の実施形態に係わる半導体装置の製造工程を示す断面図である。なお、図１乃至図３と同一部分には同一符号を付して、その詳しい説明は省略する。
図６は、第４の実施形態に係わる半導体装置の製造工程を示す断面図である。なお、図１乃至図３と同一部分には同一符号を付して、その詳しい説明は省略する。
側壁が酸化されていないゲート構造を形成するまでは、第１の実施形態（図１（ｃ））と同様なのでここでは省くこととする。これより、図６（ａ）に示すように、ゲート側壁に金属膜１４（第１のゲート側壁膜）が形成された、ゲート構造部６００が形成されたものとする。
次いで、図６（ｂ）に示すように、ゲート構造部６００に対し、ゲート側壁膜３６（第２のゲート側壁膜）を形成したゲート構造部７００を形成する。ここで、ゲート側壁膜３６はＳｉＯ2 やＳｉＮといった絶縁膜であってよい。続いて、図６（ｃ）に示すように、このゲート構造部７００に対してソース／ドレイン領域１９を形成する。即ち、ｎ−ＭＯＳＦＥＴであればｎ型の不純物（例えば、ＳｉやＧｅ基板であればＰやＡｓ等、ＩｎＧａＡｓ等のIII−Ｖ族化合物基板であればＳｉ）、ｐ−ＭＯＳＦＥＴであればｐ型不純物（例えば、ＳｉやＧｅ基板であればＢなど、ＩｎＧａＡｓ等のIII−Ｖ族化合物基板であればＢｅなど）を注入し、活性化アニールを行う。
次いで、図６（ｄ）に示すように、ゲート側壁膜３６をＨＦなどのウェット処理により除去する。ここで、ゲート側壁膜である金属膜１４が露出するので、酸素ガス、酸素プラズマ、或いは原子状酸素等に曝すことにより、ゲート側壁に形成されている金属膜１４を酸化する。以上により、絶縁性の膜であるゲート側壁膜１６（第３のゲート側壁膜）が形成されたゲート構造部を得る。
以降のメタルＳＤ領域形成プロセスは第３の実施形態と同様なのでここでは省くこととする。さらには、第１の実施形態と同様にして後工程を行うことでコンタクト形成、配線形成を行う。これによりＭＯＳデバイスを得ることができる。
このように本実施形態によれば、ゲート構造１００の側壁に第１のゲート側壁膜としての金属膜１４を形成した状態で、第２のゲート側壁膜３６の形成、イオン注入、側壁膜３６の除去を行い、最終的に金属膜１４を酸化して第３のゲート側壁膜１６を形成することにより、基板掘れ等を招くことなくゲート側壁に薄い絶縁膜１６を制御性良く形成することができる。このため、二重側壁を用いたメタルＳＤとｐ／ｎ接合を組み合わせた構造においても、先の第１の実施形態と同様の効果が得られる。
（第４の実施形態の変形例）
図７（ａ）に示すように、ゲート構造部３００を形成するまでは第２の実施形態（図４（ａ））と同様である。即ち、ゲート電極２２の材料として、ＴａＮ，ＴｉＮ，ＡｌＮ，ａ−Ｓｉ，poly−Ｓｉ，ａ−Ｇｅ，Ｗ，Ａｌ，Ｎｉ，Ｈｆなどの、酸素プラズマ処理等により酸化されやすい金属を含むもののみで構成されているものとする。
図７（ａ）に示すように、ゲート構造部３００を形成するまでは第２の実施形態（図４（ａ））と同様である。即ち、ゲート電極２２の材料として、ＴａＮ，ＴｉＮ，ＡｌＮ，ａ−Ｓｉ，poly−Ｓｉ，ａ−Ｇｅ，Ｗ，Ａｌ，Ｎｉ，Ｈｆなどの、酸素プラズマ処理等により酸化されやすい金属を含むもののみで構成されているものとする。
次に、図７（ｂ）に示すように、ゲート構造３００に対し、ゲート側壁膜３６（第１のゲート側壁膜）を形成したゲート構造部８００を形成する。ここで、ゲート側壁膜３６はＳｉＯ2 やＳｉＮといった絶縁膜であってよい。このゲート構造部８００に対して、ｎ−ＭＯＳＦＥＴであればｎ型の不純物（例えば、ＳｉやＧｅ基板であればＰやＡｓ等、ＩｎＧａＡｓ等のIII−Ｖ族化合物基板であればＳｉ）、ｐ−ＭＯＳＦＥＴであればｐ型不純物（例えば、ＳｉやＧｅ基板であればＢなど、ＩｎＧａＡｓ等のIII−Ｖ族化合物基板であればＢｅなど）を注入し、活性化アニールを行う。これにより、ｐ／ｎ接合からなるＳＤ領域１９を形成する。
次いで、図７（ｃ）に示すように、上記のゲート側壁膜３６をＨＦなどのウェット処理により除去する。この状態で、ゲート電極２２の側面が露出されていることから、酸素プラズマ処理等により酸化を行うことでゲート電極２２の側面が酸化される。これにより、図７（ｄ）に示すように、ゲート電極２２の側壁に絶縁性のゲート側壁膜４６（第２のゲート側壁膜）を持ったゲート構造部を形成することができる。このとき、ゲート側壁膜４６の厚みは酸化時間等を制御することにより極めて薄くすることが可能である。
以降のメタルＳＤ領域形成プロセスは第３の実施形態と同様なのでここでは省くこととする。さらには、第１の実施形態と同様にして後工程を行うことでコンタクト形成、配線形成を行う。これによりＭＯＳデバイスを得ることができる。
（第４の実施形態の別の変形例）
第４の実施形態及びその変形例に対する変形例として、メタルＳＤ構造ではなくｐ／ｎ接合を用いたＳＤ領域の形成の例を示す。ディープ領域のイオン注入を行い、第１のゲート側壁膜３６を除去したのちに第２のゲート側壁膜４６を形成（酸化）するまでは同様（図７（ｄ））である。
第４の実施形態及びその変形例に対する変形例として、メタルＳＤ構造ではなくｐ／ｎ接合を用いたＳＤ領域の形成の例を示す。ディープ領域のイオン注入を行い、第１のゲート側壁膜３６を除去したのちに第２のゲート側壁膜４６を形成（酸化）するまでは同様（図７（ｄ））である。
次に、エクステンション領域に対してイオン注入を行い、活性化アニールを行う。以降、第１の実施形態と同様にして後工程を行うことでコンタクト形成、配線形成を行う。これにより、ＭＯＳデバイスを得ることができる。
（第５の実施形態）
図８は、第５の実施形態に係わる半導体装置の製造工程を示す断面図である。なお、図５と同一部分には同一符号を付して、その詳しい説明は省略する。
図８は、第５の実施形態に係わる半導体装置の製造工程を示す断面図である。なお、図５と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態は、第１から第４の実施形態で示した側壁形成プロセスと、ＧｅやIII−Ｖ族基板を用いた際のゲート界面特性向上に有望である、リプレイスメントゲートプロセスを組み合わせた場合のデバイス作製例を説明する。
第１から第４の実施形態とそれらの変形例と同様に、ゲート構造部、ゲート側壁膜、及びＳＤ領域を形成する。ここでは、一例として第３の実施形態の図５（ｄ）に示す工程まで行ったものとし、ゲート絶縁膜１１，ゲート電極１２，及びゲートハードマスク１３をダミーゲート構造として用いる。
次いで、図８（ａ）に示すように、ＰＥＣＶＤなどを用いてダミーゲート構造を十分に埋め込むだけのＳｉＯ2 などの絶縁膜５０を形成する。
次いで、図８（ｂ）に示すように、ゲート電極１２、若しくはゲートハードマスク１３の頭部が露出する、若しくはゲート電極１２及びゲートハードマスク１３が数ｎｍ程度減少する程度にＣＭＰ処理を行う。
次いで、図８（ｃ）に示すように、ゲートハードマスク１３，ゲート電極１２，及びゲート絶縁膜１１をウェット処理若しくはＲＩＥによって除去する。ここで、ゲートハードマスク１３及びゲート電極１２の除去プロセスにおいては、埋め込み絶縁膜５０との除去選択比が十分にとれるような材料を選ぶ必要がある。例えば、埋め込み絶縁膜５０がＳｉＯ2 であれば、ゲートハードマスク１３はＳｉＮ、ゲート電極１２はａ−Ｓｉなどを用いることが望ましい。ＳｉＮであればＨ3ＰＯ4 ，ａ−ＳｉであればＴＭＡＨを用いて除去することで、ＳｉＯ2 をエッチングすることなく選択的にこれらの材料を除去することができるからである。
また、ゲート絶縁膜１１に関しては、ゲート絶縁膜１１の除去時に基板１０へのダメージがあることは望ましくないため、ウェット処理のみで除去可能かつ基板をエッチングしないエッチャント、例えばＨＦ等で除去可能な膜が望ましい。このような膜としてはＳｉＯ2 ，Ａｌ2Ｏ3 などがあげられる。
これらダミーゲート構造の全てを除去したのち、図８（ｄ）に示すように、再度ゲート絶縁膜５１をＡＬＤやＣＶＤで成膜し、ゲート電極５２をスパッタやＣＶＤ等で成膜する。続いて、図８（ｅ）に示すように、ＣＭＰにより絶縁膜５０上のゲート電極５２を除去することによりゲート形成を行う。この後、層間絶縁膜の形成及び配線形成を行うことにより、界面特性が良く、低寄生抵抗かつ低リーク電流のＭＯＳＦＥＴを実現することが可能となる。
このように本実施形態によれば、ダミーゲート構造の側壁膜１６としてＴａＮＯｘ等の金属の酸化膜を用いることにより、ダミーゲート構造を除去する際に側壁膜１６は殆どエッチングされることなく残ることになり、第１から第４の実施形態で示したように基板掘れなく薄い側壁形成が可能となる。さらに、ダミーゲート構造のゲート絶縁膜１１をウェット処理で除去することにより、基板掘れを抑制することができる。従って、第１から第４の実施形態で示した側壁形成プロセスと、リプレイスメントゲートプロセスを組み合わせることで、更なる素子特性の向上及びばらつきの低減をはかることが可能となる。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。
なお、本発明は上述した各実施形態に限定されるものではない。
第１の実施形態におけるゲート側壁膜を形成するための金属の材料は、実施形態で説明したものに限らず、ゲート絶縁膜や基板に対して十分なエッチング選択比を有するものであればよい。第１の実施形態では、ゲート側壁のみに金属膜を残した状態で酸化することにより絶縁性のゲート側壁膜を形成したが、全面に形成した金属膜を酸化して絶縁膜を形成した後にこの絶縁膜をエッチバックすることによりゲート側壁に残すようにしても良い。この場合、絶縁膜からなるゲート側壁膜の材料は、ゲート絶縁膜や基板に対して十分なエッチング選択比を有するものであればよい。
また、半導体基板は、必ずしもバルク基板に限るものではなく、例えば基板上に絶縁層を介して半導体層を形成したものであっても良い。
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０…半導体基板
１１，５１…ゲート絶縁膜
１２，２２，５２…ゲート電極
１３…ゲートハードマスク
１４…金属膜
１６，２６，４６…膜厚の薄いゲート側壁膜
１７…金属膜
１８…金属−半導体合金層（メタルＳＤ構造）
１９…ソース／ドレイン領域（ＳＤ領域）
３６…膜厚の厚いゲート側壁膜
５０…埋め込み絶縁膜
１００，２００，３００，４００，５０，６００，７００，８００…ゲート構造
１１，５１…ゲート絶縁膜
１２，２２，５２…ゲート電極
１３…ゲートハードマスク
１４…金属膜
１６，２６，４６…膜厚の薄いゲート側壁膜
１７…金属膜
１８…金属−半導体合金層（メタルＳＤ構造）
１９…ソース／ドレイン領域（ＳＤ領域）
３６…膜厚の厚いゲート側壁膜
５０…埋め込み絶縁膜
１００，２００，３００，４００，５０，６００，７００，８００…ゲート構造
Claims (10)
- 半導体層上にゲート絶縁膜及びゲート電極を含むゲート構造部を形成する工程と、
前記ゲート構造部の側壁に金属材料を含む絶縁膜であるゲート側壁膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記ゲート側壁膜を形成する工程として、前記ゲート構造部の側壁に金属膜を形成した後、該金属膜を酸化することで絶縁性のゲート側壁膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
- 前記ゲート側壁膜を形成する工程として、前記ゲート電極を金属で形成しておき、該金属ゲート電極の側面を酸化することで絶縁性のゲート側壁膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
- 半導体層上にゲート絶縁膜及びゲート電極を含むゲート構造部を形成する工程と、
前記ゲート構造部の側壁に金属材料を含む絶縁膜である第１のゲート側壁膜を形成する工程と、
前記第１のゲート側壁膜の外側に、該側壁膜とは構成材料が異なり、前記第１のゲート側壁膜よりも膜厚の厚い第２のゲート側壁膜を形成する工程と、
前記ゲート構造部と前記第１及び第２のゲート側壁膜をマスクに、前記半導体層に不純物をドープすることによりソース／ドレイン領域を形成する工程と、
前記ソース／ドレイン領域の形成の後に、前記第２のゲート側壁膜を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 半導体層上にゲート絶縁膜及びゲート電極を含むゲート構造部を形成する工程と、
前記ゲート構造部の側壁に金属材料からなる第１のゲート側壁膜を形成する工程と、
前記第１のゲート側壁膜の外側に、該側壁膜とは構成材料が異なり、前記第１のゲート側壁膜よりも膜厚の厚い第２のゲート側壁膜を形成する工程と、
前記ゲート構造部と前記第１及び第２のゲート側壁膜をマスクに、前記半導体層に不純物をドープすることによりソース／ドレイン領域を形成する工程と、
前記ソース／ドレイン領域の形成の後に、前記第２のゲート側壁膜を除去する工程と、
前記第２のゲート側壁膜の除去の後に、前記第１のゲート側壁膜を酸化することにより絶縁性の第３のゲート側壁膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 半導体層上に、ゲート絶縁膜及び金属材料からなるゲート電極を含むゲート構造部を形成する工程と、
前記ゲート電極の側壁に第１のゲート側壁膜を形成する工程と、
前記ゲート構造部及び前記第１のゲート側壁膜をマスクに、前記半導体層に不純物をドープすることによりソース／ドレイン領域を形成する工程と、
前記ソース／ドレイン領域の形成の後に、前記第１のゲート側壁膜を除去する工程と、
前記第１のゲート側壁膜の除去の後に、前記ゲート電極の側面を酸化して前記第１のゲート側壁膜よりも膜厚の薄い絶縁性の第２のゲート側壁膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記基板は、Ｓｉ、Ｇｅ或いはIII−Ｖ族化合物半導体を含むことを特徴とする請求項１〜６の何れかに記載の半導体装置の製造方法。
- 前記ゲート側壁膜を形成する金属材料は、ＴａＮ，ＴｉＮ，ＡｌＮ，Ｔａ，Ｔｉ，Ａｌ，Ｎｉ，Ｈｆ，Ｗから選ばれた少なくとも１種であることを特徴とする請求項１〜７の何れかに記載の半導体装置の製造方法。
- 前記ゲート電極側面を酸化する際に酸素ガス、酸素プラズマ、或いは原子状酸素を用いて酸化することを特徴とする請求項１〜６の何れかに記載の半導体装置の製造方法。
- 半導体層上に形成された、ゲート絶縁膜及びゲート電極を含むゲート構造部と、
前記ゲート構造部の側壁に形成された、金属材料を含む絶縁膜であるゲート側壁膜と、
前記ゲート構造部を挟んで前記半導体層の表面部に形成されたソース／ドレイン領域と、
を具備したことを特徴とする半導体装置。
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