JP2009064875A - 半導体装置 - Google Patents

Abstract

【課題】チャネル領域に歪みを与えてキャリア移動度を向上させつつ、ソース・ドレイン領域またはソース・ドレイン領域とシリサイド層の界面における電気抵抗の増加を抑えることのできる半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の前記ゲート電極の下方に形成されたチャネル領域と、前記チャネル領域の両側に形成され、前記チャネル領域に歪みを与える第１の結晶を含むソース・ドレイン・エクステンション領域と、前記ソース・ドレイン・エクステンション領域に隣接した前記チャネル領域と反対側の領域に形成され、内部の電気抵抗が前記第１の結晶よりも小さい性質と、シリサイドとの界面における電気抵抗が前記第１の結晶よりも小さい性質との少なくともいずれか一方を有する第２の結晶を含むソース・ドレイン領域と、を含む。
【選択図】図１

Description

本発明は、半導体装置に関する。

従来の半導体装置として、ｎ型トランジスタのチャネル領域を挟む位置に、Ｓｉ結晶よりも格子定数の小さいＳｉＣ結晶をエピタキシャル成長させることにより、チャネル領域に引張応力を加えて歪みを生じさせた半導体装置がある（例えば、特許文献１参照）。この特許文献１に記載の半導体装置によれば、チャネル領域を構成するＳｉ結晶に引張歪みを生じさせることにより、チャネル領域中の電子の移動度を向上させ、ｎ型トランジスタの動作速度を向上させることができる。
米国特許第６，６２１，１３１号明細書

本発明の目的は、チャネル領域に歪みを与えてキャリア移動度を向上させつつ、ソース・ドレイン領域またはソース・ドレイン領域とシリサイド層の界面における電気抵抗の増加を抑えることのできる半導体装置を提供することにある。

本発明の一態様は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の前記ゲート電極の下方に形成されたチャネル領域と、前記チャネル領域の両側に形成され、前記チャネル領域に歪みを与える第１の結晶を含むソース・ドレイン・エクステンション領域と、前記ソース・ドレイン・エクステンション領域に隣接した前記チャネル領域と反対側の領域に形成され、内部の電気抵抗が前記第１の結晶よりも小さい性質と、シリサイドとの界面における電気抵抗が前記第１の結晶よりも小さい性質との少なくともいずれか一方を有する第２の結晶を含むソース・ドレイン領域と、を含むことを特徴とする半導体装置を提供する。

本発明によれば、チャネル領域に歪みを与えてキャリア移動度を向上させつつ、ソース・ドレイン領域またはソース・ドレイン領域とシリサイド層の界面における電気抵抗の増加を抑えることのできる半導体装置を提供することができる。

〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。半導体装置１は、半導体基板２上にゲート絶縁膜３を介して形成されたゲート電極４と、ゲート電極４の上面に形成された第１のシリサイド層１１と、ゲート電極４の側面に形成されたオフセットスペーサ５と、オフセットスペーサ５の側面に形成されたゲート側壁６と、半導体基板２内のゲート電極４の下方に形成されたチャネル領域１３と、チャネル領域１３の両側に形成されたエクステンション領域８と、エクステンション領域８に隣接したチャネル領域１３と反対側の領域に形成されたエピタキシャル層７と、エピタキシャル層７の上面に形成された第２のシリサイド層１２と、エクステンション層８を覆うように形成されたハロー領域９と、半導体基板２内に形成された素子分離領域１０と、を有して概略構成される。

半導体基板２として、Ｓｉ基板、ＳｉＧｅ基板等を用いることができる。

ゲート電極４は、例えば、導電型不純物を含む多結晶Ｓｉまたは多結晶ＳｉＧｅからなる。導電型不純物には、ｐ型トランジスタの場合はＢ、ＢＦ_２等のｐ型不純物イオン、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオンが用いられる。また、ゲート電極４は、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等やこれらの化合物等からなるメタルゲート電極であってもよく、この場合には上面に第１のシリサイド層１１が形成されない。また、メタルゲート電極と多結晶Ｓｉ系電極を積層した構造であってもよい。

第１のシリサイド層１１は、例えば、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｙ、Ｙｂ、Ｔｉ、Ｐｄ、ＮｉＰｔ、ＣｏＮｉ等の金属とシリコンとの化合物からなる。なお、第１のシリサイド層１１はゲート電極４の上部をシリサイド化することにより形成されるが、ゲート電極４の全てをシリサイド化して、フルシリサイドゲート電極を形成してもよい。

ゲート絶縁膜３は、例えば、ＳｉＯ_２、ＳｉＮ、ＳｉＯＮや、高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ_２Ｏ_３等のＹ系材料）からなる。

オフセットスペーサ５は、例えば、ＳｉＯ_２、ＳｉＮ等からなる。

ゲート側壁６は、例えばＳｉＮからなる単層構造や、ＳｉＮ、ＳｉＯ_２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。

エクステンション層８は、半導体基板２を構成するＳｉ結晶等の結晶と異なる格子定数を有する結晶をエピタキシャル成長させることにより形成され、チャネル領域１３へ歪みを与えてキャリア移動度を向上させる機能を有する。

なお、いずれの場合も、エクステンション層８は導電型不純物を含み、ソース・ドレイン・エクステンション領域としての機能を有する。導電型不純物は、ｐ型トランジスタの場合はＢ、ＢＦ_２等のｐ型不純物イオン、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオンが用いられる。なお、エクステンション層８とソース・ドレイン・エクステンション領域の形状、大きさは一致しなくてもよい。例えば、エピタキシャル層７の形成後に導電型不純物をイオン注入法により注入する場合は、エクステンション層８の外側の領域にも導電型不純物が注入されるためである。エクステンション層８を予め導電型不純物を含んだ結晶としてエピタキシャル成長させる場合は、エクステンション層８とソース・ドレイン・エクステンション領域の形状、大きさはほぼ一致する。

ここで、エクステンション層８が半導体基板２を構成するＳｉ結晶等の結晶よりも大きい格子定数を有する結晶からなる場合は、エクステンション層８がチャネル領域１３に圧縮歪みを与えて、チャネル領域１３における正孔の移動度を向上させることができる。一方、エクステンション層８が半導体基板２を構成する結晶よりも小さい格子定数を有する結晶からなる場合は、エクステンション層８がチャネル領域１３に引張歪みを与えて、チャネル領域１３における電子の移動度を向上させることができる。

また、エクステンション層８は、上面の高さがゲート絶縁膜３と半導体基板２の界面の高さよりも高い位置にあるエレベーテッド構造を有する。

エピタキシャル層７は、エピタキシャル成長により形成され、内部の電気抵抗がエクステンション層８よりも小さい性質と、シリサイドとの界面における電気抵抗がエクステンション層８よりも小さい性質との少なくともいずれか一方を有する。

また、エピタキシャル層７は、導電型不純物を含み、ソース・ドレイン領域としての機能を有する。この導電型不純物にはエクステンション層８に含まれるものと同じ、または同じ導電型の不純物イオンが用いられる。なお、エクステンション層８の場合と同様の理由により、エピタキシャル層７とソース・ドレイン・エクステンション領域の形状、大きさが一致しなくてもよい。エピタキシャル層７を予め導電型不純物を含んだ結晶としてエピタキシャル成長させる場合は、エピタキシャル層７とソース・ドレイン領域の形状、大きさはほぼ一致する。

また、エピタキシャル層７は、上面の高さがゲート絶縁膜３と半導体基板２の界面の高さよりも高い位置にあるエレベーテッド構造を有する。

図２（ａ）は、本実施の形態に係る半導体装置の部分断面図、図２（ｂ）は、比較例としての半導体装置の部分拡大図である。

図２（ｂ）に示した半導体装置１０１は、ソース・ドレイン領域として機能するエピタキシャル層１０７に、チャネル領域１１３に歪みを与える結晶を用いた従来の構造を有する。ここで、エピタキシャル層１０７を構成する材料は、図２（ａ）のエクステンション層８を構成する結晶と同じであるとする。また、第２のシリサイド層１１２は、図２（ａ）の第２のシリサイド層１２と同じであるとする。

そのため、エピタキシャル層１０７はチャネル領域１１３に歪みを与えてチャネル領域１１３におけるキャリア移動度を向上させることができる。しかし、エピタキシャル層１０７の内部の電気抵抗が、図２（ａ）のエピタキシャル層７よりも高く、自身の内部（ソース・ドレイン領域）における電気抵抗が大きくなる。

また、エピタキシャル層１０７を構成する材料は、図２（ａ）のエクステンション層８を構成する結晶と同じであるため、エピタキシャル層１０７と第２のシリサイド層１１２の界面における電気抵抗は、エピタキシャル層７と第２のシリサイド層１２の界面における電気抵抗よりも大きくなる。

一方、本発明の第１の実施の形態に係る半導体装置１は、エピタキシャル層７を構成する結晶として、内部の電気抵抗がエクステンション層８を構成する結晶よりも小さい、またはシリサイドとの界面の電気抵抗が、エクステンション層８を構成する結晶よりも小さい結晶を用いているため、図２（ｂ）に示した比較例の半導体装置１０１と比較して、エピタキシャル層の内部（ソース・ドレイン領域）における電気抵抗、またはエピタキシャル層とシリサイド層の界面における電気抵抗が小さくなる。また、エクステンション層８によりチャネル領域１３に歪みを与えて、チャネル領域１３におけるキャリア移動度を向上させることもできる。

また、図２（ａ）に示されるように、エクステンション層８は、エピタキシャル層７および第２のシリサイド層１２に接するため、チャネル領域１３から第２のシリサイド層１２に接続されたコンタクト２３へ移動する（またはコンタクト２３からチャネル領域１３へ移動する）キャリアが、電気抵抗の高いエクステンション層８と第２のシリサイド層１２の界面を通過しない経路を通ることができる。なお、エクステンション層８と第２のシリサイド層１２が接しない構造であれば、これらの電気抵抗の高い界面は存在しないため、より好ましい。

半導体基板２、エクステンション層８、エピタキシャル層７の好ましい組み合わせとして、例えば、半導体基板２がＳｉ基板、エクステンション層８がＳｉＣ結晶、エピタキシャル層７がＳｉ結晶である組み合わせがある。

この場合、ＳｉＣ結晶は、Ｓｉ結晶よりも小さい格子定数を有するため、エクステンション層８がＳｉＣ結晶からなる場合は、Ｓｉ結晶からなる半導体基板２内のチャネル領域１３に引張歪みを与えて、キャリア（電子）の移動度を向上させることができる。

一方、ＳｉＣ結晶はＳｉ結晶よりも電気抵抗が大きく、また、シリサイドと接触させた場合の界面における電気抵抗がＳｉ結晶よりも大きい。そのため、エピタキシャル層７を構成する結晶として、ＳｉＣ結晶ではなくＳｉ結晶を用いることにより、ソース・ドレイン領域における電気抵抗、およびエピタキシャル層７と第２のシリサイド層１２の界面における電気抵抗の増加を抑えている。

なお、ＳｉＣ結晶のＣ濃度は１〜３原子％であることが好ましい。ＳｉＣ結晶のＣ濃度が１原子％未満の場合は、チャネル領域１３に与える歪みが不十分となり、Ｃ濃度が３原子％を超える場合は、接触する半導体基板２等に結晶欠陥が生じ、リーク電流の原因となるおそれがあるためである。

また、エピタキシャル層７はＳｉＣ結晶であってもよいが、その場合は、エクステンション層８のＳｉＣ結晶よりもＣ濃度が低い。また、エピタキシャル層７をＳｉ結晶で形成した場合であっても、エクステンション層８のＳｉＣ結晶からＣが拡散してエピタキシャル層７に入り込むことがある。この場合のエピタキシャル層７のＣ濃度は、ＳｉＣ結晶を形成する際に（意図的に）注入するＣの濃度よりも低く、１原子％未満となる。

ハロー領域９は、イオン注入法により半導体基板２に導電型不純物を注入することにより形成され、短チャネル効果を抑制する等の機能を有する。導電型不純物には、ｐ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオン、ｎ型トランジスタの場合はＢ、ＢＦ_２等のｐ型不純物イオンが用いられる。

第２のシリサイド層１２は、第１のシリサイド層１１と同様に、例えば、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｙ、Ｙｂ、Ｔｉ、ＮｉＰｔ、ＣｏＮｉ等の金属とシリコンとの化合物からなる。

素子分離領域１０は、例えば、ＳＴＩ（Shallow Trench Isolation）構造を有するＳｉＯ_２等の絶縁材料からなる。

以下に、本実施の形態に係る半導体装置１の製造工程の一例を示す。

（半導体装置の製造）
図３Ａ（ａ）〜（ｄ）、図３Ｂ（ｅ）〜（ｈ）、図３Ｃ（ｉ）〜（ｊ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。

まず、図３Ａ（ａ）に示すように、半導体基板２内に素子分離領域１０を形成し、続いて、イオン注入法により導電型不純物を半導体基板２表面に注入し、ウェル（図示しない）を形成する。また、チャネル領域１３となる領域に導電型不純物を注入してもよい。その後、ＲＴＡ（Rapid Thermal Annealing）等の熱処理を行い、注入した導電型不純物を活性化させる。

ここで、ｐ型トランジスタを形成する場合は、Ａｓ、Ｐ等のｎ型不純物イオンを注入してｎ型ウェル（図示しない）を形成し、Ｂ、ＢＦ_２等のｐ型不純物イオンをチャネル領域１３となる領域に注入する。一方、ｎ型トランジスタを形成する場合は、ｐ型不純物イオンを注入してｐ型ウェル（図示しない）を形成し、ｎ型不純物イオンをチャネル領域１３となる領域に注入する。

次に、図３Ａ（ｂ）に示すように、半導体基板２上にゲート絶縁膜３、ゲート電極４、キャップ膜２０を形成する。

ここで、ゲート絶縁膜３、ゲート電極４、キャップ膜２０は、例えば、以下の方法により形成される。まず、ＳｉＯ_２膜等のゲート絶縁膜３の材料膜、多結晶Ｓｉ膜等のゲート電極４の材料膜、ＳｉＮ等のキャップ膜２０の材料膜を熱酸化法、またはＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、それぞれ形成する。なお、ゲート電極４の材料膜が多結晶Ｓｉ膜等である場合は、ゲート電極４の材料膜の形成後に、イオン注入法により導電型不純物を注入する。注入する導電型不純物は、ｐ型トランジスタの場合はＢ、ＢＦ_２等のｐ型不純物イオン、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオンが用いられる。次に、光リソグラフィー法、Ｘ線リソグラフィー法、または電子ビームリソグラフィー法によってレジストパターンを形成し、ＲＩＥ（Reactive Ion Etching）法によってキャップ膜２０の材料膜、ゲート電極４の材料膜、ゲート絶縁膜３の材料膜をエッチング加工し、ゲート絶縁膜３、ゲート電極４、キャップ膜２０を形成する。

次に、図３Ａ（ｃ）に示すように、ゲート絶縁膜３、ゲート電極４の側面にオフセットスペーサ５を形成する。

ここで、オフセットスペーサ５は、例えば、以下の方法により形成される。まず、熱酸化法によりＳｉＯ_２膜をゲート絶縁膜３、ゲート電極４、キャップ膜２０を覆うように形成し、その上にＬＰＣＶＤ法によりＳｉＮ等のオフセットスペーサ５の材料膜を形成する。次に、ＲＩＥ法によりオフセットスペーサ５の材料膜をエッチング加工して、オフセットスペーサ５を形成する。

次に、図３Ａ（ｄ）に示すように、オフセットスペーサ５、キャップ層２０および素子分離領域１０をマスクとして、ＲＩＥ法等により半導体基板２上面をエッチングし、溝２１を形成する。

次に、図３Ｂ（ｅ）に示すように、半導体基板２の溝２１により露出した表面を下地として導電型不純物を含んだ結晶をエピタキシャル成長させ、溝２１内にエクステンション層８を形成する。

ここで、例えば、エクステンション層８としてＳｉＣ結晶を成長させてｎ型トランジスタを形成する場合、Ｓｉの原料としてモノシラン（ＳｉＨ_４）またはジクロロシラン（ＳｉＨ_２Ｃｌ_２）、Ｃの原料としてアセチレン（Ｃ_２Ｈ_２）、導電型不純物Ｂの原料としてジボラン（Ｂ_２Ｈ_６）を用いて、水素ガス等の雰囲気中で７００〜８５０℃の温度条件下でＢを含んだＳｉＣ結晶を気相エピタキシャル成長させる。

なお、Ｓｉ結晶をエピタキシャル成長させた後、イオン注入法等によりＣを注入することにより、ＳｉＣ結晶を形成してもよい。また、導電型不純物は、エクステンション層８を形成した後に、イオン注入法により注入してもよい。

次に、図３Ｂ（ｆ）に示すように、半導体基板２およびエクステンション層８のゲート電極４の両側面に位置する領域に、イオン注入法により半導体基板２の表面に垂直な方向から所定の角度を持って導電型不純物を注入し、ハロー領域９を形成する。ここで、注入する導電型不純物には、エクステンション層８に含まれる導電型不純物と異なる導電型のものが用いられる。

なお、ハロー領域９の形成後、ＲＴＡ等の熱処理を施してハロー領域９内の導電型不純物を活性化させるが、エクステンション層８として、ＳｉＣ結晶のような内部における導電型不純物の拡散がＳｉ結晶よりも小さくなる結晶を用いた場合、ハロー領域９において急峻な不純物プロファイルを形成することができる。これにより、効果的にチャネル効果を抑制し、また、ハロー領域９内の導電型不純物がチャネル部まで拡散することにより生じるキャリア移動度の劣化を抑えることができる。

次に、図３Ｂ（ｇ）に示すように、オフセットスペーサ５の側面にゲート側壁６を形成する。ここで、ゲート側壁６は、ＳｉＯ_２等のゲート側壁６の材料膜をオフセットスペーサ５の側面を覆うように堆積させた後、ＲＩＥ法によりゲート側壁６の材料膜をエッチング加工することにより形成される。

次に、図３Ｂ（ｈ）に示すように、ゲート側壁６、キャップ層２０および素子分離領域１０をマスクとして、ＲＩＥ法等により半導体基板２上面をエッチングし、溝２２を形成する。なお、ここでは、溝２２の底部にエクステンション層８が残らなければよく、溝２２は半導体基板２の表面をほとんど削られずに形成されるものであってもよい。

次に、図３Ｃ（ｉ）に示すように、半導体基板２の溝２２により露出した表面を下地として導電型不純物を含んだＳｉ結晶をエピタキシャル成長させ、溝２２内にエピタキシャル層７を形成する。

ここで、例えば、ｎ型トランジスタを形成する場合は、Ｓｉの原料としてモノシラン（ＳｉＨ_４）またはジクロロシラン（ＳｉＨ_２Ｃｌ_２）、導電型不純物Ｂの原料としてジボラン（Ｂ_２Ｈ_６）を用いて、水素ガス等の雰囲気中で７００〜８５０℃の温度条件下でＢを含んだＳｉ結晶を気相エピタキシャル成長させてエピタキシャル層７を形成する。

なお、導電型不純物は、エピタキシャル層７を形成した後に、イオン注入法により注入してもよい。

次に、図３Ｃ（ｊ）に示すように、キャップ膜２０を除去した後、ゲート電極４の上面に第１のシリサイド層１１、エピタキシャル層７の上面の露出部分に第２のシリサイド層１２を形成することにより、図１に示した半導体装置１を得る。

ここで、キャップ膜２０は、例えば、リン酸を用いたウェットエッチングにより除去される。また、第１および第２のシリサイド層１１、１２は、フッ酸処理によりゲート電極４およびエピタキシャル層７の上面の露出部分の自然酸化膜を除去した後に、それらの上面の露出部分を覆うようにＮｉ等からなる金属膜をスパッタリングにより堆積させ、ＲＴＡを行って金属膜とゲート電極４ならびにエピタキシャル層７をシリサイド化反応させることにより形成される。また、金属膜の未反応部分は、硫酸と過酸化水素水の混合溶液でエッチングして除去する。

（第１の実施の形態の効果）
本発明の第１の実施の形態に係る半導体装置１によれば、チャネル領域１３に歪みを与えるエクステンション層８と、エクステンション層８よりも内部の電気抵抗が小さい、またはエクステンション層８よりもシリサイドとの界面における電気抵抗が小さいエピタキシャル層７を用いることにより、チャネル領域１３におけるキャリア移動度を向上させ、且つエピタキシャル層７の内部（ソース・ドレイン領域）における電気抵抗、またはエピタキシャル層７と第２のシリサイド層１２の界面における電気抵抗を小さくすることができる。

また、エピタキシャル層７およびエクステンション層８をエレベーテッド構造とすることにより、ソース・ドレイン領域およびソース・ドレイン・エクステンション領域の電気抵抗を下げることができる。また、エクステンション層８をエレベーテッド構造とすることにより、チャネル領域１３に与える歪みを大きくし、チャネル領域１３におけるキャリア移動度をより向上させることができる。

〔第２の実施の形態〕
本発明の第２の実施の形態は、ソース・ドレイン領域にエピタキシャル結晶を用いずに、半導体基板２の表面に導電型不純物を注入してソース・ドレイン領域を形成する点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、簡単のために説明を省略する。

（半導体装置の構成）
図４は、本発明の第２の実施の形態に係る半導体装置の断面図である。本実施の形態に係る半導体装置１４は、ソース・ドレイン領域として働く不純物拡散領域１５と、ゲート側壁６およびエクステンション層８の側面を覆うように形成された追加側壁１６を有する。また、第２のシリサイド層１２は、不純物拡散領域１５の上面に形成される。

不純物拡散領域１５は、イオン注入法等により、半導体基板２に導電型不純物を注入することにより形成され、内部の電気抵抗がエクステンション層８よりも小さい性質と、シリサイドとの界面における電気抵抗がエクステンション層８よりも小さい性質との少なくともいずれか一方を有する。不純物拡散領域１５に注入される導電型不純物には、エクステンション層８に含まれるものと同じ、または同じ導電型の不純物イオンが用いられる。

追加側壁１６の材料としては、ゲート側壁６と同様のものを用いることができる。また、追加絶縁膜１６は、ゲート側壁６と同一の材料により、一体に形成されてもよい。

（半導体装置の製造）
図５（ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。

まず、図５（ａ）に示すように、第１の実施の形態において図３Ａ（ａ）〜図３Ｂ（ｈ）に示した溝２２を形成するまでの工程を行う。

次に、図５（ｂ）に示すように、イオン注入法により、半導体基板２の溝２２により露出した表面に導電型不純物を注入し、不純物拡散領域１５を形成する。このとき、導電型不純物の注入は、半導体基板２の表面に垂直な方向から所定の角度をもって行い、不純物拡散領域１５がエクステンション層８に接するようにする。その後、ＲＴＡ（Rapid Thermal Annealing）等の熱処理を行い、注入した導電型不純物を活性化させる。

なお、不純物拡散領域１５は、固相拡散法等のイオン注入法以外の方法を用いて形成してもよい。

次に、図５（ｃ）に示すように、キャップ膜２０を除去した後、ゲート側壁６およびエクステンション層８の側面を覆うように追加側壁１６を形成する。ここで、追加側壁１６は、ＳｉＯ_２等の追加側壁１６の材料膜をゲート側壁６およびエクステンション層８の側面を覆うように堆積させた後、ＲＩＥ法により追加側壁１６の材料膜をエッチング加工することにより形成される。

なお、ゲート側壁６を除去した後に、ゲート側壁６と追加側壁１６に相当する絶縁膜を一体に形成してもよい。

次に、図５（ｄ）に示すように、ゲート電極４の上面に第１のシリサイド層１１、不純物拡散領域１５の上面の追加側壁１６に覆われていない露出部分に第２のシリサイド層１２を形成することにより、図４に示した半導体装置１４を得る。

なお、このとき、追加側壁１６がエクステンション層８の側面に形成されていることにより、第２のシリサイド層１２をエクステンション層８に接触しないように形成することができる。

（第２の実施の形態の効果）
本発明の第２の実施の形態に係る半導体装置１４によれば、不純物拡散領域１５をソース・ドレイン領域として用いて、第１の実施の形態に係る半導体装置１と同様の効果を得ることができる。

〔第３の実施の形態〕
本発明の第３の実施の形態は、エクステンション層８をエレベーテッド構造にしない点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、簡単のために説明を省略する。

（半導体装置の構成）
図６は、本発明の第３の実施の形態に係る半導体装置の断面図である。エクステンション層８の上面の高さは、ゲート絶縁膜３と半導体基板２の界面の高さとほぼ同じ位置にある。

エクステンション層８は、第１の実施の形態において図３Ｂ（ｅ）に示したエクステンション層８を形成する工程において、上面の高さがゲート絶縁膜３と半導体基板２の界面の高さとほぼ同じ位置になるまで結晶をエピタキシャル成長させることにより形成される。

（第３の実施の形態の効果）
本発明の第３の実施の形態に係る半導体装置１７によれば、第１の実施の形態に係る半導体装置１と異なる構造のエクステンション層８を有し、第１の実施の形態に係る半導体装置１と同様の効果を得ることができる。

〔第４の実施の形態〕
本発明の第４の実施の形態は、エクステンション層８をエレベーテッド構造にしない点において第２の実施の形態と異なる。なお、第２の実施の形態と同様の点については、簡単のために説明を省略する。

（半導体装置の構成）
図７は、本発明の第４の実施の形態に係る半導体装置の断面図である。エクステンション層８の上面の高さは、ゲート絶縁膜３と半導体基板２の界面の高さとほぼ同じ位置にある。

エクステンション層８は、上面の高さがゲート絶縁膜３と半導体基板２の界面の高さとほぼ同じ位置になるまで結晶をエピタキシャル成長させることにより形成される。

（第４の実施の形態の効果）
本発明の第４の実施の形態に係る半導体装置１８によれば、第２の実施の形態に係る半導体装置１４と異なる構造のエクステンション層８を有し、第２の実施の形態に係る半導体装置１４と同様の効果を得ることができる。

図８は、本実施の形態に係る半導体装置１８におけるチャネル領域１３に加わるチャネル方向の応力と、エクステンション層８のチャネル方向の幅との関係のシミュレーション結果を表したグラフである。

本シミュレーションにおいては、半導体基板２をＳｉ基板、エクステンション層８をＣ濃度２％のＳｉＣ結晶、ゲート電極４のゲート長を２０ｎｍ、エクステンション層８の深さ方向の厚さを２０ｎｍ、として計算を行った。また、チャネル領域１３における応力の計算点は、ゲート長の中心の、ゲート絶縁膜３と半導体基板２の界面の位置から２ｎｍの深さにある点とした。この様な構成において、エクステンション層８のチャネル方向の幅を変えながら、チャネル領域１３内の計算点に印加される応力を計算した。

図８中の縦軸は計算点に印加される応力を示す。ここで、負のは、引張応力が加えられていることを示している。また、横軸はエクステンション層８のチャネル方向の幅を示す。また、図中のマーク“○”は、本実施の形態に係る半導体装置１８に対する計算値である。

なお、図中のマーク“●”は、図２（ｂ）に示した比較例としての半導体装置１０１に対する計算値である。計算の条件は、本実施の形態に係る半導体装置１８に対する計算の条件と同様である。

図８に示されるシミュレーション結果から、本実施の形態に係る半導体装置１８は、チャネル領域１１３に歪みを与えるエピタキシャル結晶１０７がソース・ドレイン領域の大部分を占める比較例としての半導体装置１０１には及ばないものの、チャネル領域１３に十分な歪みを与えるだけの応力を加えられることが確認された。

〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、エピタキシャル層７は、エレベーテッド構造を有さず、上面の高さがゲート絶縁膜３と半導体基板２の界面の高さとほぼ同じ位置であってもよい。また、上記各実施の形態においては、半導体基板としてバルク基板を用いて説明したが、実際はこれに限定されず、例えばＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を用いることもできる。

また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。

本発明の第１の実施の形態に係る半導体装置の断面図。 （ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置、および比較例としての半導体装置の部分断面図。 （ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。 （ｅ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。 （ｉ）〜（ｊ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。 本発明の第２の実施の形態に係る半導体装置の断面図。 （ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。 本発明の第３の実施の形態に係る半導体装置の断面図。 本発明の第４の実施の形態に係る半導体装置の断面図。 本発明の第４の実施の形態に係る半導体装置のチャネル領域に加わるチャネル方向の応力と、ゲート側壁の幅との関係のシミュレーション結果を表したグラフ。

符号の説明

１、１４、１７、１８ 半導体装置。 ２ 半導体基板。 ３ ゲート絶縁膜。 ４ ゲート電極。 ６ ゲート側壁。 ７ エピタキシャル層。 ８ エクステンション層。 １１ 第１のシリサイド層。 １２ 第２のシリサイド層。 １３ チャネル領域。 １５ 不純物拡散領域。 ２１、２２ 溝。

Claims (5)

1. 半導体基板と、
   前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
   前記半導体基板の前記ゲート電極の下方に形成されたチャネル領域と、
   前記チャネル領域の両側に形成され、前記チャネル領域に歪みを与える第１の結晶を含むソース・ドレイン・エクステンション領域と、
   前記ソース・ドレイン・エクステンション領域に隣接した前記チャネル領域と反対側の領域に形成され、内部の電気抵抗が前記第１の結晶よりも小さい性質と、シリサイドとの界面における電気抵抗が前記第１の結晶よりも小さい性質との少なくともいずれか一方を有する第２の結晶を含むソース・ドレイン領域と、
   を含むことを特徴とする半導体装置。
2. 前記第２の結晶上にシリサイド層が形成され、
   前記第２の結晶は、前記第１の結晶および前記シリサイド層に接することを特徴とする請求項１に記載の半導体装置。
3. 前記第２の結晶は、前記半導体基板上に形成されたエピタキシャル結晶、または前記半導体基板を構成する結晶であることを特徴とする請求項１または２のいずれか一方に記載の半導体装置。
4. 前記第１の結晶はＳｉＣ結晶であり、前記第２の結晶は前記第１の結晶よりもＣ濃度の低いＳｉＣ結晶、またはＳｉ結晶であることを特徴とする請求項１から３のいずれか１つに記載の半導体装置。
5. 前記第２の結晶中のＣ濃度は、１原子％未満であることを特徴とする請求項４に記載の半導体装置。

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