JP2008277416A - 半導体装置 - Google Patents
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Abstract
【課題】複数のフィンと、これらフィン側面の半導体層を有しつつ、隣接する他の素子への接触を防止しうる半導体装置を提供する。
【解決手段】本発明の実施の形態による半導体装置１は、半導体基板２と、半導体基板２上に所定の間隔を置いて互いに略平行に配置された複数のフィン３ａ、３ｂ、３ｃと、複数のフィン３ａ、３ｂ、３ｃの各々の両側面をゲート絶縁膜７を介して挟むように形成されたゲート電極４と、複数のフィン３ａ、３ｂ、３ｃの少なくとも一部の側面上に形成される半導体層としてのエピタキシャル層９と、を有し、エピタキシャル層９は、複数のフィン３ａ、３ｂ、３ｃのうちの両端に位置する２つのフィン３ａ、３ｃの外側側面上に位置する領域における厚さが、前記外側側面の反対側の側面上に位置する領域における厚さよりも小さい。
【選択図】図２Ｂ
【解決手段】本発明の実施の形態による半導体装置１は、半導体基板２と、半導体基板２上に所定の間隔を置いて互いに略平行に配置された複数のフィン３ａ、３ｂ、３ｃと、複数のフィン３ａ、３ｂ、３ｃの各々の両側面をゲート絶縁膜７を介して挟むように形成されたゲート電極４と、複数のフィン３ａ、３ｂ、３ｃの少なくとも一部の側面上に形成される半導体層としてのエピタキシャル層９と、を有し、エピタキシャル層９は、複数のフィン３ａ、３ｂ、３ｃのうちの両端に位置する２つのフィン３ａ、３ｃの外側側面上に位置する領域における厚さが、前記外側側面の反対側の側面上に位置する領域における厚さよりも小さい。
【選択図】図２Ｂ
Description
本発明は、フィン構造を有する半導体装置に関する。
ゲート電極による電流の制御性を高めるために、チャネル領域をゲート電極で挟んだ構造を有するダブルゲート型トランジスタの１つに、フィン構造を有するトランジスタであるＦｉｎＦＥＴ（Fin Field Effect Transistor）がある。ＦｉｎＦＥＴにおいては、完全空乏型のチャネル構造を形成する必要があるため、フィンの幅を薄くすることが重要である。
しかし、従来の構造のＦｉｎＦＥＴはフィンの幅が薄いために、フィン表面にシリサイド層を形成する際にフィン全体がシリサイド化されてしまい、寄生抵抗が増加してしまうという問題がある。薄いフィンの表面近傍のみをシリサイド化することは困難であり、また、仮にそれが成功したとしても、薄いシリサイド層ではトランジスタの製造工程における熱処理の際に凝集が生じるおそれがある。
そこで、シリコンからなるフィンの表面にシリコン等の結晶をエピタキシャル成長させ、そのエピタキシャル結晶の表面にシリサイド層を形成することにより、フィン全体がシリサイド化されることを防ぐ技術がある（例えば、特許文献１参照）。
一方、ゲート幅を稼いで十分な電流を得るために、平行に配置した複数のフィンを用いるＦｉｎＦＥＴが知られている。（例えば、特許文献２参照）。
しかし、複数のフィンを用いるＦｉｎＦＥＴは、フィンの数が多い分だけ基板上に必要とする領域が大きく、フィン全体のシリサイド化を防ぐためにフィンの表面にエピタキシャル結晶を形成した場合は、その大きさが肥大化し、隣接する他の素子と接触してショート等を起こすおそれがある。
特開２００５−８６０２４号公報
特開２００２−９２８９号公報
本発明の目的は、複数のフィンと、これらフィン側面の半導体層を有しつつ、隣接する他の素子への接触を防止しうる半導体装置を提供することにある。
本発明の一態様は、半導体基板と、前記半導体基板上に所定の間隔を置いて互いに略平行に配置された複数のフィンと、複数の前記フィンの各々の両側面をゲート絶縁膜を介して挟むように形成されたゲート電極と、複数の前記フィンの少なくとも一部の側面上に形成される半導体層と、を有し、前記半導体層は、複数の前記フィンのうちの両端に位置する２つの前記フィンの外側側面上に位置する領域における厚さが、前記外側側面の反対側の側面上に位置する領域における厚さよりも小さいことを特徴とする半導体装置を提供する。
本発明によれば、複数のフィンと、これらフィン側面の半導体層を有しつつ、隣接する他の素子への接触を防止しうる半導体装置を提供することができる。
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の斜視図である。また、図２Ａは、図１における断面II−IIを矢印の方向に見た断面図である。また、図２Ｂは、図２Ａにおけるソース・ドレイン領域５およびそのエクステンション領域５ａの図示を省略した断面図である。また、図３Ａは、図１における断面III−IIIを矢印の方向に見た断面図である。また、図３Ｂは、図３Ａにおけるソース・ドレイン領域５の図示を省略した断面図である。
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の斜視図である。また、図２Ａは、図１における断面II−IIを矢印の方向に見た断面図である。また、図２Ｂは、図２Ａにおけるソース・ドレイン領域５およびそのエクステンション領域５ａの図示を省略した断面図である。また、図３Ａは、図１における断面III−IIIを矢印の方向に見た断面図である。また、図３Ｂは、図３Ａにおけるソース・ドレイン領域５の図示を省略した断面図である。
半導体装置１は、半導体基板２と、半導体基板上に所定の間隔を置いて互いに略平行に配置されたフィン３ａ、３ｂ、３ｃと、複数のフィン３ａ、３ｂ、３ｃの各々の両側面をゲート絶縁膜７を介して挟むように形成されたゲート電極４と、フィン３ａ、３ｂ、３ｃの上面およびフィン３ａとフィン３ｂの間、およびフィン３ｂとフィン３ｃの間に形成されたエピタキシャル層９と、フィン３ａ、３ｂ、３ｃおよびエピタキシャル層９の露出した表面に形成されたシリサイド層１０と、ゲート電極４の上面に形成されたゲートシリサイド層１２と、を有して概略構成される。ここで、略平行な配置とは、平行および平行に準じた配置を指し、厳密に平行である必要がない旨を示す。なお、図１においては、シリサイド層１０の形状を簡略化して示す。
ここで、図１に示すように、半導体基板２の表面に平行、且つゲート電極４の長さ方向に平行な方向にｘ軸、半導体基板２の表面に平行、且つｘ軸に垂直な方向にｙ軸、半導体基板２の表面に垂直な方向にｚ軸をとる。以下、全ての図においてこのｘ軸、ｙ軸、ｚ軸の直交座標を適用する。
半導体基板２は、例えば、バルクＳｉ基板、埋め込み酸化膜を有するＳＯＩ（Silicon On Insulator）基板が用いられる。
フィン３ａ、３ｂ、３ｃは、例えば、単結晶Ｓｉからなる。また、フィン３ａ、３ｂ、３ｃの厚さは、例えば５〜３０ｎｍであり、ゲート長の２／３程度である。
ゲート電極４は、例えば、導電型不純物を含む多結晶Ｓｉや、多結晶ＳｉＧｅからなる。導電型不純物には、ｐ型トランジスタの場合はＢ、ＢＦ２等のｐ型不純物イオン、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオンが用いられる。また、ゲート電極は、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等やこれらの化合物等からなるメタルゲート電極であってもよい。
ゲート絶縁膜７は、例えば、フィン３の表面に酸化処理を施すことにより形成されるＳｉＯ２膜である。
フィン３ａ、３ｂ、３ｃの上面とゲート電極４の間には、ＳｉＯ２等の絶縁材料からなる第１のキャップ層２０が形成されている。
ゲート電極４の側面には、ゲート側壁６が形成される。ゲート側壁６は、例えばＳｉＮ等の絶縁材料からなる単層構造や、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。
エピタキシャル層９は、フィン３ａ、３ｂ、３ｃの表面を下地として、例えばＳｉ、ＳｉＧｅ、ＳｉＣ等のＳｉ系結晶をエピタキシャル成長させることにより形成する。
フィン３ａ、３ｂ、３ｃの厚さ方向に平行な側面、および３枚のフィンのうちの両端に位置するフィンであるフィン３ａ、３ｃのそれぞれフィン３ｂと反対側の側面には、結晶のエピタキシャル成長を抑制する成長抑制領域８が形成されている。成長抑制領域８は、例えば、イオン注入法を用いてフィン３ａ、３ｂ、３ｃにＣやＧｅ等の、フィン３ａ、３ｂ、３ｃを構成するＳｉ系結晶の格子に歪みを生じさせることのできる元素を注入することにより形成される。なお、フィン３ａ、３ｃのそれぞれフィン３ｂ側の側面、およびフィン３ｂのフィン３ａ、３ｃ側の側面においても、フィン３ａ、３ｂ、３ｃの端部から僅かな領域にかけて成長抑制領域８が形成されている。
本実施の形態においては、成長抑制領域８上にはエピタキシャル層９が形成されない。そのため、エピタキシャル層９のフィン３ａ、３ｃのフィン３ｂと反対側の側面上に位置する領域における厚さは０である。一方、フィン３ａ、３ｃのそれぞれフィン３ｂ側の側面上、およびフィン３ｂのフィン３ａ、３ｃ側の側面上（成長抑制領域８が形成された僅かな領域を除く）における厚さは、エピタキシャル層９がフィン３ａ、３ｂ、３ｃの間をほぼ完全に埋めているため、フィン３ａ、３ｂ、３ｃの配置間隔の約半分に相当する。
また、ＣをＳｉ系結晶に注入することにより成長抑制領域８を形成する場合、成長抑制領域８中のＣ濃度は１〜２原子％であることが好ましい。これは、Ｃの濃度が１原子％未満である場合は、結晶のエピタキシャル成長を抑制する効果が薄くなり、２原子％を超える場合は、成長抑制領域８において結晶欠陥が生じるおそれがあるためである。
ソース・ドレイン領域５、およびそのエクステンション領域５ａは、例えば、イオン注入法を用いてフィン３ａ、３ｂ、３ｃ、およびエピタキシャル層９内に導電型不純物を注入することにより形成される。導電型不純物には、ｐ型トランジスタの場合はＢ、ＢＦ２等のｐ型不純物イオン、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオンが用いられる。
シリサイド層１０、およびゲートシリサイド層１２は、例えば、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｙ、Ｙｂ、Ｔｉ、Ｐｄ、ＮｉＰｔ、ＣｏＮｉ等の金属とＳｉとの化合物からなり、フィン３ａ、３ｂ、３ｃ、およびエピタキシャル層９の露出した表面、およびゲート電極４の上面に例えば５〜３０ｎｍの厚さで形成される。
（半導体装置の製造方法）
図４〜１２は、本発明の第１の実施の形態に係る半導体装置の製造方法を示す図である。
図４〜１２は、本発明の第１の実施の形態に係る半導体装置の製造方法を示す図である。
まず、図４に示すように、半導体基板２上に、フィン３ａ、３ｂ、３ｃおよび第１のキャップ層２０を形成する。
フィン３ａ、３ｂ、３ｃおよび第１のキャップ層２０は、半導体基板２上に、ＣＶＤ（Chemical Vapor Deposition）法等を用いて単結晶Ｓｉ膜等のフィン３ａ、３ｂ、３ｃの前駆体膜、およびＳｉＮ、ＳｉＯ２等の第１のキャップ層２０の前駆体膜の積層構造を形成した後、これらを例えばフォトリソグラフィ技術とＲＩＥ（Reactive Ion Etching）法を用いてパターニングすることにより形成される。
次に、図５に示すように、ゲート電極４、第２のキャップ層２２、およびゲート絶縁膜７を形成する。
ゲート電極４、第２のキャップ層２２、およびゲート絶縁膜７は、以下のような工程で形成する。まず、フィン３ａ、３ｂ、３ｃの表面に酸化処理を施して酸化膜を形成する。次に、半導体基板２上に、ＣＶＤ法等を用いて多結晶Ｓｉ膜等のゲート電極４の前駆体膜を堆積した後、ＣＭＰ（Chemical Mechanical Polishing）等により平坦化する。次に、平坦化したゲート電極４の前駆体膜上にＳｉＮ、ＳｉＯ２等の第２のキャップ層２２の前駆体膜を堆積させる。次に、ゲート電極４の前駆体膜、第２のキャップ層２２の前駆体膜、およびフィン３ａ、３ｂ、３ｃ表面の酸化膜を、例えばフォトリソグラフィ技術とＲＩＥ法を用いてパターニングすることにより、それぞれゲート電極４、第２のキャップ層２２、およびゲート絶縁膜７に加工する。なお、ゲート電極４の前駆体膜を平坦化する工程は省略してもよい。
次に、図６に示すように、イオン注入法を用いて導電型不純物をフィン３ａ、３ｂ、３ｃの両側面に鉛直方向から所定の角度をもって注入することにより、ソース・ドレイン領域５のエクステンション領域５ａを形成する。なお、図６は、図２Ａ、２Ｂに示した断面に対応する断面を表す。
ここで、所定の角度は、フィンへの導電型不純物の注入が隣接するフィンに遮蔽されずに、エクステンション領域５ａを形成する領域に達することができる角度とする。その後、アニールを施すことにより、エクステンション領域５ａ中の導電型不純物を活性化させる。
次に、ＣＶＤ法等を用いて半導体基板２上にゲート側壁６の前駆体膜である絶縁膜２３を堆積させ、ゲート側壁６に加工するためにエッチングを施す。
図７は、絶縁膜２３をエッチングする工程の途中の状態を表した図である。フィン３ａ、３ｂ、３ｃおよび第１のキャップ膜２０の側面と、ゲート電極４および第２のキャップ膜２２の側面に絶縁膜２３が残っているが、ゲート電極４および第２のキャップ膜２２の高さがフィン３ａ、３ｂ、３ｃおよび第１のキャップ膜２０の高さよりも大きいため、側面に残った絶縁膜２３の高さおよび厚さが大きい。
図８は、絶縁膜２３のエッチングをさらに進めた状態を表す図である。絶縁膜２３は、ゲート電極４の側面に位置するゲート側壁６に加工され、フィン３ａ、３ｂ、３ｃの側面には残らない。このとき、第１のキャップ膜２０および第２のキャップ膜２２は除去されずに残っていることが好ましい。そのため、第１のキャップ膜２０および第２のキャップ膜２２は十分な厚さを有するか、またはゲート側壁６とは異なる材料から形成されることが好ましい。
次に、図９Ａ、９Ｂ、９Ｃに示すように、イオン注入法を用いて例えば方向Ａ〜Ｄの４方向からＣ等の不純物をフィン３ａ、３ｂ、３ｃの表面に注入することにより、成長抑制領域８を形成する。なお、図９Ａは、図２Ａ、２Ｂに示した断面に対応する断面を表す。また、図９Ｂは、図９Ａ中の円γに囲まれた領域を拡大した図である。また、図９Ｃは、図３Ａ、３Ｂに示した断面に対応する断面を表す。
不純物を注入する角度は、図９Ａ、９Ｂに示すように、ｚ軸に平行な方向から見ると、ｙ軸に平行な方向からαだけ傾斜した角度である。また、図９Ｃに示すように、ｙ軸に平行な方向から見ると、ｘ軸に平行な方向からβだけ傾斜した角度である。なお、不純物の注入濃度は、１．０×１０１７ｉｏｎｓ／ｃｍ３〜１．０×１０２１ｉｏｎｓ／ｃｍ３であることが好ましい。
上記のような角度で不純物をフィン３ａ、３ｂ、３ｃの表面に注入することにより、フィン３ａ、３ｂ、３ｃの厚さ方向に平行な側面、およびフィン３ａ、３ｃのそれぞれフィン３ｂと反対側の側面に成長抑制領域８が形成される。
また、フィン３ａのフィン３ｂ側の側面、フィン３ｂのフィン３ａ側およびフィン３ｃ側の側面、フィン３ｃのフィン３ｂ側の側面にも、僅かな領域のみ成長抑制領域８が形成される。ｚ軸に平行な方向から見ると、図９Ｂに示すように、フィン３ａ、３ｂ、３ｃの配置間隔をＬとした場合、この成長抑制領域８が形成される僅かな領域は、フィン３ａ、３ｂ、３ｃの端部からＬ／ｔａｎαの距離までの領域である。この領域は小さい方がよいので、可能な範囲で不純物の注入角度αを大きくすることが好ましい。
また、ｙ軸に平行な方向から見ると、図９Ｃに示すように、フィン３ａのフィン３ｂ側の側面、フィン３ｂのフィン３ａ側およびフィン３ｃ側の側面、フィン３ｃのフィン３ｂ側の側面に成長抑制領域８が形成されないような角度βで不純物を注入することが好ましい。具体的には、フィン３ａ、３ｂ、３ｃ上のキャップ層２０の間隔をＬｃ、第１のキャップ層２０の高さをＨとした場合、ｔａｎβ≦Ｈ／Ｌｃを満たす角度βで不純物を注入すればよい。
なお、Ｃ等の不純物をフィン３ａ、３ｂ、３ｃの表面に注入する際に、既にフィン３ａ、３ｂ、３ｃ上の第１のキャップ層２０が除去されている場合、フィン３ａのフィン３ｂ側の側面、フィン３ｂのフィン３ａ側およびフィン３ｃ側の側面、フィン３ｃのフィン３ｂ側の側面にも、上端から僅かな領域のみ成長抑制領域８が形成される。フィン３ａ、３ｂ、３ｃの配置間隔をＬとした場合、この成長抑制領域８が形成される僅かな領域は、フィン３ａ、３ｂ、３ｃの上端からＬ・ｔａｎβの距離までの領域である。この領域は小さい方がよいので、可能な範囲で不純物の注入角度βを小さくすることが好ましい。
ここで、成長抑制領域８においては、注入されたＣ等の不純物により結晶格子に歪みが生じているため、エピタキシャル結晶成長の下地となりにくい。
次に、図１０に示すように、希フッ酸等を用いたウェットエッチングによりフィン３ａ、３ｂ、３ｃ上の第１のキャップ層２０の露出部分、および第２のキャップ層２２を除去する。なお、第２のキャップ層２２は除去されなくてもよい。また、第１のキャップ層２０についても除去しなくてもよいが、その場合、後の工程においてフィン３ａ、３ｂ、３ｃの上面にエピタキシャル層９が形成されない。
次に、図１１Ａ、１１Ｂ、１１Ｃに示すように、フィン３ａ、３ｂ、３ｃの露出した表面を下地として結晶をエピタキシャル成長させ、エピタキシャル層９を形成する。なお、図１１Ｂは、図２Ａ、２Ｂに示した断面に対応する断面を表す。また、図１１Ｃは、図３Ａ、３Ｂに示した断面に対応する断面を表す。なお、図１１Ａにおいては、エピタキシャル層９の形状を簡略化して示す。
このとき、フィン３ａ、３ｂ、３ｃ表面の成長抑制領域８が形成された領域においては、成長抑制領域８が形成されていない領域と比較して結晶の格子定数が異なっており、結晶の成長速度が遅い。選択エピタキシャル成長プロセスでは、エピタキシャル成長した膜のエッチングも同時に行われており、成長抑制領域８では成長速度に比べてエッチング速度が速くなる条件に制御することにより、フィン３ａ、３ｂ、３ｃ表面の成長抑制領域８が形成されていない領域にのみエピタキシャル層９を形成することができる。なお、ゲート電極４の上面にもエピタキシャル層９が形成されてもよい。
具体的には、結晶のエピタキシャル成長は、化学蒸着チャンバー内で以下のような条件で行う。例えば、Ｓｉ結晶をエピタキシャル層９として形成する場合は、Ｓｉの原料としてモノシラン（ＳｉＨ４）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、トリクロロシラン（ＳｉＨＣｌ３）等を用いて、水素ガス等の雰囲気中で７００〜８５０℃の温度条件下でＳｉ結晶を気相エピタキシャル成長させる。
なお、ＳｉＧｅ結晶をエピタキシャル層９として形成する場合は、Ｇｅの原料として水素化ゲルマニウム（ＧｅＨ４）等を上記ガスに加える。また、ＳｉＣ結晶をエピタキシャル層９として形成する場合は、Ｃの原料としてアセチレン（Ｃ２Ｈ２）等を上記ガスに加える。
ゲート電極４の上面に第２のキャップ膜２２が残っている場合は、キャップ膜２２をウェットエッチングにより除去する。次に、図１２に示すように、イオン注入法を用いて導電型不純物をエピタキシャル層９およびフィン３ａ、３ｂ、３ｃに注入することにより、ソース・ドレイン領域５を形成する。なお、図１２は、図２Ａ、２Ｂに示した断面に対応する断面を表す。その後、アニールを施すことにより、ソース・ドレイン領域５中の導電型不純物を活性化させる。
その後、フィン３ａ、３ｂ、３ｃ、およびエピタキシャル層９の露出した表面にシリサイド層１０、ゲート電極４の上面にゲートシリサイド層１２を形成することにより、図１、２Ａ、２Ｂ、３Ａ、３Ｂに示した半導体装置１を得る。
ここで、シリサイド層１０、およびゲートシリサイド層１２は、フィン３ａ、３ｂ、３ｃ、エピタキシャル層９の露出した表面、およびゲート電極４の上面を覆うようにＮｉ等からなる金属膜をスパッタリングにより堆積させ、４００〜５００℃のＲＴＡ（Rapid Thermal Annealing）を行って金属膜とフィン３ａ、３ｂ、３ｃ、エピタキシャル層９の露出した表面、ならびにゲート電極４の上面をシリサイド化反応させることにより形成される。この際、フィン３ａ、３ｂ、３ｃの全体にシリサイド化反応が及ぶことはない。なお、金属膜の未反応部分は、硫酸と過酸化水素水の混合溶液でエッチングして除去する。
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、フィン３ａ、３ｂ、３ｃの表面にエピタキシャル層９が形成されているために、フィン３ａ、３ｂ、３ｃの全体のシリサイド化を防ぐことができる。さらに、フィン３ａ、３ｂ、３ｃの厚さ方向に平行な側面、およびフィン３ａ、３ｃのそれぞれフィン３ｂと反対側の側面に成長抑制領域８を形成し、エピタキシャル層９の形成を抑えることにより、半導体装置１が隣接する他の素子と接触してショート等を起こすことを防止できる。
本発明の第１の実施の形態によれば、フィン３ａ、３ｂ、３ｃの表面にエピタキシャル層９が形成されているために、フィン３ａ、３ｂ、３ｃの全体のシリサイド化を防ぐことができる。さらに、フィン３ａ、３ｂ、３ｃの厚さ方向に平行な側面、およびフィン３ａ、３ｃのそれぞれフィン３ｂと反対側の側面に成長抑制領域８を形成し、エピタキシャル層９の形成を抑えることにより、半導体装置１が隣接する他の素子と接触してショート等を起こすことを防止できる。
〔第２の実施の形態〕
本発明の第２の実施の形態は、エピタキシャル層９を形成する工程で成長抑制領域８の代わりに成長抑制膜１１を用いる点において第１の実施の形態と異なる。他の部材の構成等、第１の実施の形態と同様の点については説明を省略する。
本発明の第２の実施の形態は、エピタキシャル層９を形成する工程で成長抑制領域８の代わりに成長抑制膜１１を用いる点において第１の実施の形態と異なる。他の部材の構成等、第１の実施の形態と同様の点については説明を省略する。
（半導体装置の製造方法）
図１３〜１６は、本発明の第２の実施の形態に係る半導体装置の製造方法を示す図である。
図１３〜１６は、本発明の第２の実施の形態に係る半導体装置の製造方法を示す図である。
まず、第１の実施の形態において図８に示した絶縁膜２３をゲート側壁６に加工するまでの工程を行う。
次に、図１３に示すように、フィン３ａ、３ｂ、３ｃの厚さ方向に平行な側面、およびフィン３ａ、３ｃのそれぞれフィン３ｂと反対側の側面にＳｉＮ、ＳｉＯ２等からなる成長抑制膜１１を形成する。なお、後の工程において成長抑制膜１１の形成後に第１のキャップ層２０のエッチング除去を行う場合は、その際に同時に除去されないように、成長抑制膜１１の材料を第１のキャップ層２０の材料と異なる材料にすることが好ましい。
具体的には、以下のような工程により成長抑制膜１１を形成する。まず、ＣＶＤ法により成長抑制膜１１をフィン３ａ、３ｂ、３ｃの表面に堆積させる。このとき、フィン３ａとフィン３ｂの間、およびフィン３ｂとフィン３ｃの間にはガスの供給が不十分となるため、フィン３ａ、３ｂ、３ｃの厚さ方向に平行な側面、およびフィン３ａ、３ｃのそれぞれフィン３ｂと反対側の側面と比較して、形成される成長抑制膜１１の厚さが薄くなる。
その後、フィン３ａとフィン３ｂの間、およびフィン３ｂとフィン３ｃの間に形成された薄い成長抑制膜１１が丁度除去されるような条件でウェットエッチングを行う。このとき、フィン３ａ、３ｂ、３ｃの厚さ方向に平行な側面、およびフィン３ａ、３ｃのそれぞれフィン３ｂと反対側の側面に形成された成長抑制膜１１はフィン３ａとフィン３ｂの間、およびフィン３ｂとフィン３ｃの間に形成された成長抑制膜１１よりも厚いため、図１３に示すように、上記ウェットエッチングにより除去されずに残る。
なお、成長抑制膜１１がＳｉＮ膜である場合はホットリン酸をエッチャントとして用い、成長抑制膜１１がＳｉＯ２膜である場合は、希フッ酸をエッチャントとして用いる。
次に、図１４に示すように、希フッ酸等を用いたウェットエッチングによりフィン３ａ、３ｂ、３ｃ上の第１のキャップ層２０の露出部分を除去する。
次に、図１５に示すように、フィン３ａ、３ｂ、３ｃの露出した表面を下地として結晶をエピタキシャル成長させ、エピタキシャル層９を形成する。このとき、成長抑制膜１１の表面からは結晶が成長しないため、フィン３ａ、３ｂ、３ｃ表面の成長抑制膜１１が形成されていない領域にのみエピタキシャル層９を形成することができる。
成長抑制膜１１上にはエピタキシャル層９が形成されないため、エピタキシャル層９のフィン３ａ、３ｃのフィン３ｂと反対側の側面上に位置する領域における厚さは０である。一方、フィン３ａ、３ｃのそれぞれフィン３ｂ側の側面上、およびフィン３ｂのフィン３ａ、３ｃ側の側面上における厚さは、エピタキシャル層９がフィン３ａ、３ｂ、３ｃの間をほぼ完全に埋めているため、フィン３ａ、３ｂ、３ｃの配置間隔の約半分に相当する。
次に、図１６に示すように、ウェットエッチングにより成長抑制膜１１を除去する。
その後、第１の実施の形態と同様に、ソース・ドレイン領域５、およびシリサイド層１０の形成を行う。
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、第１の実施の形態と同様に、フィン３ａ、３ｂ、３ｃの表面にエピタキシャル層９が形成されているために、フィン３ａ、３ｂ、３ｃの全体のシリサイド化を防ぐことができる。さらに、フィン３ａ、３ｂ、３ｃの厚さ方向に平行な側面、およびフィン３ａ、３ｃのそれぞれフィン３ｂと反対側の側面に成長抑制膜１１を形成し、エピタキシャル層９の形成を抑えることにより、半導体装置１が隣接する他の素子と接触してショート等を起こすことを防止できる。
本発明の第２の実施の形態によれば、第１の実施の形態と同様に、フィン３ａ、３ｂ、３ｃの表面にエピタキシャル層９が形成されているために、フィン３ａ、３ｂ、３ｃの全体のシリサイド化を防ぐことができる。さらに、フィン３ａ、３ｂ、３ｃの厚さ方向に平行な側面、およびフィン３ａ、３ｃのそれぞれフィン３ｂと反対側の側面に成長抑制膜１１を形成し、エピタキシャル層９の形成を抑えることにより、半導体装置１が隣接する他の素子と接触してショート等を起こすことを防止できる。
〔第３の実施の形態〕
本発明の第３の実施の形態は、エピタキシャル層９がフィン３ａ、３ｂ、３ｃの間を完全に埋めない点において第１の実施の形態と異なる。他の部材の構成等、第１の実施の形態と同様の点については説明を省略する。
本発明の第３の実施の形態は、エピタキシャル層９がフィン３ａ、３ｂ、３ｃの間を完全に埋めない点において第１の実施の形態と異なる。他の部材の構成等、第１の実施の形態と同様の点については説明を省略する。
図１７は、本発明の第３の実施の形態に係る半導体装置１の拡大断面図である。なお、図１７は、図２Ａ、２Ｂに示した断面に対応する断面を拡大した図である。また、同図においては、ソース・ドレイン領域５、エクステンション領域５ａ、およびシリサイド層１０の図示を省略する。
図１７に示すように、エピタキシャル層９はフィン３ａとフィン３ｂの間、およびフィン３ｂとフィン３ｃの間を完全に埋めない。この場合のエピタキシャル層９の厚さは、Ｌの半分未満である。これは以下の理由による。
例えば、フィン３ａに着目すると、フィン３ｂ側の成長抑制領域８が形成されていない側面から成長するエピタキシャル層９は、Ｌの約半分の厚さに達したときに、フィン３ｂの側面から成長したエピタキシャル層９と接触して、フィン３ａとフィン３ｂの間を埋める。本実施の形態においては、フィン３ａのフィン３ｂ側の成長抑制領域８が形成されていない側面から成長するエピタキシャル層９が、フィン３ｂの側面から成長するエピタキシャル層９と接触する前にエピタキシャル層９の成長を止めるため、その厚さはＬの半分未満となる。
一方、本実施の形態においては、第１の実施の形態と同様に、成長抑制領域８上にはエピタキシャル層９が形成されないため、エピタキシャル層９のフィン３ａ、３ｃのフィン３ｂと反対側の側面上に位置する領域における厚さは０である。
また、本実施の形態は、第２の実施の形態と組み合わせることもできる。
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、第１の実施の形態と同様に、フィン３ａ、３ｂ、３ｃの表面にエピタキシャル層９が形成されているために、フィン３ａ、３ｂ、３ｃの全体のシリサイド化を防ぐことができる。また、エピタキシャル層９の成長を第１の実施の形態よりも早い段階で止めるため、エピタキシャル層９が成長抑制領域８上に形成されることをより強く抑制することができる。そのため、半導体装置１が隣接する他の素子と接触してショート等を起こすことをより確実に防止できる。
本発明の第３の実施の形態によれば、第１の実施の形態と同様に、フィン３ａ、３ｂ、３ｃの表面にエピタキシャル層９が形成されているために、フィン３ａ、３ｂ、３ｃの全体のシリサイド化を防ぐことができる。また、エピタキシャル層９の成長を第１の実施の形態よりも早い段階で止めるため、エピタキシャル層９が成長抑制領域８上に形成されることをより強く抑制することができる。そのため、半導体装置１が隣接する他の素子と接触してショート等を起こすことをより確実に防止できる。
〔第４の実施の形態〕
本発明の第４の実施の形態は、エピタキシャル層９が成長抑制領域８の表面に形成される点において第１の実施の形態と異なる。他の部材の構成等、第１の実施の形態と同様の点については説明を省略する。
本発明の第４の実施の形態は、エピタキシャル層９が成長抑制領域８の表面に形成される点において第１の実施の形態と異なる。他の部材の構成等、第１の実施の形態と同様の点については説明を省略する。
図１８は、本発明の第４の実施の形態に係る半導体装置１の拡大断面図である。なお、図１８は、図２Ａ、２Ｂに示した断面に対応する断面を拡大した図である。また、同図においては、ソース・ドレイン領域５、エクステンション領域５ａ、およびシリサイド層１０の図示を省略する。
成長抑制領域８の表面に形成されたエピタキシャル層９の厚さをｔ、フィン３ａ、３ｂ、３ｃの配置間隔をＬとした場合、ｔはＬの半分未満であることが好ましい。このｔとＬの関係は、以下の理由による。
例えば、フィン３ａに着目すると、フィン３ｂ側の成長抑制領域８が形成されていない側面から成長するエピタキシャル層９は、Ｌの約半分の厚さに達したときに、フィン３ｂの側面から成長したエピタキシャル層９と接触して、フィン３ａとフィン３ｂの間を埋める。つまり、フィン３ａとフィン３ｂの間をエピタキシャル層９で埋める場合、フィン３ａのフィン３ｂ側の成長抑制領域８が形成されていない側面から成長するエピタキシャル層９がＬの約半分の厚さまで成長したときに成長を止めれば、成長抑制領域８表面のエピタキシャル層９の厚さを最小限に抑えることができる。フィン３ａの成長抑制領域８が形成された領域においては、成長抑制領域８が形成されていない領域と比較して結晶の成長速度が遅いため、このときの成長抑制領域８表面のエピタキシャル層９の厚さｔは、Ｌの半分未満となる。
なお、第３の実施の形態のように、エピタキシャル層９がフィン３ａ、３ｂ、３ｃの間を完全に埋めない場合は、フィン３ａのフィン３ｂ側の成長抑制領域８が形成されていない側面から成長するエピタキシャル層９の厚さがＬの半分未満となるので、成長抑制領域８表面のエピタキシャル層９の厚さは、その成長抑制領域８が形成されていない側面から成長するエピタキシャル層９の厚さよりも更に薄くなる。
（第４の実施の形態の効果）
本発明の第４の実施の形態によれば、隣接する他の素子と接触しない範囲で成長抑制領域８上にエピタキシャル層９を形成することにより、フィン３ａ、３ｂ、３ｃの全体のシリサイド化をより確実に防ぐことができる。
本発明の第４の実施の形態によれば、隣接する他の素子と接触しない範囲で成長抑制領域８上にエピタキシャル層９を形成することにより、フィン３ａ、３ｂ、３ｃの全体のシリサイド化をより確実に防ぐことができる。
〔他の実施の形態〕
なお、本発明は上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
なお、本発明は上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
例えば、上記各実施の形態においては、フィン３ａ、３ｂ、３ｃおよびエピタキシャル層９の露出した表面にシリサイド層１０が形成されるが、このシリサイド層１０が形成されない構成であってもよい。シリサイド層１０が形成されない場合であっても、例えば、エピタキシャル層９の材料に、フィン３ａ、３ｂ、３ｃを構成する結晶と異なる格子定数を有する結晶を用いることにより、チャネル領域に歪みを発生させてチャネル領域における電荷移動度を向上させることができる。
半導体装置１がｐ型トランジスタであり、フィン３ａ、３ｂ、３ｃがＳｉ結晶からなる場合は、エピタキシャル層９をＳｉＧｅ等のＳｉ結晶よりも格子定数の大きい結晶とすることにより、チャネル領域に圧縮歪みを発生させてチャネル領域における正孔の移動度を向上させることができる。一方、半導体装置１がｎ型トランジスタであり、フィン３ａ、３ｂ、３ｃがＳｉ結晶からなる場合は、エピタキシャル層９をＳｉＣ等のＳｉ結晶よりも格子定数の小さい結晶とすることにより、チャネル領域に引張歪みを発生させてチャネル領域における電子の移動度を向上させることができる。
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
１ 半導体装置
２ 半導体基板
３ａ、３ｂ、３ｃ フィン
４ ゲート電極
７ ゲート絶縁膜
８ 成長抑制領域
９ エピタキシャル層
１１ 成長抑制膜
２ 半導体基板
３ａ、３ｂ、３ｃ フィン
４ ゲート電極
７ ゲート絶縁膜
８ 成長抑制領域
９ エピタキシャル層
１１ 成長抑制膜
Claims (5)
- 半導体基板と、
前記半導体基板上に所定の間隔を置いて互いに略平行に配置された複数のフィンと、
複数の前記フィンの各々の両側面をゲート絶縁膜を介して挟むように形成されたゲート電極と、
複数の前記フィンの少なくとも一部の側面上に形成される半導体層と、
を有し、
前記半導体層は、複数の前記フィンのうちの両端に位置する２つの前記フィンの外側側面上に位置する領域における厚さが、前記外側側面の反対側の側面上に位置する領域における厚さよりも小さいことを特徴とする半導体装置。 - 前記半導体層はエピタキシャル結晶からなり、
前記フィンの前記外側側面にエピタキシャル結晶成長を抑制する成長抑制層が形成されたことを特徴とする請求項１に記載の半導体装置。 - 前記フィンはＳｉ系結晶である第１の結晶からなり、
前記成長抑制層は、前記フィンの前記外側側面における表面内に形成された前記第１の結晶と異なる格子定数を有する不純物を含んだＳｉ系結晶である第２の結晶からなることを特徴とする請求項２に記載の半導体装置。 - 前記成長抑制層は、前記フィンの前記外側側面における表面上に形成された絶縁膜であることを特徴とする請求項２に記載の半導体装置。
- 前記フィンの前記外側側面上には前記半導体層が形成されないことを特徴とする請求項１に記載の半導体装置。
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