KR20110049709A - 배향된 주입에 의한 ｆｉｎＦＥＴ 스페이서 형성 - Google Patents

배향된 주입에 의한 ｆｉｎＦＥＴ 스페이서 형성 Download PDF

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Abstract

기판 상에 형성된 반도체 재료의 핀의 일부를 덮는 게이트 스택의 길이를 따라 거의 균일한 프로파일을 갖는 스페이서를 포함하는 finFET은 스페이서 재료를 핀과 게이트 스택 양자에 등각 증착하고, 핀 상에 증착된 스페이서 재료에만 선택적으로 손상을 유발하도록 게이트 스택에 대략 평행하게 소정 각도의 이온 불순물 주입을 수행함으로써 제공된다. 소정 각도의 주입에 의해 유발되는 손상으로 인해, 핀 상의 스페이서 재료는 게이트 스택 상의 스페이서 재료에 대해 높은 선택성을 갖고 식각될 수 있다.

Description

배향된 주입에 의한 ｆｉｎＦＥＴ 스페이서 형성{FINFET SPACER FORMATION BY ORIENTED IMPLANTATION}
본 발명은 전반적으로 소위 핀 타입의 전계 효과 트랜지스터(또한, finFET라고도 함)에 관한 것으로서, 보다 구체적으로는 게이트 스택 상에 스페이서 형성 및 핀 구조로부터 스페이서 재료의 제거에 관한 것이다.
개선된 성능 및 감소된 제조 비용에 대한 요망은 극도의 집적 밀도까지의 집적 회로의 설계와 작은 요부 크기를 추구하였다. 높은 집적 밀도는 신호 전파 시간을 감소시키고, 잠재적으로 클락 속도를 더 높일 뿐만 아니라 소음에 대한 민감성을 감소시킨다. 높은 집적 밀도는 또한 소정 크기의 반도체 칩 상에 제공될 기능성을 증가시키고 제조 경제를 지원하는데, 그 이유는 추가 기능성은 흔히 재료 증착 및 식각 공정들의 소정의 순서에 의해 달성되기 때문이다. 그러나, 보다 높은 집적 밀도는 또한 소정 전압에서 밀접한 간격을 두고 있는 구조들 사이에서 내파괴성을 손상시킬 수 있고, 또한 발열을 증가시키는 한편 잠재적으로 특히 보다 높은 클락 속도에서 발생된 열을 방산하기 위해 칩의 용량을 감소시킬 수 있다.
따라서, 집적 회로 설계에 있어서의 최근의 경향은 보다 낮은 전압에서 작동에 의한 열 발생을 감소시키는 시도를 하였다. 그러나, 그러한 낮은 전압에서, 전도 채널이 기판에, 또는 심지어는 소위 절연체 상의 반도체(SOI; semiconductor in insulator) 층 등의 반도체 재료의 얇은 층에 형성되는 종래 기술의 FET의 채널에서의 전도를 제어하는 것이 더 어렵다. 따라서, 낮은 전압의 사용은 온/오프 저항비와 작동 마진을 손상시키고, 종래 구성의 전계 효과 트랜지스터(FET)의 소음 민감성을 증가시킨다.
따라서, 전도 채널이 상승된 핀으로서 형성되는 소위 finFET 설계에 최근에는 관심이 더 많았다. 이 유형의 구조는 매우 얇은 전도 채널을 제공할 뿐만 아니라 전도 채널이 낮은 전압에서 보다 충분히 제어될 수 있도록 게이트 구조가 2개 또는 3개의 측면에 마련되게 할 수 있다.
그러나, finFET의 작은 크기로 인해, 전도 채널에서 불순물 주입의 배치를 용이하게 하도록 게이트 구조에 측벽을 적용하는 것이 필요하다. 또한, finFET의 소스 영역과 드레인 영역을 형성하는 핀의 단부에 접속부를 만들 수 있게 하는 것이 필요하다. 따라서, 핀의 단부에는 측벽 재료가 없어야 한다. 당업자에게 친숙한 바와 같이, 측벽은 일반적으로 등방성 증착 또는 측벽 재료(보통, 질화물과 같이 기계적으로 견고하고 선택적으로 식각할 수 있는 절연체)의 블랭킷 층을 적용한 다음 이방성 식각을 이용하여 그 층을 식각함으로써 리소그래피 방식으로 해결될 수 있는 것보다 작은 크기 또는 두께로 형성된다. 그러한 기법은 또한 측벽 재료를 핀 상에 증착하고, 이에 따라 이방성 식각은 적어도 핀 측부 상에 측벽을 남겨둔다는 것은 물론이다. 그러한 상황에서 식각의 선택은 불가능하고 측벽 두께는 리소그래피 방식으로 해결될 수 있는 두께 미만이기 때문에, 약간의 측벽 재료를 게이트 스택의 측부에 남겨두면서 핀으로부터 측벽 재료를 제거하는 공지된 한가지 기법은 증가된 높이의 게이트 스택을 형성하고(자체가 제조 수율에 해를 끼칠 수 있음) 공격적인 스페이서 오버 식각을 수행하는 것이었고, 이 작업은 엄격한 공정 임계를 명백하게 도입하여 게이트 스택 스페이서 및/또는 핀을 손상시킬 수 있다. 따라서, 오버 식각을 감소시키는 공정 파라미터에 있어서 상대적으로 약간의 변화가 스페이서 재료를 핀 상에서 적소에 남겨둘 수 있다. 이에 따라, 게이트 스택 상에서 스페이서/측벽 재료를 유지하면서 finFET의 핀으로부터 스페이서/측벽 재료를 제거하는 공격적인 오버 식각 기법은 매우 작고 중요한 공정 윈도우를 가지며 마진 신뢰성이 있는 한편 제조 수율에 명백하게 해를 끼친다.
따라서, 본 발명의 목적은 집적 회로에서 finFET 구조의 게이트 스택 상의 스페이서/측벽 재료에 대해 선택적으로 핀 상의 스페이서/측벽 재료를 식각하기 위한 선택성을 달성하는 신뢰성 있는 공정을 제공하는 것이다.
본 발명의 이 목적 및 다른 목적을 달성하기 위하여, finFET의 형성 방법과 이 방법에 의해 형성된 finFET이 제공되고, 상기 방법은, 기판 상에 반도체 재료의 하나 이상의 핀을 형성하는 단계와, 상기 핀을 가로질러 게이트 스택을 형성하는 단계와, 상기 핀, 게이트 스택 및 기판 상에 스페이서 재료를 등각 증착시키는 것단계와, 상기 게이트 스택의 측부에 거의 평행한 방향으로 상기 핀의 양면의 스페이서 재료에 소정 각도의 이온 불순물 주입을 수행하는 단계와, 상기 게이트 스택 상의 스페이서 재료에 대해 선택적으로 상기 핀으로부터 스페이서 재료를 제거하도록 스페이서 재료를 식각하고, 상기 게이트 스택 상에 측벽을 형성하는 단계를 포함한다.
본 발명의 다른 양태에 따르면, 기판 상에 배치된 반도체 재료의 핀과, 상기 기판 상에 배치되어 상기 핀의 영역을 덮는 게이트 스택과, 상기 게이트 스택의 측부에 있고 상기 핀에 인접하고 멀리 떨어져 있는 게이트 스택을 따라 거의 균일한 프로파일을 갖는 스페이서를 포함하는 finFET이 제공된다.
본 발명에 따르면, 집적 회로에서 finFET 구조의 게이트 스택 상의 스페이서/측벽 재료에 대해 선택적으로 핀 상의 스페이서/측벽 재료를 식각하기 위한 선택성을 달성하는 신뢰성 있는 공정을 제공할 수 있다.
전술한 목적 및 다른 목적, 양태 및 이점은 도면을 참조한 본 발명의 바람직한 실시예의 이하의 상세한 설명으로부터 더욱 잘 이해될 것이다.
도 1은 본 발명에 따른 finFET을 포함하는 집적 회로를 형성할 때에 시작 단계의 등각 투상도.
도 2는 도 1의 구조에 게이트 스택을 적용하는 등각 투상도.
도 3은 도 2의 구조의 게이트 스택과 핀에 측벽을 추가하는 등각 투상도.
도 4는 도 3의 구조에 형성되는 소정 각도의 주입의 등각 투상도.
도 5는 핀으로부터 선택적으로 제거되는 측벽을 갖는 도 4의 구조의 등각 투상도.
도 6은 본 발명의 바람직한 완전한 요부의 등각 투상도.
도 7은 본 발명의 개념의 증거를 증명하는 본 발명에 따라 제조된 장치의 핀과 게이트 스택의 단면의 투과 전자 현미경 영상.
도 8a, 8b 및 8c는 본 발명의 3개의 변경례를 도시하는 플로우 차트.
이하, 도면들을, 보다 구체적으로 도 1을 참조하면, 본 발명에 따른 finFET의 형성시에 시작 단계의 등각 투상도가 도시되어 있다. 절연체 상에 반도체(SOI) 기판을 이용하여 finFET을 형성하는 것이 바람직하지만 필수적이지는 않다. 별법으로서, finFET은 벌크 반도체 기판 상에 형성될 수 있다. 도 1에 도시된 구조를 얻기 위하여, 반도체 표면 또는 웨이퍼의 장치 층 상에 산화물(또는 질화물 등) 층이 (예컨대, 열 성장 및/또는 증착에 의해) 형성되고, 레지스트가 부착되고, 노출되며, 현상된 다음, 매입된 산화물(박스) 층(110)에 대해 산화물층과 반도체층이 레지스트 패턴에 따라 식각되어, 산화물 캡이 있는 2개의 직립형 핀이 남게 된다. 별법으로서, 도 1의 구조는 당분야에 널리 알려진 소위 스페이서 영상 전사(SIT; spacer image transfer) 공정에 의해 형성될 수 있다. 그러한 공정 또는 다른 공정들의 많은 일괄 변경은 레지스트를 이용하여 산화물(또는 질화물 등) 층만을 선택적으로 식각한 다음 하드 마스크로서 캡을 이용하여 반도체층을 식각하는 것과 같이 당업자에게 명백할 것이다.
기판의 표면에 평행한 방향에서 핀의 폭은 핀이 스페이서 영상 전사 기법에 의해 형성될 때에 리소그래피 방식으로 해결 가능한 요부보다 실질적으로 작을 수 있다는 점을 유념해야 한다. 마찬가지로, 원래 바람직한 SOI 웨이퍼의 장치 층의 두께에 대응하는 핀의 높이는 일반적으로 finFET의 주요 이점을 지지하는 게이트 도체에 의해 채널의 상당한 표면적이 중첩되게 한다.
도 2는 게이트 스택(210)의 부착 후에 도 1의 구조와 유사한 등각 투상도이다. 도 2의 구조는 게이트 절연체의 얇은 등각층과 게이트 도체 재료와 질화물 등의 두꺼운 층을 증착하고, 다시 레지스트를 부착하여 레지스트를 노출하고 현상하며, 패터닝된 레지스트에 따라 핀(120)과 핀 캡(130)을 선택적으로 식각하여 게이트 절연체층(220), 게이트 도체(230) 및 캡(240)을 포함하는 별개의 게이트 스택을 형성함으로써 달성된다. 다시, 이들 패터닝 단계는 일반적으로 중요하지 않은 많은 변경이거나, 대안의 공정들이 당업자에게 명백할 것이다.
도 3은 도 2의 구조에 스페이서를 추가하는 것을 도시하는 유사한 등각 투상도이다. 전술한 바와 같이, 이들 스페이서는 스페이서(310)를 형성하는 재료의 이방성 식각[예컨대, 반응성 이온 식각(RIE; reactive ion etch)]이 이어지는 절연 재료(예컨대, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 하이-k 절연체 재료 등)의 등각층을 등방성 식각하는 바람직한 스페이서 형성 기법에 의해 게이트 스택(210) 및 핀과 캡(120, 130) 모두에 필수적으로 형성된다. 그러나, 게이트 스택 상의 스페이서(310)가 일반적으로 연장 주입의 형성 및/또는 핀 단부의 규화와 같은 다른 공정들을 용이하기 위해 필요한 반면에, 핀으로부터 스페이서의 제거는 매우 동일한 이유로 필수적이다.
따라서, 도 4의 유사한 등각 투상도에 도시된 바와 같이, 핀 상에 형성된 측벽을 선택적으로 손상시키도록 소정 각도의 이온 주입이 수행된다. 즉, 게이트 스택은 바람직하게는(및 일반적으로는) 핀에 거의 수직으로 배향되기 때문에, 게이트 스택의 측부에 평행한 소정 각도의 주입도 핀에 거의 수직이 된다. 따라서, 핀 상의 측벽은 적절한 이온 주입에 의해 쉽게 손상될 수 있지만, 사실상 게이트 스택 측벽에는 손상이 유발되지 않는다.
핀 측벽에 대해 선택적 손상을 수행하는 적절한 이온 주입은 30°의 각도에서 3×1014/cm2의 농도까지 5keV에서의 크세논 이온이다. 보다 일반적으로, 측벽 재료에 적절한 수준의 운동 에너지를 전달하고 측벽 재료를 손상시켜 측벽 재료가 보다 신속하게 식각되게 하는 문제로서 상대적으로 부피가 큰 이온을 사용하는 것이 바람직하다. 에너지와 주입 농도는 상기 바람직한 주입 공정 파라미터에 필적하는 운동 에너지와 결정 격자 변형을 제공해야 한다. 주입 각도는 중요하지 않지만, 약 30°의 각도가 게이트 스택 상의 스페이서에 대한 이온 입사 각도로부터 핀 상의 스페이서에 대한 이온 입사 각도의 별개의 차이를 제공하면서, 핀에 대해 가능한 손상을 적절하게 낮은 수준으로 유지하는 것으로 보인다. 선택된 이온 주입 각도는 또한 핀 상의 측벽의 전체 높이로의 주입을 보장해야 하며, 핀들이 특히 서로에 대해 근접하게 형성되면 조정될 필요가 있을 수 있다(도 6과 관련하여 후술되는 본 발명의 완전한 요부를 채용하는 finFET의 설계에 중요할 수 있는 바와 같이). 물론, 소정 각도의 이온 주입(i/i)은 핀 상의 스페이서의 양면으로부터 또는 양면 상에 수행되어야 하지만, 동일한 또는 별개의 이온 주입 작업에서 수행될 수 있다. 크세논 외에, 핀 측벽 상의 스페이서 재료를 손상시키는 데에 사용될 수 있는 다른 종은 아르곤, 헬륨, 게르마늄, 실리콘, 질소 등을 포함하지만 이들로 제한되지 않는다. 스페이서 두께 및 주입 종에 따라, 주입 1회량은 2×1013/cm2 내지 2×1015/cm2일 수 있고, 주입 에너지는 0.5 KeV 내지 100 KeV일 수 있으며, 주입 각도는 15°내지 75°일 수 있다.
이어서, 도 5에 도시된 바와 같이, 바람직하게는 식각액으로서 플루오르화 수소산을 함유하는 습식 식각 해법을 이용하여 습식을 수행한다. 다른 적절한 식각액은 당업자에게 명백할 것이다. 그러나, 다른 식각액이 사용된다면, 공정은 바람직하게는 약간의 이방성 식각율을 제공하고/하거나 캡(130, 240)의 재료에 선택적이어야 한다. 그러나, 이들 식각 공정의 속성은 본 발명의 성공적인 실시에 특히 중요하지 않은데, 그 이유는 매우 상당한 정도의 식각 선택성이 소정 각도의 이온/불순물 주입 및 흔히 있는 측벽 재료에 대한 선택적 손상에 의해 야기되기 때문이다. 따라서, 핀 상의 스페이서는 이온 불순물 주입으로 인해 손상에 의해 제공되는 식각의 선택성 때문에 게이트 스택 상의 측벽의 표면에 대해 실질적으로 제거되게 된다. 이는 핀에 인접한 그리고 핀으로부터 떨어져 있는 게이트 스택 양자에 있는 측벽에 대해 실질적으로 균일한 프로파일 또는 형태를 제공하고, 그 결과 핀과 게이트 스택 스페이서의 기하학적 접합점이 보다 뚜렷이 형성되고 균일하게 위치되게 함으로써, 연장 주입 형성과 같이 요망될 수 있는 다른 공정으로부터 보다 정밀하고 균일한 결과를 허용한다. 따라서, 도 5의 구조는, 예컨대 연장 주입을 실행하고, 핀의 노출된 단부를 하부 소스/드레인 저항으로 두껍게 하는 에피택시 공정을 수행하며/하거나, 금속을 증착하고 핀의 단부를 규화하도록 어닐링하여 소스 및 드레인 접점을 형성함으로써, 또는 핀으로부터 스페이서 재료의 보다 신뢰성 있는 완벽한 제거로 인해 보다 큰 신뢰성과 제조 수율을 갖게 수행될 수 있는 바람직하다고 간주되는 다른 공정에 의해 finFET의 완료를 위해 준비된다.
이와 관련하여, 도 6은 본 발명의 성공적인 실시를 위해 필요하지는 않지만, 전술한 바와 같이 본 발명에 따라 제조된 finFET에 이점을 주도록 채용될 수 있고, 전술한 기지의 공정에 의해 제조된 finFET에서는 (적어도 허용 가능한 신뢰성을 갖게) 가능하지 않았던 본 발명의 완전한 요부를 도시하고 있다. 구체적으로, 본 발명은 에피택셜 반도체 성장이 달성될 수 있는 핀(120)으로부터 스페이서 재료의 충분히 완벽한 제거를 제공한다. 본 발명으로 인해 달성될 수 있는 특히 유리한 한가지 구조는 610에 도시된 바와 같이 핀 상의 반도체 재료를 에피택셜 성장시켜 용적을 증가시키고 그 저항을 감소시키는 것이다. 에피택셜 성장은 인접한 finFET의 핀들이 도 6의 620에 도시된 바와 같이 합체할 때까지 계속될 수 있다. 이 구조는 각 트랜지스터의 채널의 다수의 측부 상에 형성되는 게이트로 인해 큰 오프 저항을 유지하지만 어느 한 트랜지스터 단독의 1/2 미만의 온 저항을 갖게 되는 실질적으로 2개의 평행하게 연결된 트랜지스터의 합성물이다. 따라서, 도 6에 도시된 그 합성 트랜지스터는 핀이 최소 요부 크기 만큼 가깝게 배치될 수 있기 때문에 요구되는 칩 영역에서 페널티가 거의 없는 상태로 (예컨대, 큰 산개 연결에 순응하기 위해) 2배의 전류 용량을 달성할 수 있다. 오프/온 저항비를 더 증가시키고, 전류 용량을 증가시키며/시키거나 열 발생을 감소시키도록 이 방식으로 3개 또는 심지어는 그 이상의 트랜지스터를 합체할 수 있다는 것을 알아야 한다.
본 발명이 게이트 스택 상에 필요한 스페이서에 대한 손상 없이 핀으로부터 향상된 측벽 제거를 행할 수 있다는 것은 도 7의 스캐닝한 전자 현미경 영상으로부터 특히 명백하다. 도 7은 게이트 스택과 핀을 가로지른 단면의 2개의 영상을 각각 포함한다. 이들 영상을 비교함으로써, 스페이서가 본래대로 게이트 스택 상에 유지되면서 스페이서 재료가 핀의 베이스에 소량을 제외하고 핀으로부터 거의 완벽하게 제거되었다는 것을 명백하게 알 수 있다.
전술한 본 발명에 따른 공정은 도 8a, 8b 및 8c의 각 플로우 차트에 각각 도시된 바와 같이 몇몇의 변경례에 따라 수행될 수 있다. 도 8a는 전술한 방법에 대응한다. 도 8b는 소정 각도의 이온 주입을 수행하는 전술한 단계와 스페이서 형성을 완료하도록 RIE 공정을 수행하는 단계를 거꾸로 한다. 바꿔 말하면, 측벽 재료가 측벽을 형성하도록 이방성 식각되기 전에 측벽 재료의 등각층 내에 핀에 가까운 원하는 깊이로 소정 각도의 이온 주입이 수행되고, 핀 상의 측벽만이 주입된 불순물과 손상을 갖게 된다. 이 실시예는 소정 각도의 주입에 의해서만 달성되는 것보다 손상으로부터 게이트 스택 상의 측벽을 더 더욱 완벽하게 보호하는 이점을 제공한다. 도 8c의 실시예는 또한 도 8b의 실시예에 대해 손상된 스페이서 재료의 제거 단계와 게이트 스택 상에 남아 있는 스페이서 재료로부터 측벽의 형성 단계를 거꾸로 한다. 이 실시예는 재료의 등각 퇴적물 또는 측벽이 특히 얇을 때에, 또는 다른 이유로 핀 상의 등각 퇴적물의 두께에 걸쳐 손상을 분포시키는 에너지 분포로 소정 각도의 주입을 수행하는 것이 요망될 수 있을 때에 도 5에 도시된 구조를 신뢰성 있게 형성하는 이점을 갖는다. 또한, 도 8c의 실시예는 2개의 식각 단계가 조합되게 하거나 전부 생략될 측벽을 형성하도록 RIE 식각을 허용할 수 있다.
전술의 관점에서, 본 발명은 상대적으로 넓은 공정 윈도우를 이용하여 finFET의 게이트 스택 상에 필요한 측벽에 대한 인식할 수 있는 손상 없이 그리고 과도한 게이트 스택 높이 및/또는 공격적인 오버 식각 공정을 필요로 하는 일 없이 finFET 구조의 핀으로부터 측벽 재료를 신뢰성 있고 실질적으로 완벽하게 제거하는 훨씬 향상된 기법을 제공한다. 따라서, 본 발명은 연장 주입의 양호하게 제어된 배치 및 반도체의 전술한 에피택셜 성장과 같이 본 발명의 완전한 요부로서 추가의 이점을 갖는 구조가 개발될 수 있게 하여, 소스 및 드레인 저항을 감소시키고/시키거나 인접한 트랜지스터의 소스/드레인 영역을 합체시킴으로써 복합 트랜지스터의 오프/온 저항비를 증가시킬 수 있다.
본 발명을 단일의 바람직한 실시예의 관점에서 설명하였지만, 당업자라면 본 발명이 첨부된 청구범위의 사상 및 범위 내에서 변경하여 실시될 수 있다는 것을 알 것이다.
120: 핀 130: 핀 캡
210: 게이트 스택 220: 게이트 절연체층
230: 게이트 도체 240: 캡
310: 스페이서

Claims (10)

  1. finFET의 형성 방법으로서,
    기판 상에 반도체 재료의 하나 이상의 핀을 형성하는 것과,
    상기 핀을 가로질러 게이트 스택을 형성하는 것과,
    상기 핀, 게이트 스택 및 기판 상에 스페이서 재료를 등각 증착시키는 것과,
    상기 게이트 스택의 측부에 거의 평행한 방향으로 상기 핀의 양면의 스페이서 재료에 소정 각도의 이온 불순물 주입을 수행하는 것과,
    상기 게이트 스택 상의 스페이서 재료에 대해 선택적으로 상기 핀으로부터 스페이서 재료를 제거하도록 스페이서 재료를 식각하고, 상기 게이트 스택 상에 측벽을 형성하는 것
    을 포함하는 finFET의 형성 방법.
  2. 제1항에 있어서, 상기 스페이서 재료를 등각 증착시키는 단계에서 증착된 스페이서 재료를 식각하도록 이방성 식각 공정을 수행하는 단계를 더 포함하는 finFET의 형성 방법.
  3. 제2항에 있어서, 상기 이방성 식각은 반응성 이온 식각 공정인 것인 finFET의 형성 방법.
  4. 제2항에 있어서, 소정 각도의 주입을 수행하는 단계는 이방성 식각을 수행하는 단계 후에 수행되는 것인 finFET의 형성 방법.
  5. finFET으로서,
    기판 상에 반도체 재료의 하나 이상의 핀을 형성하는 것과,
    상기 핀을 가로질러 게이트 스택을 형성하는 것과,
    상기 핀, 게이트 스택 및 기판 상에 스페이서 재료를 등각 증착시키는 것과,
    상기 게이트 스택의 측부에 거의 평행한 방향으로 상기 핀의 양면의 스페이서 재료에 소정 각도의 이온 불순물 주입을 수행하는 것과,
    상기 게이트 스택 상의 스페이서 재료에 대해 선택적으로 상기 핀으로부터 스페이서 재료를 제거하도록 스페이서 재료를 식각하고, 상기 게이트 스택 상에 측벽을 형성하는 것
    을 포함하는 finFET의 형성 방법에 의해 형성되는 finFET.
  6. 제5항에 있어서, 상기 finFET의 형성 방법은 상기 스페이서 재료를 등각 증착시키는 단계에서 증착된 스페이서 재료를 식각하도록 이방성 식각 공정을 수행하는 단계를 더 포함하는 것인 finFET.
  7. 제6항에 있어서, 상기 이방성 식각은 반응성 이온 식각 공정인 것인 finFET.
  8. finFET으로서,
    기판 상에 배치된 반도체 재료의 핀과,
    상기 기판 상에 배치되어 상기 핀의 영역을 덮는 게이트 스택과,
    상기 게이트 스택의 측부에 있고 상기 핀에 인접하고 멀리 떨어져 있는 게이트 스택을 따라 거의 균일한 프로파일을 갖는 스페이서
    를 포함하는 finFET.
  9. 제8항에 있어서, 상기 핀은 캡을 포함하는 것인 finFET.
  10. 제8항에 있어서, 추가의 핀과,
    상기 핀과 추가의 핀을 합체하는 반도체 재료를 더 포함하고, 상기 추가의 핀의 일부는 상기 게이트 스택에 의해 덮이는 것인 finFET.
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